KR100705212B1 - method for fabricating flash memory device - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 소자분리용 트렌치 매립시 갭필 특성 및 압축 스트레스 특성이 우수한 P-SOG막을 이용함으로써 매립 불량 및 압축 스트레스로 인한 폐일률(fail rate)을 줄이고, 어닐(anneal) 공정을 통해 P-SOG막을 낮은 식각률을 갖는 물질로 전환시키어 EFH(Effective Field Hight)의 조정을 용이하게 하기 위한 기술이다.The present invention relates to a method of manufacturing a flash memory device, by using a P-SOG film excellent in gap fill characteristics and compressive stress characteristics when filling the trench for isolation, reducing the fill rate due to poor buried and compressive stress, annealing It is a technique for facilitating the adjustment of the effective field height (EFH) by converting the P-SOG film into a material having a low etch rate through an anneal process.
소자분리막, ISB 페일, EFH(Effective Field Hight) Device Isolation, ISB Fail, Effective Field Hight (EFH)
Description
도 1은 종래 기술에 따른 플래쉬 메모리 소자의 제조방법을 나타낸 순서도1 is a flowchart illustrating a method of manufacturing a flash memory device according to the prior art.
도 2는 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 나타낸 순서도2 is a flowchart illustrating a method of manufacturing a flash memory device according to the present invention.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도3A to 3C are cross-sectional views illustrating a manufacturing process of a flash memory device according to an exemplary embodiment of the present invention.
도 4는 종래 기술 및 본 발명에 따른 플래쉬 메모리 소자의 압축 스트레스 특성을 비교한 그래프4 is a graph comparing compressive stress characteristics of a flash memory device according to the related art and the present invention.
도 5는 종래 기술 및 본 발명에 따른 플래쉬 메모리 소자의 셀 접합 누설(leakage) 분포(distribution)를 나타낸 그래프5 is a graph showing cell junction leakage distribution of a flash memory device according to the prior art and the present invention.
도 6은 종래 기술과 본 발명에 따른 플래쉬 메모리 소자의 ISB 분포(distribution)를 나타낸 그래프6 is a graph illustrating an ISB distribution of a flash memory device according to the related art and the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 반도체 기판 11 : 터널 산화막10
12 : 제 1 폴리실리콘막 13 : 질화막12: first polysilicon film 13: nitride film
14 : SiON막 15 : 측벽 산화막14 SiON
16 : 산화방지막 17 : P-SOG막16: antioxidant film 17: P-SOG film
17a : SiO2막 17a: SiO 2 film
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 폐일률(fail rate)을 줄이고, EFH(Effective Field Hight)의 조정을 용이하게 하기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a flash memory device for reducing a fail rate and facilitating adjustment of an effective field height (EFH).
이하, 첨부된 도면을 참조하여 종래 기술을 설명하면 다음과 같다.Hereinafter, the prior art will be described with reference to the accompanying drawings.
도 1은 종래 기술에 따른 플래쉬 메모리 소자의 제조공정을 설명하기 위한 순서도이다.1 is a flowchart illustrating a manufacturing process of a flash memory device according to the prior art.
종래 기술에 따른 플래쉬 메모리 소자의 제조를 위해서는 먼저, 반도체 기판상에 터널 산화막과 제 1 폴리실리콘막과 질화막을 차례로 형성한다(S101)(S102)(S103). 그런 다음, 상기 질화막상에 하드마스크용 SiON막을 형성하고, 사진 식각 공정으로 상기 SiON막을 패터닝한다.In order to manufacture a flash memory device according to the prior art, first, a tunnel oxide film, a first polysilicon film, and a nitride film are sequentially formed on a semiconductor substrate (S101) (S102) (S103). Next, a hard mask SiON film is formed on the nitride film, and the SiON film is patterned by a photolithography process.
이어서, 상기 패터닝된 SiON막을 마스크로 상기 질화막과 제 1 폴리실리콘막과 터널 산화막과 반도체 기판을 식각하여 소자분리용 트렌치를 형성한다(S104).Subsequently, the nitride isolation layer, the first polysilicon layer, the tunnel oxide layer, and the semiconductor substrate are etched using the patterned SiON layer as a mask (S104).
이어, 상기 SiON막을 완전히 제거하고 상기 트렌치 형성시 반도체 기판에 발 생된 손상을 보상하기 위하여 상기 트렌치를 포함한 반도체 기판 표면상에 측벽 산화막을 형성한다(S105).Subsequently, a sidewall oxide film is formed on the surface of the semiconductor substrate including the trench to completely remove the SiON film and compensate for the damage caused to the semiconductor substrate during the trench formation (S105).
그런 다음, 상기 트렌치가 완전히 매립되도록 충분한 두께의 HDP(High Density Plasma) 산화막을 증착하고(S106), 상기 HDP 산화막을 어닐(anneal)시킨다(S107).Then, a HDP (High Density Plasma) oxide film having a sufficient thickness is deposited to completely fill the trench (S106), and the HDP oxide film is annealed (S107).
그리고, 상기 질화막이 노출되도록 전면을 CMP(Chemical Mechanical Polishing)하여(S108) 상기 트렌치내에 소자분리막을 형성한 후, 상기 CMP 공정 이후 노출된 질화막을 완전히 제거한다(S109).Then, CMP (Chemical Mechanical Polishing) the entire surface to expose the nitride film (S108) to form a device isolation film in the trench, and completely removed the nitride film exposed after the CMP process (S109).
이후, 전면에 제 2 폴리실리콘막을 형성하고, 사진 식각 공정으로 상기 제 1 폴리실리콘막 및 그에 인접한 영역상에 남도록 상기 제 2 폴리실리콘막을 패터닝하여 플로팅 게이트를 형성한다. 그리고, 상기 플로팅 게이트상에 ONO막과 컨트롤 게이트를 차례로 형성하여 종래 기술에 따른 플래쉬 메모리 소자 제조를 완료한다.Thereafter, a second polysilicon film is formed on the entire surface, and the second polysilicon film is patterned to remain on the first polysilicon film and an area adjacent thereto by a photolithography process to form a floating gate. Then, an ONO film and a control gate are sequentially formed on the floating gate to complete the manufacture of the flash memory device according to the prior art.
그러나, 전술한 종래 기술은 다음과 같은 문제점이 있다.However, the above-described prior art has the following problems.
첫째, 소자분리막으로 사용되는 HDP 산화막이 압축 스트레스(stress)에 취약하므로 소자분리막에 어택(attack)이 발생되기 쉽고, 이로 인하여 플로팅 게이트와 반도체 기판간 누설(leakage)이 발생하여 ISB(Stand By Current) 페일(fail)이 유발되게 된다.First, since the HDP oxide film used as the device isolation film is vulnerable to compressive stress, an attack is likely to occur in the device isolation film, which causes leakage between the floating gate and the semiconductor substrate, thereby causing stand by current. ) Will fail.
둘째, 디자인 룰(design rule)이 100nm 이하로 감소되고 소자분리 영역의 사 이즈가 줄어들게 됨에 따라서 HDP 매립 불량으로 인하여 소자분리막내에 보이드(void)가 발생되며, 이 보이드로 인해 페일이 유발되게 된다.Second, as the design rule is reduced to less than 100 nm and the size of the device isolation region is reduced, voids are generated in the device isolation film due to poor HDP embedding, which causes a failure. .
셋째, 누설 및 보이드로 인한 페일로 소자 수율(yield)이 저하되게 된다.Third, failing device yield due to leakage and voids is reduced.
넷째, ISB 페일은 진행성으로 프로브 테스트(probe test)에서는 문제가 없다가도 추후 스트레스를 받아 문제가 발생될 수 있으며, 그로 인하여 소자 생산에 대한 신뢰성이 저하되게 된다.Fourth, the ISB fail is progressive, and there is no problem in the probe test (probe test), but the problem may occur later stress, thereby reducing the reliability of the device production.
따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, ISB 페일 및 소자분리막 매립 불량을 개선할 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a flash memory device capable of improving ISB fail and device isolation film embedding defects.
본 발명의 다른 목적은 수율을 향상시키는데 있다.Another object of the present invention is to improve the yield.
본 발명의 또 다른 목적은 소자 생산의 신뢰성을 향상시키는데 있다.Another object of the present invention is to improve the reliability of device production.
본 발명에 따른 플래쉬 메모리 소자의 제조방법은 반도체 기판상에 터널 산화막과 제 1 폴리실리콘막과 질화막을 적층 형성하는 단계와, 상기 질화막과 제 1 폴리실리콘막과 터널 산화막과 반도체 기판을 식각하여 다수개의 트렌치를 형성하는 단계와, 상기 트렌치를 포함한 전표면에 측벽 산화막을 형성하는 단계와, 상기 측벽 산화막상에 산화방지막을 형성하는 단계와, 상기 트렌치가 매립되도록 P-SOG막을 형성하는 단계와, 1차 어닐 공정으로 상기 P-SOG막을 SiO2막으로 전환시키는 단계와, 상기 SiO2막을 평탄 제거하여 상기 트렌치내에 소자분리막을 형성하는 단계와, 2차 어닐 공정으로 상기 SiO2막의 식각률을 낮추는 단계를 포함한다.A method of manufacturing a flash memory device according to the present invention includes forming a tunnel oxide film, a first polysilicon film, and a nitride film on a semiconductor substrate, and etching the nitride film, the first polysilicon film, the tunnel oxide film, and a semiconductor substrate. Forming two trenches, forming a sidewall oxide film on the entire surface including the trench, forming an antioxidant film on the sidewall oxide film, forming a P-SOG film to fill the trench, Converting the P-SOG film into a SiO 2 film by a first annealing process, forming a device isolation film in the trench by removing the
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.
도 2는 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 나타낸 순서도이고, 도 3a 내지 도 3c는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도로이다.2 is a flowchart illustrating a method of manufacturing a flash memory device according to the present invention, and FIGS. 3A to 3C are cross-sectional views illustrating a manufacturing process of a flash memory device according to an embodiment of the present invention.
본 발명의 실시예에 따른 플래쉬 메모리 소자 제조를 위해서는 먼저, 도 3a에 도시하는 바와 같이 반도체 기판(10)상에 터널 산화막(11)과 제 1 폴리실리콘막(12)과 질화막(13)을 차례로 형성한다(S201(S202)(S203).In order to manufacture a flash memory device according to an exemplary embodiment of the present invention, first, as shown in FIG. 3A, a
그리고, 상기 질화막(13)상에 하드 마스크용 SiON막(14)을 형성한 다음, 도 3b에 도시하는 바와 같이 사진 식각 공정으로 상기 SiON막(14)을 패터닝하고, 상기 패터닝된 SiON막(14)을 마스크로 상기 질화막(13)과 제 1 폴리실리콘막(12)과 터널 산화막(11)과 반도체 기판(10)을 식각하여 소자분리용 트렌치를 형성한다(S204).Then, a SiON
이어, 상기 SiON막(14)을 완전히 제거하고 상기 트렌치 형성시 반도체 기판 (10)에 발생된 손상을 보상하기 위하여 상기 트렌치를 포함한 반도체 기판(10) 표면상에 측벽 산화막(15)을 형성한다(S205).Subsequently, a
그런 다음, 후속 열공정에 의해 채널(channel) 영역의 반도체 기판(10) 및 상기 제 1 폴리실리콘막(12)이 산화되는 현상을 방지하기 위하여 상기 측벽 산화막(15)상에 산화방지막(16)을 형성한다(S206). Then, the
상기 산화방지막(16)으로는 30~70Å 두께의 PE(Plasma Enhanced) 질화막을 사용하는 것이 좋다.As the
이어, 기존의 HDP 산화막에 비하여 압축 스트레스(compressive stress) 특성, 누설 특성 및 갭필(gap fill) 특성이 우수한 P-SOG막(ploysilazane based inorganic Spin On Glass)(17)을 상기 트렌치가 완전히 매립되도록 5000Å 정도의 두께로 증착한다(S207). Subsequently, a P-SOG film (ploysilazane based inorganic spin on glass) 17 having excellent compressive stress, leakage characteristics, and gap fill characteristics compared to a conventional HDP oxide layer was filled with 5000 Å to completely fill the trench. It is deposited to a thickness of about (S207).
그런 다음, 도 3c에 도시하는 바와 같이 500~750 온도의 산화 챔버에서 1차 어닐링 공정을 실시하여(S208), 상기 P-SOG막(17)을 SiO2막(17a)으로 전환시킨다.Then, as shown in FIG. 3C, a primary annealing process is performed in an oxidation chamber at a temperature of 500 to 750 (S208) to convert the P-
그리고, CMP 공정으로 상기 SiO2막(17a)을 평탄화시키어(S209) 상기 트렌치내에 셀프 얼라인 STI(Self Aligned Shallow Trench Isolation) 구조의 소자분리막을 형성한다. 이때, 상기 CMP 타겟은 EFH(Effective Field Hight)를 고려하여 결정한다.The SiO 2
상기 1차 어닐링 공정에 의해 형성된 SiO2막(17a)은 기존의 HDP 산화막에 비하여 식각률(etch rate)이 빨라서 EFH 조절이 용이하지 못한 문제를 갖는 바, 600~850℃ 온도의 산화 챔버 내에서 2차 어닐링 공정을 실시하여(S210), 상기 SiO2막(17a)의 식각률(etch rate)을 낮춘다.The SiO 2
이후, 도 3d에 도시하는 바와 같이 상기 질화막(13)을 제거한다(S211).Thereafter, as illustrated in FIG. 3D, the
이후, 도면에는 도시하지 않았지만 전면에 제 2 폴리실리콘막을 형성하고, 사진 식각 공정으로 상기 제 1 폴리실리콘막 및 그에 인접한 영역상에 남도록 상기 제 2 폴리실리콘막을 패터닝하여 플로팅 게이트를 형성한다. 그런 다음, 상기 플로팅 게이트상에 ONO막과 컨트롤 게이트를 차례로 형성하여 본 발명의 실시예에 따른 플래쉬 메모리 소자 제조를 완료한다.Subsequently, although not shown in the drawings, a second polysilicon film is formed on the entire surface, and the second polysilicon film is patterned to remain on the first polysilicon film and an area adjacent thereto by a photolithography process to form a floating gate. Then, an ONO film and a control gate are sequentially formed on the floating gate to complete the manufacture of the flash memory device according to the embodiment of the present invention.
도 4는 종래 기술과 본 발명에 따른 플래쉬 메모리 소자의 압축 스트레스 특성을 비교한 그래프이다.Figure 4 is a graph comparing the compressive stress characteristics of the flash memory device according to the prior art and the present invention.
도 4에 따르면, 필드 영역(Field)에서는 거의 차이가 없으나, 액티브 영역(Active)에서는 본 발명이 종래 기술에 비하여 약 20% 이상 우수한 압축 스트레스 특성을 가짐을 확인할 수 있다.According to FIG. 4, there is almost no difference in the field area, but in the active area, the present invention has a compressive stress characteristic that is about 20% or more superior to the conventional technology.
도 5는 종래 기술 및 본 발명에 따른 플래쉬 메모리 소자의 셀 접합 누설 전류(Leakage current)의 분포(distribution)를 나타낸 그래프로, 도 5에 따르면, 본 발명을 적용한 경우 종래 기술에 비하여 누설 특성이 1 오더(order) 정도 개선될 것으로 예상된다.FIG. 5 is a graph illustrating a distribution of cell junction leakage currents of a flash memory device according to the prior art and the present invention. According to FIG. 5, when the present invention is applied, a leakage characteristic is 1 compared to the prior art. Orders are also expected to improve.
도 6은 종래 기술과 본 발명에 따른 플래쉬 메모리 소자의 ISB(Stand By Current) 분포를 나타낸 그래프로, 도 6의 그래프에 따르면, 본 발명의 적용할 경 우 종래 기술에 비하여 ISB 특성 즉, GIDL(Gate Induced Drain Leakage) 특성이 1 오더(order) 정도 향상될 것으로 기대되다.FIG. 6 is a graph illustrating ISB (Stand By Current) distribution of a flash memory device according to the related art and the present invention. According to the graph of FIG. 6, in the case of applying the present invention, the ISB characteristics, that is, GIDL ( Gate Induced Drain Leakage is expected to be improved by one order.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.As described above, the present invention has the following effects.
첫째, 압축 스트레스 측면에서 우수한 P-SOG막으로 소자분리막을 형성하므로 소자분리막의 어택(attack)을 줄일 수 있다. 따라서, 소자분리막 어택으로 인한 ISB 페일을 감소시킬 수 있다.First, since an isolation layer is formed of a P-SOG layer having excellent compressive stress, an attack of the isolation layer can be reduced. Therefore, the ISB fail due to the isolation layer attack can be reduced.
둘째, 소자분리막 형성시 갭필 능력이 뛰어난 P-SOG막을 사용하므로 보이드 형성을 방지할 수 있다.Second, since the P-SOG film having excellent gap fill capability is used when forming the device isolation layer, void formation can be prevented.
셋째, 2차 열처리 공정으로 소자분리막의 식각률을 낮춤으로써 EFH 제어가 용이해 진다.Third, the EFH control is facilitated by lowering the etching rate of the device isolation layer by the secondary heat treatment process.
넷째, 산화방지막을 형성하여 채널 영역의 반도체 기판 및 플로팅 게이트의 이상산화를 방지할 수 있다.Fourth, an oxide film may be formed to prevent abnormal oxidation of the semiconductor substrate and the floating gate in the channel region.
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