KR100806516B1 - Method of manufacturing a nand flash memory device - Google Patents

Method of manufacturing a nand flash memory device Download PDF

Info

Publication number
KR100806516B1
KR100806516B1 KR1020060085713A KR20060085713A KR100806516B1 KR 100806516 B1 KR100806516 B1 KR 100806516B1 KR 1020060085713 A KR1020060085713 A KR 1020060085713A KR 20060085713 A KR20060085713 A KR 20060085713A KR 100806516 B1 KR100806516 B1 KR 100806516B1
Authority
KR
South Korea
Prior art keywords
layer
polysilicon
isolation layer
film
device isolation
Prior art date
Application number
KR1020060085713A
Other languages
Korean (ko)
Inventor
최재욱
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060085713A priority Critical patent/KR100806516B1/en
Application granted granted Critical
Publication of KR100806516B1 publication Critical patent/KR100806516B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure

Abstract

A method for manufacturing a NAND flash memory device is provided to improve interference between floating gates by fully spacing first polysilicon layers with a second polysilicon layer. A portion of a semiconductor substrate(100), and a tunnel oxide layer(102) and a first polysilicon layer(104) deposited on the substrate are etched to form a trench. An insulation layer is buried in the trench to form an isolation film(112). A portion of the isolation film is removed to expose a portion of the first polysilicon layer and adjust an effective field oxide layer height. An amorphous carbon layer is formed on the entire surface of the substrate. After a spacer is formed on a side of the first polysilicon layer, the isolation film is recessed to a portion under the tunnel oxide layer. After the spacer is removed, A dielectric layer(116) and a second polysilicon layer(118) are formed on the entire surface.

Description

낸드 플래시 메모리 소자의 제조방법{Method of manufacturing a NAND flash memory device}Method of manufacturing a NAND flash memory device

도 1a 내지 도 1d는 본 발명의 일 실시 예에 따른 개선된 자기 정렬 STI를 적용한 낸드 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a NAND flash memory device to which an improved self-aligned STI is applied according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 터널 산화막100 semiconductor substrate 102 tunnel oxide film

104 : 제1 폴리실리콘막 106 : 버퍼 산화막104: first polysilicon film 106: buffer oxide film

108 : 질화막 110 : 절연막108 nitride film 110 insulating film

112 : 소자분리막 114 : 스페이서112: device isolation layer 114: spacer

116 : 유전체막 118 : 제2 폴리실리콘막116: dielectric film 118: second polysilicon film

본 발명은 낸드 플래시 메모리 소자의 제조방법에 관한 것으로, 특히, 플로 팅 게이트 간의 간섭(interference) 효과를 개선하기 위한 낸드 플래시 메모리 소자의 제조방법에 관한 것이다. The present invention relates to a method of manufacturing a NAND flash memory device, and more particularly, to a method of manufacturing a NAND flash memory device for improving an interference effect between floating gates.

현재 낸드 플래시 메모리(flash memory) 제조 방법에서 소자의 고집적화에 따라 단위 액티브 영역과 필드 영역이 형성될 공간은 줄어들고 있다. 따라서, 좁은 액티브 공간 내에 플로팅 게이트를 포함한 유전체막, 컨트롤 게이트를 형성함에 따라 게이트간 거리가 좁아져서 간섭 효과가 점점 더 문제시되고 있다. In the current NAND flash memory manufacturing method, as the device is highly integrated, space for forming unit active regions and field regions is decreasing. Therefore, the distance between the gates is narrowed as the dielectric film including the floating gate and the control gate are formed in the narrow active space, and the interference effect is increasingly problematic.

개선된 자기 정렬-STI(Advanced Self-Align Shallow Trench Isolation)를 적용한 일반적인 낸드 플래시 메모리 소자의 제조방법을 설명하면 다음과 같다.A method of fabricating a general NAND flash memory device using advanced self-aligned shallow trench isolation (STI) is described below.

반도체 기판 상부에 터널 산화막 및 플로팅 게이트용 제1 폴리실리콘막을 형성하고, 소자 분리 마스크를 이용한 식각 공정으로 제1 폴리실리콘막, 터널 산화막 및 반도체 기판을 순차적으로 식각하여 트렌치를 형성한다. 트렌치가 매립되도록 전체 구조 상부에 절연막, 예컨데 HDP(High Density Plasma) 산화막을 형성한 후 제1 폴리실리콘막 상부가 노출되도록 절연막을 평탄화하여 예컨데, CMP(Chemical Mechanical Polishing)하여 트렌치 내에 소자 분리막을 형성한다. 이때, 소자 분리막을 형성함으로써 액티브 영역 및 필드 영역이 정의된다. A tunnel oxide film and a first polysilicon film for floating gates are formed on the semiconductor substrate, and the first polysilicon film, the tunnel oxide film, and the semiconductor substrate are sequentially etched to form trenches by an etching process using an element isolation mask. An insulating film, for example, an HDP (High Density Plasma) oxide film is formed over the entire structure to fill the trench, and the insulating film is planarized to expose the upper portion of the first polysilicon film. do. At this time, the active region and the field region are defined by forming the device isolation film.

그런 다음, 습식 또는 건식 식각 공정으로 소자 분리막 상부를 일부 식각하여 소자 분리막의 EFH(Effective Field Height)를 조절한다. 이때, 습식 식각 공정시 터널 산화막의 어택(attack)을 방지하기 위해 소자 분리막을 터널 산화막 상부까지 식각한다. 전체 구조 유전체막 및 컨트롤 게이트용 제2 폴리실리콘막을 순차적으로 형성한다. Then, the upper portion of the device isolation layer is etched by a wet or dry etching process to adjust the effective field height (EFH) of the device isolation layer. In this case, in order to prevent an attack of the tunnel oxide layer during the wet etching process, the device isolation layer is etched to the upper portion of the tunnel oxide layer. The entire structure dielectric film and the second polysilicon film for the control gate are sequentially formed.

그러나, 상기와 같은 방법으로 플로팅 게이트를 형성하면, 제1 폴리실리콘막 사이에 제2 폴리실리콘막이 존재하나, 유전체막 아랫부분에는 제1 폴리실리콘막 사이에 HDP 산화막이 존재한다. 따라서, 제1 폴리실리콘막 사이에 존재하는 HDP 산화막이 유전 물질로 작용하기 때문에 제1 폴리실리콘막 사이에 간섭 효과가 발생한다. However, when the floating gate is formed in the above manner, the second polysilicon film exists between the first polysilicon film, but the HDP oxide film exists between the first polysilicon film under the dielectric film. Therefore, since the HDP oxide film present between the first polysilicon films acts as a dielectric material, an interference effect occurs between the first polysilicon films.

상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 아몰포스(amorphous) 카본층을 이용하여 플로팅 게이트 측면에 스페이서를 형성한 후 이를 마스크로 스페이서 사이의 소자 분리막을 일부 리세스(recess)하여 플로팅 게이트 간의 간섭 효과를 개선하는 낸드 플래시 메모리 소자의 제조방법을 제공하는 데 있다. An object of the present invention devised to solve the above-described problem is to form a spacer on the side of the floating gate using an amorphous carbon layer, and then partially recess the device isolation layer between the spacers with a mask, thereby floating. The present invention provides a method of manufacturing a NAND flash memory device for improving the interference effect between gates.

본 발명의 일 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법은, 반도체 기판 상부에 적층된 터널 산화막, 제1 폴리실리콘막 및 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 내에 절연막을 매립하여 소자 분리막을 형성하는 단계와, 상기 소자 분리막 상부를 일부 제거하여 상기 제1 폴리실리콘막 측면의 일부를 노출시키면서 상기 소자 분리막의 EFH를 조절하는 단계와, 상기 노출된 제1 폴리실리콘막의 측면을 포함한 전체 구조 상부에 아몰포스 카본층을 형성하는 단계와, 식각 공정을 실시하여 상기 제1 폴리실리콘막 측면에 스페이서를 형성한 후 상기 스페이서 사이에 있는 상기 소자 분리막을 상기 터널 산화막 아랫부분까지 리세스하는 단계와, 상기 스페이서를 제거한 후 전체 구조 상부에 유전체막 및 제2 폴리실리콘막을 순차적으로 형성하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조방법을 제공한다.According to an embodiment of the present disclosure, a method of manufacturing a NAND flash memory device may include forming a trench by etching a tunnel oxide layer, a first polysilicon layer, and a portion of the semiconductor substrate stacked on the semiconductor substrate, and forming a trench in the trench. Embedding an insulating film to form an isolation layer; removing a portion of the upper portion of the isolation layer to adjust an EFH of the isolation layer while exposing a portion of the side surface of the first polysilicon layer; and exposing the exposed polysilicon layer Forming an amorphous carbon layer over the entire structure including the side surface of the film, and forming an spacer on the side of the first polysilicon film by performing an etching process, and then forming the spacer on the side of the first polysilicon film. And the dielectric film and the second pole on the entire structure after removing the spacer Provided is a method of manufacturing a NAND flash memory device comprising sequentially forming a silicon layer.

상기에서, 아몰포스 카본층은 150Å 내지 300Å의 두께로 형성한다.In the above, the amorphous carbon layer is formed to a thickness of 150 kPa to 300 kPa.

스페이서는 건식 식각 공정으로 형성한다.The spacer is formed by a dry etching process.

스페이서 사이에 있는 소자 분리막 식각 공정시 100W 내지 500W의 바이어스 파워, 100W 내지 600W의 소스 파워, 0sccm 내지 100sccm의 아르곤(Ar) 가스를 이용한다.A bias power of 100W to 500W, a source power of 100W to 600W, and an argon (Ar) gas of 0sccm to 100sccm is used in the device separator etching process between the spacers.

스페이서 사이에 있는 소자 분리막은 100Å 내지 500Å 두께 정도로 리세스된다. The device isolation layer between the spacers is recessed to a thickness of 100 kV to 500 kV.

스페이서 형성 공정과 소자 분리막 리세스 공정은 인-시튜로 실시된다.The spacer formation process and the device isolation layer recess process are performed in-situ.

스페이서 사이에 있는 소자 분리막 식각 공정시 제1 폴리실리콘막과 소자 분리막의 식각 선택비를 5:1 내지 300:1로 한다.An etching selectivity of the first polysilicon layer and the device isolation layer may be 5: 1 to 300: 1 during the device isolation layer etching process between the spacers.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1d는 본 발명의 일 실시 예에 따른 개선된 자기 정렬 STI를 적용한 낸드 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a NAND flash memory device to which an improved self-aligned STI is applied according to an embodiment of the present invention.

도 1a를 참조하면, 반도체 기판(100) 상부에 터널 산화막(102), 플로팅 게이트용 제1 폴리실리콘막(104), 버퍼 산화막(106) 및 질화막(108)을 순차적으로 형성한다. 이때, 제1 폴리실리콘막(104)은 도핑된(doped) 폴리실리콘막으로 형성하거나, 도핑되지 않은 폴리실리콘막과 도핑된 폴리실리콘막을 이중 구조로 적층하여 형성하고, 버퍼 산화막(106)은 후속 공정인 질화막(108) 제거 공정시 인산에 의해 제1 폴리실리콘막(104) 표면에 발생하는 데미지를 방지하기 위해 형성된 막으로 생략이 가능하다. Referring to FIG. 1A, a tunnel oxide layer 102, a floating polysilicon layer 104, a buffer oxide layer 106, and a nitride layer 108 are sequentially formed on the semiconductor substrate 100. In this case, the first polysilicon film 104 may be formed of a doped polysilicon film, or may be formed by stacking an undoped polysilicon film and a doped polysilicon film in a double structure, and the buffer oxide film 106 may be subsequently In the process of removing the nitride film 108, which is a process, the film may be omitted to prevent damage occurring on the surface of the first polysilicon film 104 by phosphoric acid.

그런 다음, 노광 공정 및 건식 식각 공정을 통해 질화막(108), 버퍼 산화막(106), 제1 폴리실리콘막(104), 터널 산화막(102) 및 반도체 기판(100)의 일부를 식각하여 트렌치를 형성한다. 제1 폴리실리콘막(104)이 포함된 트렌치(110) 측면에 산화 공정을 실시하여 건식 식각 공정에 의한 데미지를 제거한다. 트렌치가 매립되도록 전체 구조 상부에 절연막(110)을 형성한다. 이때, 절연막(110)은 HDP 산화막으로 형성한다. Then, a trench is formed by etching the nitride film 108, the buffer oxide film 106, the first polysilicon film 104, the tunnel oxide film 102, and a part of the semiconductor substrate 100 through an exposure process and a dry etching process. do. An oxidation process is performed on the side surface of the trench 110 including the first polysilicon film 104 to remove the damage caused by the dry etching process. An insulating film 110 is formed on the entire structure to fill the trench. At this time, the insulating film 110 is formed of an HDP oxide film.

도 1b를 참조하면, 질화막(108) 상부가 노출되도록 화학적 기계적 연마(CMP) 공정을 실시하여 소자 분리막(112)을 형성한다. 이때, 소자 분리막(112)을 형성함으로써 액티브 영역 및 필드 영역이 정의된다. BOE 또는 HF를 이용한 습식 식각 공정으로 소자 분리막(112) 상부를 일부 식각하여 소자 분리막(112)의 EFH를 조절한다. Referring to FIG. 1B, the device isolation layer 112 is formed by performing a chemical mechanical polishing (CMP) process to expose the upper portion of the nitride layer 108. At this time, the active region and the field region are defined by forming the device isolation layer 112. The EFH of the device isolation layer 112 is controlled by partially etching the upper portion of the device isolation layer 112 by a wet etching process using BOE or HF.

그런 다음, 인산을 이용한 습식 식각 공정을 실시하여 질화막(108)을 제거한다. 이때, 질화막(108) 제거 공정시 식각 타겟(target)을 증착 두께의 150% 내지 170%로 설정하지만, 질화막(108)과 버퍼 산화막(106)의 식각 선택비로 인하여 버퍼 산화막(106)은 상부 일부만 제거된다. 게다가, 제1 폴리실리콘막(104) 상부에 버퍼 산화막(106)이 형성되어 있어, 질화막(108) 제거 공정시 제1 폴리실리콘막(104) 표면이 어택을 받지 않는다. 습식 식각 공정으로 잔류하는 버퍼 산화막(106)을 제거한다. Thereafter, the nitride layer 108 is removed by performing a wet etching process using phosphoric acid. In this case, the etching target is set to 150% to 170% of the deposition thickness during the removal process of the nitride film 108, but only a portion of the upper portion of the buffer oxide film 106 is due to the etching selectivity of the nitride film 108 and the buffer oxide film 106. Removed. In addition, the buffer oxide film 106 is formed on the first polysilicon film 104, so that the surface of the first polysilicon film 104 is not attacked during the nitride film 108 removing process. The buffer oxide film 106 remaining in the wet etching process is removed.

도 1c를 참조하면, 전체 구조 상부에 스페이서용 아몰포스 카본층을 형성한다. 이때, 아몰포스 카본층은 150Å 내지 300Å의 두께로 형성한다. 아폴포스 카본층을 건식 식각하여 제1 폴리실리콘막(104) 측면에 스페이서(114)를 형성한 후 스페이서(114)를 마스크로 하여 스페이서(114) 사이에 존재하는 소자 분리막(112)을 일정 두께 리세스(R)한다. 이때, 소자 분리막(112)은 100W 내지 500W의 바이어스 파워, 100W 내지 600W의 소스 파워, 0sccm 내지 100sccm의 아르곤(Ar) 가스를 이용하여 100Å 내지 500Å 두께 정도 리세스(R)한다. 여기서, 소자 분리막(112) 리세스(R)시 터널 산화막(102) 아래로 후속 공정 물질인 유전체막의 두께만큼 리세스(R)한다. 예를 들면, 유전체막의 두께가 140Å일 경우 터널 산화막(102) 아래로 140Å 두께만큼 소자 분리막(112)을 리세스(R)한다. 소자 분리막(112) 식각 공정시 제1 폴리실리콘막(104)의 손실을 최소화하기 위해 제1 폴리실리콘막(104)과 소자 분리막(112)의 식각 선택비를 5:1 내지 300:1로 하고, 스페이서(114) 형성 공정과 소자 분리막(112)의 식각 공정은 인-시튜(in-situ)로 한다. Referring to FIG. 1C, an amorphous carbon layer for spacers is formed on the entire structure. At this time, the amorphous carbon layer is formed to a thickness of 150 kPa to 300 kPa. After dry etching the Apollo carbon layer to form a spacer 114 on the side of the first polysilicon film 104, the device isolation film 112 existing between the spacers 114 using the spacer 114 as a mask has a predetermined thickness. Recess (R). In this case, the device isolation layer 112 is recessed in a thickness of about 100 kV to 500 kW by using a bias power of 100 W to 500 W, a source power of 100 W to 600 W, and an argon (Ar) gas of 0 sccm to 100 sccm. Here, the recess R of the device isolation layer 112 is recessed below the tunnel oxide layer 102 by the thickness of the dielectric layer, which is a subsequent process material. For example, when the thickness of the dielectric film is 140 Å, the device isolation film 112 is recessed (R) by 140 Å under the tunnel oxide film 102. In order to minimize the loss of the first polysilicon layer 104 during the etching process of the device isolation layer 112, the etching selectivity of the first polysilicon layer 104 and the device isolation layer 112 is 5: 1 to 300: 1. The process of forming the spacer 114 and the etching of the device isolation layer 112 may be performed in-situ.

도 1d를 참조하면, 클리닝(cleaning) 공정을 통해 스페이서(114)를 제거한 후 전체 구조 상부에 유전체막(116) 및 컨트롤 게이트용 제2 폴리실리콘막(118)을 순차적으로 형성한다. Referring to FIG. 1D, after the spacer 114 is removed through a cleaning process, the dielectric layer 116 and the second polysilicon layer 118 for the control gate are sequentially formed on the entire structure.

상기와 같이 아몰포스 카본을 이용하여 플로팅 게이트 측면에 스페이서를 형성한 후 이를 마스크로 스페이서 사이의 소자 분리막을 일부 리세스하여 제1 폴리실리콘막 사이를 제2 폴리실리콘막으로 완전히 이격시킴으로써 플로팅 게이트 간의 간섭 효과를 개선할 수 있다.After forming a spacer on the side of the floating gate using amorphous carbon as described above, by partially recessing the device isolation layer between the spacers with a mask, the first polysilicon layer is completely separated from the first polysilicon layer by the second polysilicon layer. The interference effect can be improved.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.As described above, the effects of the present invention are as follows.

첫째, 아몰포스 카본을 이용하여 플로팅 게이트 측면에 스페이서를 형성한 후 이를 마스크로 스페이서 사이의 소자 분리막을 일부 리세스하여 제1 폴리실리콘막 사이를 제2 폴리실리콘막으로 완전히 이격시킴으로써 플로팅 게이트 간의 간섭 효과를 개선할 수 있다.First, the spacer is formed on the side of the floating gate using amorphous carbon, and then a portion of the device isolation layer between the spacers is recessed with a mask to completely separate the space between the first polysilicon layers with the second polysilicon layer, thereby preventing interference between the floating gates. The effect can be improved.

둘째, 간섭 효과를 개선함으로써 셀 스트링별 문턱 전압(Vt) 분포를 개선할 수 있다.Second, the threshold voltage (Vt) distribution for each cell string may be improved by improving the interference effect.

셋째, 소자 분리막 식각 공정시 높은 식각 선택비를 사용하여 제1 폴리실리 콘막의 손실을 최소화함으로써 커플링 비(Coupling Ratio)를 확보할 수 있다.Third, a coupling ratio may be secured by minimizing the loss of the first polysilicon layer by using a high etching selectivity in the device isolation layer etching process.

넷째, 스페이서 제거시 추가적인 습식 식각 공정이 필요 없어 공정 단계를 단순화시킬 수 있다. Fourth, there is no need for an additional wet etching process when removing the spacer, which simplifies the process step.

Claims (7)

반도체 기판 상부에 적층된 터널 산화막, 제1 폴리실리콘막 및 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계;Etching the tunnel oxide layer, the first polysilicon layer, and a portion of the semiconductor substrate stacked on the semiconductor substrate to form a trench; 상기 트렌치 내에 절연막을 매립하여 소자 분리막을 형성하는 단계;Forming an isolation layer by filling an insulating layer in the trench; 상기 소자 분리막 상부를 일부 제거하여 상기 제1 폴리실리콘막 측면의 일부를 노출시키면서 상기 소자 분리막의 EFH를 조절하는 단계;Removing an upper portion of the isolation layer to adjust a portion of the side surface of the first polysilicon layer to adjust the EFH of the isolation layer; 상기 노출된 제1 폴리실리콘막의 측면을 포함한 전체 구조 상부에 아몰포스 카본층을 형성하는 단계;Forming an amorphous carbon layer on the entire structure including the exposed side of the first polysilicon film; 식각 공정을 실시하여 상기 제1 폴리실리콘막 측면에 스페이서를 형성한 후 상기 스페이서 사이에 있는 상기 소자 분리막을 상기 터널 산화막 아랫부분까지 리세스하는 단계; 및Forming an spacer on a side of the first polysilicon layer by performing an etching process and then recessing the device isolation layer between the spacers to a lower portion of the tunnel oxide layer; And 상기 스페이서를 제거한 후 전체 구조 상부에 유전체막 및 제2 폴리실리콘막을 순차적으로 형성하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조방법.And removing the spacers and sequentially forming a dielectric film and a second polysilicon film on the entire structure. 제1항에 있어서, 상기 아몰포스 카본층은 150Å 내지 300Å의 두께로 형성하는 낸드 플래시 메모리 소자의 제조방법.The NAND flash memory device of claim 1, wherein the amorphous carbon layer is formed to a thickness of 150 kPa to 300 kPa. 제1항에 있어서, 상기 스페이서는 건식 식각 공정으로 형성되는 낸드 플래시 메모리 소자의 제조방법.The method of claim 1, wherein the spacer is formed by a dry etching process. 제1항에 있어서, 상기 스페이서 사이에 있는 상기 소자 분리막 식각 공정시 100W 내지 500W의 바이어스 파워와 100W 내지 600W의 소스 파워를 인가하고 0sccm보다 많고 100sccm 이하의 아르곤(Ar) 가스를 이용하는 낸드 플래시 메모리 소자의 제조방법.The NAND flash memory device of claim 1, wherein a bias power of 100 W to 500 W and a source power of 100 W to 600 W are applied in the device isolation layer etching process between the spacers, and an argon (Ar) gas of more than 0 sccm and 100 sccm or less is used. Manufacturing method. 제1항에 있어서, 상기 스페이서 사이에 있는 상기 소자 분리막은 100Å 내지 500Å 두께 정도로 리세스되는 낸드 플래시 메모리 소자의 제조방법.The method of claim 1, wherein the device isolation layer between the spacers is recessed to a thickness of about 100 μs to about 500 μs. 제1항에 있어서, 상기 스페이서 형성 공정과 상기 소자 분리막 리세스 공정은 인-시튜로 실시되는 낸드 플래시 메모리 소자의 제조방법.The method of claim 1, wherein the spacer forming process and the device isolation layer recessing process are performed in-situ. 제1항에 있어서, 상기 스페이서 사이에 있는 상기 소자 분리막 식각 공정시 상기 제1 폴리실리콘막과 소자 분리막의 식각 선택비를 5:1 내지 300:1로 하는 낸드 플래시 메모리 소자의 제조방법. The NAND flash memory device of claim 1, wherein the etching selectivity between the first polysilicon layer and the device isolation layer is 5: 1 to 300: 1 during the device isolation layer etching process between the spacers.
KR1020060085713A 2006-09-06 2006-09-06 Method of manufacturing a nand flash memory device KR100806516B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060085713A KR100806516B1 (en) 2006-09-06 2006-09-06 Method of manufacturing a nand flash memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060085713A KR100806516B1 (en) 2006-09-06 2006-09-06 Method of manufacturing a nand flash memory device

Publications (1)

Publication Number Publication Date
KR100806516B1 true KR100806516B1 (en) 2008-02-21

Family

ID=39383037

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060085713A KR100806516B1 (en) 2006-09-06 2006-09-06 Method of manufacturing a nand flash memory device

Country Status (1)

Country Link
KR (1) KR100806516B1 (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060074177A (en) * 2004-12-27 2006-07-03 주식회사 하이닉스반도체 Method of manufacturing a flash memory device
KR20060075435A (en) * 2004-12-28 2006-07-04 주식회사 하이닉스반도체 Method for fabricating flash memory device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060074177A (en) * 2004-12-27 2006-07-03 주식회사 하이닉스반도체 Method of manufacturing a flash memory device
KR20060075435A (en) * 2004-12-28 2006-07-04 주식회사 하이닉스반도체 Method for fabricating flash memory device

Similar Documents

Publication Publication Date Title
KR100780643B1 (en) Method for forming isolation layer of semiconductor device
US7037785B2 (en) Method of manufacturing flash memory device
KR100578656B1 (en) Method for forming a floating gate in flash memory device
US7390716B2 (en) Method of manufacturing flash memory device
KR100833437B1 (en) Method of manufacturing a NAND flash memory device
KR100766232B1 (en) Non-volatile memory device and manufacturing method of the same
US20070232019A1 (en) Method for forming isolation structure in nonvolatile memory device
KR20090090715A (en) Flash memory device and manufacturing method thereof
KR100799030B1 (en) Method of manufacturing a NAND flash memory device
KR20070118348A (en) Method of manufacturing a non-volatile memory device
KR100806516B1 (en) Method of manufacturing a nand flash memory device
KR20110126301A (en) Methods of forming an isolation layer, semiconductor devices having an isolation layer and methods of manufacturing the same
KR100554835B1 (en) Method of manufacturing a flash device
KR20080054698A (en) Method of manufacturing a non-volatile memory device
US7521320B2 (en) Flash memory device and method of manufacturing the same
KR100898660B1 (en) Method of manufacturing a NAND flash memory device
KR20090078165A (en) Method of forming flash memory device
KR20120124728A (en) Method for fabricating nonvolatile memory device
KR100773673B1 (en) Method of manufacturing a flash memory device
KR100912988B1 (en) Method of manufacturing a semiconductor device
KR20080000785A (en) Method of manufacturing a nand type flash memory device
KR20070075092A (en) Method of manufacturing a flash memory device
KR100885776B1 (en) Flash memory device and manufacturing method thereof
KR20080015589A (en) Method for fabricating flash memory devices
KR20070049267A (en) Method of manufacturing a semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee