KR20100063707A - 나노와이어 전자 장치 및 그 제조 방법 - Google Patents

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Abstract

유리에 매립되고 제1 n-도핑된 부분과 제1 p-도핑된 부분을 포함하는 반도체 섬유, 상기 제1 n-도핑된 부분에 커플링되는 제1 전도체, 및 상기 제1 p-도핑된 부분에 커플링되는 제2 전도체를 포함하는 장치가 제공된다.

Description

나노와이어 전자 장치 및 그 제조 방법{NANOWIRE ELECTRONIC DEVICES AND METHOD FOR PRODUCING THE SAME}
<관련 출원>
본 출원은 2007년 8월 10일에 출원된 미국 출원 제11/837,364호 (그의 전문이 본원에 참고로 포함됨)의 이점을 주장한다. 2005년 12월 9일에 출원된 미국 출원 제11/301,285호는 그 전문이 본원에 참고로 포함된다.
<기술 분야>
본 발명은 나노와이어 전자 장치 및 그 제조 방법에 관한 것이다.
열전(thermoelectric) 재료는 열 구배를 겪을 때 전기를 발생하고, 전류가 이를 통과할 때 열 구배를 생성한다. 과학자들은 십수년간 실용 열전기를 이용하고자 노력해왔는데, 그 이유는 실용 열전기가 무엇보다도 (1) 냉장고 및 에어컨과 같은 현존 냉각 시스템에 사용되는 불화탄소를 대체할 수 있고, (2) 폐열의 일부 또는 대부분을 전기로 변환함으로써 화력 발전시의 유해한 배출을 감소시킬 수 있기 때문이다. 그러나, 실용 열전기의 전망은 아직 충분하지 못하다. 한 가지 문제는, 그 낮은 효율 때문에, 열전기 기술에서의 공업 표준이 일상의 가열 및 냉각 제품과 시스템에 기능적으로 통합될 수 없다는 것이다.
열전 발전기(TEG: thermoelectric generators), 열전 냉장고(TER: thermoelectric refrigerators) 및 열전 히트 펌프와 같은 대형 열전 장치가 열에서 전기로의 직접 변환 또는 전기에서 열로의 직접 변환에 사용되고 있다. 그러나, 이들 대형 열전 장치의 에너지 변환 효율 및/또는 성능 계수는 종래의 왕복운동식 또는 회전식 히트 엔진 및 증기 압축 시스템의 그것보다 상당히 낮다. 이들 결점 및 이 기술의 일반적인 미성숙으로 인해, 대형 열전 장치는 큰 인기를 끌고 있지 못하다.
초기의 열전 접점은, 열 구배를 겪을 때 작은 전류를 생성할 수 있는 두 개의 이종 금속 또는 합금으로 제작되었다. 열이 접점을 넘어서 흐를 때 전위차가 발생하고, 그로 인해 열의 일부가 전기로 변환된다. 여러 개의 접점은 더 큰 전압을 공급하기 위해 직렬로 접속될 수 있거나, 증가된 전류를 공급하기 위해 병렬로 접속될 수 있거나, 또는 둘 다 이루어질 수 있다. 현대 열전 발전기는 직렬 접속된 다수의 접점을 포함할 수 있으며, 그 결과 높은 전압을 발생한다. 이러한 열전 발전기는, 발생되는 전류의 양을 증가시키기 위해 병렬 접속을 제공하도록 모듈 형태로 제조될 수 있다.
1821년에, 토마스 요한 제벡(Thomas Johann Seebeck)은 제벡 효과로 지칭되는 열전 효과를 최초로 발견하였다. 제벡은, 두 접점 중 하나가 다른 접점보다 높은 온도로 유지될 때 두 개의 이종 금속으로 만들어진 폐 회로 근처에 나침반 바늘을 배치하면 바늘이 편향되는 것을 발견하였다. 이는 두 접점 사이에 온도차가 있을 때 전위차가 발생하고 여기에서 전위차는 관련 금속의 성질에 의존하는 것을 입증하였다. 열 구배 ℃당 발생되는 전압(또는 EMF)은 제벡 계수로 알려져 있다.
1833년에, 펠티어(Peltier)는 펠티어 효과로 알려진 제2 열전 효과를 발견하였다. 펠티어는 전류가 접점을 통해서 흐를 때마다 이종 금속의 접점에서 온도 변화가 발생하는 것을 발견하였다. 전류가 흐르는 방향에 따라 열은 접점에서 흡수되거나 방출된다.
나중에 켈빈 경(Lord Kelvin)으로 알려진 윌리암 톰슨 경(Sir William Thomson)은 온도 구배를 겪는 단일의 균질한 전류-운반 도체의 가열 또는 냉각에 관한 톰슨 효과로 지칭되는 제3 열전 효과를 발견하였다. 켈빈 경은 또한 제벡 계수, 펠티어 계수, 톰슨 계수를 관련시키는 네 개의 등식(켈빈 관계식)을 확립하였다. 1911년에, 알텐키르흐(Altenkirch)는 열전기의 원리를 열에서 전기로 또는 그 역으로 직접 변환하기 위해 사용하는 것을 제안했다. 그는 발전 및 냉각을 위한 열전기의 이론을 만들어냈는데, 여기에서는 최상의 성능을 위해 제벡 계수(열-전력)를 가능한 한 높게 할 것이 요구되었다. 이 이론은 또한 최소의 열전도율과 조합시켜 전기 전도율을 가능한 한 높게 할 것을 요구하였다.
알텐키르흐는 자신이 역률(PF)로 명명한, 재료의 열전력 변환 효율을 결정하기 위한 기준을 확립하였다. PF는 등식 PF=S2*σ=S2/ρ에 의해 표시되며, 여기에서 S는 제벡 계수 또는 열-전력이고, σ는 전기 전도율이며, ρ(1/σ)는 전기 저항율이다. 알텐키르흐는 이로부터 다음 등식을 확립하였다: Z=S2*σ/k=S2/(ρ*k)=PF/k, 여기에서 Z는 K-1의 차원을 갖는 열전 성능 지수이다. 이 등식은 S, σ, k에 대한 측정이 이루어지는 온도 T를 곱함으로써 무차원화될 수 있으며, 따라서 무차원적인 열전 성능 지수 또는 ZT 계수가 (S2*σ/k)T와 같이 된다. 열전 장치의 성능을 향상시키기 위해서는 PF가 가능한 한 높아야 하는 반면, k(열전도율)는 가능한 한 낮아야 한다.
재료의 ZT 계수는 열전력 변환 효율을 나타낸다. 40년 전에, 존재하는 최상의 ZT 계수는 약 0.6이었다. 40년의 연구 이후, 시중에서 입수할 수 있는 시스템은 간신히 1에 근접하는 ZT값으로 아직 제한되어 있다. ZT 계수가 1보다 크면 열전 발전이 현존하는 발전 기술, 종래의 가정용 냉장고, 에어컨 등을 대체하기 시작할 문이 열릴 것이라는 것은 널리 인식되어 있다. 실제로, 심지어 2.0 이상의 ZT 계수를 갖는 실용 열전 기술은 차세대 가열 및 냉각 시스템의 생산을 초래할 가능성이 있다. 이상을 감안할 때, 약 2.0 이상의 증가된 ZT 계수를 달성하는 실용 열전 기술을 창출하는 방법에 대한 수요가 존재한다.
나노-구조의 고체-상태 열전 냉각기 및 열전 발전기가 대형의 대응하는 열전 장치보다 열전 성능을 향상시킬 수 있는 것으로 최근에 판명되었다. 특정 열전 활성 재료(PbTe, Bi2Te3, SiGe 등)의 치수를 나노미터 규모까지 감소(통상 약 4 내지 100nm)시키면, ZT 계수가 극적으로 증가하는 것이 실증되어 있다. 이 ZT의 증가는 양자 구속(confinement)을 실용 열전 발전기 및 냉각기(냉장고)를 개발하기 위해 이용하는 것에 대한 기대를 높였다. 나노와이어 및 양자 도트에서의 수송과 구속, 초격자면에 수직한 방향으로의 열전도율의 저감, 및 3원 또는 4원 칼코게나이드와 스쿠테루다이트의 최적화와 같은 각종 유망한 수법이 최근 연구되고 있다. 그러나 이들 수법은 비용이 비싸고, 그 재료의 다수가 대량으로 제조될 수 없다.
에너지를 다른 형태 사이에서 효율적으로 변환하는 능력은 과학 기술에 있어서 가장 인식가능한 진보의 특징중 하나이다. 열 에너지를 전력으로 변환하는 것은 에너지 경제의 현저한 특징이며, 효율 및 변환 방법의 약간의 개선으로도 비용의 절약, 에너지 보전, 및 환경 영향에 대해 큰 효과를 가져올 수 있다. 마찬가지로 전기기계적 에너지 변환도 많은 현대 기계의 심장부이다. 전자회로의 소형화의 지속적인 추구를 고려하면, 나노스케일 장치는 에너지 변환에 있어서 또한 대량의 열이 발생되는 초소형 전자회로의 냉각 기술의 개발에 있어서 역할을 할 수 있다. 따라서, 1차원의 무기 나노구조 또는 나노와이어에 기초하여, 광범위한 고성능 에너지 변환 및 열전 장치에 대한 수요가 존재한다.
<요약>
본 발명의 한 실시양태는, 유리에 매립되고 제1 n-도핑된 부분과 제1 p-도핑된 부분을 포함하는 반도체 섬유, 상기 제1 n-도핑된 부분에 커플링되는 제1 전도체, 및 상기 제1 p-도핑된 부분에 커플링되는 제2 전도체를 포함하는 장치에 관한 것이다.
다른 실시양태에서, 장치는, 공통 유리 매트릭스에 매립되고 그 각각은 제1 n-도핑된 부분과 제1 p-도핑된 부분을 포함하는 다수의 반도체 섬유를 포함하는 멀티-코어 케이블, 상기 섬유의 제1 n-도핑된 부분에 커플링되는 제1 전도체, 및 상기 섬유의 제1 p-도핑된 부분에 커플링되는 제2 전도체를 포함한다.
추가 실시양태에서, 상기 장치는 제2 n-도핑된 부분을 포함하는 전계 효과 트랜지스터(FET: Field Effect Transistor)이며, 상기 제1 n-도핑된 부분과 제2 n-도핑된 부분 사이에 p-도핑된 부분이 배치된다.
또 다른 실시양태에서, 상기 장치는 제2 p-도핑된 부분을 포함하는 FET이며, 상기 제1 p-도핑된 부분과 제2 p-도핑된 부분 사이에 n-도핑된 부분이 배치된다.
추가 실시양태에서, 상기 유리는 파이렉스(pyrex), 보로실리케이트, 알루미노실리케이트, 석영, 텔루르화 납-실리케이트, 및 이들의 조합물로 이루어진 군에서 선택된다.
또 다른 실시양태에서, 상기 장치는 LED 또는 PV 전지이다.
본 발명의 다른 특징 및 측면은, 실시양태에 따른 특징을 예시적으로 도시하는 첨부도면을 참조로 한 후술하는 상세한 설명으로부터 자명해질 것이다. 개요는 본 발명의 범위를 제한하려는 것이 아니고, 청구범위에 의해서만 한정된다.
하나 이상의 다양한 실시양태에 따른 본 발명은 이하의 도면을 참조하여 상세히 설명한다. 이들 도면은 예시적인 목적으로만 제공되며, 단지 본 발명의 통상적인 또는 예시적인 실시양태를 설명할 뿐이다. 이들 도면은 본 발명에 대한 독자의 이해를 돕기 위해 제공되는 것이며, 발명의 폭, 범위 또는 이용가능성을 제한하는 것으로 간주되지 않아야 한다. 도시의 명료함 및 용이함을 위해서 이들 도면이 반드시 실척으로 그려질 필요는 없음을 알아야 한다.
도 1은 본 발명의 원리에 따른, 유리 피복재에 매립된 열전 활성 재료를 인발(draw)하기 위한 튜브형 노의 단면도이다.
도 2는 본 발명의 원리에 따라 제조된 PbTe-기반 케이블의 x선 회절 패턴의 도시도이다.
도 3은 본 발명의 원리에 따라 제조된 유리-피복된 PbTe-기반 케이블의 측면도이다.
도 4는 3A-3A 선상에서 취한 도 3의 유리-피복된 PbTe-기반 케이블의 확대 단면도이다.
도 5는 PbTe 섬유의 두 번째 인발 이후의 도 3의 유리-피복된 PbTe-기반 케이블의 단면도이다.
도 6은 PbTe 섬유의 세 번째 인발 이후의 도 3의 유리-피복된 PbTe-기반 케이블의 단면도이다.
도 7은 (PbTe 섬유의 첫 번째 인발 이후의) 도 4의 PbTe 케이블의 DC 저항을 도시하는 차트이다.
도 8은 (PbTe 섬유의 두 번째 인발 이후의) 도 5의 PbTe 케이블의 DC 저항을 도시하는 차트이다.
도 9는 (PbTe 섬유의 세 번째 인발 이후의) 도 6의 PbTe 케이블의 DC 저항을 도시하는 차트이다.
도 10은 종래의 금속 산화물 전계 효과 트랜지스터(MOSFET)의 도시도이다.
도 11은 종래의 다이오드의 도시도이다.
도 12 및 도 13은 본 발명의 실시양태에 따른 예시적인 나노와이어 MOSFET의 도시도이다.
도 14는 본 발명의 한 실시양태에 따른 예시적인 나노와이어 다이오드의 도시도이다.
도 15는 본 발명의 한 실시양태에 따른 예시적인 나노와이어 측면 전지의 도시도이다.
상기 도면은 완전하거나 또는 본 발명을 개시된 정확한 형태에 제한하기 위한 것이 아니다. 본 발명은 수정 및 변경 없이 실시될 수 있으며, 청구범위 및 그 균등물에 의해서만 제한될 수 있음을 알아야 한다.
이하의 단락에서, 본 발명은 첨부도면을 참조하여 예시적으로 상세히 설명될 것이다. 본 명세서 전체에 걸쳐서, 도시된 바람직한 실시양태 및 예는 본 발명에 대한 제한이라기보다는 사례로서 간주되어야 한다. 본 명세서에 사용되는 "본 발명"이란 용어는 여기에서 설명하는 발명의 실시양태들 중 어느 하나와 그 균등물을 지칭한다. 또한, 본 문서의 전체에 걸쳐서 "본 발명"의 각종 특징(들)에 대한 언급은, 모든 청구하는 실시양태 또는 방법이 언급한 특징(들)을 포함해야 함을 의미하지 않는다.
도면의 설명을 시작하기 전에, 이제 몇 가지 용어에 대해 정의할 것이다.
벌크 재료: 3차원 전체에서 보통 1미크론 또는 1마이크로미터보다 큰 거시적 크기의 열전 재료.
칼코게나이드: 주기율표의 Ⅵ족 원소.
화학 기상 증착법: 웨이퍼의 표면에서 반응하는 가스 혼합물 중에 웨이퍼를 배치함으로써 웨이퍼 기판 상에 박막(대개 유전체/절연체)을 증착시키는 방법. 이는 노 내에서 또는 웨이퍼는 가열되지만 노의 벽은 가열되지 않는 반응로 내에서 중간 온도 내지 고온에서 이루어질 수 있다. 플라즈마 증강 화학 기상 증착법은 반응 가스를 플라즈마 내로 여기시킴으로써 고온의 필요성을 회피한다.
도핑: 매우 순수한 반도체 결정에 의식적으로 극소량의 이물질을 첨가하는 것. 이들 첨가된 불순물은 반도체에 과잉의 도전성 전자 또는 과잉의 도전성 정공(도전성 전자의 공핍)을 부여한다.
효율: 효율은 시스템에 의해 발생된 전력을 시스템에 공급한 전력으로 나눈 것으로, 재료가 에너지를 하나의 형태에서 다른 형태로 얼마나 잘 변환시키는 지의 척도이다. 현재 또는 가까운 장래에 얻을 수 있는 대형 열전 장치에 대한 효율은 단지 8％ 내지 12％이다.
성능 지수: 열전 성능 지수 ZT는 ZT=(S2*σ/k)*T로 주어지며, 여기에서 S는 제벡 계수이고, T는 절대 온도이며, σ는 전기 저항율이고, k는 열 전도율이다.
텔루르화 납: PbTe는 Bi2Te3을 제외하고 가장 보편적으로 사용되는 열전 재료 중 하나이다. PbTe는 통상 전력 발생에 사용되는데 그 이유는 이 재료가 400 내지 500℃의 온도에서 가장 높은 ZT를 나타내고, 500℃ 주위로 약 200℃ 범위의 효율적인 작동 범위를 갖기 때문이다.
나노: 접두사로서 10억분의 1 또는 0.000000001을 의미한다. 예를 들어, 실리콘 칩을 에칭하는데 사용되는 자외선의 파장은 수백 나노미터이다. 나노미터의 기호는 nm이다.
양자 구속: 양자 구속은 도체의 크기를 감소시킴으로써 전기의 캐리어(전자 또는 정공)가 공간에 구속될 때 일어난다. 예를 들어, 매우 얇은 도전성 박막은 캐리어가 박막의 평면과 수직한 방향으로 전파되는 자유도를 제한함으로써 캐리어의 자유도를 감소시킨다. 이 박막을 2차원 구조라고 말하고, 이러한 박막 중의 캐리어를 1방향으로 양자 구속되어 있다고 말한다. 캐리어 운송은 박막의 평면 내에서 두 방향으로 이루어질 수 있다. 와이어에서, 양자 구속은 두 방향으로 일어날 수 있으며 캐리어 운송에 이용될 수 있는 유일한 방향은 와이어를 길이를 따른 방향이다.
제벡 계수: 재료가 온도 구배를 겪을 때 재료에 발생하는 기전력이며, 보통은 켈빈 온도당 마이크로볼트로 표시된다. 재료의 열 전력 또는 제벡 계수는 그 ZT 계수를 결정하는데 있어서 큰 역할을 한다.
열 전도율: 열 전도율은 단위 온도 구배에 대해 단위 단면적과 단위 두께의 물질을 통해서 전달되는 열의 양을 규정하는 물질 고유의 특성이다. 열 전도율은 매체의 고유한 특성이지만, 측정 온도에 의존한다. 공기의 열 전도율은 수증기의 열 전도율보다 약 50％ 크지만, 액체인 물의 열 전도율은 공기의 약 25배이다. 고체, 특히 금속의 열 전도율은 공기의 열 전도율보다 수천배 크다.
본 발명은 여기에서 복수의 1차원 섬유를 포함하는 "나노와이어", "케이블", "어레이", "헤테로구조물" 또는 "복합물"로 지칭되는 나노구조물에 관한 것이다. 본 발명에 따른 나노와이어는 일반적으로 하나 이상의 열전 활성 재료와 하나의 조성적으로 및 구조적으로 상이한 물질(예를 들면, 유리)을 포함하고, 그 사이에 계면 또는 접점이 형성된다. 열전 활성 재료는 양자 구속의 이점을 활용하기 위해 두께 또는 직경이 나노 차원으로 감소된다. 이런 식으로, 열전 활성 재료의 열전 효율이 향상된다. 열전 활성 재료는 본 명세서에서 "열전 재료"로도 지칭된다. 피복 재료는 그 구성 원자가 긴 범위의 질서를 갖지 않는 비정질 재료로 구성되는 유리와 같은 적절한 유리를 포함하는 것이 바람직하다.
나노와이어 개요
본 발명의 한 실시양태에 따른, 높은 ZT값을 나타낼 수 있는 나노와이어를 제조하기 위한 방법이 기재된다. 나노와이어의 향상된 물리적 성능 및 특성은 하기 효과 또는 특성 중 하나 이상에 의한 것일 수 있다: 캐리어의 양자 구속; 공공(vacancies) 및/또는 전위(dislocations)와 같은 물리적 결함의 감소; 감소된 입계; 단결정 형성; 및 알갱이의 양호한 배향. 전술했듯이, 열전 성능 지수 Z에 대한 등식은 열전 장치의 고온 접점의 온도와 같은 절대 온도(T)가 곱해짐으로써 무차원화될 수 있다. 이어서 무차원 열전 성능 지수 ZT= (S2*σ/k)*T가 임의의 열전 재료 또는 장치의 성능 및 에너지 변환 효율의 평가에 사용될 수 있다.
PbTe의 나노와이어에 있어서, PbTe의 벌크 열전도율(k)을 고려하면, ZT= (S2*σ/k)*T를 사용한 750 K에서의 ZT 계수는 여전히 매우 크다(즉, ZT는 약 2.0 이상). ZT 계수는 약 300 K 내지 750 K의 온도에서 증가한다. PbTe-기반의 열전 나노와이어에 있어서, ZT 계수는 나노와이어 폭의 감소와 더불어 증가하지만 S2*σ의 값은 ZT 계수의 특정 레벨에서 정점에 달하는 경향이 있다. 그러나, 나노와이어가 특정 폭에 도달하면 ZT 계수는 나노와이어 폭이 감소할수록 떨어지기 시작한다. 본 명세서에서 설명하는 PbTe-기반 나노와이어는 Pb와 Te의 화학량론 조성을 변경하거나 또는 어떤 부수적 성분/불순물을 첨가함으로써 n형 또는 p형 도전을 나타내도록 용이하게 조정될 수 있다.
PbTe를 포함한 많은 열전 재료는 열전 성능을 저하시킬 수 있는 산소에 민감하다. 이러한 이유로, 이러한 열전 재료를 밀폐시켜 목표 환경 범위 내에서 산소 오염으로부터 보호하는 것이 유리하다. 물론, 열전 장치는 그것이 기능하도록 의도된 악천후 및 환경을 견딜 수 없으면 상업적으로 살아남을 수 없다.
PbTe는 바람직한 열전 재료이지만, 본 발명의 범위 내에서 다른 열전 재료들, 예를 들면 Bi2Te3, SiGe, ZnSb, 및 Zn3.2Cd0.3Sb3과 같은 아연 카드뮴 안티몬화물이 사용될 수도 있다. 열전 재료는 초기에 과립이나 분말과 같은 임의의 편한 형태일 수 있다.
상기 방법을 사용하여 섬유-인발된 나노와이어 케이블이 제조되면, 전기 전도율(σ) 및 열 전력(S)을 측정하여, 파라미터 S2*σ의 변동을 결정한다. 이 파라미터 S2*σ는 실험적으로 결정되고, 측정 온도(K)가 곱해지며, 공지된 열 전도율(k)로 나뉘어져 본 발명에 의해 제조된 나노와이어의 ZT값이 얻어진다.
나노와이어가 매립되지 않은 유리 피복재를 Van der Pauw 4-탐침 기구를 사용하여 측정한 결과, 샘플은 저항성이 대단했으며 따라서 측정 기구는 전도율을 전혀 측정하지 못했다. 마찬가지로, 종래의 방법(예를 들면, 미국 캘리포니아주 마운틴뷰 소재의 MMR 테크놀로지스(MMR Technologies)에 의해 판매되는 제벡 계수 측정 시스템)을 사용한 열전력의 측정도 유리 피복재의 높은 저항성으로 인해 아무런 결과를 얻지 못했다. 그러나, PbTe-매립된 케이블의 전기 전도율 및 열 전력은 쉽게 측정할 수 있었는 바, 이는 전기 전도율 및 열 전력의 측정 값이 케이블의 길이를 따른 연속적인 나노와이어에 기인함을 나타낸다.
본 발명의 나노와이어 케이블에 바람직한 열전 재료는, 그 우수한 열 전력 특성과 합리적인 비용으로 인해 PbTe이다. PbTe에 대해 공지된 벌크 열 전도율의 값을 사용하여, 계산된 750 K에서의 ZT((S2*σ/k)*T) 계수는 >2.5이다. PbTe의 S2*σ는 특정 나노와이어의 폭에서 정점에 달하는 명확한 경향을 보인다. 벌크 PbTe에 대해 최상으로 공지된 ZT 계수가 약 0.5이면, 얻어진 약 2.0 이상의 ZT 계수는 하나 이상의 캐리어의 양자 구속에 의해 상당히 증강되는 것으로 생각된다. ZT 계수는 나노와이어 폭의 감소와 더불어 이 최대치에 도달할 때까지 증가하고, 이후 나노와이어 폭의 추가 감소와 더불어 ZT 계수가 감소하기 시작한다. 당업자라면 알 수 있듯이, 적절한 열전 특성을 갖는 다른 열전 재료(예를 들면, Bi2Te3)가 본 발명의 범위 내에서 사용될 수 있다.
본 발명에 따르면, 나노와이어의 최대 직경은 약 200nm보다 작은 것이 바람직하며, 약 5nm와 약 100nm의 사이에 있는 것이 가장 바람직하다. 나노와이어의 단면이 원형이 아닌 경우, 이 문맥에서의 용어 "직경"은 나노와이어의 종축에 수직한 평면에 대해 나노와이어의 단면의 장축과 단축의 길이의 평균을 지칭한다. 약 50nm 내지 약 100nm의 직경을 갖는 나노와이어는 유리 피복된 열전 재료의 인발 방법을 사용하여 후술하듯이 제작될 수 있다.
본 발명의 케이블은 단부에서 단부까지 직경이 높은 균일성을 나타내도록 제조되는 것이 바람직하다. 본 발명의 일부 실시양태에 따르면, 유리 피복재의 최대 직경은 케이블 전장에 걸쳐서 약 10％ 미만의 범위에서 변동될 수 있다. 덜 정밀한 적용분야에서, 나노와이어의 직경은 더 큰 범위에서 변동될 수 있다(예를 들면 적용분야에 따라 5 내지 500nm). 전기적으로, 유리는 피복하는데 사용되는 열전 재료보다 저항이 몇 자릿수 큰 것이 바람직하다. 이 케이블은 일반적으로 반도체 와이어에 기초하며, 와이어의 도핑과 조성은 p형 또는 n형의 열전 거동을 나타내는 와이어를 생산하도록 열전 재료의 조성을 변경함으로써 주로 제어된다. 유리하게, 이 케이블은 우수한 열전 장치를 비용 효과적으로 개발하는데 사용될 수 있다.
본 발명에 따르면, 열전 재료를 유리 피복재 중에서 인발하는 방법은, 유리-피복된 열전 재료를 그 직경이 약 500미크론 이하인 것이 바람직한, 예를 들면 1 내지 3미크론을 포함하는, 5미크론 이하인 열전 재료의 개별 섬유(또는 모노파이버(monofiber))를 형성하도록 인발하는 것을 포함한다. 당업자라면 알 수 있듯이, 모노파이버는 본 발명의 범위 내에서 500미크론보다 큰 직경을 가질 수도 있다. 케이블 직경은 섬유들의 섬유 다발을 반복해서 인발함으로써 5 내지 100nm로 감소될 수 있으며, 케이블의 단면에서의 와이어 밀도는 약 109/㎠ 이상으로 증가될 수 있다. 이러한 케이블은 하기 효과 또는 특성들 중 하나 이상을 나타낸다: 캐리어의 양자 구속, 공공 및/또는 전위와 같은 물리적 결함의 감소, 감소된 입계, 단결정 형성, 및 증강된 열 전력 발생 효율을 제공하기 위한 알갱이의 양호한 배향.
열전 재료를 유리 피복재 중에서 인발하는 방법은, 유리-피복된 열전 섬유를 포함하는 멀티-코어 케이블을 제조하기 위해 케이블을 함께 집속하고 연속해서 여러번 재인발하는 것을 추가로 포함할 수 있다. 예를 들어, 케이블의 섬유를 형성하기 위한 재료에는 PbTe 또는 Bi2Te3이 포함될 수 있다. 얻어진 케이블은 유리 피복재에 의해 상호 절연되는 복수의 개별 섬유를 갖는 멀티-코어 케이블을 포함한다. 선택된 열전 재료의 물리적, 화학적, 열적 및 기계적 특성에 매치되는 특정 조성을 포함하도록 특정 유리 피복재가 선택될 수 있다. 이 유리 피복재는 열전 섬유를 형성하는 금속, 합금 또는 반도체 재료보다 바람직하게는 전기적 저항이 몇 자릿수 크다. 많은 응용에 적합한 시판 중인 유리는 파이렉스, 바이코어(vycor) 및 석영 유리를 포함하지만, 이것에 한정되지는 않는다.
본 발명의 추가 측면에 따르면, 섬유를 형성하는 금속, 합금 또는 반도체 재료는 n형 또는 p형 케이블을 제공하도록 조정되며, 따라서 각각의 케이블이 열전 장치의 n형 및 p형 부품으로서 사용될 수 있다. 이 케이블은 섬유의 두께 또는 직경을 소정 범위로 감소시켜 열 전력 발생의 효율을 향상시킴으로써 양자 구속을 나타내도록 유도될 수 있다.
나노와이어 제조 방법
도 1을 참조하면, 유리-피복된 열전 섬유를 인발하기 위한 열을 제공하기 위해 수직 튜브 노(10)가 사용된다. 특히, 수직 튜브 노(10)는 적어도 부분적으로 열전 재료(22)로 충진되는 진공 공간(20)을 형성하기 위해 단면 감소된 영역(18)에서 밀봉되는 유리 튜브(14)를 포함하는 예비 성형물(12)을 수용하기 위한 중앙 루멘(11)을 포함한다. 이 노는 유리 피복된 열전 섬유(24)를 만들기 위한 1회 이상의 인발 작업을 위한 준비에서 열전 재료(22)와 유리 튜브(14)를 용융시키는데 사용된다.
도 1을 더 참조하면, 수직 튜브 노(10)는 노 외피(shroud)(26), 열 절연체(28) 및 머플러 튜브(30)를 포함한다. 머플러 튜브(30)에 적합한 재료는 알루미늄과 같은 도전성 금속을 포함한다. 수직 튜브 노(10)는 그것에 매립된 하나 이상의 가열 코일(34)을 추가로 포함한다. 더 정확히는, 가열 코일(34)이 머플러 튜브(30)와 열 절연체(28) 사이에 배치되고 내화 시멘트(38)가 가열 코일(34)과 열 절연체 사이에 배치되어, 가열 코일(34)에 의해 발생한 열을 내측을 향하게 하여 머플러 튜브(30) 내에 고온 지대(hot zone)(40)를 형성한다. 가열 코일(34)은 세라믹 절연체(48)를 사용하여 절연될 수 있는 도선(lead)(44)을 제공한다. 추가로, 약 1인치(2.54cm)의 길이를 가질 수 있는 고온 지대(40) 내의 온도를 측정하기 위해 열전쌍 탐침(50)이 제공된다.
이제 유리 피복재에 매립된 금속, 합금 또는 반도체 봉의 어레이를 포함하는 열전 활성 재료(22)를 인발하는 방법을 설명할 것이다. 초기에, 적절한 열전 재료(22)가 선택된다. 본 발명의 바람직한 열전 재료는 초기에 과립 형태인 PbTe를 포함한다. 추가적인 적합한 열전 재료는 Bi2Te3, SiGe, ZnSb를 포함할 수 있지만 이것에 제한되지는 않는다. 다음 단계는 유리 튜브(14)를 형성하는 적절한 재료의 선택을 포함한다. 이 유리 재료는 열전 재료의 용융 온도보다 약간 높은 섬유 인발 온도(예를 들어, PbTe에 대해서는 ≥920℃)를 갖도록 선택되는 것이 바람직하다. 이후 수직 튜브 노(10)는 유리 튜브(14)의 한쪽 단부를 밀폐하기 위해 사용된다. 대안적으로, 유리 튜브(14)를 밀봉하여 진공 공간(20)을 생성하기 위해 블로우토치(blowtorch) 또는 기타 가열 장치가 사용될 수도 있다.
유리 튜브(14)의 한쪽 단부의 밀폐 이후, 다음 단계는 열전 과립을 진공 공간(20) 내부에 도입하고, 유리 튜브의 개방 단부를 진공 펌프에 부착하여 튜브를 소개시키는 것을 포함한다. 진공 펌프가 작동하고 있는 동안, 유리 튜브(14)의 중간 부분은 유리가 부분적으로 용융하여 진공 하에 붕괴하도록 가열된다. 부분적으로 용융된 유리 튜브는 최초의 인발 작업에 사용될 열전 재료(22)를 함유하는 앰풀(54)을 제공한다. 다음 단계는 열전 재료(22)를 함유한 앰풀(54)의 단부를 수직 튜브 노(10)에 도입하는 것을 포함한다. 도시된 실시양태에 있어서, 수직 튜브 노(10)는, 앰풀(54)이 수직으로 도입되고, 열전 과립을 함유한 앰풀(54)의 단부가 가열 코일(34)에 인접한 고온 지대(40) 내에 배치되도록 구성되어 있다.
앰풀(54)이 수직 튜브 노(10)에 적절히 배치되면, 당업계에서 본래 공지되어 있는 종래의 유리 인발기에서 이루어지듯이, 열전 과립을 봉입하고 있는 유리가 인발되기 위해 딱 충분하게 용융되도록 온도가 증가된다. 전술했듯이, 유리의 조성은 섬유 인발 온도 범위가 열전 과립의 융점보다 약간 크도록 선택되는 것이 바람직하다. 예를 들어, PbTe를 열전 재료로서 선택하는 경우, PbTe 섬유가 매립된 유리를 인발하기 위해 적절한 재료는 파이렉스 유리이다. 유리 튜브(14)와 열전 재료(22)의 물리적, 기계적 및 열적 특성은 얻어진 케이블의 특성에 영향을 미칠 것이다. 열전 재료(22)의 특성에 비해 최소로 상이한 특성을 나타내는 유리가 바람직하게 피복 재료로서 선택된다.
전술한 유리 튜브(14)는 7mm의 외경과 2.75mm의 내경을 갖는 시판되는 파이렉스 튜브를 포함할 수 있으며, 이 튜브는 약 3.5인치(8.89cm)의 길이에 걸쳐서 PbTe 과립으로 채워진다. 유리 튜브(14)의 소개는 약 30mtorr의 진공 하에 밤새 이루어질 수 있다. 소개 이후, 열전 재료(22)를 함유하는 유리 튜브(14)의 섹션은 토치로 수 분간 완만하게 가열되어 일부 잔여 가스를 제거하고, 이후 유리 튜브(14)는 진공 하에 열전 재료(22)의 레벨 이상으로 밀봉된다.
작동 시에, 수직 튜브 노(10)는 유리-피복된 열전 섬유를 인발하기 위해 사용된다. 수직 튜브 노(10)는 약 1인치(2.54cm)의 짧은 고온 지대(40)를 포함하며, 거기에서 예비성형물(12)은 수직 튜브 노(10) 중에 튜브 단부를 약간 고온 지대(40)의 아래로 하여 배치된다. 약 1030℃의 노에서, 튜브 하단으로부터의 중량은 유리 튜브(14)의 그 자중에 의한 연신을 초래하기에 충분하다. 유리 튜브(14)의 하단이 노의 하부 개구에 드러나면, 이는 손으로 잡아당기기 위한 통(tong)으로 파지될 수 있다. 섬유 인발 공정 중에 사용되는 예비성형 재료를 보급하기 위해 예비성형물(12)은 주기적으로 수동으로 진전될 수 있다. 섬유(24)는 약 70미크론과 약 200미크론 사이의 직경을 포함하는 것이 바람직하다. 본 발명의 추가 실시양태에 따르면, 인발 작업은 직경의 변동이 거의 없는 자동 인발기를 사용하여 수행될 수 있다.
본 발명의 추가 실시양태에 따르면, 짧은 섬유 섹션은 헤테로구조물을 인발한 후 헤테로구조물을 짧은 피스로 파괴하거나 절단함으로써 형성될 수 있다. 예를 들어, 이들 짧은 피스는 약 3인치(7.62cm)의 길이로 가공될 수 있다. 이들 피스는 이후 전술했듯이 수직 튜브 노 또는 블로우토치를 사용하여 한쪽 단부에서 밀봉되는 다른 파이렉스 튜브의 내부에 집속된다. 적절한 수의 섬유가 튜브에 패킹되면, 개방 단부는 진공 펌프에 부착되고 중간 섹션이 가열된다. 이 가열은 유리 튜브를 붕괴시키고, 그로인해 튜브를 밀봉하며, 다수의 멀티-코어 섬유를 갖는 케이블을 생성하는 두 번째의 인발 작업을 위한 앰풀을 형성한다. 두 번째 인발 작업 이후에, 섬유는 수집되어 또 다른 밀봉 튜브의 보어 내에 배치된다. 보어가 적절한 수의 섬유로 채워지면, 예비성형물은 진공 하에 소개되어 밀봉된다. 섬유 인발은 이후 두 번 인발된 섬유에 대해 수행된다. 이 공정은 약 100nm의 최종 열전 재료 직경을 얻기 위해 필요에 따라 반복된다.
나노와이어 구조 및 특성
벌크 및 헤테로구조 나노와이어의 전자 특성을 특성화하기 위해서는, 유리-피복된 열전 재료의 x선 회절 특징을 결정하는 것이 중요하다. 도 2는 본 발명의 원리에 따라 구축된 PbTe-기반 케이블의 x선 회절 패턴을 도시하며, 여기에서는 PbTe의 특성 스펙트럼이 유리의 x선 회절 패턴에 중첩되어 있다. 특히, 이 x선 회절 패턴은 PbTe의 피크의 존재와 다른 피크의 결여를 명확히 도시하고 있으며, 따라서 유리 재료가 PbTe와 반응하지 않거나 또는 섬유 인발 중에 불투명화되지 않는 것을 도시하고 있다. 이들 피크는 오직 PbTe 결정의 피크에 특징적이다.
도 3은 전술한 유리 피복재에 매립된 열전 활성 재료를 인발하는 방법을 사용하여 구축된 유리-피복된 PbTe-기반의 케이블(60)을 도시한다. 구체적으로, 케이블(60)은 사실상 임의의 길이의 케이블(또는 버튼)을 형성하기 위해 집속 및 융합되는 다수의 멀티플 섬유(64)를 포함한다. 이 버튼은 소정 길이를 갖는 다수의 짧은 케이블을 생성하기 위해 파괴, 절단되거나 달리 분할될 수 있다. 도 4는 도 3의 3A-3A 선을 따라서 취한 유리 피복된 PbTe 기반 케이블(60)의 확대 단면도이다. 케이블(60)은 다수의 섬유(64)를 포함하고, 약 5.2mm의 폭을 가지며, 약 300 K의 온도에서 1회의 PbTe 섬유 인발을 사용하여 생성되었다.
본 발명의 바람직한 실시양태에 따르면, 케이블(60)이 함께 집속되고 여러 번 연속적으로 재인발되어, 유리 피복재에 의해 상호 절연되는 다수의 개별 열전 섬유를 갖는 멀티-코어 케이블을 생성한다. 도 5는 PbTe 섬유의 두 번째 인발 후의 유리-피복된 PbTe-기반 케이블(60)의 단면도이다. 2회 인발된 케이블은 약 2.78mm의 폭을 갖는다. 도 6은 PbTe 섬유의 세 번째 인발 후의 유리-피복된 PbTe-기반 케이블(60)의 단면도이며, 여기에서의 케이블은 약 2.09mm의 폭을 갖는다.
도 6은 본 발명의 한 실시양태에 따른 다수의 열전 섬유(67, 69)를 갖는 멀티-코어 케이블(65)을 도시한다. 케이블(65)은 케이블(60)에서와 마찬가지로 생산된다. 케이블(65)에서, 섬유(67)는 섬유(69)로 만들어진 재료와는 다른 열전 재료로 만들어진다. 한 실시양태에서, 열전 섬유(67)는 p-도핑된 열전 재료로 만들어지고, 열전 섬유(69)는 n-도핑된 열전 재료로 만들어진다. 케이블(60)과 마찬가지로, 케이블(65)은 후속 인발 공정 이전에 다수의 멀티플 섬유(64)를 융합함으로써 만들어진다. 그러나, 케이블(60)을 갖는 경우와 동일한 섬유를 사용하는 대신에, 케이블(65)을 생성하기 위해 사용되는 섬유는 둘 이상의 유형의 열전 재료를 포함한다. 예를 들어, 섬유의 한 가닥은 붕소와 같은 억셉터 도핑제로 p-도핑될 수 있으며 다른 섬유는 n-도핑될 수 있다. 이런 식으로, 케이블(65)은 n-도핑된 섬유와 p-도핑된 섬유의 조합을 가질 것이다.
케이블(65)은 또한 다수의 짧은 케이블을 생성하도록 파괴되거나 분할될 수 있으며, 이들 짧은 케이블은 다시 집속되고 다시 인발되어 원하는 직경을 갖는 케이블을 생성할 수 있다.
도 3 내지 도 6은 케이블 중의 와이어의 밀도가 약 109/㎠으로 증가할 때의 미세구조의 발생을 도시한다. 이들 미세구조는 광학 현미경 및 주사 전자 현미경을 사용하여 관찰될 수 있다. 예를 들어, 에너지 분산 분광법이 사용되어 유리 매트릭스 중에 있는 PbTe 와이어의 존재를 확실하게 나타낼 수 있다.
열전 특성 특정화
일 실시양태는 케이블의 전체 길이를 따라서 유리에 매립된 섬유의 연속성 및 전기적 접속성을 포함한다. 전기적 접속성은 상이한 두께의 케이블의 저항을 결정함으로써 쉽게 실증된다. 본 발명의 바람직한 실시에 따르면, 열전 와이어가 매립되어있지 않은 유리 피복재의 저항은 연속 열전 섬유의 저항보다 약 7 내지 8자릿수 크다.
열전 와이어의 전기적 접속성을 결정하기 위해 사용한 샘플은, 섬유 인발 단계 중 하나에 따라 예비성형물로부터 제조된 PbTe의 "버튼"의 형태이다. 도 7 내지 도 9를 참조하여, 유리에 매립된 열전 와이어의 저항은 약 1오옴 이하이다. 한편, 열전 와이어가 없는 유리 피복재의 저항은 108오옴보다 크고, 이는 PbTe-매립된 케이블의 저항보다 약 8자릿수 크다. 이 전기 저항의 차이는 여기에서 설명한 방법을 사용하여 인발된 유리-피복된 열전 와이어가 한쪽 단부에서 다른 단부까지 전기적 접속성을 보이고 있는 것을 나타낸다.
도 7은 PbTe 섬유의 첫 번째 인발 이후의 PbTe 케이블(60)의 DC 저항을 도시하는 차트이며, 케이블의 저항(Ohm)이 전류(amp)에 대해 플롯 도시되어 있다. 특히, 케이블(60)의 DC 저항은 전류의 증가와 더불어 꾸준히 감소한다. 도 8은 PbTe 섬유의 두 번째 인발 이후의 케이블(60)의 DC 저항을 도시하는 차트이며, 도 9는 PbTe 섬유의 세 번째 인발 이후의 PbTe 케이블(60)의 DC 저항을 도시하는 차트이다.
본 발명의 원리에 따라 제조된 바람직한 케이블은 전기 절연성 재료에 매립된 하나 이상의 열전 섬유를 포함하는 것이 바람직하고, 그 열전 재료는 경우에 따라 양자 구속을 나타낼 수도 있다. 본 발명의 바람직한 실시양태에 따라, 각 섬유의 폭은 열전 재료의 단결정의 폭과 실질적으로 동일하며, 각각의 섬유는 실질적으로 동일한 결정 방위를 갖는다. 바람직한 케이블은 모든 섬유 사이에 전기적 접속성이 있도록 함께 융합되거나 소결되는 다수의 섬유를 포함한다. 대안적으로, 케이블의 섬유의 전부는 아니지만 일부 사이에 전기적 접속성이 있다.
케이블에 대한 유리 피복재는 파이렉스, 보로실리케이트, 알루미노실리케이트, 석영, 텔루르화 납-실리케이트, 및/또는 이들의 조합물와 같은 2원, 3원 또는 그 이상 성분의 유리 구조로 이루어진 전기 절연성 재료를 포함하는 것이 바람직하다. 열전 재료는 이 열전 재료가 수 나노미터 내지 수 킬로미터의 케이블의 소정 길이를 따라서 전기적 접속성과 양자 구속을 나타내도록 금속, 반금속, 합금 및 반도체로 이루어진 군으로부터 선택될 수 있다. 케이블의 ZT 계수는 0.5 이상이 바람직하고, 1.5 이상이 더 바람직하며, 2.5 이상이 가장 바람직하다.
포토리소그래피 기반 장치의 개요
전계 효과 트랜지스터(FET), 다이오드와 발광 다이오드(LED), 및 측면 전지와 같은 종래의 반도체 장치는 통상 순수하게 포토리소그래피 공정을 사용하여 제작된다. 도 10 및 도 11은 포토리소그래피 공정으로 제조된 이러한 장치의 두 가지를 도시한다. 도 10은 금속 산화물 반도체 FET(MOSFET)(1000)의 도시도이다. MOSFET(1000)는 기판(도시되지 않음)에 형성된 p형 웰(well) 층(1010)을 포함하는 n채널 MOSFET이다. p형 웰 층(1010)은 이전의 전하-중성 반도체 재료를 p형 도핑제로 도핑함으로써 생성된다. 웰 층(1010)이 형성되면, 두 개의 n-도핑된 웰(1015a, 1015b)이 생성된다. 웰(1015a-b)은 층(1010)의 표면을 마스킹하고 n 웰(1015a-b)이 배치될 표면적을 마스킹되지 않은 상태로 남겨둠으로써 생성된다. MOSFET(1000)은 또한 절연층(1020) 및 게이트(1025)를 포함한다.
게이트(1025)는 금속이나 폴리실리콘(도핑된 실리콘) 또는 기타 적절한 재료로 만들어질 수 있다. 절연층(1020)은 통상 산화물 재료로 만들어진다. MOSFET(1000)에서, 게이트(1025)에 대한 전압 인가는 두 개의 N 영역(1015a, 1015b) 사이의 도전을 촉진하는 공핍 영역을 MOSFET 채널에 유도한다. 이는 통상 게이트에서의 전압이 소스보다 0.6V 높을 때 발생한다.
도 11은 상이한 재료의 두 층의 간단한 샌드위치인 반도체 다이오드(1100)를 도시한다. 다이오드(1100)는 n-도핑된 층(1110) 및 p-도핑된 층(1120)을 포함한다. 층(1110, 1120)은 다이오드(1100)를 형성하도록 교합된다. 중성 상태에서, 층(1110, 1120)은 전자와 정공이 층(1110)과 층(1120)으로부터 각각 이동함으로써 초래되는 공핍 영역(1130)을 형성한다. 공핍 영역(1130)은 전하적으로 중성 상태에 있다. 비바이어스(unbiased) 상태에서, 다이오드(1100)는 공핍 영역(1130)의 존재로 인해 전류를 전도시키지 않는다. 순바이어스 모드에서, 다이오드(1100)는 전자가 층(1110)에서 층(1120)으로 유동할 수 있게 하고 정공이 층(1120)에서 층(1110)으로 유동할 수 있게 한다. 다이오드(1100)는 층(1110)이 층(1120)보다 네거티브하게 만들어질 때 순바이어스 모드에 있게 된다. 역으로, 다이오드(1100)는 층(1110)이 층(1120)보다 포지티브하게 만들어질 때 역바이어스 모드에 있게 된다. 다이오드(1100)가 역 바이어스될 때 전류는 흐르지 않는다.
통상, LED와 같은 광전 기기도 유사한 리소그래픽 공정으로 만들어진다. 이제 설명하듯이, 이들 공통 기기 (예를 들어, FET, 쌍극 트랜지스터, 다이오드, LED 및 논리 게이트)는 본 발명의 각종 실시양태에 따른 방법을 사용하여 제조된 나노와이어를 사용하여 만들어질 수 있다.
나노와이어 FET
도 12는 본 발명의 한 실시양태에 따른 FET(1200)를 도시한다. FET(1200)는 케이블(1210), 산화물 층(1220), 및 게이트 층(1230)을 포함한다. FET(1200)의 제조에 있어서, 케이블(1210)은 케이블(60)(도 3) 또는 케이블(65)(도 6)의 형태를 취할 수 있다. 전술했듯이, 케이블(60)은 함께 집속된 후 원하는 직경에 도달할 때까지 1회 또는 복수회 재인발되는 다수의 섬유(64)를 사용하여 생성된다. 케이블(60) 내의 다수의 섬유(64)는 n-도핑된 재료 또는 p-도핑된 재료와 같은 동일한 반도체 재료(Si, SiGe, GaAs, PbTe 등을 포함)로 조성된다. FET(1200)에서, 케이블(1210)의 중간 부분은 p도핑되고 두 단부는 n도핑된다. 게이트(1230)는 케이블(1210)의 p도핑된 부분(즉, FET 채널) 위에 위치되도록 배치된다. 이런 식으로, 게이트(1230)가 바이어스될 때 케이블(1210)의 중간 부분에 n-채널 반전층이 생성된다.
FET(1200)에서는, 산화물 층(1220)이 케이블(1210)을 둘러싼다. 산화물 층(1220)은 케이블(1210)과 게이트 층(1230) 사이의 절연층으로서 작용한다. 한 실시양태에서, 산화물 층(1220)은 선택적이며, FET(1200)의 생성에 필요치 않다. 이 실시양태에서, 케이블(1210)의 유리 피복재는 산화 납, 이산화 텔루르, 이산화 규소 또는 기타 적절한 절연 재료를 갖는 유리와 같은 산화물 복합 재료로 제조될 수 있다.
게이트 층(1230)은 금속, 폴리실리콘, 또는 기타 적절한 재료로 제조될 수 있다. 게이트 층(1230)은 케이블(1210) 및 산화물 층(1220)의 생성 이후 코팅 공정을 사용하여 생성될 수 있다. 게이트 층(1230)은 또한 사전제작된 중공 실린더일 수도 있으며 따라서 그 안에 케이블(1210)이 삽입될 수 있다. 대안적으로, 케이블(1210), 산화물 층(1220), 및 게이트 층(1230)은 인발 공정을 사용하여 동시에 제조될 수 있다.
본 발명의 대체 실시양태에서, FET(1200)의 케이블(1210)은 섬유(64)(도 3)와 유사한, 반도체 재료의 단일 섬유를 포함한다. 이 실시양태에서, 단일 섬유를 둘러싸는 유리 피복재는 절연성 산화물 층으로도 작용한다. 이후 케이블(1210)의 각 단부에 n-형 도핑제 또는 p-형 도핑제를 도입함으로써 드레인 및 소스가 생성된다. 케이블(1210)이 p-형 반도체 재료로 제조되면 n-형 도핑제가 도입되고, 케이블(1210)이 n-형 재료로 제조되면 p-형 도핑제가 도입된다. 이런 식으로, 케이블(1210)의 중간 부분은 케이블(1210)의 두 단부와는 반대되는 반도체 조성을 갖는다. FET를 완성하기 위해, 게이트 층(1230)은 케이블(1210)의 중간 부분의 상부에 배치된다.
도 13은 본 발명의 한 실시양태에 따른 다른 FET(1300)를 도시한다. FET(1300)는 섬유(1310), 도핑된 부분(1320a, 1320b), 산화물 층(1330), 및 게이트(1340)를 포함한다. 섬유(1310)는 섬유(64)와 마찬가지로, 단일의 반도체 유리 피복된 섬유이다. 대체 실시양태에서, 섬유(1310)는 케이블(60)과 유사한 반도체 섬유의 다발이다.
FET(1300)에서, 섬유(1310)는 p-도핑된 반도체 재료로 만들어진다. FET의 소스 및 드레인을 생성하기 위해서, 섬유(1310)의 각 단부는 n-형 도핑제로 도핑된다. n-도핑된 부분(1320a)은 소스로서 작용하고, n-도핑된 부분(1320b)은 드레인으로서 작용한다. 부분(1320a, 1320b)은 p-도핑된 상태로 유지되는 섬유(1310)의 중간(즉, 채널) 부분에 의해 분리 유지된다. 즉, FET(1300)에서, 게이트는 섬유를 둘러싸지 않지만, 섬유의 측면 부분에 인접하여 배치된다.
산화물 층(1330)은 섬유(1310)의 유리 피복재이다. 도시하듯이, 산화물 층(1330)은 섬유(1310)의 각 단부에서 제거되지만, 중간에서는 온전하게 유지되어 게이트(1340)와 섬유(1310) 사이에 장벽을 제공한다. 부분(1320a-b) 위의 유리 피복재 층은 에칭 공정을 통해서 제거될 수 있다. FET(1300)를 완성하기 위해, 산화물 층(1330)의 상부 위에 게이트(1340)가 증착된다.
본 발명의 대체 실시양태에서는, 케이블(1310)이 n-도핑되고 부분(1320a-b)이 p-도핑된다. 이 실시양태에서, p-채널 증강 MOSFET이 생성된다.
나노와이어 LED 및 측면(PV) 전지
일반적으로, 모든 LED는 전자기 방사선을 방출한다. 방사선이 가시광선 형태인지는 전자기 방사선의 주파수에 의존한다. 그 가장 간단한 형태에서, LED는 p-n 접합 다이오드이다. 일반적으로, 방사선은 자유 전자가 n-도핑된 영역에서 p-도핑된 영역으로 이동할 때 생성된다. 이는 재조합 공정으로 지칭된다. 재조합 공정 중에, 전자 또는 정공과 같은 전하 캐리어는 광자 또는 전자기 형태의 에너지를 방출한다. 반도체 재료의 밴드 갭은 재조합 공정 중에 방출되는 방사선의 주파수의 인자이다.
LED 용도에서, 섬유[예를 들면, 도 3의 섬유(64)]는 갈륨 인화물, 갈륨 비소 인화물, 갈륨 질화물, 인듐 갈륨 질화물, 아연 셀렌화물 또는 기타 적합한 반도체 재료와 같은 넓은 밴드 갭을 갖는 반도체 재료로 제조될 수 있다.
도 14는 본 발명의 한 실시양태에 따른 나노와이어로 제조된 예시적 LED(1400)를 도시한다. LED(1400)는 오옴 접점(1410a-b) 및 케이블 부분(1420, 1425)을 포함한다. 오옴 접점(1410a)은 케이블 부분(1420) 내의 다수의 섬유(64)와 전기 접촉하도록 케이블 부분(1420)의 한쪽 단부에 배치된다. 한 실시양태에서, 케이블 부분(1420)은 n-도핑된 섬유를 함유하고 케이블 부분(1425)은 p-도핑된 섬유를 함유한다. 케이블 부분(1420)과 케이블 부분(1425)은 접합부(1430)에서 하나 이상의 p-n 접합을 형성한다. LED를 완성하기 위해, 케이블 부분(1425)의 단부에는 다른 오옴 접점(1410b)이 제공된다. 오옴 접점(1410a, 1410b)을 전기적으로 커플링함으로써 회로가 완성되면, 전자는 케이블 부분(1420)에서 케이블 부분(1425)으로 또는 그 역으로 이동할 수 있으며, 부산물로서 빛을 생성할 수 있다. 케이블 부분(1420, 1425)은 도 3 내지 도 6을 참조하여 기술된 것과 유사한 공정을 사용하여 제조될 수 있다.
도 15는 한 실시양태에 따른 나노와이어 PV 전지(1500)를 도시한다. PV 전지(1500)는 케이블 부분(1510, 1520)을 포함한다. 부분(1510)은 케이블의 상측 부분이고 부분(1520)은 동일 케이블의 중간 또는 하측 부분이다. 케이블 부분(1510)은 n-형 반도체 재료로 제조되며, 케이블 부분(1520)은 p-형 반도체 재료로 제조된다. 양 케이블 부분(1510, 1520)은 도 3 내지 도 6에 관한 제조 공정과 유사한 공정을 사용하여 제조된다. 다이오드와 마찬가지로, 부분(1530)은 전류 유동이 없는 중성 공핍 영역(1530)을 형성한다. 그러나, 케이블 부분(1510)이 광자에 의해 여기될 때, 중성 상태(1530)가 파괴된다. 부분(1510)으로부터의 여기된 전자는 평형에 도달할 수 있도록 부분(1520)으로 이동하도록 유도된다. PV 전지를 완성하기 위해, 케이블 부분(1510) 위에 투명 전극(1540)을 형성하는 등에 의해 부분(1510, 1520) 사이에 외부 전류 경로가 제공된다. 마찬가지로, 다른 전극(1550)(비투명)이 1520의 바닥에 부착되어야 할 것이다.
임의의 적합한 도핑 기술이 사용되어 섬유 또는 케이블을 도핑하여 p-n 접합을 형성할 수 있다. 예를 들어, p-형 섬유 또는 케이블 함유 p-형 섬유가 인발되고 이후 섬유(들)의 상부가 n-형으로 도핑되어 p-n 접합을 형성한다. 도핑은 기체상 도핑(예를 들면 가열된 n-형 PbTe 와이어 위로 인듐 증기 또는 인듐 함유 가스를 유동시킴으로써), 액체상 도핑, 고체상 도핑(즉, 케이블 내의 와이어의 상부에 금속층을 배치하고 금속층으로부터 와이어의 상부로 금속 원자를 확산시킴으로써) 또는 이온 주입에 의해 이루어질 수 있다. p-n 접합 장치가 기술되었지만, 유사한 방법을 사용하여 p-형 영역과 n-형 영역 사이에 진성 반도체 영역이 배치되는 p-i-n형 장치도 형성될 수 있음을 알아야 한다. 따라서, 개선된 물리적 성능 및 특성을 갖는 반도체 또는 열전 장치는 하기 특성 또는 효과 중 하나 이상에 의한 것일 수 있음을 알 수 있다: 캐리어의 양자 구속, 공공 및/또는 전위와 같은 물리적 결함의 감소, 입계의 감소 또는 제거, 단결정 형성, 및 알갱이의 양호한 배향. 당업자는 본 발명이 제한적 목적이 아닌 예시적 목적으로 명세서에 제공되는 각종 실시양태 및 양호한 실시양태 이외의 것에 의해 실시될 수 있고 본 발명은 후술하는 청구범위에 의해서만 제한되는 것을 알 것이다. 본 명세서에서 논의된 특정 실시양태의 균등물 역시 본 발명을 실시할 수도 있음에 유의해야 한다.
본 발명의 각종 실시양태를 전술했지만, 이것은 제한적이 아닌 예시적으로만 제공되었음을 알아야 한다. 마찬가지로, 다양한 도면은 본 발명에 포함될 수 있는 특징 및 기능의 이해를 돕기 위해 수행되는 본 발명의 예시적인 양식 또는 기타 구성을 도시할 수 있다. 본 발명은 도시된 예시적 양식 또는 구성에 제한되지 않지만, 원하는 특징은 다양한 대안적 양식 및 구성을 사용하여 실시될 수도 있다. 실제로, 본 발명의 원하는 특징을 실시하기 위해 다른 기능적, 논리적 또는 물리적 구획 및 구성이 어떻게 실시될 수 있는 지는 당업자에게 자명해질 것이다. 또한, 본 명세서에 기재된 것 이외의 다수의 상이한 구성 모듈 명칭이 다양한 구획에 적용될 수도 있다. 또한, 흐름도, 작동 설명 및 방법 청구항에 관하여, 본 명세서에서 단계들이 제공되는 순서는 다양한 실시양태가 문맥상 달리 언급되지 않는 한 인용된 기능을 동일한 순서로 수행하여 실시되도록 명령되지는 않아야 한다.
이상 본 발명을 다양한 예시적 실시양태에 관하여 설명했지만, 하나 이상의 개별 실시양태에 기재된 다양한 특징, 측면 및 기능은 그 적용에 있어서 이를 기재하는 특정 실시양태에 제한되지 않으며, 대신에 단독으로 또는 다양한 조합으로 본 발명의 다른 하나 이상의 실시양태에, 이러한 실시양태의 기재 여부에 관계없이 또한 이러한 특징이 전술한 실시양태의 일부로서 제공되는지 여부에 관계없이 적용될 수 있음을 알아야 한다. 따라서, 본 발명의 폭과 범위는 전술한 예시적 실시양태들 중 임의의 것에 의해 제한되지 않아야 한다.
본 문서에 사용된 용어와 구절 및 그 변형예는, 달리 언급되지 않는 한, 제한적인 것이 아닌 개방적인 것으로 간주되어야 한다. 전술한 것의 예로서, "포함한다"는 용어는 "제한없이 포함하는" 등의 의미로 해석되어야 하며; 용어 "예"는 논의 대상 항목의 완전한 또는 제한적인 리스트가 아닌 예시적인 경우를 제공하기 위해 사용되고; 관사 ("a", "an")는 "적어도 하나", "하나 이상" 등의 의미로 해석되어야 하며; "종래의", "전통적인", "보통의", "표준의", "공지된"과 같은 형용사 및 유사 의미의 용어는 기술된 항목을 주어진 기간으로 제한하거나 주어진 시간에 이용가능한 항목으로 제한하는 것으로 간주되지 않아야 하고, 대신에 현재 또는 미래의 언젠가 이용가능하거나 공지될 수 있는 종래의, 전통적인, 보통의 또는 표준 기술을 망라하는 것으로 해석되어야 한다. 마찬가지로, 이 문서가 당업자에게 자명하거나 공지될 기술을 언급하는 경우, 이러한 기술은 현재 또는 미래의 언젠가 당업자에게 자명하거나 공지되는 것들을 망라한다.
접속사 "및"으로 연결되는 한 그룹의 항목들은 이들 항목의 각각 및 전부가 그 그룹에 존재할 것을 요구하는 것으로 해석되지 않아야 하며, 오히려 달리 언급되지 않는 한 "및/또는"으로 해석되어야 한다. 마찬가지로, 접속사 "또는"으로 연결되는 한 그룹의 항목들은 그 그룹 중에서 상호 배타적일 것을 요구하는 것으로 해석되지 않아야 하며, 오히려 달리 언급되지 않는 한 "및/또는"으로도 해석되어야 한다. 또한, 본 발명의 항목, 요소 또는 성분이 단수로 기재되거나 청구될 수 있지만, 단수로의 제한이 명시되지 않는 한 그 범위 내에서 복수가 고려된다.
일부 예에서 "하나 이상", "적어도 하나", "제한되지 않는" 또는 기타 유사한 구절과 같은 확장적 단어 및 구절의 존재는 이러한 확장적 구절이 부재할 수 있는 예에서 더 좁은 경우가 의도되거나 요구됨을 의미하는 것으로 해석되지 않아야 한다. 용어 "모듈"의 사용은 모듈의 일부로서 기재되거나 청구되는 부품 또는 기능이 모두 공통 패키지에 구성됨을 의미하지 않는다. 실제로, 모듈의 각종 부품의 일부 또는 전부는 제어 논리이거나 기타 부품이거나 간에 단일 패키지에 조합되거나 따로따로 유지될 수 있으며 또한 여러 위치에 걸쳐서 분포될 수도 있다.
추가로, 본 명세서에 기재된 다양한 실시양태는 예시적인 블록선도, 흐름도 및 기타 도면에 의해 기재되었다. 본 문서를 읽은 당업자에게는 자명해지듯이, 도시된 실시양태 및 그 다양한 대안적 실시양태는 도시된 예에 구속됨이 없이 실시될 수 있다. 예를 들어, 블록선도 및 그 부수적인 설명은 특정 양식 또는 구성을 지시하는 것으로 해석되지 않아야 한다.

Claims (26)

  1. 유리에 매립되고 제1 n-도핑된 부분과 제1 p-도핑된 부분을 포함하는 반도체 섬유,
    상기 제1 n-도핑된 부분에 커플링되는 제1 전도체, 및
    상기 제1 p-도핑된 부분에 커플링되는 제2 전도체
    를 포함하는 장치.
  2. 제1항에 있어서, FET를 포함하며, 상기 섬유는 제2 n-도핑된 부분을 더 포함하고, 상기 제1 n-도핑된 부분과 상기 제2 n-도핑된 부분 사이에 제1 p-도핑된 부분이 배치되고, 상기 제1 p-도핑된 부분과 상기 FET의 게이트 사이에 절연 재료가 배치된 장치.
  3. 제1항에 있어서, FET를 포함하며, 상기 섬유는 제2 p-도핑된 부분을 더 포함하고, 상기 제1 p-도핑된 부분과 상기 제2 p-도핑된 부분 사이에 제1 n-도핑된 부분이 배치되고, 상기 제1 n-도핑된 부분과 상기 FET의 게이트 사이에 절연 재료가 배치된 장치.
  4. 제1항에 있어서, LED를 포함하는 장치.
  5. 제1항에 있어서, PV 전지를 포함하는 장치.
  6. 제1항에 있어서, 상기 유리가 파이렉스, 보로실리케이트, 알루미노실리케이트, 석영, 텔루르화 납-실리케이트, 및 이들의 조합물로 이루어진 군에서 선택되는 것인 장치.
  7. 공통 유리 매트릭스에 매립되고 그 각각이 제1 n-도핑된 부분과 제1 p-도핑된 부분을 포함하는 다수의 반도체 섬유를 포함하는 멀티-코어 케이블,
    상기 섬유의 제1 n-도핑된 부분에 커플링되는 제1 전도체, 및
    상기 섬유의 제1 p-도핑된 부분에 커플링되는 제2 전도체
    를 포함하는 장치.
  8. 제7항에 있어서, FET를 포함하며, 각각의 섬유가 제2 n-도핑된 부분을 더 포함하고, 상기 제1 n-도핑된 부분과 상기 제2 n-도핑된 부분 사이에 제1 p-도핑된 부분이 배치되고, 상기 제1 p-도핑된 부분과 상기 FET의 게이트 사이에 절연 재료가 배치된 장치.
  9. 제7항에 있어서, FET를 포함하며, 각각의 섬유가 제2 p-도핑된 부분을 더 포함하고, 상기 제1 p-도핑된 부분과 상기 제2 p-도핑된 부분 사이에 제1 n-도핑된 부분이 배치되고, 상기 제1 n-도핑된 부분과 상기 FET의 게이트 사이에 절연 재료가 배치된 장치.
  10. 제7항에 있어서, LED를 포함하는 장치.
  11. 제7항에 있어서, PV 전지를 포함하는 장치.
  12. 제7항에 있어서, 상기 유리 매트릭스가 파이렉스, 보로실리케이트, 알루미노실리케이트, 석영, 텔루르화 납-실리케이트, 및 이들의 조합물로 이루어진 군에서 선택되는 것인 장치.
  13. 반도체 재료를 함유하는 밀봉된 유리 튜브를 가열 장치 내에 도입하는 단계,
    반도체 재료가 용융되고 유리 튜브가 인발(draw)되기에 충분히 가열되도록 상기 가열 장치 내의 온도를 반도체 재료 용융 온도 이상으로 증가시키는 단계,
    유리-피복된 반도체 섬유를 인발하는 단계,
    상기 섬유에 제1 n-도핑된 부분과 제1 p-도핑된 부분이 형성되도록 섬유를 도핑하는 단계,
    상기 섬유의 제1 n-도핑된 부분에 커플링되는 제1 전도체를 제공하는 단계, 및
    상기 섬유의 제1 p-도핑된 부분에 커플링되는 제2 전도체를 제공하는 단계
    를 포함하는, 장치 제조 방법.
  14. 제13항에 있어서,
    튜브가 개방 단부와 폐쇄 단부를 갖도록 유리 튜브의 한쪽 단부를 밀폐하는 단계,
    상기 유리 튜브 내부에 반도체 재료를 과립 형태로 도입하는 단계,
    상기 유리 튜브를 소개시키는 단계, 및
    유리가 부분 용융되어 밀봉된 유리 튜브가 형성되도록 유리 튜브의 일부를 가열하는 단계
    를 더 포함하는 방법.
  15. 제13항에 있어서, 상기 장치가 FET를 포함하며, 상기 섬유는 제2 n-도핑된 부분을 더 포함하고, 상기 제1 n-도핑된 부분과 상기 제2 n-도핑된 부분 사이에 제1 p-도핑된 부분이 배치되고, 상기 제1 p-도핑된 부분과 상기 FET의 게이트 사이에 절연 재료가 배치되는 것인 방법.
  16. 제13항에 있어서, 상기 장치가 FET를 포함하며, 상기 섬유는 제2 p-도핑된 부분을 더 포함하고, 상기 제1 p-도핑된 부분과 상기 제2 p-도핑된 부분 사이에 제1 n-도핑된 부분이 배치되고, 상기 제1 n-도핑된 부분과 상기 FET의 게이트 사이에 절연 재료가 배치되는 것인 방법.
  17. 제13항에 있어서, 상기 장치가 LED를 포함하는 것인 방법.
  18. 제13항에 있어서, 상기 장치가 PV 전지를 포함하는 것인 방법.
  19. 다수의 집속된 유리-피복된 연속 반도체 섬유를 제공하는 단계,
    상기 집속된 유리-피복된 섬유를 1회 이상 인발하여 유리 피복재에 의해 상호 절연되고 그 각각이 제1 n-도핑된 부분과 제1 p-도핑된 부분을 포함하는 다수의 연속 반도체 섬유를 갖는 멀티-코어 케이블을 형성하는 단계,
    상기 섬유의 제1 n-도핑된 부분에 커플링되는 제1 전도체를 제공하는 단계, 및
    상기 섬유의 제1 p-도핑된 부분에 커플링되는 제2 전도체를 제공하는 단계
    를 포함하는, 장치 제조 방법.
  20. 제19항에 있어서,
    다수의 유리-피복된 연속 반도체 섬유를 제공하는 단계, 및
    다수의 유리-피복된 섬유를 함께 집속하여 다수의 집속된 유리-피복된 연속 반도체 섬유를 형성하는 단계
    를 더 포함하는 방법.
  21. 제20항에 있어서,
    반도체 재료를 함유하는 밀봉된 유리 튜브를 가열 장치 내에 도입하는 단계,
    반도체 재료가 용융되고 유리 튜브가 인발되기에 충분히 가열되도록 상기 가열 장치 내의 온도를 반도체 재료 용융 온도 이상으로 증가시키는 단계, 및
    다수의 유리-피복된 연속 반도체 섬유 중 하나를 포함하는 유리-피복된 섬유를 인발하는 단계
    를 더 포함하는 방법.
  22. 제21항에 있어서,
    튜브가 개방 단부와 폐쇄 단부를 갖도록 유리 튜브의 한쪽 단부를 밀폐하는 단계,
    상기 유리 튜브 내부에 반도체 재료를 과립 형태로 도입하는 단계,
    상기 유리 튜브를 소개시키는 단계, 및
    유리가 부분 용융되어 밀봉된 유리 튜브가 형성되도록 유리 튜브의 일부를 가열하는 단계
    를 더 포함하는 방법.
  23. 제19항에 있어서, 상기 장치가 FET를 포함하며, 각각의 섬유는 제2 n-도핑된 부분을 더 포함하고, 상기 제1 n-도핑된 부분과 상기 제2 n-도핑된 부분 사이에 제1 p-도핑된 부분이 배치되고, 상기 제1 p-도핑된 부분과 상기 FET의 게이트 사이에 절연 재료가 배치되는 것인 방법.
  24. 제19항에 있어서, 상기 장치가 FET를 포함하며, 각각의 섬유는 제2 p-도핑된 부분을 더 포함하고, 상기 제1 p-도핑된 부분과 상기 제2 p-도핑된 부분 사이에 제1 n-도핑된 부분이 배치되고, 상기 제1 n-도핑된 부분과 상기 FET의 게이트 사이에 절연 재료가 배치되는 것인 방법.
  25. 제19항에 있어서, 상기 장치가 LED를 포함하는 것인 방법.
  26. 제19항에 있어서, 상기 장치가 PV 전지를 포함하는 것인 방법.
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