KR20100051687A - 집적 회로 스택 및 집적 회로 스택의 열 관리 - Google Patents

집적 회로 스택 및 집적 회로 스택의 열 관리 Download PDF

Info

Publication number
KR20100051687A
KR20100051687A KR1020107004236A KR20107004236A KR20100051687A KR 20100051687 A KR20100051687 A KR 20100051687A KR 1020107004236 A KR1020107004236 A KR 1020107004236A KR 20107004236 A KR20107004236 A KR 20107004236A KR 20100051687 A KR20100051687 A KR 20100051687A
Authority
KR
South Korea
Prior art keywords
cooling
layer
region
circuit layer
fluid
Prior art date
Application number
KR1020107004236A
Other languages
English (en)
Other versions
KR101119349B1 (ko
Inventor
토마스 제이 브룬쉬빌러
라이언 조지프 린더만
브루노 미첼
휴고 이 로튀첸
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20100051687A publication Critical patent/KR20100051687A/ko
Application granted granted Critical
Publication of KR101119349B1 publication Critical patent/KR101119349B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/46—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids
    • H01L23/473—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids by flowing liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

본 발명은 복수 개의 집적 회로 층(2) 및 2개의 회로 층(2) 사이의 공간에 배치되는 적어도 하나의 냉각 층(3)을 포함하는 집적 회로 스택(1)에 관한 것이다. 집적 회로 스택(1)은 냉각 층(3)을 통해 펌핑되는 냉각 유체(10)를 이용하여 냉각된다. 본 발명은 또한 이러한 집적 회로 스택(1)의 구조를 최적화하는 방법에 관한 것이다.

Description

집적 회로 스택 및 집적 회로 스택의 열 관리{INTEGRATED CIRCUIT STACK AND ITS THERMAL MANAGEMENT}
본 발명은 집적 회로의 열 관리에 관한 것이다. 구체적으로, 본 발명은 복수 개의 집적 회로 층을 포함하는 집적 회로 스택에 관한 것으로서, 상기 집적 회로 층은 적어도 제2 회로 층에 전기 접속되는 제1 회로 층 및 이 제1 회로 층과 제2 회로 층 사이의 공간에 배치되는 적어도 하나의 냉각 층을 포함한다.
성능 개선이 예상되는 집적 회로, 즉 고성능 집적 회로의 냉각은, 회로 집적화 및 성능 요구가 지속적으로 증가하는 시대에 있어서 특별한 난제이다. 연산 요건이 증대되면, 이에 따라 역시 집적 회로의 처리 속도 및 이에 따른 집적 회로의 클럭 주파수도 증가하며, 이는 전력 소비 및 이에 따른 열 발산을 증가시키는 결과를 초래한다. 트랜지스터 및 메모리 셀과 같은 개별 구성요소의 크기를 줄임으로써, 이들 구성요소는 더욱 빨라지게 된다. 전기적인 온 칩(on-chip) 상호접속부는 그 반대의 경우이다. 스케일링 효과로 인해 RC 시간 상수는 증가하며, 이는 신호 플라이트 타임(signal-flight time)을 증가시키는 결과를 초래한다. 이러한 효과는 칩 성능을 제한하며 역 스케일링이라고 불린다.
알려진 집적 회로에 있어서, 대다수의 회로 구성요소는, 실질적으로 단일 평면의 반도체 재료로서 주로 다이라고 불리는 것에 배치된다. 이러한 구조는 집적 회로의 후면에 장착되는 냉각 장치에 의해 집적 회로의 냉각에 있어서 효율을 높일 수 있도록 해준다. 그러나, 개별적인 회로 구성요소들 사이에서 신호 경로의 길이가 줄어드는 경우, 즉 신호 플라이트 타임을 단축시키고 또한 칩 집적화에 추가적인 도움을 주는 경우에 대해, 상하로 적층되는 다수의 회로 층을 포함하는 집적 회로 스택이 개발 중에 있다. 후면측으로부터의 이러한 디바이스의 냉각은, 모든 구성요소의 발산된 열 유속이 축적되며 전도 열 저항이 각각의 추가적인 구성요소 또는 회로 층에 대해서 증가될 때 특히 문제가 된다. 이는, 칩 스택에서의 보다 큰 온도 구배를 초래한다.
대안적인 냉각 방법은, 이러한 수직 집적형 칩 스택의 층간 열 관리 방법이다. 이러한 방법은 X. Y. Chen, K. C. Toh 및 J. C. Chai의 "적층형 멀티칩 모듈의 직접 액체 냉각(Direct Liquid Cooling of a Stacked Multichip Module)"에 설명되어 있다. 이 문헌에서는, 적층형 멀티칩 모듈의 직접적인 1단계 액체 냉각이 검토되어 있다. 추가적인 집적 회로 스택은, 제목이 "3차원 전자 회로 아키텍쳐를 위한 집적 마이크로채널 냉각(Integrated Microchannel Cooling for Three-Dimensional Electronic Circuit Architectures)"인 J. -M. Koo, S. Im, L, Yang 및 K. E. Goodson의 논문에 설명되어 있다. 이 논문은 집적 마이크로채널 네트워크에 의한 3차원 회로 냉각을 연구한 것이다. 층간 냉각을 이용한 추가적인 집적 회로 스택은, 제목이 "수직 상호접속부를 이용한 3D 칩 스택의 공정 집적화(Process Integration of 3D Chip Stack with Vertical Interconnection)"인 K. Takahashi, Y. Taguchi, M. Tomisaka 등의 논문을 통해 알려져 있다.
현재까지 층간 냉각을 이용한 집적 회로 스택의 냉각 장치는 비교적 성능이 낮고 균일한 구조 및 열 발산을 갖춘 집적 회로, 특히 메모리 모듈의 냉각과 관련되거나 또는 낮은 대역의 용례를 위해 바로 둘레의 전기적 상호접속부를 갖춘 스택과 관련되어 있다.
고성능 프로세서와 같은 다른 유형의 용례를 위한 집적 회로 스택을 제공하는 것은 난제로 남아있다. 보다 높은 전력의 작동 및 보다 효율적인 냉각을 위한 집적 회로 스택의 구성 방법을 제공하는 것도 역시 난제이다. 더 작은 채널 형상, 예컨대 개별적인 회로 층들 사이의 간격이 300 ㎛ 미만인 채널 형상에 적용 가능한 집적 회로 스택 및 이 집적 회로 스택의 열 관리 방법을 제공하는 것도 역시 난제이다.
본 발명의 목적은, 고성능 프로세서와 같은 다른 유형의 용례를 위한 집적 회로 스택을 제공하고, 보다 높은 전력의 작동 및 보다 효율적인 냉각을 위한 집적 회로 스택의 구성 방법을 제공하며, 더 작은 채널 형상, 예컨대 개별적인 회로 층들 사이의 간격이 300 ㎛ 미만인 채널 형상에 적용 가능한 집적 회로 스택 및 이 집적 회로 스택의 열 관리 방법을 제공하는 것이다.
본 발명의 일 양태의 실시예에 따르면, 집적 회로 스택이 제공된다. 이 집적 회로 스택은 복수 개의 집적 회로 층을 포함하며, 상기 집적 회로 층은 적어도, 제2 회로 층에 전기 접속된 제1 회로 층을 포함하고, 제1 회로 층은 열 발생이 많은 적어도 하나의 제1 영역 및 열 발생이 적은 적어도 하나의 제2 영역을 구비하며, 상기 제1 회로 층과 제2 회로 층 사이의 공간에 적어도 하나의 냉각 층이 배치되고, 이 냉각 층은 적어도 하나의 유체 유입구, 적어도 하나의 유체 유출구, 및 냉각 유체를 이용하여 적어도 제1 회로 층을 냉각하기 위해 상기 유체 유입구와 유체 유출구를 유압식으로 연결하는 빈 공간을 포함한다. 상기 적어도 하나의 냉각 층은, 제1 회로 층의 제2 영역에서보다 제1 영역에서 열 전달이 더 크게 되도록 상기 빈 공간에서 냉각 유체에 대한 불균일한 유동 패턴을 발생시키는 수단을 포함한다.
집적 회로 스택의 제1 회로 층과 제2 회로 층 사이에 배치되는 냉각 층에서 불균일한 유동 패턴을 발생시키는 수단을 제공함으로써, 냉각 유체에 의해 제공되는 열 전달 능력은 제1 회로 층의 제1 영역과 제2 영역의 냉각 요건에 따라 적합하게 된다.
제1 양태의 실시예에 따르면, 적어도 하나의 냉각 층은 제1 영역을 향해 냉각 유체의 적어도 일부를 안내하는 적어도 하나의 안내 요소를 포함한다. 제1 영역을 향해 냉각 유체의 적어도 일부를 안내하는 적어도 하나의 안내 요소를 마련함으로써, 열 발생이 많은 제1 영역에서의 냉각 효과가 더욱 개선된다.
제1 양태의 추가적인 실시예에 따르면, 적어도 하나의 안내 요소는, 제1 영역을 통과하는 적어도 하나의 제1 유동이 제2 영역을 통과하는 제2 유동보다 질량 유량이 크게 형성되도록 하기에 적합하다. 질량 유량이 큰 제1 유동 및 질량 유량이 작은 제2 유동을 각각 발생시킴으로써, 제1 영역에서의 냉각 성능은 제2 영역에 비해 향상된다.
제1 양태의 추가적인 실시예에 따르면, 적어도 하나의 안내 요소는, 유체 유입구를 향한 큰 제1 개구 및 제1 영역을 향한 작은 제2 개구를 갖춘 깔대기 구조를 포함한다. 깔대기 구조를 적어도 하나의 냉각 층에 포함시킴으로써, 냉각 유체의 유동은 제1 영역에서 압축되고 이에 따라 제1 영역의 냉각이 개선된다.
제1 양태의 추가적인 실시예에 따르면, 적어도 하나의 냉각 층은 제1의 폭의 제1 영역 및 제2의 폭의 제2 영역을 갖는 채널 구조를 포함하며, 이때 제1의 폭은 제2의 폭보다 작다. 제1 영역과 제2 영역에서 폭이 상이한 채널 구조를 마련함으로써, 냉각 유체의 속도는 해당 영역의 상이한 냉각 요건에 적합하게 된다.
제1 양태의 추가적인 실시예에 따르면, 상기 채널 구조의 폭은 유체 유입구로부터 유체 유출구까지의 적어도 하나의 경로를 따라 좁아진다. 냉각 유체의 경로를 따라 그 폭이 줄어드는 채널 구조를 마련함으로써, 냉각 유체의 속도는 상기 경로를 따라 냉각 유체의 냉각 능력을 감소시키기에 적합하게 된다.
제1 양태의 추가적인 실시예에 따르면, 적어도 하나의 냉각 층은, 제2 영역에서보다 제1 영역에서 밀도가 더 낮은 격자 구조를 포함한다. 제1 영역에 비해 제2 영역에서 격자 구조의 밀도를 높임으로써, 제2 영역에서의 유동 저항은 증가하게 되고, 이에 따라 제1 영역을 통한 냉각 유체의 유동이 증가하게 된다.
제1 양태의 추가적인 실시예에 따르면, 적어도 하나의 냉각 층은 격자 요소들을 갖춘 격자 구조를 포함하며, 이때 제1 영역에 배치되는 적어도 하나의 제1 격자 요소는 제2 영역에 배치되는 제2 격자 요소보다 단면이 크다. 제1 영역과 제2 영역에 배치되는 격자 요소의 단면을 변경함으로써, 제1 영역과 제2 영역에서의 열 전달은 그 각각의 냉각 요건에 적합하게 된다.
제1 양태의 추가적인 실시예에 따르면, 격자 구조는 제1 회로 층과 제2 회로 층 사이의 전기 접속부를 포함한다. 격자 구조를 형성하기 위해 제1 회로 층과 제2 회로 층 사이의 전기 접속부를 사용함으로써, 다양한 회로 층들 사이의 전기 접속성 및 냉각 층을 통한 냉각 유체의 유동의 적합성 양자 모두를 얻는다.
제1 양태의 추가적인 실시예에 따르면, 적어도 하나의 냉각 층은 제1 회로 층에 있는 제1 표면 및 제2 회로 층에 있는 제2 표면을 포함하며, 상기 제1 표면 및 제2 표면은 제2 영역에서보다 제1 영역에서 서로간의 거리가 더 짧다. 제1 영역에서 적어도 하나의 냉각 층의 제1 표면과 제2 표면 사이의 거리를 줄임으로써, 냉각 유체의 유동은 제1 영역에서 가속되며, 이에 따라 냉각 성능이 개선된다.
제1 양태의 추가적인 실시예에 따르면, 제1 표면과 제2 표면 사이의 거리는 유체 유입구로부터 유체 유출구까지 적어도 하나의 경로를 따라 줄어든다. 제1 표면과 제2 표면 사이의 거리를 줄임으로써, 적어도 하나의 경로를 따르는 유동의 속도는 유체 유출구를 향할수록 가속되며, 이에 따라 냉각 유체의 가열에 의해 유발되는 상기 경로를 따른 열 전달 능력이 동등하게 된다.
제1 양태의 추가적인 실시예에 따르면, 유체 유입구는 제2 영역보다는 제1 영역에 더 근접하게 위치한다. 열 발생이 많은 제1 영역을 제2 영역보다 유체 유입구에 더 근접하게 배치함으로써, 유체 유출구보다/유체 유출구에 인접한 부분보다 유체 유입구에서 냉각 유체가 비교적 온도가 더 낮기 때문에 제1 영역에서의 냉각은 증가한다.
제1 양태의 추가적인 실시예에 따르면, 유체 유출구는 제1 영역보다는 제2 영역에 더 근접하게 위치한다. 열 발생이 적은 제2 영역을 유체 유출구에 더 근접하게 배치함으로써, 냉각 유체는 유체 유입구로부터 제2 영역까지의 경로에서 이미 가열된 상태이기 때문에, 제2 영역에서의 냉각은 감소한다.
제1 양태의 추가적인 실시예에 따르면, 유체 유입구 및 유체 유출구는 냉각 층의 공통 코너에 근접하게 배치되고, 제1 영역은 제2 영역보다 공통 코너에 더 근접하게 배치된다. 제1 영역을 유체 유입구 및 유체 유출구에 대한 공통 코너에 근접하게 배치함으로써, 열 발생이 많은 제1 영역은 유체 유입구와 유체 유출구 사이에서 바로 연결되도록 배치되며, 이에 따라 공통 코너를 향한 냉각 유체의 질량 유량이 증가하게 된다.
제1 양태의 추가적인 실시예에 따르면, 유체 유입구로부터 유체 유출구까지 제1 영역을 통과하는 제1 유동이 제2 유체 유입구로부터 제1 유체 유출구까지의 제2 유동 또는 제1 유체 유입구로부터 제2 유체 유출구까지의 제2 유동보다 각각 더 짧게 되도록 하는 적어도 2개의 유체 유입구 또는 적어도 2개의 유체 유출구가 냉각 층에 포함된다. 제2 유동에 대해 길이가 짧은 제1 유동에 제1 영역을 배치함으로써, 제1 영역의 냉각은 제2 영역에 비해 향상된다.
제1 양태의 추가적인 실시예에 따르면, 냉각 층은 4개의 변을 갖는 직사각형 형상이며, 이때 제1의 변과 제3의 변은 서로 평행하고 제2의 변과 제4의 변은 서로 평행하며 제1의 변 및 제3의 변은 제2의 변 및 제4의 변에 수직이다. 냉각 층은 제4의 변에 배치된 2개의 유체 유입구 및 2개의 유체 유출구를 포함한다. 4 포트 냉각 유체 공급법을 이용함으로써, 냉각 층에서의 냉각 유체의 질량 유량은 더욱 개선될 수 있으며, 이에 따라 고성능 집적 회로의 열 발산이 보다 양호해지도록 한다.
제1 양태의 추가적인 실시예에 따르면, 2개의 유체 유입구는 제1의 변 및 제3의 변에 배치되고 2개의 유체 유출구는 제2의 변 및 제4의 변에 배치된다. 냉각 층의 마주보는 변에 유체 유입구와 유체 유출구를 마련함으로써, 4개의 코너에서 보다 빠른 냉각 유체의 유동이 발생되고, 이에 따라 4개의 코너에서의 냉각 성능이 높아진다.
제1 양태의 추가적인 실시예에 따르면, 2개의 유체 유입구는 제1의 변 및 제2의 변에 배치되고, 2개의 유체 유출구는 제3의 변 및 제4의 변에 배치된다. 냉각 층의 마주보는 변에 유체 유입구 및 유체 유출구를 마련함으로써, 2개의 코너에서 보다 빠른 냉각 유체의 유동이 발생되는 반면, 냉각 층의 중앙 영역에서 일정한 유동이 유지된다.
제1 양태의 추가적인 실시예에 따르면, 집적 회로 스택은 적어도 하나의 공통 회로 층 위아래에 배치되는, 적어도 제1 냉각 층 및 제2 냉각 층을 포함하며, 이때 제1 냉각 층에서의 냉각 유체의 유동은 제1 방향으로 향하게 되고, 제2 냉각 층에서의 냉각 유체의 유동은 제1 방향과 상이한 제2 방향으로 향하게 된다. 제1 냉각 층과 제2 냉각 층에서 냉각 유체의 제1 유동 및 제2 유동이 상이한 방향으로 향하게 함으로써, 중간 회로 층의 전체적인 냉각이 그 냉각 요건에 적합하게 된다.
제1 양태의 추가적인 실시예에 따르면, 집적 회로 스택은 적어도 복수 개의 냉각 층을 포함하며, 교호하는 냉각 층에서 냉각 유체의 유동은 반대 방향으로 향하게 된다. 교호하는 냉각 층에서 냉각 유체의 유동이 반대 방향으로 향하게 함으로써, 전체적인 냉각 성능이 동등하게 된다.
본 발명의 제2 양태의 실시예에 따르면, 적어도 제1 회로 층 및 제2 회로 층을 포함하는 집적 회로 스택을 구성하는 방법이 제공되며, 이때 제1 회로 층 및 제2 회로 층은 서로 전기 접속되고, 적어도 제1 회로 층은 불균일한 전력 분포를 가지며 제1 회로 층과 제2 회로 층 사이에 배치되는 빈 냉각 층이 마련된다. 상기 방법은,
- 소정 구조에서 빈 냉각 층을 통과하는 냉각 유체의 주어진 유동에 대해 제1 회로 층의 제1 영역 및 제2 영역의 접합부 온도를 계산하는 단계.
- 제1 회로 층의 제1 영역 및 제2 영역의 계산된 접합부 온도차를 줄이기 위해 냉각 층 또는 제1 회로 층의 구조를 변경하는 단계
를 포함한다.
제1 회로 층의 제1 영역 및 제2 영역의 계산된 접합부 온도차를 줄임으로써, 집적 회로 스택의 열적 구조는 개선된다.
제2 양태의 추가적인 실시예에 따르면, 상기 구조를 변경하는 단계는, 평균 접합부 온도를 초과하는 제1 영역에서의 질량 유량이 증가하거나 또는 평균 접합부 온도 미만인 제2 영역에서의 질량 유량이 줄어들거나 또는 양자 모두가 이루어지도록 하는 방식으로, 냉각 층 또는 회로 층의 적어도 하나의 안내 요소 혹은 표면 피쳐를 추가하거나, 제거하거나, 또는 변경하는 것을 포함한다. 각각 냉각 유체의 질량 유량을 증가시키거나 감소시키기 위해, 또는 제1 영역 및 제2 영역의 대류 열 저항을 증가시키거나 감소시키기 위해, 냉각 층 또는 회로 층의 안내 요소 혹은 표면 피쳐를 변경함으로써, 집적 회로 스택의 열적 구조는 개선된다.
제2 양태의 추가적인 실시예에 따르면, 상기 접합부 온도를 계산하는 단계 및 구조를 변경하는 단계는, 회로 층의 제1 영역 및 제2 영역에 대해 균일한 접합부 온도가 계산될 때까지 반복된다. 제1 회로 층의 2개 영역에 대해 균일한 접합부 온도가 계산될 때까지 이들 단계를 반복함으로써, 다양한 회로 영역의 온도는 균형을 이룰 수 있다.
제2 양태의 추가적인 실시예에 따르면, 상기 접합부 온도를 계산하는 단계 및 구조를 변경하는 단계는, 회로 층의 전체 표면에 대해 균일한 접합부 온도가 계산될 때까지 반복된다. 전체 표면에 대해 균일한 접합부 온도가 계산될 때까지 상기 접합부 온도를 계산하는 단계 및 구조를 변경하는 단계를 반복함으로써, 집적 회로 스택의 전체 회로 층에 대한 열 발산이 최적화될 수 있고, 이에 따라 집적 회로 스택에 대한 최적화된 구조를 달성하게 된다.
본 발명 및 그 실시예는 첨부 도면과 함께 본 발명에 따른 현재로서 바람직하지만 예시적인 실시예에 관한 이하의 상세한 설명을 참고하면 더욱 완벽하게 이해될 것이다.
본 발명에 따르면, 고성능 프로세서와 같은 다른 유형의 용례를 위한 집적 회로 스택과, 보다 높은 전력의 작동 및 보다 효율적인 냉각을 위한 집적 회로 스택의 구성 방법을 얻을 수 있으며, 더 작은 채널 형상, 예컨대 개별적인 회로 층들 사이의 간격이 300 ㎛ 미만인 채널 형상에 적용 가능한 집적 회로 스택 및 이 집적 회로 스택의 열 관리 방법을 얻을 수 있다.
도 1은 본 발명의 실시예에 따른 유체 수용 구조에 내장된 집적 회로 스택이다.
도 2는 본 발명의 실시예에 따른 유체 수용 구조에 내장된 집적 회로 스택이다.
도 3은 통상적인 구조에 따라 중앙에 핫 스팟이 나타나는 균일한 핀 휜 어레이(pin fin array)이다.
도 4는 본 발명의 실시예에 따라 유체 유입구에 핫 스팟이 나타나는 균일한 핀 휜 어레이이다.
도 5는 본 발명의 실시예에 따라 유동 저항이 작은 중앙 채널을 갖춘 냉각 층이다.
도 6은 본 발명의 실시예에 따라 열 흐름을 재분배하는 안내 구조를 갖는 냉각 층이다.
도 7a 및 도 7b는 본 발명의 실시예에 따라 냉각 성능을 최적화하기 위한 다양한 피쳐의 조합을 포함하는 냉각 층이다.
도 8a 및 도 8b는 본 발명의 실시예에 따른 냉각 층의 단면으로서 시뮬레이션된 열 발산을 나타낸 것이다.
도 9의 a 내지 도 9의 f는 도 8에 도시된 실시예에 따른 냉각 성능을 설명하는 도면이다.
도 10a 및 도 10b는 본 발명의 실시예에 따른 냉각 층의 단면으로서 시뮬레이션된 열 발산을 나타낸 것이다.
도 11의 a 내지 도 11의 d는 도 10에 따른 냉각 층의 냉각 성능을 설명하는 도면이다.
도 12는 본 발명의 실시예에 따른 제1 구조에서 냉각 유체를 위한 4개의 포트를 구비한 냉각 층이다.
도 13은 본 발명의 실시예에 따른 제2 구조에서 냉각 유체를 위한 4개의 포트를 구비한 냉각 층이다.
도 14는 본 발명의 실시예에 따라 냉각 성능을 최적화하기 위해 냉각 유체를 위한 4개의 포트 및 다른 피쳐를 구비한 냉각 층이다.
도 15는 집적 회로 스택을 관통하는 단면이다.
도 16은 도 15에 따른 집적 회로 스택의 접합부 온도의 온도 상승을 나타낸 것이다.
도 17은 본 발명의 실시예에 따른 회로 스택의 최적화를 위한 방법의 순서도이다.
도 18은 본 발명의 실시예에 따른 집적 채널 구조를 갖는 냉각 층이다.
도 19a 및 도 19b는 본 발명의 실시예에 따른 가변적인 격자 밀도를 갖는 냉각 층을 관통하는 단면이다.
도 20은 본 발명의 실시예에 따른 집적 채널 구조를 갖는 냉각 층이다.
도 21a 및 도 21b는 본 발명의 실시예에 따른 집적 채널 구조를 갖춘 다중 포트 구조에서의 냉각 층이다.
이들 도면에서는, 다양한 실시예에서 동일한 요소를 가리키기 위해 공통된 도면 부호가 사용된다. 추가적으로, 문자 형태의 접미사를 추가 사용하여 유사한 요소의 군의 개별 요소를 구분한다. 대응하는 설명에 있어서 이러한 구분이 없을 경우에는, 해당 군의 임의의 요소를 가리킬 수 있다.
도 15에는 복수 개의 집적 회로 층(2)을 구비하는 집적 회로 스택(1)을 관통하는 단면도가 도시되어 있다. 도 1에 도시된 집적 회로 스택(1)은 3개의 회로 층(2a, 2b 및 2c)을 포함한다. 각각의 2개의 회로 층(2) 사이에는 냉각 층(3)이 마련된다. 회로 층들(2a와 2b 및 2b와 2c) 사이에 각각 배치되는 냉각 층(3a 및 3b) 이외에도 회로 층(2c)의 상부에는 추가적인 냉각 층(3c)이 마련된다.
각각의 냉각 층(3)은 이웃하는 회로 층(2) 사이에 빈 공간을 제공하며, 유체 유입구(4) 및 유체 유출구(5)를 구비한다. 도 15에 제시된 예에 있어서, 3개의 냉각 층(3)이 배치되며 모두 공통의 유체 유입구(4) 및 공통의 유체 유출구(5)에 병렬로 연결된다.
상이한 집적 회로 층(2)을 서로 전기 접속시키기 위해, 실제 영역 어레이(true area array)에 배치될 수 있는 수직 전기 접속부(6)는 냉각 층(3)을 관통한다. 추가적인 전기 접속부(6)는 기판(8) 상에 배치되는 접촉면(7)과 회로 층(2a) 사이에 마련된다. 예컨대 인쇄 회로 기판에 대해 집적 회로 스택(1)을 위한 전기 접속부를 제공하기 위해 접촉면(7)과 기판(8)이 사용된다. 이러한 목적을 위해, 기판(8)은, 예컨대 접촉 패드(9)로서의 역할을 하는 다수의 솔더 볼을 포함하여 집적 회로 스택(1)을 기판 또는 캐리어의 볼 그리드 어레이(BGA)에 접속시킨다. 대안으로, 집적 회로 스택(1)은 또한 인쇄 회로 기판(PCB) 상에 직접 납땜될 수 있거나, 또는 임의의 다른 공지된 기술 또는 장래의 접합 기술에 의해 직접적으로 또는 간접적으로 접속될 수 있다.
각각의 회로 층(2)이 스택의 전체 열 발산을 증가시키기 때문에, 도 15에 도시된 바와 같은 3차원 집적 회로 스택(1)의 열 관리는 도전적인 과제이다. 동시에, 회로 층(2) 사이에서의 대류 열 제거를 위해 한정된 공간만이 이용 가능하다. 고대역 통신을 위한 전기 접속부(6)를 구현하기 위해, 개별적인 회로 층(2) 사이에 마련되는 간격은 제한된다. 예를 들면, 냉각 층(3)의 두께는 0.5 mm 미만으로 제한될 수 있고, 보통 50 내지 500 ㎛ 범위에 속한다.
전기 접속부(6)의 밀도가 증가된 집적 회로 스택(1)에서는, 집적 회로 스택(1)의 기하학적 형상으로 인한 유동 저항의 증가에 따라 냉각 층(3)을 통해 펌핑되는 냉각 유체(10)의 유량이 제한된다. 그 결과 소정 압력 강하에 대해 유체 유입구(4)로부터 유체 유출구(5)까지의 질량 유량이 감소된다. 결과적으로, 회로 층(2)에 매립된 반도체 접합부의 주요 온도 상승은, 발산되는 전력을 증가시키는 냉각 유체(10)의 온도 상승에 의해 초래되며, 이러한 온도 상승은 또한 이하에서 "현열(sensible heat)"이라고 한다.
균일한 열 발산을 나타내는 회로 층(2)의 접합부 온도(TJ)에 대한 다양한 기여도는 도 16에 제시되어 있다. 도 16의 최상위 곡선은 유체 유입구(4)로부터 접합부까지의 거리의 함수로서 집적 회로 층(2)의 접합부 온도(TJ)를 나타낸다. 선도는 위치 0, 즉 유체 유입구(4)에서 시작하여 냉각 층(3)의 유체 유출구(5), 즉 위치 L에서 끝난다.
도 16에서 알 수 있는 바와 같이, 우선 접합부 온도(TJ)는 위치 S에서 임계 온도에 도달할 때까지 급격하게 상승한다. 이것은, 상기 위치까지 대류 열 저항을 감소시키는 수력학적 및 열적 경계층이 발달하기 때문이며, 상기 위치에서 경계층이 발달되고 대류 열 저항은 일정해진다. 도 16은 전도로 인한 온도 상승(ΔTcond), 대류로 인한 온도 상승(ΔTconv), 및 현열로 인한 유체 온도 상승(ΔTheat)의 서로 다른 기여도를 나타낸다. 최대 접합부 온도(Tmax)를 초과하지 않는 방식으로 위치 L에서 유체 유출구(5)에 근접하게 배치된 집적 회로 층(2)의 영역을 냉각시키기 위해, 냉각 유체(10)는 비교적 높은 온도로 집적 회로 스택(1)을 통해 펌핑되어야만 한다.
회로 층(2)의 다양한 영역을 냉각하는 문제는, 집적 회로 층(2)의 열 분포가 불균일한 경우에 특히 까다롭다. 특히, 이는, 예컨대 연산 작업을 위한 비교적 작은 프로세서 코어 및 이 프로세서 코어보다 열을 훨씬 적게 발산하는 비교적 큰 캐쉬 메모리를 포함하는 고성능 처리 장치의 경우에 그러하다. 프로세서 코어가 도 15 및 도 16에 따라 회로 층(2)의 우측 부분에 배치되면, 해당 프로세서 코어의 효율적인 냉각은 거의 불가능하다.
도 1은 본 발명의 실시예에 따른 집적 회로 스택(1)의 가능한 실시예를 도시한 것이다. 도 1에 도시된 실시예에 있어서, 집적 회로 스택(1)은 3개의 회로 층(2a 내지 2c) 및 이들 회로 층(2)을 둘러싸는 4개의 냉각 층(3a 내지 3d)을 포함한다. 최하위의 회로 층(2a)은 예컨대 C4 솔더 볼인 접촉 패드(9)에 의해 접촉면(7)에 접속된다. 또한, 회로 층(2a 내지 2c)은 개별적인 회로 층(2) 사이의 전기 접속부(6)에 의해 상호접속된다. 추가적으로, 집적 회로 스택(1)의 하우징(26)의 상부면(21)과 최상위 회로 층(2c) 사이에 배치되며 냉각 유체(10)를 위한 수용 구조로서의 역할을 하는 냉각 층(3d)은, 냉각 유체(10)의 유동(13)에 적합한 안내 요소(19)를 포함한다. 후술하는 바와 같이, 회로 층(2) 또는 냉각 층(3)을 적합하게 함으로써, 유체 유입구(4) 및 유체 유출구(5)에 공급하기 위한 펌핑 파워를 감소시킨 상태에서 회로 스택(1)의 냉각을 달성할 수 있다.
도 1에 도시된 실시예에서는, 회로 스택(1)의 좌측 및 우측에 2개의 유체 유입구(4a 및 4b)가 마련된다. 유체 유입구(4a 및 4b)로 펌핑되는 냉각 유체(10)는, 도 1에는 도시되어 있지 않지만 유체 유출구(5a 및 5b)에 의해 집적 회로 스택(1)으로부터 전후를 향해 빠져나온다. 이러한 피쳐 및 후술하는 다른 피쳐로 인해, 냉각 층(3)에 형성되는 불균일한 유동 패턴에 의해 다수의 회로 층(2a 내지 2c)의 고성능 작업이 가능해진다. 특히, 개수가 늘어난 전기 접속부(6)가 실제 영역 배치(true area arrangement)의 형태로 포함될 수 있다. 집적 회로 스택(1)은 회로 층(2)의 영역에서 상부면(21)의 상부에 추가적인 냉각장치를 장착함으로써 더욱 냉각될 수 있다. 도 1에는 도시되어 있지 않지만, 이러한 추가적인 냉각장치는 안내 요소(19)를 통한 열 전도에 의해 전반적인 냉각을 개선할 수 있다.
제시된 실시예에 따르면, 전기 접속부(6)는 웨이퍼 비아를 통해 구현될 수 있다. 열 전달부의 기하학적 형태는 실리콘으로 구조화되며, 핀 휜 어레이를 포함할 수 있다. 회로 층(2)은, 냉각 유체(10)로부터 전기적 상호접속부를 밀봉하는 링 구조에 의해 둘러싸여 섬(island)을 형성하는 전기 전도성 땜납 재료로 접합될 수 있다. 2개의 접합 영역은 핀에 열을 전도시킨다. 이때 집적 회로 스택(1)은, 볼 그리드 어레이 접합이 가능한 상태에서 접촉 패드(9) 및 냉각 유체 매니폴드를 포함하는 실리콘과 같은 열 팽창 정합형 하우징(26)에 패키징된다. 이러한 패키징 방법은 열 팽창 부정합으로 인해 취약한 회로 층(2)에 유발되는 응력을 감소시키고, 모든 회로 층(2)에 대해 양 측부에서의 열 제거가 가능하게 하며, 이는 소위 후술하는 4 포트 매니폴딩 기법이다.
도 2는 도 1에 도시된 집적 회로 스택과 유사한 집적 회로 스택(1)을 도시한 것이다. 도 2의 집적 회로 스택(1)의 냉각을 개선하기 위해, 냉각 층(3a 및 3c)은 좌측에서 제1 유체 유입구(4a)에 연결되고 우측에서 제1 유체 유출구(5a)에 연결되는 반면, 냉각 층(3b 및 3d)은 우측에서 제2 유체 유입구(4b)에 연결되고 좌측에서 제2 유체 유출구(5b)에 연결된다.
결과적으로, 냉각 유체(10)는 각각의 회로 층(2a 내지 2c) 위아래에서 교호하는 방향으로 냉각 층(3a 내지 3d)을 통해 유동한다. 회로 층(2a 내지 2c)은 교호하는 방향의 유동이 마련되는 2개의 이웃한 냉각 층(3a 내지 3d) 사이에 각각 배치되기 때문에, 각각의 회로 층(2a 내지 2c)은 좌측과 우측 양측으로부터 냉각된다. 접합부 온도(TJ) 및 냉각 성능을 고려하여, 단지 일측부로부터의 냉각에 대해 도 16에 도시한 바와 같이, 좌측과 우측 양측으로부터의 조합된 냉각에 의해 회로 층(2a 내지 2d)의 전체 폭을 가로질러 접합부 온도(TJ)가 거의 일정한 상태에서 냉각 성능의 개선이 이루어진다.
도 3은 집적 회로 층(2)의 중앙에 있는 제1 영역(11) 및 이 제1 영역(11)을 둘러싸는 제2 영역(12)을 포함하는 통상적인 집적 회로 층(2)을 도시한 것이다. 도 3에 도시된 도면에 있어서, 회로 층(2)에 대한 전기 접속부(6)의 돌출부가 또한 도시되어 있으며, 이는 도 3에 도시된 상황에서 좌측으로부터 우측으로 유동하는 냉각 유체(10)의 유동(13)을 방해한다. 냉각 유체(10)의 유동(13)은 회로 층(2) 위에 또는 아래에 직접 배치되는 냉각 층(3) 내에서 흐른다. 따라서, 전기 접속부(6)는 이들 전기 접속부에 의해 접속되는 회로 구성요소를 위한 냉각 휜으로서 작용한다. 결과적으로, 이러한 구조는 또한 "핀 휜 어레이"라고 부른다.
도 3에 도시된 통상적인 구조는, 냉각 유체(10)가 좌측에 배치된 유체 유입구(4)로부터 회로 층(2)의 중앙에 있는 제1 영역(11)으로의 경로 상에서 가열된다는 단점이 있다. 도 3에 도시된 바와 같이 중앙에 또는 더욱 심한 경우 유동(13)의 종료 지점에 핫 스팟이 나타나는 균일한 핀 휜 어레이는 펌핑 파워 효율이 매우 낮다. 이러한 경우에는, 냉각 유체의 온도가 이미 제1 영역(11)에서 많이 상승하게 된다. 결과적으로, 접합부 온도를 Tmax 미만으로 유지하기 위해서는, 증가된 펌핑 파워를 희생하여 대류 저항을 감소시켜야만 한다.
도 4는 본 발명의 실시예에 따른 개량된 구조를 도시한 것이다. 도 4에 도시된 실시예에 있어서, 예컨대 다량의 열을 발산하는 프로세서 코어를 포함하는 제1 영역(11)은 유체 유입구(4)에 근접하게 배치되는 반면, 제2 영역(12)은 주로 제1 영역(11)의 우측에, 즉 유체 유출구(5)에 더 근접하게 배치된다. 결과적으로, 제1 영역(11)은 아직 비교적 온도가 낮은 냉각 유체(10)의 유동(13)을 수용하며, 이에 따라 이러한 구조가 없을 때보다 제2 영역(12)에 비해 제1 영역(11)이 더 냉각된다. 결과적으로, 유체 유입구(4)와 유체 유출구(5) 사이의 압력 강하는 도 3에 도시된 구조에 비해 도 4에 도시된 바와 같은 구조에서 감소될 수 있다.
도 5는 냉각 층(3)이 회로 층(2) 위에 배치되는 것인 회로 층(2)의 또 다른 구조를 도시한 것이다. 이러한 구체적인 실시예에 있어서, 채널(14)은 냉각 층(3)의 중앙에 배치된다. 구체적으로, 채널(14)은 채널(14)의 영역에 어떠한 전기 접속부(6)도 구비하지 않음으로써 형성된다. 결과적으로, 냉각 층(3)의 좌측에서 유체 유입구(4)로부터 제공되는 냉각 유체(10)에 대한 유동 저항은 냉각 층(3)의 다른 부분에 비해 채널(14)에서 감소된다. 결과적으로, 채널(14)에서의 질량 유량은 채널(14) 위아래의 질량 유량에 비해 증가하게 된다. 이러한 이유로, 채널(14)의 영역에 배치되는 제1 영역(11)은 전기 접속부(6)의 영역에 배치되는 대부분의 제2 영역(12)에서보다 효율적으로 냉각된다. 비교적 열 발산이 큰 영역을 포함하는 제1 영역(11)이 회로 층(2)의 중앙에 배치되지만, 이 영역은 도 5에 도시된 실시예에서 효율적으로 냉각될 수 있다.
도 6은 본 발명에 따른 추가적인 실시예를 도시한 것이다. 도 6에 도시된 구조는, 유체 유입구(4)에 근접하게 좌측에 있는 제1 개구(16) 및 제1 영역(11)에 근접하게 위치하는 제2 개구(17)를 구비한 깔대기 구조(15)를 포함한다. 냉각 유체(10)의 유동(13)이 좌측에서 우측으로, 즉 도 6에 도시된 구조의 유체 유입구(4)로부터 유체 유출구(5)로 제공된다면, 제1 영역(11)에서의 질량 유량은 제2 영역(12)에 비해 증가하게 된다. 특히, 비교적 넓은 제1 개구(16)에 걸쳐 수집되는 냉각 유체(10)가 훨씬 작은 제2 개구(17)를 통과해야만 하기 때문에, 유동(13)의 속도는 제1 영역(11)에서 증가하게 된다. 제1 영역(11)의 우측의 역전된 깔대기 구조(18)는, 일단 유동(13)이 제1 영역(11)을 통과하면 냉각 층(3)의 전체 폭에 걸쳐 유동(13)을 분산시키는 데 도움이 된다. 추가적으로, 도 6에 도시된 구조의 대칭성으로 인해, 유체 유입구(4) 및 유체 유출구(5)는 맞바꿀 수 있다. 이는, 도 6에 도시된 구조의 기능을 손상시키지 않으면서 냉각 유체(10)가 어느 방향으로도 제공될 수 있음을 의미한다.
도 7a는 전술한 실시예의 다양한 피쳐를 조합한 또 다른 구조를 도시한 것이다. 구체적으로, 도 7a에서, 제1 영역(11)은 유체 유입구(4)에 근접하게 위치하며 채널(14)에 대한 입구에 배치된다. 안내 요소(19)는 채널(14)을 통과하는 유동(13)을 안내한다. 결과적으로, 전기 접속부(6)가 제1 영역(11)에 마련되지만[이는 제1 영역(11)에 배치된 회로의 작동을 위한 것일 수 있음], 제1 영역(11) 및 전기 접속부(6)가 전혀 없는 후속 채널(14)을 통과하는 냉각 유체(10)의 전체 유동 저항은 평균 미만이 된다. 역으로, 안내 요소(19)에 의해 채널(14)과 분리되고 전기 접속부(6)가 관통하는 냉각 층(3)의 상부 및 하부를 통과하는 냉각 유체(10)의 유동 저항은 평균을 초과한다.
도 7b는, 2개의 깔대기 구조(15a 및 15b)를 형성하는 이산적인 안내 요소들을 포함하는 냉각 층(3)의 또 다른 실시예를 도시한 것이다. 추가적으로, 냉각 층(3)을 관통하는 전기 접속부(6)는, 핫 스팟(22)에 대응하는 제1 영역(11)을 통한 냉각 유체(10)의 유동(13)을 집중시키기 위해 제2 영역(12a 및 12b)에서 밀도를 더 높여 배치된다. 도 6에 도시된 깔대기 구조(15)와는 달리, 깔대기 구조(15a 및 15b)는 제2 영역(12a 및 12b)을 통한 냉각 유체(10)의 저유량 제2 유동을 허용하는 이산적인 요소로 이루어진다.
이상에서 살펴 본 바와 같이, 최대 칩 부하에서 최대 접합부 온도(Tmax)에 근접한 접합부 온도(TJ)가 더 균일하면 주어진 전력 맵에 대해 보다 효율적인 냉각 장치를 얻는다. 회로 층(1)의 전력 맵이 냉각 층(3)의 국지적인 열 제거 능력에 따라 설계되거나 또는 냉각 층(3)이 회로 층(2)의 주어진 전력 맵에 대해 설계되면, 회로 스택(1)의 전반적인 냉각 효율이 개선된다. 두 가지 경우에 있어서, 열 제거 설계는 주어진 영역에서 전기 접속부(6)의 실시 밀도를 고려해야만 한다.
전기 및 열의 관점에서 바람직한 구조는, 전력 맵에 따라 냉각 층(3)을 구성하기 위해 그리고 열적 요구에 대해 최대한 회로 층(2)의 전력 맵을 조정함으로써 달성될 수 있다. 그 결과 유체 유출구(5)에서의 최대 유체 온도 및 냉각 층(3)을 가로지르는 압력 강하와 더 낮은 유량으로 인해 펌핑 파워가 줄어들게 된다.
다수의 프로세서가 병렬로 냉각되어야만 하는 서버 용례에 있어서, 다이 당 유량이 감소하면 배관 직경을 훨씬 작게 할 수 있으며, 이에 따라 펌핑 파워가 감소된 상태에서 서버 랙(rack)에서의 냉각 유체 상호연결부가 더욱 컴팩트해질 수 있다. 유체 유출구의 온도 상승은, 2개의 유체 루프의 개선된 온도차에 의해 유발되는 열 유속의 증가로 인한 2차 열 교환 용적 및 중량을 감소시키거나, 최적의 경우에 이 열을 외부환경으로 직접 교환함으로써 2차 냉각 루프를 없앨 수 있도록 해준다.
이들 고려사항을 감안하여, 도 8a는 본 발명에 따른 또 다른 실시예를 도시한 것이다. 구체적으로, 도 8a는 회로 층(2) 및 이 회로 층(2)의 상부에 배치된 냉각 층(3)을 통한 단면을 도시한 것이다. 냉각 층(3)은 냉각 유체(10)로 채워지는 빈 공간(20) 및 상부면(21)을 포함한다. 집적 회로 층(2)은 제1 영역(11)에 있는 핫 스팟(22), 즉 예컨대 회로 층(2)의 다른 영역에 비해 온도가 높은 영역 및/또는 열 발생 영역을 포함한다. 제1 영역(11)의 좌우에는 회로 층(2)으로부터 열이 비교적 적게 발산되는 제2 영역(12a 및 12b)이 존재한다. 도 8a에 도시된 단면에서 알 수 있는 바와 같이, 빈 공간(20)과 집적 회로 층(2) 사이에는 추가적인 층이 전혀 배치되지 않는다. 그러나, 회로 층(2)의 일부와 반응할 수 있는 전기 전도성 냉각 유체(10) 또는 소정의 냉각 유체(10)가 사용되는 경우에는, 회로 층(2)이 산화물 층 또는 유사한 보호 층에 의해 보호될 수 있다.
도 8a는, 냉각 층(3)의 상부면(21)이 가변적인 두께를 갖고 이에 따라 좌측의 유체 유입구(4)로부터 우측의 유체 유출구(5)까지의 경로 상에서 집적 회로 층(2)으로부터의 거리가 가변적임을 나타낸 것이다. 구체적으로, 냉각 유체(10)의 유동(13)의 속도가 대류 열 저항의 결과적인 감소와 함께 좌측으로부터 우측으로 가속되도록 하기 위해, 상부면(21)과 집적 회로 층(2) 사이의 거리는 전반적으로 좌측으로부터 우측으로 감소한다. 결과적으로, 가장 좌측의 제2 영역(12a)에서, 냉각 유체(10)는 비교적 느린 유동 속도를 갖는다. 이 단계에서, 냉각 유체(10)는 비교적 낮은 온도를 가지며, 더 낮은 유체 유동 저항으로 대류 열 저항이 비교적 커질 수 있도록 한다. 대조적으로, 제2 영역(12b)의 우측에서는, 냉각 유체(10)가 제1 영역(11)에서 발산되는 열에 의해 이미 가열되어 있고, 대류 열 전달에 의해 유발되는 단지 비교적 작은 값의 온도 구배만을 허용할 수 있다. 대류 열 저항을 줄이기 위해, 빈 공간(20)를 제한하는 간격을 좁힘으로써 냉각 유체(10)의 유량이 우측 영역에서 증가된다.
덧붙여, 추가적인 표면 피쳐(23)가 제1 영역(11)에서 상부면(21)에 배치된다. 표면 피쳐(23)는 제1 영역(11)의 핫 스팟(22)에서 회로 층(2)과 상부면(21) 사이의 거리를 좁혀준다. 전술한 이유로, 냉각 유체(10)의 유량은 제1 영역(11)에서 증가되며, 이에 따라 핫 스팟(22)의 냉각이 개선된다.
전술한 가변 간격 냉각 기법은, 후술하는 바와 같이, 도 18에 도시된 가변 폭 채널과 같은 가변적인 대류 열 전달 냉각 구조 또는 도 19a 및 도 19b에 도시된 바와 같은 안내 구조를 갖춘 가변적인 밀도의 핀 휜 어레이의 다른 가능한 실시 기법을 상징적으로 나타낸다. 이들 구조 및 유사한 평면 구조는 통상적인 2차원 리소그래피에 의해 형성될 수 있고, 이후 실리콘으로 에칭되거나 전기 도금에 의해 형성될 수 있다.
도 8b는 유체 유입구(4)로부터 유체 유출구(5)까지의 경로에서 회로 층(2)의 결과적인 접합부 온도(TJ)를 도시한 것이다. 도 8b에 제시된 데이터는 알려진 열량 (Q1 내지 Qn)을 발산하는 각각의 영역에 대해 좌측으로부터 우측으로 계산된 것이다. 도 8b에서의 원은 회로 층(2)과 반대쪽 상부면(21) 사이의 거리, 즉 냉각 유체(10)를 위해 마련되는 간격의 폭을 나타낸다. 도 8b에서 알 수 있는 바와 같이, 집적 회로 층의 접합부 온도(TJ)는 집적 회로 층(2)의 전체 폭에 걸쳐 일정하게 된다.
도 8b는 또한 접합부 온도(TJ)에 대한 상이한 대류 열의 기여도(ΔTconv), 전도 열에 의한 기여도(ΔTcond), 및 현열에 의한 기여도(ΔTheat)를 나타낸다. 집적 회로 층(2)은 그 전체 표면을 가로질러 임계 접합부 온도에 근접하게 작동될 수 있기 때문에, 유체 유입구(4)와 유체 유출구(5) 사이에서의 압력 강하 및 유량은 감소할 수 있으며, 이에 따라 도 8a에 도시된 냉각 장치의 효율이 높아진다.
도 9는 도 8a에 따른 집적 회로 스택(1)의 실시예의 열 전달과 관련된 다양한 파라메타를 나타낸 것이다. 도 9의 다양한 부분에서 알 수 있는 바와 같이, 빈 공간(20)의 간격 폭을 조절함으로써, 냉각 유체(10)에서의 압력 및 유동(13)의 평균 속도는, 각각 제1 영역(11) 및 제2 영역(12a 및 12b)에 의해 발산되는 열량에 비례하는 열 유속을 허용하도록 조절될 수 있다.
도 8a 및 도 8b에 도시된 실시예에 있어서, 상기 간격은 주어진 전력 맵에 대해 최적화된다. 이하에 나타낸 표는 냉각 유체(10)의 유동(13)을 따라 가변적인 간격 및 일정한 간격을 갖는 상이한 냉각 장치의 결과를 개시하고 있다. 맞춤형 간격 시험 결과에 대한 압력 강하는 1/10의 비율로 감소될 수 있다.
가변적인 간격 균일한 간격
발산된 전체 전력 : 159.3 W 159.3 W
유체 유출구 온도 : 54 ℃ 36.9 ℃
최대 레이놀즈 수 : 169 360
최대 냉각 유체 속도 : 2.799 m/s 5.33 m/s
압력 강하 : 0.728 bar 7.87 bar
최대 간격 : 182.5 ㎛ 33.8 ㎛
최소 간격 : 30.2 ㎛ 33.8 ㎛
유량 : 0.0714 l/min 0.152 l/min
도 10a 및 도 10b는 회로 층(2), 냉각 층(3) 및 상부면(21)을 포함하는 대안적인 집적 회로 스택(1) 구조를 도시한 것이다. 도 10a에 도시된 구조에 있어서, 상부면(21)은 회로 층(2)에 대해 평행하게 연장된다. 즉, 냉각 층(3)의 빈 공간(20)은 전체 회로 층(2)을 가로질러 두께가 균일하다.
도 10a 및 도 10b의 기초가 되는 계산은, 간격이 균일하고 수력학적 및 열적 경계층이 발달되지 않은 상태에서 평행한 냉각 층(3)에 대한 최적의 전력 맵을 형성한다. 동일한 유량 및 압력 강하에 대해서, 발산될 수 있는 최대 전력은, 열 유속이 균일한 경우에 대한 최대 전력보다 최적의 전력 맵의 경우에 45 % 더 크다. 이러한 실시예에 따르면, 유체 유입구(4)에서의 열 전달 향상의 효과는 집적 회로 스택(1)의 각각의 개별적인 회로 층(2)의 설계 과정에서 고려된다.
도 10a에 도시된 구조의 냉각 효율 개선을 위해, 회로 층(2)의 열 발산(Q1 내지 Qn)은 좌측에서 우측으로 빈 공간(20)을 통해 유동하는 냉각 유체(10)의 유동(13)의 대류 열 저항 증가에 적합하게 된다. 회로 층(2)에 의한 열 발산(Q1 내지 Qn)은 도 10b에 도시된 화살표의 크기로 표시되며, 좌측에서 우측으로 갈수록 감소한다. 원은 이러한 구조의 각각의 섹션에 대한 누셀 수(Nui)를 나타내는데, 이는 냉각 층(3)의 냉각 유체(10)에 대한 회로 층(2)의 주어진 표면 섹션의 열 전달 능력에 관한 척도이다.
구체적으로, 제1 영역(11)에서, 회로 층(2)의 열 발산이 가장 많다. 후속하는 제2 영역(12a 내지 12e)에서, 열 발산은 감소한다. 결과적으로, 회로 층(2) 중 열 발산이 매우 많은 부분은 유체 유입구(4)에 더 근접하게 배치되는 반면, 회로 층(2) 중 열 발산이 적은 부분은 유체 유출구(5)에 더 근접하게 배치된다. 그 결과로서, 회로 층(2)의 접합부 온도(TJ)는 회로 층(2)의 전체 폭에 걸쳐 일정하게 된다.
도 11의 a 및 도 11의 d는 도 10a 및 도 10b에 도시된 구조에 대한 누셀 수, 열 전달 계수, 계산된 최적 열 유속, 접합부 온도(TJ), 및 그 가변적인 구성 요소를 도시한 것이다.
도 8b 및 도 10b에 제시된 데이터는 최적 시스템을 나타내며, 이때 접합부 온도(TJ)는 전체 회로 층(2)에 걸쳐 일정하게 유지된다. 그러나, 실제로, 최적화는 회로 층(2)의 특정 영역 또는 양태에 한정될 수 있다. 예를 들면, 최적화는 주어진 펌프 파워에 대해 알려진 핫 스팟(22)에 대응하는 제1 영역(11)에서 접합부 온도(TJ)가 최대 접합부 온도(Tmax)를 넘지 않도록 제한하기 위해 사용될 수 있다.
또한, 후술하는 소위 4 포트 냉각 층 구성에 의해, 작은 간격 폭에서 보다 효율적인 열 제거가 구현될 수 있다. 2 포트 구조에 있어서, 유체 유입구(4) 및 유체 유출구(5)는 냉각 층(3)의 반대 위치에 배치되는 반면, 4 포트의 경우에는 냉매를 전달하고 배수하기 위해 냉각 층(3)의 4개의 측부가 모두 사용된다. 유체 유입구(4)는, 2중 대칭이라 부르는 도 12에 도시된 바와 같이 유체 유출구(5)에 의해 반대쪽에 이격되어 있을 수 있거나, 또는 단일 대칭이라 부르는 도 13에 도시된 바와 같이 냉각 층(3)의 코너에 이웃하여 연결될 수 있다. 이러한 유체 유입구 대 유체 유출구 구조에 의해, 유체 유입구(4) 및 유체 유출구(5)에 이웃하는 코너(24)에서 유체 경로는 비교적 짧아지게 된다.
도 12는 2중 대칭 구조인 본 발명에 따른 실시예에 따른 구조를 도시한 것이다. 구체적으로, 도 12는 소위 4 포트 구조에서의 냉각 층(3) 및 회로 층(2)의 평면도를 도시한 것이다. 이러한 구조에 있어서, 냉각 유체(10)는 2개의 마주보는 유체 유입구(4a 및 4b)로부터 냉각 층(3)으로 공급되며, 유체 유입구(4a 및 4b) 사이에 배치되는 2개의 유체 유출구(5a 및 5b)에 의해 냉각 층(3)으로부터 나온다.
도 12에 도시된 구조에 있어서, 냉각 유체(10)는 좌측에서 우측으로 냉각 층(3) 내로 유동하며, 냉각 층(3)으로부터 상부 및 하부를 향해 나온다. 냉각 유체(10)가 일측으로부터 펌핑되고 타측으로부터 흘러나오는 냉각 장치에서와는 달리, 도 12에 도시된 구조는 냉각 층(3) 내에서 불균일한 유체 분포를 발달시킨다. 구체적으로, 핫 스팟(22a 내지 22d)이 위치하는 도 12에 도시된 냉각 장치의 코너(24a 내지 24d)에 근접한 냉각 유체(10)의 유동(13)이 보다 빠르게 이동하게 된다. 역으로, 중앙 영역(25)은, 이 영역에서 유동(13)이 훨씬 느리기 때문에 덜 효율적으로 냉각된다. 결과적으로, 4개의 핫 스팟(22a 내지 22d)을 갖는 회로 층(2)은, 냉각의 개선을 위해 이들 핫 스팟(22a 내지 22d)이 코너(24a 내지 24d)와 같은 곳에 위치하도록 하는 방식으로 배치된다.
도 13은 단일 대칭 구조에서의 냉각 층(3)이 그 상부에 배치된 회로 층(2)을 도시한 것이다. 도 13에 도시된 구조에 있어서, 냉각 유체(10)는 양 측부로부터 냉각 층(3) 내로 공급되고, 나머지 2개의 측부에서 냉각 층(3)으로부터 흘러나온다. 도 12에 도시된 실시예와는 달리, 도 13에 도시된 실시예에서는, 냉각 유체(10)가 2개의 이웃한 측부로부터 냉각 층(3) 내로 유동한다. 냉각 유체(10)의 유동(13)은 불균일한 유동 패턴으로 발전하며, 이에 따라 유체 유입구(4) 및 유체 유출구(5) 양자에 근접하게 배치되는 2개의 코너(24a 및 24b)가 보다 효율적으로 냉각된다. 결과적으로, 2개의 핫 스팟(22a 및 22b)을 갖는 회로 층(2)은, 냉각의 개선을 위해 이들 핫 스팟(22a 및 22b)이 코너(24a 및 24b)와 같은 곳에 위치하도록 하는 방식으로 배치된다. 역으로, 나머지 중앙 영역(25)은 덜 효율적으로 냉각되며, 열을 덜 발산하는 회로 층(2)의 부분들을 포함할 수 있다.
2중 대칭 방법은 회로 층(2)의 코너(24)에 각각 위치하는 4개의 핫 스팟(22)을 처리할 수 있는 반면, 단일 대칭의 경우는 유체 유입구(4)와 유체 유출구(5) 사이에 배치되는 코너(24)에서 2개의 핫 스팟(22)을 처리할 수 있다. 2중 대칭의 경우에는, 냉각 층(3)의 중앙에서 느린 열 제거 속도를 갖는 정체 구역이 존재하며, 성능이 낮은 이러한 구역을 최소화하기 위해 중앙 열 전도 구조에 의해 또는 중앙으로부터 정체 구역의 층에 따라 좌우되는 오프셋에 의해 전술한 바와 같은 안내 구조를 사용하여 이러한 정체 구역을 감소시킬 수 있다.
주어진 균일한 전력 발산에 대해 속도장 및 회로 층 표면 온도를 계산하기 위해 전산 유체 역학 결과를 이용한다. 2 포트 냉각 층(3)은 균일한 유체 속도를 갖는 반면, 4 포트 냉각 층(3)은 냉각 층(3)의 코너(24)를 향할수록 유체 속도가 크게 증가하며 또한 제1 영역(22a 및 22b)에서 고속 유체로 인한 전단 응력에 의해 냉각 층(3)의 중앙 영역(25)에서 속도가 더 빨라지게 된다. 냉각 층(3)의 x방향 크기 및 y방향 크기를 증가시킴으로써, 2 포트 저온 플레이트의 유량은 일정하게 유지된다. 이에 따라 더 큰 회로 층(2)에 대한 냉각 성능이 저하되는데, 이는 면적당으로 표준화한 질량 유량이 감소하기 때문이다. 다른 한편으로, 4 포트 냉각 층(3)의 전체 유량은 증가한다. 4 포트 냉각 층(3)의 표면 온도는 그 영역의 90 %에서 2 포트 냉각 층(3)의 온도보다 낮다는 것을 확인하였다.
도 14는 2개의 핫 스팟(22a 및 22b)을 갖는 회로 층(2) 상에 배치된 냉각 층(3)의 추가적인 실시예를 도시한 것이다. 도 14에 도시된 실시예는 전술한 실시예의 여러 가지 피쳐를 조합한 것이다. 구체적으로, 회로 층(2)의 핫 스팟(22a 및 22b)은, 4 포트 구조에서의 냉각 층(3)의 위치 중 코너(24a 및 24b)에 배치된다. 추가적으로, 회로 층(2)을 이 회로 층 위 또는 아래에 배치되는 또 다른 회로 층(2)과 연결하는 전기 접속부(6)는, 냉각 유체(10)의 유동(13)을 안내하고 냉각 층(3)에서 불균일한 유동 패턴을 형성하기 위해 불균일한 방식으로 배치된다.
구체적으로, 중앙 영역(25)은, 도 12를 참고로 이미 설명한 2중 대칭 4 포트 구조에도 불구하고 어느 정도 동일하게 냉각된다. 이는, 핫 스팟(22)에 의해 점유되지 않는 2개의 코너(24c 및 24d)에서 전기 접속부(6)의 개수를 증가시킴으로써 부분적으로 달성된다. 이러한 방식으로, 냉각 유체(10)에 대한 유동 저항은 코너(24c 및 24d)에 대응하는 영역에서 증가하게 되는 반면, 중앙 영역(25)에서의 냉각 유체(10)에 대한 유동 저항은 감소하게 된다. 실제로, 회로 층(2)의 열 발산에 적합한 냉각 유체(10)의 불균일한 유동 패턴이 형성된다.
도 18은, 4개의 채널 구조(27a 내지 27d)를 포함하는 냉각 층(3)에 관한 구조를 도시한 것이다. 도 18에 도시되지 않은 회로 층(2)의 핫 스팟(22)에 대응하는 제1 영역(11)에서, 채널 구조(27c 및 27d)는 제1 영역(11)에서 질량 유량을 증가시키기 위해 채널 구조(27c 및 27d)의 벽이 상당히 협소한 좁은 구조를 포함한다. 추가적으로, 모든 채널 구조(27a 내지 27d)는, 냉각 유체(10)의 가열을 고려하기 위해 좌측의 유체 유입구(4)로부터 우측의 각각의 유체 유출구(5)까지 그 경로 상에서 좁아지게 된다.
도 19a 및 도 19b는 회로 층(2) 및 이 회로 층 상부에 배치되는 냉각 층(3)을 포함하는 집적 회로 스택의 추가적인 실시예을 도시한 것이다. 냉각 층(3)에는, 격자 구조를 형성하는 전기 접속부(6)가 배치된다.
핫 스팟(22)에 대응하는 제1 영역(11)에 더 많은 전기 접속부(6)를 배치함으로써, 도 19a에서 격자 구조의 밀도가 조절된다. 역으로, 회로 층(2)의 제2 영역(12)에는 더 적은 전기 접속부가 배치된다.
도 19b에 있어서, 전기 접속부(6)의 격자는 직사각형 구조를 형성하며, 즉 상기 격자는 일정한 피치 폭을 갖는다. 그러나, 회로 층(2)의 핫 스팟(22)의 제1 영역(11)에서 대류 열 저항을 줄이기 위해, 전기 접속부(6)를 형성하는 각각의 핀의 직경은 제1 영역에서 증가하게 된다. 역으로, 유동 저항을 줄이기 위해 제2 영역(12)에서의 핀의 직경은 감소하게 된다.
도 20은 핫 스팟(22)에 대응하는 제1 영역(11)에서 냉각 유체(10)의 유동을 집중시키기 위한, 냉각 층(3)에 관한 또 다른 구조를 도시한 것이다. 구체적으로, 3개의 유체 유입구(4a 내지 4c)에 의해 냉각 층 내로 유입되는 냉각 유체의 유동(13a 내지 13c)은, 도 20의 우측의 3개의 개별적인 유동(13d 내지 13f)으로 분할되기 이전에 제1 영역에서 합쳐진다. 그 결과, 좌측 및 우측에 있는 제2 영역(12a 및 12b)은 각각 중앙에 배치된 제1 영역(11)보다 덜 효율적으로 냉각된다.
도 21a 및 도 21b는 소위 다중 포트 구조에서의 냉각 층(3)의 추가적인 실시예를 도시한 것이다. 구체적으로, 도 21a는 냉각 층(3)의 4개 측부 모두로부터 3개의 유체 유입구(4a 내지 4c) 및 3개의 유체 유출구(5a 내지 5c)를 갖는다. 다중 채널 구조(27)와 함께, 냉각 층(3)의 냉각 성능은 도 21a에 도시되지 않은 회로 층(2)의 열 발산에 적합하도록 되어 있다.
도 21b는 2개의 유체 유입구(4a 및 4b) 및 2개의 유체 유출구(5a 및 5b)를 갖는 4 포트 구조에서 또 다른 냉각 층(3)을 도시한 것이다. 냉각 층(3)을 관통하는 여러 개의 전기 접속부(6)에 의해 연결되는 2개의 제1 영역(11a 및 11b)은 유체 유입구(4), 유체 유출구(5) 및 냉각 층(3)의 여러 개의 채널 구조(27)의 배치로 인해 효율적으로 냉각된다.
도 17은 본 발명의 실시예에 따라 집적 회로 스택(1)을 최적화하기 위한 방법의 순서도를 도시한 것이다. 여기에서 설명되는 방법은 회로 층(2)의 구성 단계 또는 냉각 층(3)의 구성 단계 혹은 양 구성 단계 동안에 사용될 수 있다.
단계 A에서는, 적어도 하나의 회로 층(2)의 접합부 온도(TJ)가 계산된다. 회로 층(2)의 알려진 전력 맵 또는 그 구성 요소에 기초하여 계산할 수 있다. 대안으로, 접합부 온도(TJ)는 회로 층(2)의 프로토타입에서 이루어진 측정에 의해 얻어질 수 있다.
회로 층(2)의 전력 맵이 알려져 있는 경우, 그 접합부 온도(TJ)는 유체 유입구(4)에서의 온도와 같이 알려진 경계 조건을 갖는 점으로부터 시작하여 연속적인 방식으로 계산될 수 있으며, 회로 층(2)의 전체 표면의 접합부 온도(TJ)를 알게 될 때까지 이웃한 영역의 접합부 온도(TJ)를 계속해서 계산한다.
단계 B에서는, 하나 이상의 제1 영역(11)이 식별될 수 있다. 일 실시예에 있어서, 우선 평균 접합부 온도(TJ)가 계산될 수 있다. 이후에, 주어진 최대 접합부 온도(Tmax) 또는 평균 온도를 이용하여 다른 영역의 접합부 온도(TJ)를 비교한다. 예를 들어 평균 온도보다 온도가 높은 하나 이상의 영역 또는 평균 온도보다 온도가 낮은 하나 이상의 영역이 식별되면, 이들 영역은 각각 제1 영역(11) 및 제2 영역(12)으로 표시된다.
단계 C에서는, 접합부 온도(TJ)가 충분히 균일한지 여부를 시험하는 테스트가 이루어진다. 접합부 온도가 충분히 균일한 경우에는 최적화가 종료된다. 예를 들어, 접합부 온도(TJ)는 회로 층(2)의 전체 표면에 걸쳐 일정할 수 있으며, 즉 회로 스택(1)은 효율적인 냉각과 관련하여 최적의 구조가 된다. 대안으로, 일단 단계 B에서 식별된 가장 고온인 제1 영역(11)의 접합부 온도(TJ)가 최대 접합부 온도(Tmax) 미만이거나 또는 사전에 결정된 횟수의 최적화 단계가 수행되었다면, 최적화 과정이 종료될 수 있다. 또한, 이러한 과정은 집적 회로 스택 설계의 이전의 변형에서 추가적인 균등화가 이루어지지 않은 경우에 종료될 수 있다.
그렇지 않은 경우, 즉 접합부 온도(TJ)가 충분히 균일하지 않은 경우, 이 방법에서는 회로 스택(1)의 냉각 성능을 개선하려고 시도하는 중에 단계 D에서 냉각 층(3) 또는 회로 층(2)의 표면을 변경함으로써 진행된다. 구체적으로, 제1 영역(11)에서 질량 유량을 증가시키기 위한 수단 또는 제2 영역(12)에서 질량 유량을 감소시키기 위한 수단 또는 양자 모두를 위한 수단을 이용한다. 이러한 수단은, 전술한 내용으로부터 자유롭게 선택될 수 있거나, 그렇지 않으면 회로 층 설계 또는 냉각 층 설계와 관련하여 당업자에게 공지되어 있을 수 있다.
구체적으로, 다음 방법 중 하나 또는 여러 개를 이용할 수 있다.
1. 제1 영역(11)과 관련된 회로 구성요소는 하나 또는 여러 개의 유체 유입구(4)에 더 근접하게 이동될 수 있다.
2. 추가적인 유체 유입구(4) 또는 유체 유출구(5)가 마련될 수 있다.
3. 빈 공간(20)의 간격 폭을 제1 영역(11)에서 축소할 수도 있고, 제2 영역(12)에서 확대할 수도 있다.
4. 예컨대 전기적 회로 층간 접속부(6)를 재배치함으로써, 격자의 밀도를 제1 영역(11)에서 감소시킬 수도 있고 제2 영역(12)에서 증가시킬 수도 있다.
5. 제1 영역(11)을 향해 유동(13)의 적어도 일부를 안내하는 안내 요소(19)를 마련할 수 있거나 또는 확대할 수 있다.
6. 제1 영역(11)에 냉각 유체(10)의 더 많은 유동(13)을 공급하거나 배수하는 채널(14)을 마련할 수 있다.
이어서, 이 방법은 업데이트된 접합부 온도(TJ)를 계산하면서 단계 A에서 반복하여 시작될 수 있다.
불균일한 유동 패턴을 형성하기 위한 다양한 피쳐를 이상의 여러 가지 실시예를 참고하여 설명하였지만, 집적 회로 스택(1)의 냉각 효율을 개선하기 위해 다수의 다른 구조로 이들 피쳐 중 임의의 피쳐를 배치하고 조합할 수 있음은 당업자에게 명확하다.
1 : 집적 회로 스택
2 : 집적 회로 층
3 : 냉각 층
4 : 유체 유입구
5 : 유체 유출구
6 : 전기 접속부
7 : 접촉면
8 : 기판
9 : 접촉 패드
10 : 냉각 유체
11 : 제1 영역
12 : 제2 영역
13 : 유동
14 : 채널
16 : 제1 개구
17 : 제2 개구
18 : 깔대기 구조
19 : 안내 요소
20 : 빈 공간
21 : 상부면
22 : 핫 스팟
24 : 코너
25 : 중앙 영역
26 : 하우징
27 : 채널 구조

Claims (10)

  1. 집적 회로 스택(1)으로서,
    제2 회로 층(2b)에 전기 접속된 제1 회로 층(2a)을 적어도 포함하는 복수 개의 집적 회로 층(2)을 포함하며, 상기 제1 회로 층(2a)은 열 발생이 많은 적어도 하나의 제1 영역(11) 및 열 발생이 적은 적어도 하나의 제2 영역(12)을 구비하고, 제1 회로 층(2a)과 제2 회로 층(2b) 사이의 공간에는 적어도 하나의 냉각 층(3)이 배치되며, 상기 냉각 층(3)은 적어도 하나의 유체 유입구(4) 및 적어도 하나의 유체 유출구(5)를 포함하고, 냉각 유체(10)를 이용하여 적어도 제1 회로 층(2a)을 냉각하기 위해 유체 유입구(4)와 유체 유입구(5)는 빈 공간(20)에 의해 유압식으로 연결되며, 적어도 하나의 냉각 층(3)은 빈 공간(20)에서 냉각 유체(10)에 대한 불균일한 유동 패턴을 형성하도록 하는 수단을 포함하여 제1 회로 층(2a)의 제2 영역(12)에서보다 제1 영역(11)에서 열 전달이 더 많이 되는 것인 집적 회로 스택.
  2. 제1항에 있어서, 상기 적어도 하나의 냉각 층(3)은, 냉각 유체(10)의 적어도 일부를 제1 영역(11)을 향해 안내하는 적어도 하나의 안내 요소(19)를 포함하는 것인 집적 회로 스택.
  3. 제2항에 있어서, 상기 적어도 하나의 안내 요소(19)는, 제1 영역(11)을 통과하는 제1 유동의 질량 유량이 제2 영역(12)을 통과하는 제2 유동의 질량 유량보다 크게 되도록 하기에 적합한 것인 집적 회로 스택.
  4. 제2항 또는 제3항에 있어서, 상기 적어도 하나의 안내 요소(19)는 유체 유입구(6)를 향한 제1 개구(16) 및 제1 영역(11)을 향한 제2 개구(17)를 구비하는 깔대기 구조(15)를 포함하며, 상기 제1 개구(16)는 제2 개구(17)보다 큰 것인 집적 회로 스택.
  5. 제1항 내지 제3항 중 어느 하나의 항에 있어서, 상기 적어도 하나의 냉각 층(3)은 제1 영역(11)에서 제1의 폭을 갖고 제2 영역(12)에서 제2의 폭을 갖는 채널 구조(27)를 포함하며, 상기 제1의 폭은 제2의 폭보다 작은 것인 집적 회로 스택.
  6. 제1항에 있어서, 상기 적어도 하나의 냉각 층(3)은 제1 회로 층(2a)에 있는 제1 표면 및 제2 회로 층(2b)에 있는 제2 표면을 포함하며, 상기 제1 표면 및 제2 표면은 제2 영역(12)에서보다 제1 영역(11)에서 서로 간의 거리가 더 짧은 것인 집적 회로 스택.
  7. 적어도 제1 회로 층(2a) 및 제2 회로 층(2b)을 포함하는 집적 회로 스택(1)을 구성하는 방법으로서, 상기 제1 회로 층(2a) 및 제2 회로 층(2b)은 서로 전기 접속되며, 적어도 제1 회로 층(2a)은 불균일한 전력 분포를 갖고, 제1 회로 층(2a)과 제2 회로 층(2b) 사이에 빈 냉각 층(3)이 배치되는 것인 집적 회로 스택 구성 방법에 있어서,
    주어진 구조에서 빈 냉각 층(3)을 통과하는 냉각 유체(10)의 주어진 유동(13)에 대해 제1 회로 층(2a)의 제1 영역(11) 및 제2 영역(12)의 접합부 온도(TJ)를 계산하는 단계와,
    제1 회로 층(2a)의 제1 영역(11) 및 제2 영역(12)의 계산된 접합부 온도차를 줄이기 위해 냉각 층(3) 또는 회로 층(2)의 구조를 변경하는 단계
    를 포함하는 집적 회로 스택 구성 방법.
  8. 제7항에 있어서, 상기 구조를 변경하는 단계는, 계산된 접합부 온도가 평균 온도를 초과하는 적어도 하나의 제1 영역(11)에서의 질량 유량이 증가하게 되거나 또는 계산된 접합부 온도가 평균 온도 미만인 적어도 하나의 제2 영역(12)에서의 질량 유량이 감소하게 되거나, 또는 이들 양자가 모두 이루어지게 하는 방식으로, 냉각 층(3) 또는 회로 층(2)의 적어도 하나의 안내 요소(19) 또는 표면 피쳐(23)를 추가하거나, 제거하거나 또는 변경하는 것을 포함하는 집적 회로 스택 구성 방법.
  9. 제7항 또는 제8항에 있어서, 상기 접합부 온도를 계산하는 단계 및 구조를 변경하는 단계는, 회로 층(2)의 제1 영역(11) 및 제2 영역(12)에 대해 균일한 접합부 온도(TJ)가 계산될 때까지 반복되는 것인 집적 회로 스택 구성 방법.
  10. 제9항에 있어서, 상기 접합부 온도를 계산하는 단계 및 구조를 변경하는 단계는, 회로 층(2)의 전체 표면에 대해 균일한 접합부 온도(TJ)가 계산될 때까지 반복되는 것인 집적 회로 스택 구성 방법.
KR1020107004236A 2007-09-17 2008-09-17 집적 회로 스택 및 집적 회로 스택의 열 관리 KR101119349B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP07116581 2007-09-17
EP07116581.5 2007-09-17

Publications (2)

Publication Number Publication Date
KR20100051687A true KR20100051687A (ko) 2010-05-17
KR101119349B1 KR101119349B1 (ko) 2012-03-07

Family

ID=40468529

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107004236A KR101119349B1 (ko) 2007-09-17 2008-09-17 집적 회로 스택 및 집적 회로 스택의 열 관리

Country Status (6)

Country Link
US (2) US8363402B2 (ko)
EP (1) EP2198456A2 (ko)
KR (1) KR101119349B1 (ko)
CN (1) CN101803019B (ko)
TW (1) TWI423403B (ko)
WO (1) WO2009037648A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230136509A (ko) * 2022-03-18 2023-09-26 주식회사 쿨마이크로 반도체 칩 리퀴드 쿨링 구조 및 방법

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI423403B (zh) * 2007-09-17 2014-01-11 Ibm 積體電路疊層
US20120099274A1 (en) * 2009-07-10 2012-04-26 Coolsilicon Llc Devices and methods providing for intra-die cooling structure reservoirs
FI122415B (fi) 2009-09-17 2012-01-13 Abb Oy Jäähdytettävä sähkökomponenttien pohjalevy
JP5439309B2 (ja) * 2010-07-28 2014-03-12 日立オートモティブシステムズ株式会社 電力変換装置
TW201040480A (en) * 2010-07-30 2010-11-16 Asia Vital Components Co Ltd Low-pressure circulation type thermosiphon device driven by pressure gradients
US9343436B2 (en) * 2010-09-09 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked package and method of manufacturing the same
CN103119713B (zh) * 2010-09-22 2016-01-20 国际商业机器公司 电化学供电的集成电路封装
US20120223435A1 (en) * 2011-03-01 2012-09-06 A Leam Choi Integrated circuit packaging system with leads and method of manufacture thereof
JP5621908B2 (ja) * 2011-03-10 2014-11-12 トヨタ自動車株式会社 冷却器
US8547769B2 (en) 2011-03-31 2013-10-01 Intel Corporation Energy efficient power distribution for 3D integrated circuit stack
US8730673B2 (en) 2011-05-27 2014-05-20 Lockheed Martin Corporation Fluid-cooled module for integrated circuit devices
KR101255935B1 (ko) * 2011-07-08 2013-04-23 삼성전기주식회사 전력 모듈 패키지 및 그 제조방법
FR2978871B1 (fr) 2011-08-02 2013-07-19 Commissariat Energie Atomique Dispositif de refroidissement muni d'un capteur thermoelectrique
US20130044431A1 (en) * 2011-08-18 2013-02-21 Harris Corporation Liquid cooling of stacked die through substrate lamination
US9189037B2 (en) 2012-06-12 2015-11-17 Globalfoundries Inc. Optimizing heat transfer in 3-D chip-stacks
US8561001B1 (en) * 2012-07-11 2013-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for testing stacked dies
US9095078B2 (en) * 2012-08-16 2015-07-28 International Business Machines Corporation Actively controlling coolant-cooled cold plate configuration
US9313921B2 (en) 2012-08-30 2016-04-12 International Business Machines Corporation Chip stack structures that implement two-phase cooling with radial flow
JP2014075488A (ja) * 2012-10-04 2014-04-24 Toyota Industries Corp 放熱装置
CN103035594A (zh) * 2012-12-25 2013-04-10 浙江大学 一种新型功率半导体器件模块
JP5726215B2 (ja) * 2013-01-11 2015-05-27 株式会社豊田中央研究所 冷却型スイッチング素子モジュール
JP2014183072A (ja) * 2013-03-18 2014-09-29 Fujitsu Ltd 電子機器及び受熱器
WO2014147033A1 (de) * 2013-03-18 2014-09-25 Behr Gmbh & Co. Kg Schichtwärmeübertragungseinrichtung und verfahren zur herstellung einer schichtwärmeübertragungseinrichtung
US9285278B2 (en) * 2013-05-09 2016-03-15 Apple Inc. System and methods for thermal control using sensors on die
US20150034280A1 (en) * 2013-08-01 2015-02-05 Hamilton Sundstrand Corporation Header for electronic cooler
JP5880519B2 (ja) * 2013-10-21 2016-03-09 トヨタ自動車株式会社 車載電子装置
US9357674B2 (en) 2013-12-18 2016-05-31 International Business Machines Corporation Liquid-cooling apparatus with integrated coolant filter
US10177116B2 (en) 2014-02-05 2019-01-08 International Business Machines Corporation Large channel interconnects with through silicon vias (TSVs) and method for constructing the same
US10147666B1 (en) * 2014-07-31 2018-12-04 Xilinx, Inc. Lateral cooling for multi-chip packages
US9875953B2 (en) * 2014-10-29 2018-01-23 International Business Machines Corporation Interlayer chip cooling apparatus
US9439330B1 (en) * 2015-03-29 2016-09-06 Banqiu Wu 3D IC computer system
US9655281B2 (en) * 2015-06-26 2017-05-16 Seagate Technology Llc Modular cooling system
US10504819B2 (en) * 2015-11-11 2019-12-10 Altera Corporation Integrated circuit package with enhanced cooling structure
US9847275B2 (en) 2015-12-21 2017-12-19 International Business Machines Corporation Distribution and stabilization of fluid flow for interlayer chip cooling
US9941189B2 (en) 2015-12-21 2018-04-10 International Business Machines Corporation Counter-flow expanding channels for enhanced two-phase heat removal
CN105451523A (zh) * 2015-12-28 2016-03-30 联想(北京)有限公司 散热装置及电子设备
CA2956668A1 (en) * 2016-01-29 2017-07-29 Systemex Energies International Inc. Apparatus and methods for cooling of an integrated circuit
US10504814B2 (en) 2016-09-13 2019-12-10 International Business Machines Corporation Variable pin fin construction to facilitate compliant cold plates
US10566265B2 (en) * 2016-11-18 2020-02-18 Toyota Motor Engineering & Manufacturing North America, Inc. Electronic assemblies having a cooling chip layer with impingement channels and through substrate vias
US10192814B2 (en) * 2016-11-18 2019-01-29 Toyota Motor Engineering & Manufacturing North America, Inc. Electronic assemblies having a cooling chip layer with fluid channels and through substrate vias
TWI650839B (zh) * 2017-01-05 2019-02-11 研能科技股份有限公司 三維晶片積體電路冷卻系統
US11482472B2 (en) 2018-06-13 2022-10-25 Intel Corporation Thermal management solutions for stacked integrated circuit devices
US11688665B2 (en) 2018-06-13 2023-06-27 Intel Corporation Thermal management solutions for stacked integrated circuit devices
US10874030B2 (en) * 2018-12-26 2020-12-22 Quanta Computer Inc. Flexible cold plate with fluid distribution mechanism
CN110010573B (zh) * 2018-12-29 2021-03-19 浙江集迈科微电子有限公司 一种大功率射频芯片的竖立放置液冷散热结构及其制作方法
US10763186B2 (en) * 2018-12-31 2020-09-01 Micron Technology, Inc. Package cooling by coil cavity
US10548240B1 (en) * 2019-01-11 2020-01-28 Google Llc Cooling electronic devices in a data center
CN113645799A (zh) * 2020-04-27 2021-11-12 富泰华工业（深圳）有限公司 用于电子装置的散热结构及电子装置
US20210407888A1 (en) * 2020-06-26 2021-12-30 Intel Corporation Modular microchannel thermal solutions for integrated circuit devices
CN111968944A (zh) * 2020-08-24 2020-11-20 浙江集迈科微电子有限公司 一种射频模组超薄堆叠工艺
EP4208892A1 (en) * 2020-09-04 2023-07-12 JDI Design Inc. System and method for transferring thermal energy from integrated circuits
US11942453B2 (en) 2021-08-05 2024-03-26 Kambix Innovations, Llc Thermal management of three-dimensional integrated circuits
US11710723B2 (en) 2021-08-05 2023-07-25 Kambix Innovations, Llc Thermal management of three-dimensional integrated circuits
CN116364678B (zh) * 2023-05-30 2023-08-04 苏州浪潮智能科技有限公司 液体硅通孔兼容嵌入式微流道的散热结构和装置及其制法

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3616533A (en) * 1969-10-28 1971-11-02 North American Rockwell Method of protecting articles in high temperature environment
KR900001393B1 (en) * 1985-04-30 1990-03-09 Fujitsu Ltd Evaporation cooling module for semiconductor device
US5014161A (en) * 1985-07-22 1991-05-07 Digital Equipment Corporation System for detachably mounting semiconductors on conductor substrate
US4765397A (en) * 1986-11-28 1988-08-23 International Business Machines Corp. Immersion cooled circuit module with improved fins
JPH03139899A (ja) * 1989-10-25 1991-06-14 Fujitsu Ltd 冷却構造
US4995892A (en) * 1989-12-19 1991-02-26 Ppg Industries, Inc. Process and apparatus for controlling the thermal environment of glass fiber forming
US5006924A (en) * 1989-12-29 1991-04-09 International Business Machines Corporation Heat sink for utilization with high density integrated circuit substrates
US5168919A (en) * 1990-06-29 1992-12-08 Digital Equipment Corporation Air cooled heat exchanger for multi-chip assemblies
US5323292A (en) * 1992-10-06 1994-06-21 Hewlett-Packard Company Integrated multi-chip module having a conformal chip/heat exchanger interface
US5305184A (en) * 1992-12-16 1994-04-19 Ibm Corporation Method and apparatus for immersion cooling or an electronic board
US5343360A (en) * 1993-03-31 1994-08-30 Ncr Corporation Containing and cooling apparatus for an integrated circuit device having a thermal insulator
JP3236137B2 (ja) * 1993-07-30 2001-12-10 富士通株式会社 半導体素子冷却装置
US5485671A (en) * 1993-09-10 1996-01-23 Aavid Laboratories, Inc. Method of making a two-phase thermal bag component cooler
US5448108A (en) * 1993-11-02 1995-09-05 Hughes Aircraft Company Cooling of semiconductor power modules by flushing with dielectric liquid
US5774334A (en) * 1994-08-26 1998-06-30 Hitachi, Ltd. Low thermal resistant, fluid-cooled semiconductor module
US5495490A (en) * 1995-02-28 1996-02-27 Mcdonnell Douglas Corporation Immersion method and apparatus for cooling a semiconductor laser device
MY115676A (en) * 1996-08-06 2003-08-30 Advantest Corp Printed circuit board with electronic devices mounted thereon
DE19643717A1 (de) * 1996-10-23 1998-04-30 Asea Brown Boveri Flüssigkeits-Kühlvorrichtung für ein Hochleistungshalbleitermodul
JP3518434B2 (ja) * 1999-08-11 2004-04-12 株式会社日立製作所 マルチチップモジュールの冷却装置
US6253835B1 (en) * 2000-02-11 2001-07-03 International Business Machines Corporation Isothermal heat sink with converging, diverging channels
EP2234154B1 (en) * 2000-04-19 2016-03-30 Denso Corporation Coolant cooled type semiconductor device
US20020162673A1 (en) * 2001-05-03 2002-11-07 Cook Derrick E. Use of doped synthetic polymer materials for packaging of power electric assemblies for a liquid cooled module
JP3946018B2 (ja) * 2001-09-18 2007-07-18 株式会社日立製作所 液冷却式回路装置
US6744136B2 (en) * 2001-10-29 2004-06-01 International Rectifier Corporation Sealed liquid cooled electronic device
US7064953B2 (en) * 2001-12-27 2006-06-20 Formfactor, Inc. Electronic package with direct cooling of active electronic components
US6724792B2 (en) * 2002-09-12 2004-04-20 The Boeing Company Laser diode arrays with replaceable laser diode bars and methods of removing and replacing laser diode bars
SG104348A1 (en) * 2002-11-21 2004-06-21 Inst Of Microelectronics Apparatus and method for fluid-based cooling of heat-generating devices
JP3842759B2 (ja) * 2003-06-12 2006-11-08 株式会社東芝 三次元実装半導体モジュール及び三次元実装半導体システム
US7203064B2 (en) * 2003-12-12 2007-04-10 Intel Corporation Heat exchanger with cooling channels having varying geometry
US7133286B2 (en) * 2004-05-10 2006-11-07 International Business Machines Corporation Method and apparatus for sealing a liquid cooled electronic device
US7091604B2 (en) 2004-06-04 2006-08-15 Cabot Microelectronics Corporation Three dimensional integrated circuits
US7217988B2 (en) * 2004-06-04 2007-05-15 International Business Machines Corporation Bipolar transistor with isolation and direct contacts
US7205653B2 (en) * 2004-08-17 2007-04-17 Delphi Technologies, Inc. Fluid cooled encapsulated microelectronic package
US7204298B2 (en) * 2004-11-24 2007-04-17 Lucent Technologies Inc. Techniques for microchannel cooling
US7077189B1 (en) * 2005-01-21 2006-07-18 Delphi Technologies, Inc. Liquid cooled thermosiphon with flexible coolant tubes
US7030317B1 (en) * 2005-04-13 2006-04-18 Delphi Technologies, Inc. Electronic assembly with stacked integrated circuit die
US7365981B2 (en) * 2005-06-28 2008-04-29 Delphi Technologies, Inc. Fluid-cooled electronic system
US7411290B2 (en) * 2005-08-05 2008-08-12 Delphi Technologies, Inc. Integrated circuit chip and method for cooling an integrated circuit chip
US7551439B2 (en) * 2006-03-28 2009-06-23 Delphi Technologies, Inc. Fluid cooled electronic assembly
US8030754B2 (en) * 2007-01-31 2011-10-04 Hewlett-Packard Development Company, L.P. Chip cooling channels formed in wafer bonding gap
US7608924B2 (en) * 2007-05-03 2009-10-27 Delphi Technologies, Inc. Liquid cooled power electronic circuit comprising stacked direct die cooled packages
TWI423403B (zh) * 2007-09-17 2014-01-11 Ibm 積體電路疊層
US7660335B2 (en) * 2008-04-17 2010-02-09 Lasertel, Inc. Liquid cooled laser bar arrays incorporating diamond/copper expansion matched materials
US7943428B2 (en) 2008-12-24 2011-05-17 International Business Machines Corporation Bonded semiconductor substrate including a cooling mechanism
JP4797077B2 (ja) * 2009-02-18 2011-10-19 株式会社日立製作所 半導体パワーモジュール、電力変換装置、および、半導体パワーモジュールの製造方法
US8014150B2 (en) * 2009-06-25 2011-09-06 International Business Machines Corporation Cooled electronic module with pump-enhanced, dielectric fluid immersion-cooling
US8094454B2 (en) * 2009-11-23 2012-01-10 Delphi Technologies, Inc. Immersion cooling apparatus for a power semiconductor device
US7990711B1 (en) * 2010-02-24 2011-08-02 International Business Machines Corporation Double-face heat removal of vertically integrated chip-stacks utilizing combined symmetric silicon carrier fluid cavity and micro-channel cold plate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230136509A (ko) * 2022-03-18 2023-09-26 주식회사 쿨마이크로 반도체 칩 리퀴드 쿨링 구조 및 방법

Also Published As

Publication number Publication date
WO2009037648A3 (en) 2009-07-23
US20120331433A1 (en) 2012-12-27
US8659898B2 (en) 2014-02-25
WO2009037648A2 (en) 2009-03-26
CN101803019B (zh) 2012-07-04
US8363402B2 (en) 2013-01-29
TWI423403B (zh) 2014-01-11
CN101803019A (zh) 2010-08-11
US20100290188A1 (en) 2010-11-18
EP2198456A2 (en) 2010-06-23
KR101119349B1 (ko) 2012-03-07
TW200933837A (en) 2009-08-01

Similar Documents

Publication Publication Date Title
KR101119349B1 (ko) 집적 회로 스택 및 집적 회로 스택의 열 관리
US10727158B2 (en) Counter-flow expanding channels for enhanced two-phase heat removal
Zhang et al. Embedded cooling method with configurability and replaceability for multi-chip electronic devices
KR100970031B1 (ko) 마이크로채널 및 마이크로채널의 박막 열전 냉각 장치 내의냉각제 흐름을 이용한 집적회로 다이 냉각
US20140084448A1 (en) Assembly including plural through wafer vias, method of cooling the assembly and method of fabricating the assembly
US20150195955A1 (en) Method and device for cooling a heat generating component
US9355932B2 (en) Heat dissipation structure for an integrated circuit (IC) chip
US20100117209A1 (en) Multiple chips on a semiconductor chip with cooling means
Shamim et al. Evaluation of wireless network-on-chip architectures with microchannel-based cooling in 3D multicore chips
Shamim et al. Co-design of 3D wireless network-on-chip architectures with microchannel-based cooling
CN112020629B (zh) 用于冷却热源组件的至少两个不同的第一发热元件的流体基冷却装置
Kandlikar et al. Fundamentals of heat dissipation in 3D IC packaging and thermal-aware design
Jain et al. Thermal performance characterization of stacked silicon microcoolers for spatially non-uniform power dissipation
Chauhan et al. Solving Thermal Issues in a 3D-Stacked Processor by Microprocessor Floor Planning, Microchannel Cooling and Insertion of TSVs
Chauhan et al. Liquid Cooling of a Stacked Quad-Core Processor and DRAM Using Laminar Flow in Microchannels

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150213

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160119

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170119

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180118

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee