KR20100047787A - 반도체 장치 - Google Patents

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semiconductor device
semiconductor
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모토아키 사토
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파나소닉 주식회사
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Abstract

본 발명은, 봉입수지로 패키지화되는 반도체 장치에서 구성재료간의 열응력을 분산시킴과 더불어, 반도체 칩의 휨을 억제하여 이 칩간의 평탄도를 높이며, 신뢰성이 향상될 수 있도록 하는 것이다.
반도체 장치는, 복수의 반도체 칩(3A, 3B)과, 상면에 복수의 반도체 칩을 유지하는 다이패드(2)와, 복수 반도체 칩의 전극이 되는 리드프레임(1)과, 복수의 반도체 칩, 다이패드 및 리드프레임 안쪽 부분을 봉입하는 봉입수지재(7)를 갖는다. 다이패드는, 이 다이패드에 유지되는 제 1 반도체 칩(3A)의 면적보다 작은 영역이 위쪽으로 또 평면형상으로 돌출되는 업세트부(2a)를 가지며, 업세트부와 제 1 반도체 칩은 접착 페이스트(4)로 접착되며, 다이패드의 업세트부를 제외한 부분은, 봉입수지재보다 탄성이 작은 완충수지재(8)로 피복된다.
리드프레임, 다이패드, 반도체 칩, 금속세선, 봉입수지재

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 적어도 하나의 반도체 칩을 패키지에 봉입하여 이루어지는 반도체 장치에 관한 것이다.
현재, 표준화된 표면실장형 반도체 패키지는, 반도체 칩이 구리(Cu)합금 또는 철-니켈(Fe-Ni)계 합금으로 된 리드프레임의 다이패드 부분에 다이본딩으로 고착되어 이루어지며, 반도체 칩의 본딩패드(전극패드)와 리드프레임의 리드부 선단은, 금(Au) 등으로 된 금속세선으로 와이어 본딩되며, 또, 소정의 형상을 갖는 금형으로 수지몰딩 되어 구성된다.
근년, LSI(large scale integration) 장치의 발달은, 메모리부와 로직부의 혼재 또는 아날로그부와 디지털부의 혼재가 급속하게 진행되고 있으며, 그 결과, 시장에서의 가격경쟁은 더욱 진행되고, 현재는 단지 1 칩화하여 칩 확산 과정에 의해 혼재화 하는 것은, 시장경쟁에 유리한 조건이 되지 않는다.
그래서, 최적의 칩 형태를 선택하여, 복수 반도체 칩을 1 패키지화하는 것이, 혼재에 의해 1 칩화하는 것보다, 이익을 높일 가능성이 높아지고 있다. 그 예로서, 멀티 칩 타입의 반도체 장치가 있다.
도 8은, 종래의 복수 반도체 칩을 적층한 멀티 칩 타입 반도체 장치의 주요부 단면구성을 나타낸다. 도 8에 나타내는 바와 같이, 멀티 칩 타입의 반도체 장치는, 복수의 리드프레임(101)과, 이 복수 리드프레임(101)에 둘러싸인 영역에 배치된 방열판 겸 다이패드(102)와, 이 방열판 겸 다이패드(102) 주면(主面) 상에, 접착 페이스트(104)로 접착된 제 1 반도체 칩(103A) 및 제 2 반도체 칩(103B)을 갖는다. 제 1 반도체 칩(103A)과 제 2 반도체 칩(103B)은 접착시트(105) 등으로 접착된다. 각 반도체 칩(103A, 103B)은, 리드프레임(101)의 안쪽 단부와 금속세선(106)으로 접속되며, 방열판 겸 다이패드(102), 각 반도체 칩(103A, 103B), 리드프레임(101) 안쪽 부분 및 각 금속세선(106)은, 봉입수지재(107)로 몰딩된다.
그러나, 상기 종래의 멀티 칩 타입 반도체 장치는, 복수의 반도체 칩을 적층하므로, 신호버스수의 증가 및 소비전력 증대로 인해 각 반도체 칩이 발하는 열을 효율적으로 전도시켜, 접합온도 상승으로 인한 오동작이나 신뢰성 저하를 방지할 필요가 있다.
특허문헌 1(일본 특허공개 2003-092379호 공보(제 2 도면))에 기재된 바와 같이, 방열효과를 높이기 위해, 반도체 칩의 뒷면 등에 금속판을 광범위로 접착시키는 방법은 종래부터 실시되고 있지만, 금속판과 수지재의 선팽창계수 차가 크기 때문에, 복수 반도체 칩간의 평탄도가 높은 적층을 저해하는 칩의 휨 및 내부응력에 의해, 반도체 장치의 신뢰성이 저하된다는 문제가 있다.
본 발명은, 상기 종래 문제를 해결하고, 봉입수지재로 패키지화되는 반도체 장치에서의 구성재료간의 열응력을 분산시킴과 더불어, 반도체 칩의 휨을 억제하여 이 칩간의 평탄도를 높이며, 신뢰성을 향상할 수 있도록 하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 본 발명은, 반도체 장치를, 다이패드의 일부를 볼록형상이며 그 정상(頂上)면이 평탄한 업세트부를 형성하고, 이 업세트부 정상면에 반도체 칩을 고지(固持)함과 더불어, 다이패드의 업세트부 주위를 봉입수지재보다 탄성이 작은 수지재로 피복하거나, 또는 다이패드의 업세트부 주위에 다이패드 뒷면 쪽으로 돌출되는 홈부를 형성하는 구성으로 한다.
구체적으로, 본 발명에 관한 제 1 반도체 장치는, 반도체 칩과, 반도체 칩을 유지하는 다이패드와, 리드프레임과, 반도체 칩, 다이패드, 및 리드프레임 안쪽 부분을 봉입하는 봉입수지재를 구비하고, 다이패드는, 반도체 칩의 면적보다 작은 영역이 위쪽으로 또 평면형상으로 돌출하는 업세트부를 가지며, 다이패드의 업세트부를 제외한 부분은, 봉입수지재보다 탄성이 작은 완충수지재로 피복되는 것을 특징으로 한다.
본 발명의 제 1 반도체 장치에 의하면, 다이패드는 반도체 칩 면적보다 작은 영역이 위쪽으로 또 평면형상으로 돌출하는 업세트부를 가지며, 반도체 칩은 업세트부만으로 유지된다. 이로써, 제조시의 칩 접착 응력에 의한 휨을 저감시킬 수 있으므로, 반도체 칩의 평탄성이 확보된다. 또한, 다이패드에서 업세트부를 제외한 부분은, 봉입수지재보다 탄성이 작은 완충수지재로 피복되므로, 통상, 금속으로 이루어지는 다이패드와 봉입수지재와의 선팽창계수 차를 흡수하여 완화시킬 수 있다. 이로써, 제조시의 열이력 및 실장시의 열에 의한 응력으로 인해 봉입수지재가 다이패드로부터 박리되는 것을 방지할 수 있으며, 방열성과 신뢰성을 향상시킬 수 있다.
본 발명에 관한 제 2 반도체 장치는, 반도체 칩과, 반도체 칩을 유지하는 다이패드와, 리드프레임과, 반도체 칩, 다이패드, 및 리드프레임 안쪽 부분을 봉입하는 봉입수지재를 구비하며, 다이패드는, 반도체 칩 면적보다 작은 영역이 위쪽으로 또 평면형상으로 돌출되는 업세트부와, 이 업세트부 주위에 형성되며, 다이패드 밑면 쪽에 볼록형상으로 돌출되는 적어도 하나의 홈으로 이루어지는 다운세트부를 갖는 것을 특징으로 한다.
본 발명의 제 2 반도체 장치에 의하면, 다이패드는 반도체 칩의 면적보다 작은 영역이 위쪽으로 또 평면형상으로 돌출하는 업세트부를 가지며, 반도체 칩은 업세트부만으로 유지된다. 이로써, 제조시의 칩 접착 응력에 의한 휨을 저감시킬 수 있으므로, 적층되는 반도체 칩의 평탄성이 확보된다. 또한, 다이패드에는, 업세트부 주위에 형성되며, 다이패드 밑면 쪽에 볼록형상으로 돌출되는 적어도 하나의 홈으로 이루어지는 다운세트부를 형성하므로, 다이패드에 형성한 업세트부 및 다운세트부에 의한 요철형상에 의해 앵커효과를 가지게 할 수 있다. 이로써, 제조시의 열이력 및 실장시의 열에 의한 응력으로 인해 봉입수지재가 다이패드로부터 박리되는 것을 방지할 수 있으며, 방열성과 신뢰성을 향상시킬 수 있다.
제 2 반도체 장치에서, 다이패드의 다운세트부는 반도체 칩 아래 쪽에 위치 하도록 형성되어도 된다.
이와 같이 하면, 봉입수지재가 반도체 칩과 다이패드 사이에 충전되기 쉬워지므로, 패키지 강도가 향상된다.
제 2 반도체 장치에서, 업세트부와 다운세트부는 프레스 전단에 의해 형성되며, 다이패드 주면에 대해 수직인 측면을 갖는 것이 바람직하다.
이와 같이 하면, 다이패드 표면적이 보다 증대되므로, 방열성이 한층 더 향상된다.
제 1 또는 제 2 반도체 장치에서, 반도체 칩은, 서로 접착된 복수의 반도체 칩으로 구성되어도 좋다.
이와 같이 하면, 복수 반도체 칩간의 적층을 보다 확실하게 실행할 수 있다.
제 1 또는 제 2 반도체 장치에서, 업세트부와 반도체 칩은 접착재로 접착되며, 접착재는 페이스트 수지재인 것이 바람직하다.
이와 같이 하면, 다이패드의 업세트부와 반도체 칩 사이의 열전도성이 확보된다.
제 1 또는 제 2 반도체 장치에서, 다이패드 평면적은 반도체 칩의 평면적보다 크게 형성되어도 된다.
이와 같이 하면, 다이패드에 의한 방열성이 한층 더 향상된다.
제 1 또는 제 2 반도체 장치에서, 업세트부의 평면형상은 사변형상이라도 좋다.
이와 같이 하면, 다이패드와 반도체 칩의 면적 차가 작아지므로, 반도체 칩 의 강성(剛性) 저하를 보완할 수 있다. 왜냐하면, 봉입수지재 두께와 반도체 칩의 두께가 상대적으로 얇아지면, 반도체 장치 자체의 강성은 다이패드가 지배적이 된다. 이 경우, 예를 들어 와이어 본딩 시의 초음파 가중이 반도체 칩의 강성저하로 인해 충분히 전달되지 않고, 와이어에 의한 합금층의 양호한 접합상태를 얻을 수 없게 될 우려가 있기 때문이다.
또, 제 1 또는 제 2 반도체 장치에서, 업세트부 평면형상은 원형상이라도 된다.
이와 같이 하면, 다이패드는 반도체 칩과 면적 차가 커지기 때문에, 계면파괴의 응력 발생원(源)인 접착재에 의한 접착 면적을 작게할 수 있으므로, 발생응력을 저감시킬 수 있다. 왜냐하면, 봉입수지재 두께와 반도체 칩 두께가 상대적으로 두꺼워지면, 반도체 장치 자체의 강성은 반도체 칩 및 봉입수지재 두께가 지배적이 된다. 이 경우, 다이패드 안쪽의 업세트부와 반도체 칩 뒷면의 접착재에 의한 접착부가 온도주기 시험 및 리플로 처리에 의해 팽창 또는 수축하고자 하는 응력은 휨을 수반하는 일없이 계면파괴에 이를 우려가 있기 때문이다. 또, 소정의 접착 강도가 확보될 수 있다면, 보다 작은 면적으로 접착재에 의한 접착면적을 확보하는 것이 효과적이기도 하다.
제 1 반도체 장치에 있어서, 완충수지재는, 열전도율이 높은 무기재료 또는 금속으로 이루어지는 입자가 첨가되어도 된다.
이와 같이 하면, 완충수지재의 방열성이 향상된다.
이상 설명한 바와 같이, 고방열 성능을 얻기 위해, 열전도성이 높은 금속판 (다이패드) 위에 반도체 칩을 적층시켜 탑재하는 칩 적층형 반도체 장치의 경우, 구성재료나 열에 의한 선팽창계수 차의 영향에 의해, 반도체 칩 및 금속판에 휨이 발생하거나, 내부 응력의 균형 붕괴로 인해 봉입수지재와의 사이에서 박리가 발생하거나 할 위험성이 높다.
이를 위해, 본 발명에서는, 방열판을 겸하는 금속판에서 반도체 칩과의 접착부를 제외한 영역에 버퍼가 되는 저탄성수지재를 코팅하거나, 또는 앵커효과가 높은 단면구조를 채용하며, 또 열전도를 방해하지 않는 면적을 확보한다.
즉, 금속판 중앙부에 단차부를 형성하여, 칩 크기보다 작은 면적으로 평탄면을 구성함으로써, 제조과정의 칩 접착응력에 의한 휨을 저감할 수 있으며, 반도체 칩 상면의 평탄성을 확보할 수 있다. 단, 이 때, 반도체 칩과 금속판 주연부 사이에 틈새가 생기며, 최종공정에서 봉입수지재를 개재하는 층구조로 되어, 고밀착층과 저밀착층과의 차나 선팽창의 차가 커진다. 이를 방지하기 위해, 본 발명은, 재료의 선팽창계수가 크고 또 수지재와의 밀착성이 낮은 금속판 표면에 완충용 수지재를 버퍼층으로서 코팅하거나, 또는 금속판 주연부에 요철형상을 형성하여 앵커효과를 가지게 함으로써, 내부응력의 균형 붕괴 및 수분흡습 후의 고온 수증기압에 견딜 수 있도록 한다.
본 발명에 관한 반도체 장치에 의하면, 봉입수지재에 의해 패키지화되는 반도체 장치에서, 구성재료간의 열응력이 분산됨과 더불어, 반도체 칩의 휨이 억제되는 결과, 이 칩간의 평탄도가 향상되며 신뢰성을 크게 향상시킬 수 있다.
(제 1 실시예)
본 발명의 제 1 실시예에 대해 도면을 참조하면서 설명한다.
도 1은, 본 발명의 제 1 실시예에 관한 칩 적층형 반도체 장치의 단면구성을 모식적으로 나타낸다.
도 1에 나타내는 바와 같이, 제 1 실시예에 관한 반도체 장치는, 금속으로 이루어지는 복수 리드프레임(1)과, 이 복수 리드프레임(1)으로 둘러싸인 영역에 배치되며, 금속으로 이루어지고 방열판을 겸함과 더불어 중앙부가 그 주위보다 위쪽으로 업세트된 업세트부(2a)를 갖는 다이패드(2)와, 이 다이패드(2)의 업세트부(2a) 위에, 페이스트 수지재로 이루어지는 접착 페이스트(4)로 접착된 제 1 반도체 칩(3A) 및 제 2 반도체 칩(3B)을 갖는다.
여기서, 페이스트 수지재에는 예를 들어 은(Ag)을 포함하는 에폭시 수지 또는 은을 포함하는 폴리이미드 수지를 이용할 수 있다.
제 1 반도체 칩(3A)과 제 2 반도체 칩(3B)은, 예를 들어, 열경화형 에폭시 성분을 포함한 탄력성을 갖는 수지로 이루어지는 접착시트(5)로 접착된다. 각 반도체 칩(3A, 3B)은, 리드프레임(1)의 안쪽 단부와 금(Au)으로 이루어지는 금속세선(와이어)(6)으로 각각 접속된다.
다이패드(2), 각 반도체 칩(3A, 3B), 리드프레임(1) 안쪽 부분(inner lead) 및 각 금속세선(6)은, 예를 들어 에폭시 수지 등의 봉입수지재(7)로 봉입된다.
다이패드(2)는, 그 평면적이 제 1 반도체 칩(3A) 뒷면 면적보다 큰 부재로 형성되므로, 각 반도체 칩(3A, 3B)에서 발생하는 열을 효율적으로 방열할 수 있다.
제 1 실시예의 특징으로서, 다이패드(2) 중앙부에 형성된 업세트부(2a)는, 평면을 이루는 정상면이 높게 형성되며, 그 정상면은 제 1 반도체 칩(3A) 뒷면의 면적보다 작다. 이로써, 선팽창계수가 다른 제 1 반도체 칩(3A)과 다이패드(2)와의 접착부 면적이 작아지므로, 복수 반도체 칩 전체의 평탄성을 얻을 수 있음과 동시에, 봉입수지재(7)의 상부 및 하부의 체적균형 차를 저감시킬 수 있다.
또, 제 1 실시예의 특징으로서, 다이패드(2)의 업세트부(2a)를 제외한 주연부(周緣部)의 상면, 측면 및 뒷면은, 업세트부(2a)를 초과하지 않는 두께의 완충수지재(8)로 피복된다. 완충수지재(8)로는, 예를 들어 열가소형 수지 성분을 포함한 탄력성을 갖는 수지를 이용할 수 있으며, 경화 후 봉입수지재(7)보다 작은 탄성을 갖는다. 이로써, 봉입수지재(7)와 다이패드(2)에 걸리는 온도주기로 인한 팽창과 수축의 차분(差分)을 흡수하는 것이 가능해진다.
여기서, 완충수지재(8)는, 용융상태의 수지재를 소정의 영역에 코팅한 후, 경화시키면 된다.
따라서, 종래, 방열판을 겸한 다이패드를 갖는 반도체 장치의 과제였던 재료간의 선팽창계수 차에 의한 반도체 칩의 휨이나, 리플로 공정 및 온도주기에서의 봉입수지재(7)의 박리 또는 균열을 방지할 수 있다.
이 열에 의한 문제의 방지는, 이하의 반도체 장치 제조과정에서도 효과적이다.
첫째로, 제 1 반도체 칩(3A) 위에 제 2 반도체 칩(3B)을 적층할 시 제 1 반 도체 칩(3A) 상면의 평탄성이 확보된다. 둘째로, 접착시트(5)에 의한 제 1 반도체 칩(3A)과 제 2 반도체 칩(3B)과의 틈새의 변동이 저감되므로, 고온하의 와이어 본딩 공정의 수율이 향상된다. 셋째로, 봉입수지재(7) 주입시의 고온상태에서 온도를 하강시켜 경화 수축시킬 때의 칩 등의 휨이 저감된다. 넷째로, 내(耐)온도주기 시험 및 내리플로성이 향상된다. 이와 같이, 제조과정에서 제품실장 및 제품동작의 신뢰성 향상을 도모할 수 있다.
도 2의 (a)는, 본 발명 제 1 실시예에 관한 다이패드(2) 및 업세트부(2a)의 평면구성을 나타내며, (b)는 (a)의 Ⅱb-Ⅱb선의 단면구성을 나타낸다.
일반적으로, 봉입수지재(7) 두께와 제 1 반도체 칩(3A) 및 제 2 반도체 칩(3B)의 두께가 상대적으로 얇아지면, 반도체 장치 자체의 강성은 다이패드(2)가 지배적이 된다. 이 경우, 예를 들어, 와이어 본딩 시의 초음파 가중이 제 1 반도체 칩(3A) 및 제 2 반도체 칩(3B)의 강성 저하로 인해 충분히 전달되지 않고, 와이어에 의한 합금층의 양호한 접합상태를 얻을 수 없게 될 우려가 있다.
때문에, 본 실시예에서는, 도 2의 (a)에 나타내는 바와 같이, 다이패드(2)의 업세트부(2a) 평면형상을 사변형 또는 사각형으로 한다. 이로써, 업세트부(2a)는, 통상 평면형상이 사각형인 제 1 반도체 칩(3A) 밑면과의 면적 차가 작아지므로, 반도체 칩(3A, 3B)의 강성 저하를 보완할 수 있다. 더불어, 반도체 장치 전체(패키지 전체)의 평탄성은, 봉입수지재(7)의 상부 및 하부의 체적균형 차가 보다 지배적이 되지만, 리드프레임(1)과 다이패드(2) 주연부와의 단차, 및 다이패드(2) 안쪽의 업세트부(2a) 단차 양쪽의 높이를 조정함으로써, 그 평탄성을 조정하는 것이 가능 해진다.
여기서, 본 실시예에서는, 리드프레임(1) 바깥쪽 부분(outer lead)은, 다이패드(2)로부터 떨어진 방향(위쪽)으로 구부러져 있으나, 이것에 한정되지 않으며, 다이패드(2)로 향하는 방향(아래쪽)으로 구부러져도 된다.
(제 1 실시예의 제 1 변형예)
도 3의 (a)는, 본 발명의 제 1 실시예의 제 1 변형예에 관한 다이패드(2) 및 업세트부(2a)의 평면구성을 나타내며, (b)는 (a)의 Ⅲb-Ⅲb선의 단면구성을 나타낸다.
일반적으로, 봉입수지재(7) 두께와 제 1 반도체 칩(3A) 및 제 2 반도체 칩(3B) 두께가 상대적으로 두꺼워지면, 반도체 장치 자체의 강성은 제 1 반도체 칩(3A), 제 2 반도체 칩(3B) 및 봉입수지재(7) 두께가 지배적이 된다. 이 경우, 다이패드(2) 안쪽의 업세트부(2a) 정상면과 제 1 반도체 칩(3A)과의 접착 페이스트(4)에 의한 접착부가 온도주기 시험 및 리플로 처리에 의해 팽창 및 수축하고자 하는 응력은 휨을 수반하는 일 없이, 계면파괴에 이를 우려가 높다.
이를 위해, 제 1 변형예에서는, 도 3의 (a)에 나타내는 바와 같이, 다이패드(2)의 업세트부(2a) 평면형상을 원형으로 한다. 이로써, 업세트부(2a)는, 통상 평면형상이 사각형인 제 1 반도체 칩(3A) 밑면과의 면적 차가 커지므로, 계면파괴 응력 발생원(源)인 접착 페이스트(4)로 다이패드(2) 및 제 1 반도체 칩(3A)과의 접착 면적을 작게할 수 있으므로, 발생응력이 저감된다.
또, 소정의 접착 강도가 확보될 수 있으면, 보다 작은 면적으로 접착 페이스 트(4)에 의한 접착 면적을 확보하는 것이 효과적이다.
(제 1 실시예의 제 2 변형예)
도 3의 (c)에 본 발명의 제 1 실시예의 제 2 변형예에 관한 다이패드(2), 업세트부(2a) 및 완충수지재(8)의 단면구성을 나타낸다.
도 3의 (c)에 나타내는 바와 같이, 완충수지재(8)는 다이패드(2)의 업세트부(2a) 상면에 이르는 경사부분의 표면 및 뒷면을 피복하도록 형성되어도 된다. 이와 같이 하면, 반도체 장치를 구성하는 구성재료간의 열응력이 보다 분산됨과 더불어, 반도체 칩의 휨이 더욱 억제된다. 그 결과, 리플로 시의 봉입수지재 박리 또는 균열이 방지되므로, 반도체 칩간의 평탄도가 더욱 향상되며 신뢰성을 크게 향상시킬 수 있다.
(제 1 실시예의 제 3 변형예)
여기서, 도 3의 (d)에 나타내는 바와 같이, 완충수지재(8) 업세트부(2a)의 상면에 이르는 경사부분은, 이 경사부분 표면만을 피복해도 된다.
(제 1 실시예의 제 4 변형예)
또, 도 3의 (e)에 나타내는 바와 같이, 완충수지재(8)의 업세트부(2a) 상면에 이르는 경사부분은, 이 경사부분 뒷면만을 피복해도 된다.
이들 제 2∼제 4 변형예는, 제 1 실시예에도 적용 가능하다.
(제 1 실시예의 제 5 변형예)
도 4는, 다이패드(2) 주연부와 이 주연부를 피복하는 완충수지재(8)의 부분적인 단면구성을 나타낸다.
제 5 변형예에서는, 완충수지재(8)에, 열전도율이 높은 무기재료 또는 금속으로 이루어지는 입자(9)를 첨가, 즉 혼합한다. 여기서, 입자(9)에는, 실리카, 알루미나 혹은 티타니아 또는 알루미늄, 구리 혹은 은 등을 이용할 수 있다. 또, 입자(9)의 완충수지재(8)에 대한 첨가량은 20％ 이상 60％ 이하 정도가 좋다. 이로써, 완충수지재(8)의 방열성이 향상되므로, 반도체 장치의 신뢰성을 높일 수 있다.
여기서, 제 5 변형예는, 제 1 실시예 및 제 1 ∼ 제 4 변형예의 어느 예에도 적용 가능하다.
(제 2 실시예)
이하, 본 발명의 제 2 실시예에 대해 도면을 참조하면서 설명한다.
도 5는, 본 발명의 제 2 실시예에 관한 칩 적층형 반도체 장치의 단면구성을 모식적으로 나타낸다. 도 5에서, 도 1에 부여한 부호와 동일한 구성부재에는 동일한 부호를 부여함으로써 설명을 생략한다.
제 2 실시예에서는, 다이패드(2)의 업세트부(2a)를 제외한 주연부에 완충수지재(8)를 형성하는 구성 대신, 업세트부(2a) 주위에, 다이패드(2) 밑면 쪽(제 1 반도체 칩(3A)과 반대쪽)에 볼록형상으로 돌출하는 적어도 하나의 홈으로 이루어지는 다운세트부(2b)를 형성한다. 여기서, 다운세트부(2b)는, 제 1 반도체 칩(3A) 아래쪽에 위치하도록 형성된다.
다운세트부(2b)를 형성함으로써, 다이패드(2) 뒷면 쪽에는 볼록형상의 돌출부가 형성되므로, 봉입수지재(7)에 대해 업세트부(2a)와 다운세트부(2b)로 이루어지는 요철형상의 앵커가 형성된다. 이 요철형상의 앵커효과에 의해, 방열판을 겸 하는 다이패드(2)와 봉입수지재(7)와의 밀착면의 전단 응력과 박리에 대한 강도가 향상된다.
또, 업세트부(2a) 및 다운세트부(2b)를 프레스전단 가공으로 실시함으로써, 다이패드(2)의 표면적이 증대되므로, 방열성이 보다 향상된다.
또한, 다운세트부(2b)의 적어도 일부가, 그 위쪽의 제 1 반도체 칩(3A)과 겹쳐지는 위치에 형성되므로, 제 1 반도체 칩(3A) 뒷면과 다운세트부(2b)의 틈새가 넓어진다. 이로써, 봉입수지재(7)의 틈새로의 충전량이 늘어나므로, 굴곡탄성응력이 향상되어 다이패드(2)와 봉입수지재(7)의 밀착면에서의 전단 응력이 저감된다. 그 결과, 다이패드(2)에서의 봉입수지재(7)의 계면박리가 더욱 억제된다.
따라서, 종래, 방열판을 겸한 다이패드를 구비하는 반도체 장치의 과제였던 재료간의 선팽창계수 차에 의한 반도체 칩의 휨이나, 리플로 공정 및 온도주기에서의 봉입수지재(7)의 박리 또는 균열을 방지할 수 있다.
이 열에 의한 문제의 방지는, 이하의 반도체 장치 제조과정에서도 효과적이다.
첫째는, 제 1 반도체 칩(3A) 위에 제 2 반도체 칩(3B)을 적층할 때 제 1 반도체 칩(3A) 윗면의 평탄성이 확보된다. 둘째는, 접착시트(5)에 의한 제 1 반도체 칩(3A)과 제 2 반도체 칩(3B)과의 틈새의 변동이 저감되므로, 고온하의 와이어 본딩 공정의 수율이 향상된다. 셋째는, 방열성이 향상된다. 이와 같이, 제조 과정부터 제품실장 및 제품동작의 신뢰성 향상을 도모할 수 있다.
도 6의 (a)는, 제 2 실시예에 관한 다이패드(2), 업세트부(2a) 및 다운세트 부(2b)의 평면구성을 나타내며, (b)는 (a)의 Ⅵb-Ⅵb선의 단면구성을 나타낸다.
일반적으로, 봉입수지재(7) 두께와 제 1 반도체 칩(3A) 및 제 2 반도체 칩(3B) 두께가 상대적으로 얇아지면, 반도체 장치 자체의 강성은 다이패드(2)가 지배적이 된다. 이 경우, 예를 들어, 와이어 본딩 시의 초음파 가중이 제 1 반도체 칩(3A) 및 제 2 반도체 칩(3B)의 강성저하로 인해 충분히 전달되지 않고, 와이어에 의한 합금층의 양호한 접합 상태를 얻을 수 없게 될 우려가 있다.
이를 위해, 본 실시예에서는, 도 6의 (a)에 나타내는 바와 같이, 다이패드(2)의 업세트부(2a) 평면형상을 사변형 또는 사각형으로 한다. 이로써, 업세트부(2a)는, 통상 평면형상이 사각형인 제 1 반도체 칩(3A) 밑면과의 면적 차가 작아지므로 반도체 칩(3A, 3B)의 강성저하를 보완할 수 있다. 더불어, 반도체 장치 전체(패키지 전체)의 평탄성은, 봉입수지재(7)의 상부 및 하부의 체적균형 차가 보다 지배적이 되지만, 리드프레임(1)과 다이패드(2) 주연부의 단차, 및 다이패드(2) 안쪽의 업세트부(2a) 단차의 양쪽 높이를 조정함으로써, 그 평탄성을 조정하는 것이 가능해진다.
이로써, 선팽창계수가 다른 제 1 반도체 칩(3A)과 다이패드(2)의 접착부 면적이 작아지므로, 복수의 반도체 칩 전체의 평탄성을 얻을 수 있음과 동시에, 봉입수지재(7) 상부 및 하부의 체적균형 차를 저감시킬 수 있다.
여기서, 본 실시예에서는, 리드프레임(1) 바깥 쪽 부분은, 다이패드(2)로부터 떨어진 방향(위쪽)으로 구부러져 있으나, 이것에 한정되지 않고, 다이패드(2)로 향하는 방향(아래 쪽)으로 구부러져 있어도 된다.
(제 2 실시예의 일 변형예)
도 7의 (a)는, 본 발명 제 2 실시예의 일 변형예에 관한 다이패드(2), 업세트부(2a) 및 다운세트부(2b)의 평면구성을 나타내며, (b)는 (a)의 Ⅶb-Ⅶb선의 단면구성을 나타낸다.
일반적으로, 봉입수지재(7) 두께와 제 1 반도체 칩(3A) 및 제 2 반도체 칩(3B)의 두께가 상대적으로 두꺼워지면, 반도체 장치 자체의 강성은 제 1 반도체 칩(3A), 제 2 반도체 칩(3B) 및 봉입수지재(7)의 두께가 지배적이 된다. 이 경우, 다이패드(2) 안쪽의 업세트부(2a) 정상면과 제 1 반도체 칩(3A)과의 접착 페이스트(4)에 의한 접착부가 온도주기 시험 및 리플로 처리에 의해 팽창 및 수축하고자 하는 응력은, 휨을 수반하는 일 없이 계면파괴에 이를 우려가 높다.
이를 위해, 제 1 변형예에서는, 도 7의 (a)에 나타내는 바와 같이, 다이패드(2)의 업세트부(2a) 평면형상을 원형으로 한다. 이로써, 업세트부(2a)는, 통상 평면형상이 사각형인 제 1 반도체 칩(3A) 밑면과의 면적 차가 커지므로, 계면파괴의 응력발생원인 접착 페이스트(4)에 의한 다이패드(2) 및 제 1 반도체 칩(3A)과의 접착면적을 작게할 수 있으므로, 발생응력이 저감된다.
또한, 소정의 접착 강도가 확보될 수 있다면, 보다 작은 면적으로 접착 페이스트(4)에 의한 접착면적을 확보하는 것이 효과적이다.
이로써, 선팽창계수가 다른 제 1 반도체 칩(3A)과 다이패드(2)의 접착부 면적이 작아지므로, 복수 반도체 칩 전체의 평탄성을 얻을 수 있음과 동시에, 봉입수지재(7) 상부 및 하부의 체적 균형 차를 저감시킬 수 있다.
여기서, 제 1 실시예 및 제 2 실시예 그리고 각 실시예의 변형예에 있어서는, 적층되는 반도체 칩 개수가 2개의 경우를 설명했으나, 본 발명은, 적층되는 반도체 칩이 3개 이상의 경우에도 적용 가능하다.
본 발명에 관한 반도체 장치는, 봉입수지재로 패키지화되는 반도체 장치에서, 구성재료간의 열응력이 분산됨과 더불어, 반도체 칩의 휨이 억제되는 결과, 이 칩간의 평탄성이 향상되며 신뢰성을 향상시킬 수 있고, 복수 반도체 칩을 봉입하여 이루어지는 반도체 장치 등에 효과적이다.
도 1은, 본 발명 제 1 실시예에 관한 반도체 장치를 나타내는 모식적인 단면도.
도 2의 (a)는, 본 발명 제 1 실시예에 관한 반도체 장치의 다이패드를 나타내는 평면도이며, (b)는 (a)의 Ⅱb-Ⅱb선의 단면도.
도 3의 (a)는, 본 발명 제 1 실시예의 제 1 변형예에 관한 반도체 장치의 다이패드를 나타내는 평면도이며, (b)는 (a)의 Ⅲb-Ⅲb선의 단면도이고, (c)는 본 발명 제 1 실시예의 제 2 변형예에 관한 반도체 장치에서 다이패드를 나타내는 단면도이며, (d)는 본 발명의 제 1 실시예의 제 3 변형예에 관한 반도체 장치에서 다이패드를 나타내는 단면도이고, (e)는 본 발명의 제 1 실시예의 제 4 변형예에 관한 반도체 장치에서 다이패드를 나타내는 단면도.
도 4는, 본 발명 제 1 실시예의 제 5 변형예에 관한 반도체 장치의 다이패드에 형성되는 완충수지재를 나타내는 부분적인 단면도.
도 5는, 본 발명 제 2 실시예에 관한 반도체 장치를 나타내는 모식적인 단면도.
도 6의 (a)는, 본 발명 제 2 실시예에 관한 반도체 장치에서 다이패드를 나타내는 평면도이며, (b)는, (a)의 Ⅵb-Ⅵb선의 단면도.
도 7의 (a)는, 본 발명 제 2 실시예의 일 변형예에 관한 반도체 장치에서 다이패드를 나타내는 평면도. (b)는 (a)의 Ⅶb-Ⅶb선의 단면도.
도 8은, 종래의 멀티 칩 타입 반도체 장치를 나타내는 모식적인 단면도.
[도면의 주요 부분에 대한 부호의 설명]
1: 리드프레임 2: 다이패드
2a: 업세트부 2b: 다운세트부
3A: 제 1 반도체 칩 3B: 제 2 반도체 칩
4: 접착 페이스트 5: 접착시트
6: 금속세선 7: 봉입수지재
8: 완충수지재 9: 입자

Claims (10)

  1. 반도체 칩과,
    상기 반도체 칩을 유지하는 다이패드와,
    리드프레임과,
    상기 반도체 칩, 상기 다이패드, 및 상기 리드프레임의 안쪽 부분을 봉입하는 봉입수지재를 구비하며,
    상기 다이패드는, 상기 반도체 칩 면적 보다 작은 영역이 위쪽으로 또 평면형상으로 돌출되는 업세트부를 가지며,
    상기 다이패드에서 상기 업세트부를 제외한 부분은, 상기 봉입수지재보다 탄성이 작은 완충수지재에 의해 피복되는 것을 특징으로 하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 완충수지재는, 열전도율이 높은 무기재료 또는 금속으로 이루어지는 입자가 첨가되는 것을 특징으로 하는 반도체 장치.
  3. 반도체 칩과,
    상기 반도체 칩을 유지하는 다이패드와,
    리드프레임과,
    상기 반도체 칩, 상기 다이패드, 및 상기 리드프레임의 안쪽 부분을 봉입하 는 봉입수지재를 구비하며,
    상기 다이패드는, 상기 반도체 칩의 면적보다 작은 영역이 위쪽으로 또 평면형상으로 돌출되는 업세트부와, 이 업세트부 주위에 형성되며, 상기 다이패드의 밑면 쪽에 볼록형상으로 돌출되는 적어도 하나의 홈으로 이루어지는 다운세트부를 갖는 것을 특징으로 하는 반도체 장치.
  4. 청구항 3에 있어서,
    상기 다이패드에서 상기 다운세트부는, 상기 반도체 칩 아래쪽에 위치하도록 형성되는 것을 특징으로 하는 반도체 장치.
  5. 청구항 3 또는 4에 있어서,
    상기 업세트부와 상기 다운세트부는, 프레스 전단에 의해 형성되며, 상기 다이패드 주면에 대해 수직인 측면을 갖는 것을 특징으로 하는 반도체 장치.
  6. 청구항 1 또는 3에 있어서,
    상기 반도체 칩은, 서로 접착된 복수의 반도체 칩으로 이루어지는 것을 특징으로 하는 반도체 장치.
  7. 청구항 1, 3 및 4 중 어느 한 항에 있어서,
    상기 업세트부와 상기 반도체 칩은 접착재로 접착되며,
    상기 접착재는, 페이스트 수지재인 것을 특징으로 하는 반도체 장치.
  8. 청구항 1, 3 및 4 중 어느 한 항에 있어서,
    상기 다이패드의 평면적은, 상기 반도체 칩의 평면적보다 큰 것을 특징으로 하는 반도체 장치.
  9. 청구항 1, 3 및 4 중 어느 한 항에 있어서,
    상기 업세트부의 평면형상은 사변형상인 것을 특징으로 하는 반도체 장치.
  10. 청구항 1, 3 및 4 중 어느 한 항에 있어서,
    상기 업세트부의 평면형상은 원형상인 것을 특징으로 하는 반도체 장치.
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