KR20100034310A - 비정질 실리콘층 형성 방법 및 이를 이용한 액정표시장치 제조 방법 - Google Patents

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Abstract

기판을 제공하고 상기 기판 상에 화학적 기상 증착 장치를 이용하여 저온에서 성막한 Si-H 결합이 Si-H2 결합의 4배 이하인 비정질 실리콘층을 형성하는 방법이 제공된다.
화학적 기상 증착, 비정질 실리콘, 문턱 전압, ASG

Description

비정질 실리콘층 형성 방법 및 이를 이용한 액정표시장치 제조 방법{METHOD FOR FORMING AMORPHOUS SILICON LAYER AND METHOD FOR FABRICATING LIQUID CRYSTAL DISPLAY USING THE SAME}
본 발명은 비정질 실리콘층의 형성 방법 및 이를 이용한 액정표시장치의 제조 방법에 관한 것으로, 더 상세하게는 플라즈마 증진 화학적 기상 증착 장치를 이용하여 저온에서 비정질 실리콘층을 형성하는 방법에 관한 것이다.
최근, 표시장치의 소자개발에 관련한 기술개발이 중요시되고 있고 있다. 그 중 천연색표시소자로써 주목받는 소자가 액정표시장치이다.
상기 액정표시장치는 가요성이 없어 그 쓰임새에 한계가 있었는 바, 최근 평판표시소자용 기판을 유리에서 플라스틱과 같은 가요성 기판으로 대체하는 연구가 행해지고 있다.
상기한 액정표시장치에는 액정을 구동하기 위한 비정질 실리콘 박막트랜지스터가 필요하다. 상기 비정질 실리콘 박막트랜지스터를 형성하기 위해서는 비정질 실리콘층을 증착하는 고온공정이 요구된다. 그런데, 플라스틱과 같은 가요성 기판은 기존의 유리기판보다도 내열 온도가 낮기 때문에, 결국 저온에서 비정질 실리콘 층을 증착해야만 한다. 이에 따라, 기존의 증착 공정을 개선하는 연구가 이루어져 왔다.
그러나, 기존 공정으로 제작한 비정질 실리콘 박막트랜지스터는 저온 성막으로 인해 결함 밀도가 높아서 반도체층 내에서 전하의 포획(charge trap)이 발생하기 때문에, ASG(Amorphous Silicon Gate) 방식의 액정표시장치를 구동하기에는 여전히 신뢰성이 부족하다.
본 발명은 박막트랜지스터의 소자 특성이 우수한 비정질 실리콘층을 저온에서 형성하는 방법을 제공하는 데 목적이 있다.
기판을 제공하고 상기 기판 상에 화학적 기상 증착 장치를 이용하여 Si-H 결합이 Si-H2 결합의 4배 이하, 더 바람직하게는 1.2배 이상 3.6배 이하인 비정질 실리콘층을 형성하는 방법이 제공된다.
상기 화학적 기상 증착 장치는 챔버를 포함한다. 상기 챔버 내에는 서로 대향하는 제1 전극과 제2 전극 및 SiH4와 H2를 공급하는 가스 공급부가 구비되어 있다. 상기 제1 전극과 상기 제2 전극에는 전원이 인가되며, 특히 상기 제1 전극에는 고주파의 전원이 인가된다.
상기 비정질 실리콘층을 형성할 때의 공정 조건 중 상기 챔버 내의 압력은 1.6 토르 내지 3.5 토르, 바람직하게는 2.5 토르이다. 상기 가스 공급부로 공급되는 H2에 대한 SiH4의 부피 비율은 1% 내지 4 %, 바람직하게는 3%이다. 상기 고주파 전원은 150W 내지 500W, 바람직하게는 150W이다. 상기 제1 전극과 상기 제2 전극 사이의 간격은 1.3cm 내지 2.5cm, 바람직하게는 2cm이다. 상기 챔버 내의 온도는 100℃ 내지 180℃, 바람직하게는 130℃이다.
이러한 화학적 기상 증착 방법은 상기한 바와 같이 저온에서 수행되기 때문에 플라스틱과 같은 가요성 기판에 비정질 실리콘층을 형성할 때 적합하다. 상기 가요성 기판으로는 섬유 강화 플라스틱(fiber enhanced plastic) 또는 폴리에테르술폰(polyethersulphone) 기판이 있다.
상기한 비정질 실리콘층 형성 방법을 이용한 액정표시장치의 제조 방법이 제공된다.
상기 액정표시장치의 제조 방법은 서로 대향하는 제1 기판과 제2 기판을 각각 제공하고, 상기 제1 기판 상에, Si-H 결합이 Si-H2 결합의 4배 이하인 비정질 실리콘층으로 이루어진 비정질 실리콘층을 형성한 다음, 상기 비정질 실리콘층을 반도체층으로서 포함하는 박막트랜지스터 기판를 제조하는 과정을 포함한다.
상기한 방법으로 제조한 박막트랜지스터 기판에 대향 기판을 배치시키고 상기 두 기판의 사이에 액정층을 형성함으로써 액정표시장치를 제조할 수 있다.
종래의 화학적 기상 증착 방법으로는 공정온도가 370℃ 정도로 매우 높아상 기 기판이 유리나 석영 등의 내열성이 높은 기판의 경우에는 증착할 수 있으나, 플라스틱 기판과 같은 내열성이 낮은 기판의 경우에는 사용할 수 없었다. 또한 기존의 CVD 공정 조건에서 온도만 낮출 경우에는 막질이 저하되며, 박막트랜지스터 소자를 형성하였을 때 온 커런트(on current; I on)가 0.001㎂의 매우 낮은 값을 보여서 박막트랜지스터로 사용할 수가 없다. 특히, 공정 조건을 일부 개선한다고 해도 저온에서 성막하기 때문에 전하의 트랩(trap)이 발생하는 등의 결함이 많아서 문턱 전압 쉬프트(Vth shift)가 크게 나타나는 등의 신뢰성이 부족하였다. 그러나, 본 발명에 따르면 100℃~180℃의 저온에서도 신뢰성 높은 고품질의 비정질 실리콘층을 형성할 수 있다. 또한, 플라스틱 기판과 같은 가요성 기판에도 용이하게 비정질 실리콘층을 형성할 수 있어 고품질의 가요성 액정표시장치를 제조할 수 있게 한다.
이하, 도면을 참조하여 본 발명의 실시예에 따른 표시장치를 설명한다.
본 명세서의 실시예들에 대해 참조된 도면은 도시된 형태로 한정하도록 의도된 것이 아니며, 청구항에 의해 정의된 본 발명의 원리 및 범위 내에 있는 모든 변형, 등가물, 및 대안들을 포함하도록 의도된 것이다.
또한, 도면에서는 여러 층 및 영역을 명확하게 표현하기 위하여 일부 구성요소의 스케일을 과장하거나 축소하여 나타내었다. 명세서 전체에 걸쳐 유사한 참조 부호는 유사한 구성 요소를 지칭한다. 그리고, 어떤 막(층)이 다른 막(층)의 '상에' 형성되어(위치하고) 있다는 것은, 두 막(층)이 접해 있는 경우뿐만 아니라 두 막(층) 사이에 다른 막(층)이 존재하는 경우도 포함한다.
본 발명의 일 실시예에 따른 비정질 실리콘을 형성하는 방법은 먼저 기판을 준비하여 제공하고, 그 다음 상기 기판 상에 플라즈마 증진 화학적 기상 증착법(Plasma Enhanced Chemical Vapour Deposition; PECVD)을 이용하여 비정질 실리콘층을 형성하는 단계를 포함한다.
상기 기판은 유리, 석영 등의 투명한 절연성 물질로 이루어진다. 상기 유리나 석영과 같은 물질은 상기 플라스틱에 비해 상대적으로 고온에서도 공정이 가능하나 가요성(flexible)이 없어 그 쓰임새에 한계가 있다. 따라서, 가요성 기판에 대한 연구가 진행되고 있으며 대표적인 가요성 기판으로는 플라스틱 기판이 있다. 특히 플라스틱기판 중 폴리에테르술폰(polyehtersulfone) 기판과 섬유강화플라스틱(fiber enforced plastic) 기판은 온도팽창계수와 복굴절율이 낮아 가요성 기판으로 바람직하다.
준비된 기판에는 PECVD를 이용하여 비정질 실리콘층이 형성된다.
도 1은 본 발명의 일 실시예에 사용되는 PECVD 장치를 나타낸 단면도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 PECVD 장치는 챔버(10)와, 상기 챔버(10) 내에 위치하며 서로 대향하여 위치하는 제1 전극(20)과 제2 전극(30) 및 상기 챔버(10) 내로 SiH4와 H2를 공급하는 가스 공급부(40)을 포함한다. 상기 PECVD 장치에는 상기 제1 전극(20)과 상기 제2 전극(30)에 전원을 인가하는 전원공급부(21)가 구비되며, 특히 상기 제1 전극(20)에 플라즈마를 형성하기 위한 고주파 전원을 인가한다. 상기 제2 전극(30) 상에는 비정질 실리콘층을 형성하고자 하는 기판(100)이 로딩된다.
상기한 PECVD 장치를 이용하여 상기 준비된 기판에 비정질 실리콘층을 형성하게 되는데, 우선 상기 챔버(10) 내 제2 전극(30) 상에 비정질 실리콘층을 형성하고자 하는 기판(100)을 로딩한다.
다음으로 상기 챔버(10)에 가스 공급부(40)를 통해 SiH4와 H2를 공급하면서 고주파 전원을 상기 제1 전극(20)에 인가한다.
상기 고주파 전원이 제1 전극(20)에 인가되면 상기 제1 전극(20)과 제2 전극(30) 사이에 글로우 방전이 일어나고, 상기 글로우 방전에 의해 생성된 자유 전자가 충분한 에너지를 얻어 상기 SiH4와 H2 가스와 충돌하게 된다. 상기 충돌로 인해 상기 SiH4와 H2의 이온과 라디칼들이 형성되며, 상기 이온과 라디칼들은 상기 제2 전극 상에 로딩된 기판 상에 붙게 된다. 특히 SiH3 라디칼은 상기 기판 표면에 붙은 후 표면 반응을 통하여 비정질 실리콘층 박막으로 성장한다.
상기한 방법으로 형성된 비정질 실리콘층의 조직 특성 및 성질은 챔버의 온도, 플라즈마 고주파 전원, 챔버의 압력, 상기 제1 전극과 제2 전극 사이의 간격이나 상기 가스의 조성비 등에 의해 다양하게 변할 수 있다.
이러한 방법으로 형성한 비정질 실리콘은 배위수, 결합각, 결합 길이는 결정질 실리콘과 비슷하지만 작은 범위에서는 규칙성이 존재하나 넓은 범위에서는 규칙성이 없는 구조를 가진다. 상기 비정질 실리콘은 수소를 함유하도록 제조하는 것 이 일반적인데, 수소가 함유되지 않는 비정질 실리콘은 댕글링 본드가 많고 편재된 상태(localized state)를 가지기 때문이다. 비정질 실리콘에 포함된 수소는 댕글링 본드를 없애고 편재된 상태를 없앤다.
도 2a와 도 2b는 결정질 실리콘의 원자 배열과 수소를 함유하는 비정질 실리콘의 원자 배열을 나타낸 개념도이다.
도시한 바와 같이 결정질 실리콘은 원자의 배열이 규칙성을 띠나 비정질 실리콘은 무질서한 결합구조를 갖는다. 상기 결정질 실리콘 원자는 네 개의 가전자를 가지기 때문에 네 개의 실리콘 원자들과 결합하게 된다. 이에 비해, 수소를 함유한 경우에는 상기 네 개의 결합자리 중 일부가 수소로 치환되어 수소와 실리콘이 결합하게 된다. 따라서, 어떤 실리콘 원자는 그 결합 자리에 실리콘 네 개만 있을 수 있고, 어떤 실리콘 원자는 실리콘 세 개와 수소 1개, 또 다른 실리콘 원자는 실리콘 두 개와 수소 2개가 있을 수 있다. 본 발명에서는 수소의 개수에 따라 상기한 실리콘의 결합을 구분하기 위해, 결합자리 4개 중 하나에 수소 1개가 결합된 것을 Si-H 결합(도 2b에서 A로 표시), 결합자리 4개 중 두 자리에 수소 2개가 결합한 것을 Si-H2(도 2b에서 B로 표시)라고 지칭하기로 한다.
그런데, 수소를 함유한 비정질 실리콘은 장시간에 이르는 빛의 조사, 캐리어의 주입, 수소화된 비정질 실리콘 박막트랜지스터의 전도 채널에서의 강한 축적(accumulation) 또는 도핑에 의해 약한 결합이 깨어짐으로써 결함이 생성될 수 있다. 이는 수소가 크기가 작고 가전자가 하나이므로, 상대적으로 수소보다 무겁고 네 개의 가전자를 갖는 실리콘 원자보다 매우 쉽게 움직일 수 있기 때문에 일어나는 것으로 보인다. 따라서, Si-H2 결합이 일반적인 비정질 실리콘의 Si-H 결합보다 상대적으로 많은 경우 결함이 증가하게 되고, 이에 따라 상기 비정질 실리콘층을 이용하여 형성한 박막트랜지스터의 소자에 결함율이 높아진다. 이러한 이유로 인해, 종래의 발명에서는 Si-H2의 비율이 낮도록, 특히 Si-H 결합이 Si-H2 결합보다 적어도 16배 이상 존재하도록 유지하였다. 실제로, 일반적인 CVD 방식에 의해 제작된 비정질 실리콘 박막은 주로 Si-H 결합의 비율이 Si-H2보다 20배 정도로 높다.
그러나, 본 발명의 실시예에서는 소정의 공정 조건 하에서 Si-H2 결합이 Si-H 결합의 1/4 이상 존재하면서도 소자 특성이 우수한 비정질 실리콘층을 제공하는 것을 특징으로 한다. 다시 말해, 즉 Si-H 결합이 Si-H2보다 4배 이하로 존재하는 것을 특징으로 한다.
그리고, 본 발명의 실시예에서는 상기 챔버의 온도가 100~180℃ 이하에서 비정질 실리콘층을 성막하는 것을 특징으로 한다.
본 발명에 따른 실시예는, 상기한 결합 조건과 온도 조건 하에서도 소자 특성이 우수한 비정질 실리콘층을 제공하며, 이하 공정조건을 실시예와 함께 설명하기로 한다. 이하의 실시예는 소정의 조건 하에서 비정질 실리콘층을 형성한 다음, 이렇게 형성된 비정질 실리콘층을 반도체층으로 하여 박막트랜지스터를 형성하여, 상기 박막트랜지스터의 소자특성을 검사하는 방식으로 수행되었다.
실시예 1. 챔버의 압력
CVD 장치의 챔버에 공급되는 가스의 SiH4/H2의 비율이 3%, 제1 전극과 제2 전극 사이의 전극 간격이 2.0 cm, 상기 제1 전극에 인가되는 고주파 전원이 150W인 경우에 대하여 챔버의 압력을 변화시켜 비정질 실리콘층을 형성하였다.
도 3은 챔버 압력의 변화에 따른 박막트랜지스터의 V-I 곡선 그래프로, 상기 박막트랜지스터의 게이트전극에 인가된 전압에 대한 드레인전극의 전류량을 나타낸 것이다. 여기서 도시된 챔버의 압력 중 일반(normal)으로 지칭된 경우는 기존의 화학적 기상 증착방법(CVD; Chemical Vapor Deposition)의 방법으로 비정질 실리콘막을 증착한 것이다. 상기 화학적 기상 증착 방법은 기체 상태의 재료 물질을 높은 온도의 기판 위에서 반응시켜 기판 위에 고체상을 생성하는 방법 중 하나이다. 이 때의 조건은 제1 전극과 제2 전극 사이의 전극 간격이 1.3 cm, 제1 전극에 인가되는 전원이 200W, 챔버 압력은 1.5 토르이다.
도시된 바와 같이, 챔버의 압력이 1.2 토르 내지 3.5 토르로 변화시켰을 때의 Vth 시프트 값은 모두 기존 발명에 의한 Vth 시프트 값보다 작은 값을 보여주며, 특시 1.6 토르 이상에서 Vth 시프트 값이 작다.
그리고, 2.5 토르가 될 때까지 압력이 증가함에 따라 Vth의 시프트 양이 감소한다. 그러나 3.0 토르가 되면 다시 증가하는 모습을 볼 수 있다. 이는 전원에 비하여 챔버의 압력이 낮은 경우에는 실리콘의 클러스터(cluster)가 형성될 때 플라즈마에 의하여 가속된 입자들의 에너지가 과도하여 클러스터와 막에 손상을 주 고, 챔버의 압력이 너무 높은 경우에는 SiH4가 충분히 해리되지 못하여 실리콘의 클러스터들 내에 Si-H2 결합의 수가 증가하기 때문으로 보인다.
실시예 2. 제1 전극과 제2 전극 사이의 간격
CVD 장치의 챔버에 공급되는 가스의 SiH4/H2 비율이 3%, 챔버의 압력이 2.5 토르, 고주파 전원이 150W인 경우에 대하여, 제1 전극과 제2 전극 사이의 간격을 변화시키면서 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층을 반도체층으로 하는 박막트랜지스터를 형성하였다.
상기 박막트랜지스터의 V-I 곡선 그래프는 도 4에 도시되어 있다.
도시한 바와 같이, 본 실시예에서는 제1 전극과 제2 전극의 사이 간격이 약 1.0cm보다 크고 약 3.0cm보다 작은 값을 갖도록 실시하였다. Vth의 시프트는 크게 발생하지는 않았으나 그 중에서도 2.0 cm에서 Vth의 시프트 값이 가장 작았다.
실시예 3. 고주파 전원과 챔버 압력에 대한 증착비
CVD 장치의 챔버에 공급되는 가스의 SiH4/H2 비율이 3%, 제1 전극과 제2 전극 사이의 간격이 2.0cm인 경우에 대하여, 고주파 전원과 챔버 압력을 변화시키면서 비정질 실리콘층을 형성하였다.
표 1은 챔버의 압력과 고주파 전원에 대한 증착비(deposition rate, Å/s)이고, 도 5는 상기 표 1의 결과값을 나타낸 그래프이다.
챔버 압력 150W 300W 500W
1.6 토르 2.25 3.65 6.37
2.0 토르 3.25 5.13 7.15
2.5 토르 3.62 5.40 7.19
3.0 토르 3.48 5.53 7.04
3.5 토르 3.48 5.34 6.73
4.0 토르 - - 6.41
도시한 바와 같이, 고주파 전원이 150W에서 300W 및 500W로 증가함에 따라 증착비는 증가하였다. 이는 높은 고주파 전원으로 인해 반응 기체의 라디칼이 증가하여 증착이 용이하게 일어나기 때문으로 보인다. 고주파 전원이 150W이고 챔버의 압력이 3.62 토르일 때 3.62Å/s의 증착비를 보이며, 가장 높은 증착비는 고주파 전원이 500W, 챔버의 압력이 2.5 토르였을 때이며, 7.19 Å/s의 값을 갖는다. 상기값은 220℃에서의 알루미늄 금속의 증착비와 비슷한 값으로 매우 높은 증착비에 해당한다.
실시예 4. 고주파 전원과 챔버 압력에 따른 박막트랜지스터 소자 특성
상기 실시예 3에 따라 형성한 비정질 실리콘을 반도체층으로 포함하는 박막트랜지스터를 제조한 후, 상기 박막트랜지스터에 Vg=20V, Vds=10V, 60℃의 DC 바이어스 스트레스를 1시간 동안 인가한 후 박막트랜지스터의 Vth 시프트 정도와 온 커런트 값을 측정하였다.
표 2는 챔버의 압력과 고주파 전원에 대한 Vth 시프트값(V)을 나타낸 것이며, 도 6은 고주파 전원을 150W와 300W 및 500W로 변화시켰을 때 챔버의 압력(토르)에 대한 상기 박막트랜지스터의 Vth의 시프트 정도를 나타낸 그래프이다.
챔버 압력 150W 300W 500W
1.6 토르 12.5 12.5 13.8
2.0 토르 10.3 11.9 13.1
2.5 토르 9.9 10.6 12.5
3.0 토르 9.3 11.3 11.9
3.5 토르 10.5 11.0 11.6
4.0 토르 - - 11.2
표 3는 챔버의 압력과 고주파 전원에 대한 I on 값(㎂)이고, 표 4는 챔버의 압력(토르)과 고주파 전원에 대한 I on의 하락값(배)을 나타낸 것이다.
도 7는 상기 표 4의 결과를 나타낸 것으로, 고주파 전원을 150W와 300W 및 500W로 변화시켰을 때 챔버의 압력(토르)에 대한 상기 박막트랜지스터의 I on의 하락값의 배수를 나타낸 것이다.
챔버 압력 150W 300W 500W
1.6 토르 10.4 8.3 5.8
2.0 토르 16.1 12.1 8.7
2.5 토르 13.1 12.7 11.1
3.0 토르 10.3 11.5 12.6
3.5 토르 7.0 10 12.4
4.0 토르 - - 14.9
챔버 압력 150W 300W 500W
1.6 토르 8.9 9.6 16.0
2.0 토르 4.3 7.0 11.1
2.5 토르 4.1 5.1 8.6
3.0 토르 5.5 5.9 6.9
3.5 토르 7.1 6.3 6.6
4.0 토르 - - 5.1
표 3를 참조하면 고주파 전원이 150W이고 챔버 압력이 2.0 토르일 때 I on 이 가장 높은 16.1㎂을 보였으며, 고주파 전원이 500W이고 챔버 압력이 4.0 토르일 때 14.9㎂를 나타내었다.
표 4을 참조하면 고주파 전원이 150W이고 챔버의 압력이 2.5 토르일 때 I on 하락값이 4.1배로 가장 작은 값을 나타내었다. 이에 비해 고주파 전원이 300W나 500W에서도 각각 챔버 압력 2.5 토르와 4.0 토르에서 I on 하락값이 5.1배에 해당함으로써 150W일 때보다는 큰 값이나 여전히 유의미한 값을 보여주었다.
도 6과 도 7에 도시된 바와 같이, Vth 시프트 값 및 I on의 하락값은 모두 압력이 증가함에 따라 줄어들다가 소정 압력(약 2.5 토르) 이상에서는 다시 증가하는 경향을 나타낸다. 여기서, 고주파 전원이 증가한 경우에도 비슷한 경향을 보이나 Vth의 시프트량이나 I on 하락 폭이 크게 증가하며, 이에 따라 박막트랜지스터의 신뢰성이 약화된다. 이때, 상기 그래프에서 보여진 150W, 3.0 토르에서의 Vth의 시프트값은 다소낮은 값을 보이나 이는 초기 Vth 값이 이전 경우와 달리 큰 값을 가지기 때문에 발생한 것으로 유의미한 것으로 보기는 힘들다.
상기한 그래프에서 Vth 시프트 값 및 I on 하락값 특성이 가장 좋은 경우는 150W인 경우로, 2.5 토르에서 Vth 시프트 값이 9.9V이며, I on 하락값은 4.1배에 지나지 않는다.
상기한 도 5 내지 도 7과 상기 표에서 알 수 있듯이 고주파 전원이 감소할수록 Vth 시프트와 I on 하락값이 감소하므로 신뢰성이 증가하나, 반대로 증착비가 감소하는 트레이드-오프(trade-off) 관계에 있다. 따라서, 박막트랜지스터의 신뢰성 특성을 만족하는 한도에서 최대의 증착비를 가질 수 있는 공정 조건이 제시되어야 하며, 그 조건은 아래와 같다.
상기한 표 1 내지 표 4를 감안하면 상기 챔버 내의 압력은 1.6 토르 내지 3.5 토르에서 좋은 박막트랜지스터 특성을 보이며, 바람직하게는 2.0 토르 내지 3.0 토르, 더욱 바람직하게는 2.5 토르가 적절하다. 압력이 소정 값보다 낮거나 높으면 Vth값이 필요 이상으로 증가하게 되며, 증착비가 감소하기 때문이다.
두 전극 사이의 간격은 1.0cm 보다 작을 경우는 Vth의 시프트 값이 커지기 때문에 박막트랜지스터의 소자 특성이 떨어지며, 3cm 보다 클 경우는 성막하고자 하는 비정질 실리콘층의 균일성(uniformity)이 떨어지는 문제가 있다. 따라서, 두 전극 사이의 간격은 1.3cm 이상 2.5cm 이하인 것이 바람직하며, 2.0cm인 것이 더 바람직하다.
또한, 고주파 전원은 150W 내지 500W에서 좋은 박막트랜지스터 특성을 보이나, 바람직하게는 150W 내지 200W, 더욱 바람직하게는 150W가 적절하다. 고주파 전원이 소정 값보다 높으면 Vth가 커지고 I on 하락값이 상승하며 소정 값보다 작으면 증착비가 지나치게 낮아지기 때문이다.
이러한 공정조건 하에서는 100℃~180℃의 저온에서도 화학적 기상 증착 방법을 이용하여 비정질 실리콘 등의 성막이 가능하며 Vth를 비롯한 박막트랜지스터의 소자 특성 또한 좋은 값을 보인다.
도 8은 370℃의 고온에서 화학적 기상 증착 방법으로 성막한 비정질 실리콘층을 이용한 박막트랜지스터의 소자특성(370℃ a-Si TFT로 표시)과, 화학적 기상 증착방법의 방법으로 성막한 비정질 실리콘층을 이용한 박막트랜지스터의 소자특성(130℃ a-Si TFT) 및 본 발명의 실시예에 따라 성막한 비정질 실리콘층을 이용한 박막트랜지스터의 소자특성(130℃ new a-Si TFT)을 나타낸 그래프이다. 상기 각각의 박막트랜지스터의 특성은 Vg=20V, Vds=0.1V, 60℃의 DC 바이어스 스트레스를 1시간 동안 인가한 후 측정하였다.
도시한 바와 같이, 기존의 방법으로 130℃로 낮추어 저온에서 성막한 비정질 실리콘의 경우에는 Vth의 시프트가 매우 크나, 본 발명의 실시예에 따라 성막한 비정질 실리콘의 경우에는 Vth의 시프트는 거의 370℃의 고온에서 성막한 비정질 실리콘의 Vth 시프트와 유사한 값을 가지며, 박막트랜지스터 소자의 특성이 향상된 것을 확인할 수 있다.
본 발명의 실시예를 이용하여 제조한 비정질 실리콘층은 저온에서 성막하였음에도 불구하고 상기한 바와 같이 박막트랜지스터 소자 특성이 좋을 뿐 아니라, Si-H 결합과 Si-H2 결합의 비, 즉 Si-H/Si-H2의 비가 종래의 발명과 매우 다른 값을 갖는데 특징이 있다.
표 5는 Si-H/Si-H2의 비를 나타낸 것이다. 표 5에 나타낸 비정질 실리콘은, 화학적 기상 증착방법의 방법으로 성막한 일반 비정질 실리콘을 제외하고 모두 공정 온도 130℃, H2에 대한 SiH4의 부피 비율 3%, 상기 제1 전극과 상기 제2 전극 사이의 간격 2cm이고, 상기 챔버 내의 온도 130℃에서 막 두께 약 1500Å로 제조되었다.
상기 Si-H와 Si-H2의 결합은 FT-IR(Fourier Transform Infrared Spectroscopy)를 이용하여 확인할 수 있으며, Si-H의 스트레칭은 1850cm-1, 2200cm-1에서 나타나고, 최대값은 약 2000cm-1에서 나타났다. Si-H2는 약 2100cm-1에서 피크가 나타났다.
번호 고주파 전원 챔버 압력 Si-H/Si-H2
1 일반 비정질 실리콘 1.6 토르 19.1
2 150W 2.0 토르 3.6
3 150W 2.5 토르 2.3
4 150W 3.0 토르 1.8
5 150W 3.5 토르 1.5
6 150W 2.5 토르 1.2
7 300W 2.5 토르 3.0
8 500W 2.5 토르 2.9
표 5는 상기한 본 발명의 실시예에 따른 공정 범위에서 제작한 비정질 실리콘층은 Si-H/Si-H2의 비가 기존의 비정질 실리콘의 그것과 매우 다르다는 것을 보여준다.
보통 일반적인 비정질 실리콘은 Si-H2 결합의 함량이 증가함에 따라 결함이 늘어나 박막트랜지스터 소자의 특성이 감소하기 때문에 Si-H/Si-H2의 비를 16 이상으로 유지하는 것이 일반적이며, 표에서 볼 수 있는 바와 같이 약 20의 값을 갖는다.
그러나, 본 발명의 실시예에 따라 130℃의 저온에서 성막한 비정질 실리콘층의 경우는 박막트랜지스터의 소자 특성이 좋은데도 불구하고, Si-H 결합과 Si-H2 결합의 비가 4 이하의 값을 갖는 특징이 있다. 예를 들어, 고주파 전원 150W, 챔버 압력 3.5 토르의 조건에서 성막한 비정질 실리콘층은 상기 Si-H/Si-H2의 비가 1.2에 불과하여 Si-H2 결합의 비율이 매우 높음을 알 수 있다. 특히, 표에 나타난 바와 같이 각 실시예에 따른 결합비는 1.2 내지 3.6의 값을 나타낸다.
비정질 실리콘을 이용한 액정표시장치의 제조 방법
본 발명의 실시예에 따라 형성한 비정질 실리콘을 반도체층으로 이용하여 박막트랜지스터 기판을 형성할 수 있으며, 상기 기판을 이용하여 액정표시장치를 제조할 수 있다. 이하, 본 발명의 실시예에 따른 액정표시장치 제조 방법을 설명한다.
도 9은 본 발명의 실시예에 따른 액정표시장치의 박막트랜지스터 기판 일부를 나타내는 평면도로서, 실제의 박막트랜지스터 기판에는 N개의 게이트라인과 M개의 데이터라인이 교차하여 MxN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 mxn번째의 화소를 나타내고 있다.
도면에 도시된 바와 같이, 박막트랜지스터 기판(110)에는 상기 기판(110) 위에 종횡으로 배열되어 mxn번째 화소영역을 정의하는 n번째 게이트라인(116n)과 m번째 데이터라인(117m)이 형성되어 있다. 상기 n번째 게이트라인(116n)과 m번째 데이터라인(117m)의 교차영역에는 스위칭소자인 박막트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 상기 박막트랜지스터에 연결되어 대향 기판(미도시)의 공통전극과 함께 액정(미도시)을 구동시키는 화소전극(118)이 형성되어 있다.
상기 박막트랜지스터는 상기 n번째 게이트라인(116n)의 일부를 구성하는 게이트전극(121), 상기 m번째 데이터라인(117m)에 연결된 소스전극(122) 및 상기 화소전극(118)에 연결된 드레인전극(123)으로 구성되어 있다. 또한, 상기 박막트랜지스터는 게이트전극(121)과 소스전극(122)과 드레인전극(122, 123)의 절연을 위한 제 1 절연막(미도시) 및 상기 게이트전극(121)에 공급되는 게이트 전압에 의해 상기 소스전극(122)과 드레인전극(123) 간에 전도채널(conductive channel)을 형성하는 액티브패턴(미도시)을 포함한다.
이때, 상기 소스전극(122)의 일부는 상기 m번째 데이터라인(117m)과 연결되어 상기 m번째 데이터라인(117m)의 일부를 구성하며, 상기 드레인전극(123)의 일부는 상기 화소영역 쪽으로 연장되어 제 2 절연막(미도시)에 형성된 콘택홀(140)을 통해 상기 화소전극(118)과 전기적으로 접속하게 된다.
도 10a 내지 도 10e는 도 9에 도시된 박막트랜지스터 기판의 X-X'선에 따른 제조공정을 순차적으로 나타내는 단면도이다.
도 10a에 도시된 바와 같이, 유리나 플라스틱과 같은 투명한 절연물질로 이루어진 기판(110)에 게이트전극(121)과 게이트라인(116)을 형성한다. 이때, 상기 게이트전극(121)과 게이트라인(116)은 제1 도전막을 기판(110) 전면에 증착한 후 포토리소그래피공정을 통해 패터닝하여 형성할 수 있다.
다음으로, 도 10b에 도시된 바와 같이, 상기 게이트전극(121)과 상기 게이트라인(116)이 형성된 기판(110) 전면에 차례대로 게이트절연막(115A)을 형성하고, 상기한 실시예에 따라 상기한 공정 조건에서 비정질 실리콘층 형성 방법을 이용하여 비정질 실리콘층(124')을 증착한다.
그 다음, 도 10c에 도시된 바와 같이 비정질 실리콘층(124') 상에 불순물 이온을 임플란트하고 제2 도전막을 증착한 후, 포토리소그래피공정을 이용하여 상기 비정질 실리콘층(124') 및 제2 도전막을 선택적으로 패터닝함으로써 상기 게이트전극(121) 상부에 상기 비정질 실리콘으로 이루어진 액티브패턴(124)을 형성하는 동시에 상기 제2 도전막으로 이루어진 소스전극(122)과 드레인전극(123)을 형성한다.
상기 액티브패턴(124) 위에는 상기 n+ 비정질 실리콘층으로 이루어지며, 상기 소스전극(122)과 드레인전극(123)과 동일한 형태로 패터닝되어 그 하부의 액티브패턴(124)의 소정 영역과 상기 소스전극(122)과 드레인전극(123)을 오믹-콘택시키는 오믹콘택층(125)이 형성되게 된다. 이때, 상기 소스전극(122)은 실질적으로 상기 게이트라인과 교차하여 해당 화소영역을 정의하는 데이터라인(117)의 일부에 해당하게 된다.
상기 액티브패턴(124)과 오믹콘택층(125) 및 소스전극(122)과 드레인전극(123)을 형성하는 과정은 회절마스크나 하프톤마스크를 이용하여 한번의 포토리소그래피공정으로 동시에 형성할 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 다른 실시예에서는 비정질 실리콘층(124) 상에 불순물 이온을 임플란트한 다음 포토리소그래피공정을 이용하여 선택적으로 패터닝하여 액티브패턴(124')와 오믹콘택층(125)를 형성하고, 상기 기판의 전면에 제2 도전막을 증착한 다음 포토리소그래피공정을 이용하여 소스전극(122)과 드레인전극(123)을 형성할 수 있다.
그리고, 도 10d에 도시된 바와 같이, 상기 소스전극(122)과 드레인전극(123)이 형성된 기판(110) 전면에 보호층(115B)을 증착한 후, 포토리소그래피공정을 통해 상기 보호층(115B)의 일부 영역을 제거하여 상기 드레인전극(123)의 일부를 노출시키는 콘택홀(140)을 형성한다.
이후, 도 10e에 도시된 바와 같이, 투명한 도전물질을 기판(110) 전면에 증착한 후 포토리소그래피공정을 이용하여 선택적으로 패터닝함으로써 상기 콘택홀(140)을 통해 드레인전극(123)과 전기적으로 접속하는 화소전극(118)을 형성한다.
이때, 상기 투명한 도전물질은 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 투과율이 뛰어난 도전물질을 포함한다.
그 다음, 도 10f에 도시된 바와 같이, 전면에 공통전극(141)이 형성된 대향 기판(140)을 준비하여 상기 박막트랜지스터 기판(110)과 대향하도록 배치하고 상기 두 기판 사이에 액정층을 형성하여 액정표시패널을 구성한다.
본 실시예는 액정표시장치에서의 박막트랜지스터 기판을 예를 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며, 채널층으로 비정질 실리콘층을 이용한 비정질 실리콘층 트랜지스터를 사용할 수 있는 다른 장치에 적용될 수 있음은 물론이다. 예를 들어, 액정표시장치 이외에도 박막트랜지스터를 이용하여 제작하는 다른 표시장치, 예를 들면 구동 트랜지스터에 유기전계발광소자(Organic Light Emitting Diodes; OLED)가 연결된 유기전계발광 디스플레이장치나 플라즈마 디스플레이 패널(Plasma Display Panel; PDP)에도 이용될 수 있다.
전술한 본 발명에 대한 상세한 설명은 예시 및 설명을 위한 목적으로 제공된 것이다. 이것은 본 발명을 배타적으로 혹은 본 발명을 개시된 형태로 한정하고자 의도된 것은 아니다. 예를 들어, 본 발명의 실시예에서는 TN(Twisted Nematic) 방식의 액정표시장치를 들어 설명하였지만 필요에 따라 수평전계 액정표시장치나 수직 배향 액정표시장치 등에도 상기 개시 내용을 감안하여 다양한 변경이나 변형이 가능하다. 상기 설명된 실시예들은 본 발명의 원리 및 그것의 실제 적용을 가장 잘 설명할 수 있도록 선택된 것으로서, 이에 의해 당업자이면 고려될 수 있는 특정 사용 목적에 적합한 다양한 실시예 및 다양한 변경으로 본 발명을 가장 잘 이용할 수 있게 될 것이다.
따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 PECVD 장치를 나타낸 단면도이다.
도 2a와 도 2b는 결정질 실리콘의 원자 배열과 수소를 함유하는 비정질 실리콘의 원자 배열을 나타낸 개념도이다.
도 3은 챔버 압력의 변화에 따른 박막트랜지스터의 V-I 곡선 그래프이다.
도 4는 제1 전극과 제2 전극 사이의 거리 변화에 따른 박막트랜지스터의 V-I 그래프이다.
도 5는 챔버의 압력과 고주파 전원에 대한 증착비(deposition rate, Å/s)를 나타낸 그래프이다.
도 6은 고주파 전원을 변화시켰을 때 챔버의 압력에 대한 박막트랜지스터의 Vth의 시프트 정도를 나타낸 그래프이다.
도 7는 고주파 전원을 변화시켰을 때 챔버의 압력에 대한 박막트랜지스터의 I on의 하락값의 배수를 나타낸 것이다.
도 8은 종래의 화학적 기상 증착 방법으로 온도를 변화시켜 성막한 비정질 실리콘층을 이용한 박막트랜지스터와 본 발명의 실시예에 따라 성막한 비정질 실리콘층을 이용한 박막트랜지스터의 V-I 곡선 그래프이다.
도 9은 본 발명의 실시예에 따른 액정표시장치의 박막트랜지스터 기판 일부를 나타내는 평면도이다.
도 10a 내지 도 10e는 도 9에 도시된 박막트랜지스터 기판의 X-X'선에 따른 제조공정을 순차적으로 나타내는 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 챔버 20 : 제1 전극
30 : 제2 전극 40 : 가스 공급부
100 : 기판 121 : 게이트전극
122 : 소스전극 123 : 드레인전극
124' : 액티브패턴 125 : 오믹콘택층

Claims (28)

  1. 기판을 제공하는 단계; 및
    상기 기판 상에 화학적 기상 증착 장치를 이용하여 Si-H 결합이 Si-H2 결합의 4배 이하인 비정질 실리콘층을 형성하는 단계를 포함하며,
    상기 화학적 기상 증착 장치는
    챔버;
    상기 챔버 내에 위치하며 서로 대향하는 제1 전극과 제2 전극;
    상기 챔버 내에 SiH4와 H2를 공급하는 가스 공급부; 및
    상기 제1 전극과 상기 제2 전극에 전원을 인가하는 전원공급부를 포함하는 비정질 실리콘층 형성 방법.
  2. 제1항에 있어서,
    상기 Si-H 결합이 상기 Si-H2 결합의 1.2배 이상 3.6배 이하인 것을 특징으로 하는 비정질 실리콘층 형성 방법.
  3. 제1항에 있어서,
    상기 챔버 내의 압력은 1.6 토르 내지 3.5 토르이고, 상기 가스 공급부로 공급되는 H2에 대한 SiH4의 부피 비율은 1% 내지 4 %이고, 상기 전원은 150W 내지 500W이고, 상기 제1 전극과 상기 제2 전극 사이의 간격은 1.3cm 내지 2.5cm이고, 상기 챔버 내의 온도는 100℃ 내지 180℃인 것을 특징으로 하는 비정질 실리콘층 형성 방법.
  4. 제3항에 있어서,
    상기 챔버 내의 압력은 2.5 토르인 것을 특징으로 하는 비정질 실리콘층 형성 방법.
  5. 제3항에 있어서,
    상기 가스 공급부로 공급되는 H2에 대한 SiH4의 부피 비율은 3%인 것을 특징으로 하는 비정질 실리콘층 형성 방법.
  6. 제3항에 있어서,
    상기 전원은 150W인 것을 특징으로 하는 비정질 실리콘층 형성 방법.
  7. 제3항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이의 간격은 2cm인 것을 특징으로 하는 비정질 실리콘층 형성 방법.
  8. 제3항에 있어서,
    상기 챔버 내의 온도는 130℃ 것을 특징으로 하는 비정질 실리콘층 형성 방법.
  9. 제1항에 있어서,
    상기 기판은 가요성 기판인 것을 특징으로 하는 비정질 실리콘층 형성 방법.
  10. 제9항에 있어서,
    상기 가요성 기판은 섬유강화플라스틱 또는 폴리에테르술폰(polyethersulphone) 기판인 것을 특징으로 하는 비정질 실리콘층 형성 방법.
  11. 기판을 제공하는 단계; 및
    상기 기판 상에 화학적 기상 증착 장치를 비정질 실리콘층을 형성하는 단계를 포함하며,
    상기 화학적 기상 증착 장치는
    챔버;
    상기 챔버 내에 위치하며 서로 대향하는 제1 전극과 제2 전극;
    상기 챔버 내에 SiH4와 H2를 공급하는 가스 공급부; 및
    상기 제1 전극과 상기 제2 전극에 전원을 인가하는 전원공급부를 포함하고,
    상기 챔버 내의 압력은 1.6 토르 내지 3.5 토르이고, 상기 가스 공급부로 공급되는 H2에 대한 SiH4의 부피 비율은 1% 내지 4 %이고, 상기 전원은 150W 내지 500W이고, 상기 제1 전극과 상기 제2 전극 사이의 간격은 1.3cm 내지 2.5cm이고, 상기 챔버 내의 온도는 100℃ 내지 180℃인 비정질 실리콘층 형성 방법.
  12. 제11항에 있어서,
    상기 챔버 내의 압력은 2.5 토르이고, 상기 제1 전극과 상기 제2 전극 사이의 간격은 2cm인 비정질 실리콘층 형성 방법.
  13. 제12항에 있어서,
    상기 가스 공급부로 공급되는 H2에 대한 SiH4의 부피 비율은 3%인 비정질 실리콘층 형성 방법.
  14. 서로 대향하는 제1 기판과 제2 기판을 각각 제공하는 단계;
    상기 제1 기판 상에, Si-H 결합이 Si-H2 결합의 4배 이하인 비정질 실리콘층으로 이루어진 반도체층을 포함하는 박막트랜지스터를 형성하는 단계;
    상기 제1 기판과 상기 제2 기판 사이에 액정층을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치 제조 방법.
  15. 제14항에 있어서,
    상기 비정질 실리콘층은 화학적 기상 증착 장치를 이용하여 형성하며,
    상기 화학적 기상 증착 장치는
    챔버;
    상기 챔버 내에 위치하며 서로 대향하는 제1 전극과 제2 전극;
    상기 챔버 내에 SiH4와 H2를 공급하는 가스 공급부; 및
    상기 제1 전극과 상기 제2 전극에 전원을 인가하는 전원공급부를 포함하는 것을 특징으로 하는 액정표시장치 제조 방법.
  16. 제14항에 있어서,
    상기 Si-H 결합이 상기 Si-H2 결합의 1.2배 이상 3.6배 이하인 것을 특징으로 하는 액정표시장치 제조 방법.
  17. 제14항에 있어서,
    상기 챔버 내의 압력은 1.6 토르 내지 3.5 토르이고, 상기 가스 공급부로 공급되는 H2에 대한 SiH4의 부피 비율은 1% 내지 4 %이고, 상기 전원은 150W 내지 500W이고, 상기 제1 전극과 상기 제2 전극 사이의 간격은 1.3cm 내지 2.5cm이고, 상기 챔버 내의 온도는 100℃ 내지 180℃인 것을 특징으로 하는 액정표시장치 제조 방법.
  18. 제17항에 있어서,
    상기 챔버 내의 압력은 2.5 토르인 것을 특징으로 하는 액정표시장치 제조 방법.
  19. 제17항에 있어서,
    상기 가스 공급부로 공급되는 H2에 대한 SiH4의 부피 비율은 3%인 것을 특징으로 하는 액정표시장치 제조 방법.
  20. 제17항에 있어서,
    상기 전원은 150W인 것을 특징으로 하는 액정표시장치 제조 방법.
  21. 제17항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이의 간격은 2cm인 것을 특징으로 하는 액정표시장치 제조 방법.
  22. 제17항에 있어서,
    상기 챔버 내의 온도는 130℃ 것을 특징으로 하는 액정표시장치 제조 방법.
  23. 제14항에 있어서,
    상기 박막트랜지스터를 형성하는 단계는 상기 비정질 실리콘층에 불순물을 주입하여 오믹콘택층을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치 제조 방법.
  24. 제14항에 있어서,
    상기 기판은 가요성 기판인 것을 특징으로 하는 액정표시장치 제조 방법.
  25. 제23항에 있어서,
    상기 가요성 기판은 섬유강화플라스틱 또는 폴리에테르술폰(polyethersulphone) 기판인 것을 특징으로 하는 액정표시장치 제조 방법.
  26. 제 1기판;
    상기 제1 기판에 대향하는 제2 기판;
    상기 제1 기판 상에 형성되며 Si-H 결합이 Si-H2 결합의 4배 이하인 비정질 실리콘층으로 이루어진 반도체층을 가지는 박막트랜지스터;
    상기 박막트랜지스터가 형성된 제1 기판 상에 형성되며 상기 박막트랜지스 터와 연결된 화소전극;
    상기 제2 기판 상에 형성되며 상기 화소전극과 전계를 형성하는 공통전극; 및
    상기 제1 기판과 상기 제2 기판 사이에 형성된 액정층을 포함하는 액정표시장치.
  27. 제26항에 있어서,
    상기 기판은 가요성 기판인 액정표시장치.
  28. 제27항에 있어서,
    상기 가요성 기판은 섬유강화플라스틱 또는 폴리에테르술폰(polyethersulphone) 기판인 액정표시장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9646850B2 (en) * 2015-07-06 2017-05-09 Globalfoundries Inc. High-pressure anneal
KR20190035036A (ko) * 2017-09-25 2019-04-03 삼성전자주식회사 박막 형성 장치 및 이를 이용한 비정질 실리콘 막 형성방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59232909A (ja) * 1983-05-16 1984-12-27 Oki Electric Ind Co Ltd 非晶質シリコン薄膜の製造方法
JPH01244664A (ja) * 1988-03-25 1989-09-29 Sanyo Electric Co Ltd 薄膜トランジスタ
JP2953636B2 (ja) 1991-06-21 1999-09-27 キヤノン株式会社 薄膜半導体の製造法
JP3237788B2 (ja) 1992-09-16 2001-12-10 キヤノン株式会社 非晶質シリコン薄膜の製造方法
US6352910B1 (en) * 1995-07-11 2002-03-05 Applied Komatsu Technology, Inc. Method of depositing amorphous silicon based films having controlled conductivity
US6391690B2 (en) * 1995-12-14 2002-05-21 Seiko Epson Corporation Thin film semiconductor device and method for producing the same
US5796121A (en) 1997-03-25 1998-08-18 International Business Machines Corporation Thin film transistors fabricated on plastic substrates
KR100518051B1 (ko) 2001-01-11 2005-09-28 엔이씨 엘씨디 테크놀로지스, 엘티디. 능동 매트릭스형 액정 디스플레이 장치와 그 제조 방법
JP4860833B2 (ja) * 2001-04-10 2012-01-25 ゲットナー・ファンデーション・エルエルシー 薄膜トランジスタの製造方法
JP4598428B2 (ja) 2003-08-08 2010-12-15 積水化学工業株式会社 アモルファスシリコン又はポリシリコンの成膜方法
KR20050054788A (ko) 2003-12-06 2005-06-10 삼성전자주식회사 다결정 실리콘 박막 제조 방법 및 이를 적용한트랜지스터의 제조방법
US7655542B2 (en) * 2006-06-23 2010-02-02 Applied Materials, Inc. Methods and apparatus for depositing a microcrystalline silicon film for photovoltaic device
KR20080017965A (ko) * 2006-08-23 2008-02-27 삼성전자주식회사 가요성 표시 장치용 표시판의 제조 방법
KR101278477B1 (ko) * 2006-11-07 2013-06-24 삼성디스플레이 주식회사 박막 트랜지스터 기판의 제조 방법
KR20080054583A (ko) * 2006-12-13 2008-06-18 삼성전자주식회사 박막 트랜지스터 표시판의 제조 방법

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