KR20100024888A - 반도체 장치 및 회로 기판 조립체 - Google Patents

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KR20100024888A
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fixing substrate
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노리유키 마츠이
히데히사 사카이
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 특수 재료를 이용하지 않고 다단자화에 대응 가능하면서 회로 기판과의 접속 신뢰성이 향상된 반도체 장치 등을 제공하는 것을 목적으로 한다.
반도체 장치(3)에 있어서 반도체 소자(31)와, 표면(F) 및 이면(B)을 가지며 표면(F)에 반도체 소자(31)가 고정된 소자 고정 기판(32)과, 소자 고정 기판(32)의 이면(B)에 2차원적으로 배열되며 회로 기판(2)과 소자 고정 기판(32)을 결합하는 복수의 결합 부재(33)를 구비하고, 결합 부재(33)는, 이면에 있어서 평면에서 보아 반도체 소자(31)의 윤곽과 겹쳐서 일주하며 결합 부재가 배치될 수 있는 폭보다 폭이 넓은 결합 금지 영역(321)을 제외한, 결합 금지 영역(321)보다 내측 및 외측에 배치된 것을 특징으로 한다.

Description

반도체 장치 및 회로 기판 조립체{SEMICONDUCTOR DEVICE AND CIRCUIT BOARD ASSEMBLY}
본 발명은 반도체 장치 및 이 반도체 장치를 구비한 회로 기판 조립체에 관한 것이다.
SRAM(Static Random Access Memory)나 ASIC(Application Specific IC)로 대표되는 반도체 장치는 외부와 정보를 주고 받기 위한 신호선을 다수 구비하고 있다. 이들 반도체 장치에서는, 다수의 신호선을 회로 기판과 한정된 면적에서 효율적으로 접속하기 때문에, 예컨대 BGA(Ball Grid Array: 볼 그리드 어레이)로 불리는 면실장형 패키지가 채용되고 있다.
예컨대, BGA형 패키지가 채용된 반도체 장치에서는, 회로가 형성된 반도체 소자가 수지 기판 위에 고정되고, 수지 기판에 있어서의 반도체 소자의 반대측에는 땜납볼이 설치된 구조를 갖고 있다. 반도체 장치가 회로 기판에 놓여진 상태에서 가열되면, 땜납볼이 용융되어 반도체 장치와 회로 기판이 납땜 접속되고, 회로 기판 조립체가 형성된다.
반도체 장치가 회로 기판에 실장된 회로 기판 조립체는 온도 변화를 받으면, 열팽창에 기인하여 땜납볼이나 그 접속 부분에 변형이 생긴다. 이 때문에, 크랙 등에 의해 접속 불량이 발생하는 경우가 있다.
접속 불량을 막기 위해서, BGA 패키지에 있어서, 최외주의 땜납볼을 도전성 수지볼로 형성한 구조가 알려져 있다(예컨대, 특허 문헌 1 참조).
또한, CSP(Chip Size Package)라 불리는 반도체 장치에 있어서, 반도체 기판의 4 코너에 땜납볼이 설치되지 않는 구조가 알려져 있다(예컨대, 특허 문헌 2 참조).
[특허 문헌 1] 일본 특허 공개 제2006-165088호 공보
[특허 문헌 2] 일본 특허 공개 제2005-183868호 공보
그러나, 전술한 도전성 수지볼을 최외주에 갖는 BGA 패키지는, 일부 「땜납볼」의 재료를 땜납과는 상이한 특수 재료로 하고 있기 때문에 제조 공정이 복잡해지고, 또한, 회로 기판에 접속하기 위한 처리 조건이 변할 우려도 있다. 또한 CSP는 땜납볼을 배치하는 공간이 한정되고, 땜납볼을 배치할 수 있는 폭을 좁히는 데에도 한계가 있기 때문에 다단자화에 대응할 수 없다.
본 발명은 상기 사정을 감안하여 특수 재료를 이용하지 않고 다단자화에 대응 가능하게 하면서, 회로 기판과의 접속 신뢰성이 향상된 반도체 장치 및 회로 기판 조립체를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치의 기본 형태는, 회로 기판에 탑재되는 반도체 장치로서,
반도체 소자와,
표면 및 이면을 가지며 이 표면에 상기 반도체 소자가 고정된 소자 고정 기판과,
상기 소자 고정 기판의 이면에 2차원적으로 배열되며 상기 회로 기판과 상기 소자 고정 기판을 결합하는 복수의 결합 부재를 구비하고,
상기 결합 부재는, 상기 이면에 있어서 평면에서 보아 상기 반도체 소자의 윤곽과 겹쳐서 일주하며 이 결합 부재가 배치될 수 있는 폭보다 폭이 넓은 결합 금 지 영역을 제외한, 이 결합 금지 영역보다 내측 및 외측에 배치된 것이다.
또한, 본 발명에 따른 회로 기판 조립체의 기본 형태는,
회로 기판과,
상기 회로 기판에 탑재된 반도체 장치를 구비하고,
상기 반도체 장치는,
반도체 소자와,
표면 및 이면을 가지며 이 표면에 상기 반도체 소자가 고정된 소자 고정 기판과,
상기 소자 고정 기판의 이면에 2차원적으로 배열되며 상기 회로 기판과 상기 소자 고정 기판을 결합하는 복수의 결합 부재를 구비하며,
상기 결합 부재는, 상기 이면에 있어서 평면에서 보아 상기 반도체 소자의 윤곽과 겹쳐서 일주하며 이 결합 부재가 배치될 수 있는 폭보다 폭이 넓은 결합 금지 영역을 제외한, 이 결합 금지 영역보다 내측 및 외측에 배치된 것이다.
소자 고정 기판의 이면에 복수의 결합 부재가 2차원적으로 배열된 반도체 장치에서는, 복수의 결합 부재 중 반도체 소자의 윤곽과 겹친 영역에 배치된 결합 부재에서 다른 것에 비하여 큰 변형이 생긴다. 본 발명에 따른 반도체 장치 및 회로 기판 조립체의 기본 형태에 의하면, 반도체 소자의 윤곽과 겹치는 결합 금지 영역에서의 결합 부재의 배치가 금지되어 있기 때문에 특수 재료를 이용하는 일없이 접속 신뢰성이 향상된다. 또한, 결합 금지 영역의 외측에 결합 부재가 배치되어 있기 때문에 다단자화가 가능하다.
이상의 본 발명에 따른 상기 기본 형태에 의하면, 특수 재료를 이용하지 않고 다단자화에 대응하면서, 회로 기판과의 접속 신뢰성이 향상된 반도체 장치 및 회로 기판 조립체를 실현할 수 있다.
이하, 본 발명에 따른 반도체 장치 및 회로 기판 조립체의 발명의 구체적인 실시형태에 대해서 설명한다.
도 1은 회로 기판 조립체의 구체적인 일 실시형태를 도시한 도면이다. 도 1의 부분 (A)는 회로 기판 조립체의 평면도이고, 도 1의 부분 (B)는 부분 (A)에 도시한 회로 기판 조립체의 A-A선을 따라 취한 단면도이다. 또한, 단면도에서는 구조를 알아보기 쉽게 하기 위해서 해칭을 생략하고 있다.
도 1에 도시된 회로 기판 조립체(1)는 예컨대 퍼스널 컴퓨터 등의 전자 기기에 내장되어 기기의 동작을 제어하기 위해서 사용된다. 회로 기판 조립체(1)는 회로 배선이 형성된 회로 기판(2)과, 이 회로 기판(2)에 탑재된 반도체 장치(3)를 구비하고 있다. 여기서, 반도체 장치(3)는 전술한 기본 형태에 있어서의 반도체 장치의 구체적인 일 실시형태에 해당한다.
도 2는 도 1에 도시된 회로 기판 조립체가 갖는 반도체 장치를 도시한 도면이다. 도 2의 부분 (A)는 반도체 장치(3)의 평면도이고, 부분 (B)는 저면도이며, 부분 (C)는 부분 (A) 및 부분 (B)에 도시된 반도체 장치(3)의 B-B선을 따라 취한 단면도이다. 또한, 단면도에서는 구조를 알아보기 쉽게 하기 위해서 해칭을 생략하 고 있다. 또한, 도 3은 반도체 장치가 실장되기 전의 회로 기판을 도시한 평면도이다.
도 2에 도시된 반도체 장치(3)는 반도체 소자(31)와, 반도체 소자(31)가 표면(F)에 고정된 소자 고정 기판(32)과, 소자 고정 기판의 이면(B)에 배열된 복수의 결합 부재(33)를 구비하고 있다. 반도체 장치(3)에는 소자 고정 기판(32)의 표면에서 반도체 소자(31)를 덮는 몰드(34)도 구비되어 있다. 반도체 장치(3)는 전기적인 기능으로서 예컨대 SRAM의 기능을 갖지만, 전기적인 기능은 SRAM 이외에도 CPU나 ASIC라도 좋다.
반도체 소자(31)는 실리콘 기판으로 형성되어 있고, 표면에 도시하지 않는 SRAM 회로나 전기적 접속을 담당하는 패드가 형성되어 있다.
소자 고정 기판(32)은 수지로 형성되어 있고, 표면(F) 및 이면(B)을 갖는 직사각형의 판 형상이다. 반도체 소자(31)는 소자 고정 기판(32)의 표면(F)에 밀착되어 고정되어 있고, 반도체 소자(31)와 소자 고정 기판(32)은 도시하지 않은 본딩 와이어에 의해 전기적으로 접속되어 있다.
결합 부재(33)는 소자 고정 기판(32)의 이면(B)에 2차원적으로 배열되어 있다. 결합 부재(33)의 각각은 소자 고정 기판(32)의 이면(B)에 형성된 패드(33A)와 패드 상에 설치된 땜납볼(33B)을 갖고 있다. 패드(33A)의 각각은 소자 고정 기판(32)에 형성된 도시하지 않은 도체 패턴 및 본딩 패드를 사이에 두고 반도체 소자(31)와 전기적으로 접속되어 있다.
도 3에 도시된 회로 기판(2)에는 도 2에 도시된 결합 부재(33)에 대응하는 위치에 단자(21)가 설치되어 있다.
도 3에 도시된 회로 기판(2) 위에, 도 2에 도시된 반도체 장치(3)를 놓고 단자(21)와 땜납볼(33B)을 각각 접촉시킨 상태에서, 땜납 리플로우 처리에 의해 과열되면 땜납볼(33B)이 용융되어 반도체 장치(3)가 회로 기판(2) 상에 납땜 접속된다. 이것에 의해, 결합 부재(33)가 회로 기판(2)과 반도체 장치(3)를 기계적으로 결합하고, 전기적으로도 결합하여 도 1에 도시된 회로 기판 조립체(1)가 완성된다.
도 2로 되돌아가 반도체 장치(3)에 대해서 설명을 계속한다.
도 2의 부분 (B)에 도시된 바와 같이, 소자 고정 기판(32)의 이면(B)에는 결합 부재(33)가 일정 간격(g)으로 배열되어 있지만, 결합 부재(33)는 이면 전체에 똑같이 배열되어 있지 않다. 소자 고정 기판(32)은 이면(B)에, 결합 부재(33)의 배치가 금지된, 해칭으로 표시하는 결합 금지 영역(321)과, 결합 부재(33)가 배치된 결합 영역(322, 323)을 갖고 있다. 결합 금지 영역(321)은 소자 고정 기판(32)의 표리면에 교차하는 방향으로부터 바라본 평면에서 보아 반도체 소자(31)의 윤곽과 겹쳐서 일주(一周)하는 띠 형상의 영역이다. 결합 부재(33)는, 결합 금지 영역(321)을 제외한 이 결합 금지 영역(321)의 내측 및 외측의 결합 영역(322, 323)에 배치되어 있다. 결합 금지 영역(321)의 폭(W)은 결합 부재(33)를 배치할 수 있는 폭보다 크다. 결합 부재(33)를 배치할 수 있는 폭은, 장착 공차를 고려하여도 인접한 결합 부재 간의 접촉을 확실하게 피하여 회로 기판에 접속되는 여유를 예상한 폭으로 되어 있다. 보다 상세하게는, 반도체 장치(3)의 결합 영역(322, 323)에는 결합 부재(33)가 일정 간격(g)으로 배열되어 있고, 결합 금지 영역(321)의 폭(W)은 이 간격(g)보다 광폭이다. 더욱 상세하게는, 결합 부재(33)의 각각은 결합 영역(322, 323)에서, 주기적으로 배열된 서로 교차하는 직선(L)의 교점에 배치되어 있지만, 결합 금지 영역(321)에서는 교점 상에서의 결합 부재(33)의 배치가 1열분 금지되어 있다. 이 때문에, 결합 금지 영역(321)의 띠 형상의 영역이 갖는 폭(W)은 결합 부재(33)가 교점에 배치된 직선(L)의 배열 주기(λ), 즉 결합 부재(33)의 배열 주기(λ)보다 광폭이다.
이러한 구조를 갖는 반도체 장치(3)를 구비한 회로 기판 조립체(1)는, 결합 금지 영역(321)을 갖지 않는 구조에 비하여 온도 변화에 따라 결합 부재(33)에 생기는 변형의 최대값이 저하된다. 이 때문에, 결합 부재(33)의 땜납볼(33B)에 있어서, 패드(33A) 및 단자(21)로부터의 박리나, 땜납볼(33B) 자체의 균열 등의 파손 가능성이 저감된다. 따라서, 반도체 장치(3)와 회로 기판(2)과의 접속 신뢰성이 향상된다.
결합 금지 영역(321)을 갖는 반도체 장치(3)를 구비한 회로 기판 조립체(1)에 있어서, 결합 부재(33)에 생기는 변형의 최대값이 저하되는 것을 시뮬레이션으로 확인하였다. 이 설명에 앞서, 회로 기판 조립체(1)에 있어서, 온도 변화에 따라 결합 부재(33)에 생기는 변형의 최대값이 저하되는 이유로서 생각되는 것을 설명한다.
도 4는 결합 부재에 생기는 변형을 설명하기 위한, 참고예의 회로 기판 조립체의 단면도이다.
도 4의 회로 기판 조립체는 본 실시형태의 반도체 장치(3)와 달리 결합 금지 영역을 갖고 있지 않다. 이 회로 기판 조립체(801)를 형성하는 각부는 온도 변화에 따라 신축, 즉 팽창 및 수축된다. 예컨대, 온도가 고온이 되면 각부는 팽창하지만, 수지로 형성된 소자 고정 기판(832) 및 회로 기판(802)의 팽창 계수는 실리콘이라는 재료로 형성된 반도체 소자(831)의 팽창 계수보다 크다. 이 때문에 각부의 불균등한 팽창에 의해 결합 부재(833)에 변형이 생긴다.
여기서, 반도체 장치(803)의 소자 고정 기판(832)에 고정된 반도체 소자(831)는 소자 고정 기판(832)의 신축을 억제하고자 한다. 이 때문에, 반도체 소자(831)의 중앙 근방(P)에서는, 결합 부재(833)에 생기는 변형이 반도체 소자(831)에 의해 억제된다. 그러나, 반도체 소자(831)의 윤곽 부근(Q)에서는, 소자 고정 기판(832)과 반도체 소자(831)와의 신축차가 증대되어 결합 부재(833)에 생기는 변형은 증대된다. 한편, 소자 고정 기판(832) 중 반도체 소자(831)의 윤곽보다 외측(R)에서는, 모두 수지 재료로 형성된 소자 고정 기판(832)과 회로 기판(802)과의 팽창 계수차가 작기 때문에, 결합 부재(833)에 생기는 변형도 반도체 소자(831)와 겹치는 부분에 비하여 저하된다. 따라서, 소자 고정 기판(832) 중 반도체 소자(831)의 윤곽과 겹치는 영역에 설치된 결합 부재(833)에 가장 큰 변형이 생긴다.
도 2에 도시된 반도체 장치(3) 및 이 반도체 장치(3)를 구비한 회로 기판 조립체(1)는 결합 부재(33)가 결합 금지 영역(321)을 피하여 배치되어 있고, 도 4에 도시된 구조에 대하여, 가장 큰 변형을 일으키는 결합 부재가 제거되어 있다. 이 결과, 결합 부재에 생기는 최대 변형량이 저하되기 때문에, 열팽창에 기인하여 결합 부재의 접촉 불량이 발생할 가능성이 저하되어 접촉 신뢰성이 향상된다. 또한, 결합 금지 영역(321)을 구성하는 띠 형상 부분의 굵기(W)는 결합 부재(33)가 배열된 일정 간격(g)보다 광폭이기 때문에, 결합 부재에 생기는 최대 변형량을 보다 확실하게 저하시킬 수 있다.
다음에, 도 1에 도시된 결합 금지 영역(321)을 갖는 구조의 시뮬레이션 모델(실시예 모델)과, 도 4에 도시된 결합 금지 영역을 갖지 않는 구조의 시뮬레이션 모델(참고예 모델)을 작성하여, 온도를 변화시킨 경우에 결합 부재에 생기는 변형의 분포를 얻었다.
도 5에, 시뮬레이션에서 이용한 각 부재의 재료, 영률(Young's modulus), 프와송비(Poisson's raito) 및 선(線)팽창 계수를 나타낸다. 또한, 시뮬레이션 모델에서는, 도 1에 도시된 패드(33A)나 단자(21)는 생략하고, 결합 부재를 땜납만으로 하여 단순화하였다.
도 6은 결합 금지 영역을 갖지 않는 참고예 모델에서의 결합 부재의 배치를 도시한 도면이다.
시뮬레이션 결과, 도 5에 도시된 결합 부재(833) 중, 2번째 행부터 7번째 행까지의 각각의 행에서는, 반도체 소자(831)의 윤곽과 겹치는 2번째 열 및 8번째 열의 결합 부재(833)에서 최대 변형을 얻을 수 있었다. 또한, 2번째 열부터 8번째 열까지의 각각의 열에서는, 반도체 소자(831)의 윤곽과 겹치는 2번째 행 및 7번째 행의 결합 부재(833)에서 최대 변형을 얻을 수 있었다. 즉, 평면에서 볼 때에 반도체 소자(831)의 윤곽과 겹치는 위치에 배치된 크로스 해칭으로 표시하는 결합 부재에 생기는 변형이 최대였다. 반도체 소자(831) 전체적으로는 반도체 소자의 코너에 겹 치는 위치(S1)에 배치된 결합 부재(833)에 의해 최대 변형이 얻어졌다. 도 8에 온도를 25℃에서 125℃로 변화시킨 경우에 결합 부재(땜납부)에서 생기는 최대 변형값 및 응력값을 나타낸다.
도 7은 결합 금지 영역을 갖는 실시예 모델에 있어서의 결합 부재의 배치를 도시한 도면이다.
시뮬레이션 결과, 평면에서 보아 반도체 소자와 겹치며, 반도체 소자의 코너에 가까운 위치(S2)에 배치된 결합 부재(33)에서 최대 변형이 얻어졌다. 도 8에 온도를 25℃에서 125℃로 변화시킨 경우에 결합 부재(땜납부)에서 생기는 최대 변형값 및 응력값을 나타낸다.
도 9는 참고예와 실시예의 모델에서 얻어진 최대 변형을 비교하여 나타내는 그래프이다.
도 8 및 도 9에 도시된 바와 같이, 결합 금지 영역을 갖지 않고, 반도체 소자의 윤곽과 겹치는 위치에 결합 부재가 설치된 참고예의 모델에서는, 결합 부재(833)에서 생긴 최대 변형값이 1.49×10-3이었다. 한편, 결합 금지 영역을 갖는 실시예의 모델에서는, 결합 부재(33)에서 생긴 최대 변형값이 6.38×10-4로 저하되었다.
또한, 구체적인 각 실시형태에 대한 상기 설명에서는, 「과제를 해결하기 위한 수단」에서 설명한 기본 형태에 있어서의 반도체 장치의 일례로서, 반도체 소자와 소자 고정 기판이 밀착되어 고정되고, 본딩 와이어를 사이에 두고 전기적으로 접속된 구조의 반도체 장치(3)를 설명하였다. 그러나, 기본 형태의 반도체 장치는, 반도체 소자가 소자 고정 기판에 회로 형성면을 향한 자세로 땜납(33B)보다 고융점의 땜납에 의해 접속된 플립 칩 구조를 갖는 것이어도 좋다.
또한, 구체적인 각 실시형태에 대한 상기 설명에서는, 「과제를 해결하기 위한 수단」에서 설명한 기본 형태의 소자 고정 기판의 일례로서 결합 금지 영역(321)보다 외측에 결합 영역(323)을 갖는 소자 고정 기판(32)이 도시되어 있지만, 기본 형태의 소자 고정 기판은 결합 금지 영역보다 외측의 결합 영역의 더욱 외측에 결합 부재가 설치되지 않는 부분을 가진 것이어도 좋다.
또한, 구체적인 각 실시형태에 대한 상기 설명에서는, 「과제를 해결하기 위한 수단」에서 설명한 기본 형태의 결합 부재의 일례로서, 주기적으로 배열된 직선(L)의 교점에 배치된 결합 부재(33)를 나타내고 있지만, 기본 형태의 결합 부재는 결합 금지 영역의 외측과 내측에서 상이한 주기로 배열된 것이어도 좋다.
또한, 구체적인 각 실시형태에 대한 상기 설명에서는, 「과제를 해결하기 위한 수단」에서 설명한 기본 형태의 결합 부재의 일례로서, 결합 금지 영역(321)의 외측과 내측의 결합 영역(322, 323)에서 일정 간격(g)으로 배열된 결합 부재(33)를 나타내고 있지만, 기본 형태의 결합 부재는 결합 금지 영역의 외측과 내측에서 상이한 간격으로 배열된 것이어도 좋다.
도 1은 회로 기판 조립체의 구체적인 일 실시형태를 도시한 도면이다.
도 2는 도 1에 도시된 회로 기판이 갖는 반도체 장치를 도시한 도면이다.
도 3은 반도체 장치가 실장되기 전의 회로 기판을 도시한 평면도이다.
도 4는 참고예의 회로 기판 조립체의 단면도이다.
도 5는 시뮬레이션에서 이용된, 각 부재의 재료, 영률, 프와송비 및 선팽창 계수를 나타낸 표이다.
도 6은 결합 금지 영역을 갖지 않는 참고예의 회로 기판 조립체에서의 결합 부재의 배치를 도시한 도면이다.
도 7은 결합 금지 영역을 갖는 회로 기판 조립체에서의 결합 부재의 배치를 도시한 도면이다.
도 8은 시뮬레이션에서의 최대 변형값 및 응력값을 나타내는 표이다.
도 9는 참고예와 실시예의 모델에서 얻어진 최대 변형을 비교하여 나타낸 그래프이다.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 회로 기판 조립체 2 : 회로 기판
3 : 반도체 장치 31 : 반도체 소자
32 : 소자 고정 기판 33 : 결합 부재
321 : 결합 금지 영역 322, 323 : 결합 영역

Claims (4)

  1. 회로 기판에 탑재되는 반도체 장치로서,
    반도체 소자와,
    표면 및 이면을 가지며 이 표면에 상기 반도체 소자가 고정된 소자 고정 기판과,
    상기 소자 고정 기판의 이면에 2차원적으로 배열되며 상기 회로 기판과 상기 소자 고정 기판을 결합하는 복수의 결합 부재
    를 구비하고,
    상기 결합 부재는, 상기 이면에 있어서 평면에서 보아 상기 반도체 소자의 윤곽과 겹쳐서 일주(一周)하며 이 결합 부재가 배치될 수 있는 폭보다 폭이 넓은 결합 금지 영역을 제외한, 이 결합 금지 영역보다 내측 및 외측에 배치된 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 복수의 결합 부재는 일정 간격으로 배열되고,
    상기 결합 금지 영역은 상기 일정 간격보다 광폭인 것을 특징으로 하는 반도체 장치.
  3. 회로 기판과,
    상기 회로 기판에 탑재된 반도체 장치
    를 구비하고,
    상기 반도체 장치는,
    반도체 소자와,
    표면 및 이면을 가지며 이 표면에 상기 반도체 소자가 고정된 소자 고정 기판과,
    상기 소자 고정 기판의 이면에 2차원적으로 배열되며 상기 회로 기판과 상기 소자 고정 기판을 결합하는 복수의 결합 부재
    를 구비하며,
    상기 결합 부재는, 상기 이면에 있어서 평면에서 보아 상기 반도체 소자의 윤곽과 겹쳐서 일주하며 이 결합 부재가 배치될 수 있는 폭보다 폭이 넓은 결합 금지 영역을 제외한, 이 결합 금지 영역보다 내측 및 외측에 배치된 것을 특징으로 하는 회로 기판 조립체.
  4. 제3항에 있어서, 상기 복수의 결합 부재는 일정 간격으로 배열되고,
    상기 결합 금지 영역은 상기 일정 간격보다 광폭인 것을 특징으로 하는 회로 기판 조립체.
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