KR20100020792A - 반도체장치의 트렌치 갭필 방법 - Google Patents
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Abstract
본 발명은 트렌치 갭필공정시 공극의 발생을 억제하거나 에치백공정시에 공극이 노출되지 않도록 하는 반도체장치의 트렌치 갭필 방법을 제공하기 위한 것으로, 본 발명의 트렌치 갭필 방법은 패드막을 식각장벽으로 반도체기판을 식각하여 트렌치를 형성하는 단계; 상기 패드막을 풀백하여 상기 트렌치의 어깨부를 노출시키는 단계; 상기 어깨부가 노출된 트렌치를 열처리하는 단계; 상기 반도체기판 상부에 상기 트렌치를 갭필하는 갭필막을 형성하는 단계; 및 상기 패드막이 노출될때까지 상기 갭필막을 평탄화시키는 단계를 포함하고, 상술한 본 발명에 따르면, 트렌치의 상부 코너부의 기울기 및 폭을 풀백공정에 의해 자유롭게 조절할 수 있으므로, 갭필공정시 공극의 높이를 조절할 수 있다. 또한, 수소열처리를 적용하면 트렌치 측벽의 거칠기(Roughness)를 개선할 수 있다.
트렌치, 갭필, 패드막, 코너부, 풀백, 거칠기
Description
본 발명은 반도체장치 제조 방법에 관한 것으로, 특히 반도체장치의 트렌치갭필방법에 관한 것이다.
깊은 트렌치 분리(Deep Trench Isolation; DTI) 공정은 수 ㎛ 이상의 깊이를 갖는 트렌치를 형성하고, 트렌치 내부를 폴리실리콘막 등의 절연물질로 갭필하여 절연시키는 방법이다.
집적화가 진행됨에 따라 깊은 트렌치의 깊이보다 폭이 더 빨리 감소하고 있으며, 이에 따라 트렌치 내부를 공극(Void)없이 갭필하는 것이 힘들어지고 있다.
도 1a 및 도 1b는 종래기술에 따른 반도체장치의 트렌치갭필 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(11) 상에 패드막패턴(12)을 형성한 후, 패드막패턴(12)을 식각장벽으로 기판(11)을 식각하여 트렌치(13)를 형성한다. 이후, 트렌치(13)를 갭필하도록 전면에 폴리실리콘막(14)을 증착한다.
도 1b에 도시된 바와 같이, 폴리실리콘막 에치백 공정을 진행하여 트렌치(13) 내부에 폴리실리콘막패턴(14A)을 잔류시킨다. 잔류하는 폴리실리콘막패턴(14A)은 소자분리막 등으로 사용된다.
그러나, 종래기술은 폴리실리콘막(14) 증착시 트렌치(13)의 탑코너(Top corner) 주위에 공극(V)이 형성되는 것을 피할 수 없고, 이러한 공극(V)은 후속 폴리실리콘막 에치백공정에서 노출된다. 공극(V)의 크기나 에치백 식각량에 따라 공극(V)이 트렌치(13) 바닥까지 도달하기 때문에 트렌치(13)의 바닥에 손상을 주는 문제가 있다.
또한, 공극의 노출에 의해 깊고 좁은 골(V1)이 만들어지므로, 이 골(V1)에 폴리머 등의 이물이 발생되면 세정시 제거가 어렵고 건조도 힘들게 된다.
이와 같은 공극의 발생을 억제하거나 에치백공정시에 노출되지 않게 하도록 하기 위해서는 트렌치(13)의 기울기(Slope)가 중요하나, 집적화가 진행됨에 따라 기울기의 개선이 힘든 상황이므로 새로운 공정방법이 필요하다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 트렌치 갭필공정시 공극의 발생을 억제하거나 에치백공정시에 공극이 노출되지 않도록 하는 반도체장치의 트렌치 갭필 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 트렌치 갭필 방법은 패드막을 식각장벽으로 반도체기판을 식각하여 트렌치를 형성하는 단계; 상기 패드막을 풀백하여 상기 트렌치의 어깨부를 노출시키는 단계; 상기 어깨부가 노출된 트렌치를 열처리하는 단계; 상기 반도체기판 상부에 상기 트렌치를 갭필하는 갭필막을 형성하는 단계; 및 상기 패드막이 노출될때까지 상기 갭필막을 평탄화시키는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 트렌치 갭필 방법은 패드막을 식각장벽으로 반도체기판의 제1소자분리영역을 식각하여 제1트렌치를 형성하는 단계; 상기 패드막을 풀백하여 상기 제1트렌치의 어깨부를 노출시키는 단계; 상기 어깨부가 노출된 제1트렌치를 열처리하는 단계; 상기 제1트렌치를 갭필하는 제1갭필막을 형성하는 단계; 상기 패드막이 노출될때까지 상기 제1갭필막을 평탄화시키는 단계; 상기 반도체기판의 제2소자분리영역을 식각하여 상기 제1트렌치보다 얕은 제2트렌치를 형성하는 단계; 상기 제2트렌치를 갭필하는 제2갭필막을 형성하는 단계; 및 상기 패드막이 노출될때 까지 상기 제2갭필막을 평탄화시키는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명에 따르면, 깊은 트렌치의 상부 코너부의 기울기 및 폭을 풀백공정에 의해 자유롭게 조절할 수 있으므로, 갭필공정시 공극의 높이를 조절할 수 있다. 또한, 수소열처리를 적용하면 깊은 트렌치 측벽의 거칠기(Roughness)를 개선할 수 있다.
또한, 얕은 트렌치 형성시 깊은 트렌치를 갭필하고 있는 갭필막이 풀백되므로 에치백공정 및 산화공정을 줄일 수 있고, 이로써 공극이 노출될 가능성을 낮출 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2g는 본 발명의 제1실시예에 따른 반도체장치의 트렌치 갭필 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 패드막(22)을 형성한다. 이때, 패드막(22)은 산화막, 질화막 또는 산화막과 질화막이 적층된 구조일 수 있다.
이어서, 감광막패턴(미도시함)을 패드막(22)의 상부에 형성한 후 식각 공정을 실시한다.
이어서, 감광막패턴을 제거한 후 패드막(22)을 식각장벽으로 이용한 이방성 식각을 실시하여 트렌치(23)를 형성한다.
도 2b에 도시된 바와 같이, 풀백(Pull Back) 공정을 실시하여 트렌치의 상부 코너부(이하 '어깨부'라 약칭함)의 패드막(22)을 일부 제거한다. 이때, 풀백 공정은 습식식각방법을 적용하는데, 예컨대, 식각용액을 이용한 딥(Dip) 방식을 적용한다.
패드막(22)이 질화막인 경우에는 인산(H3PO4) 용액을 이용하여 풀백하고, 패드막(22)이 산화막인 경우에는 불산(HF)이 혼합된 용액을 이용하여 풀백한다. 산화막과 질화막이 적층된 경우에는 인산 용액을 이용하여 질화막을 먼저 풀백하고 이어서 불산이 혼합된 용액을 이용하여 산화막을 풀백한다. 인산용액은 100∼200℃의 고온 용액을 이용하고, 불산이 혼합된 용액을 이용하여 산화막을 풀백할 때 반도체기판(21) 및 질화막에 손실을 주지 않는다.
패드막(22)의 풀백공정에 있어서 질화막과 산화막의 풀백 순서는 조절될 수 있다. 풀백 공정에 의해 패드막(22)의 두께가 감소하는데, 표면두께 및 측벽두께가 감소한다.
전술한 풀 공정에 의해 패드막(22)의 일부 손실이 발생되어 트렌치(23)의 어깨부(T)가 노출된다. 풀백공정후에 잔류하는 패드막의 도면부호를 '22A'라 한다.
도 2c에 도시된 바와 같이, 수소(H2)를 이용한 열처리를 실시한다. 이와 같이 수소분위기의 열처리를 진행하면 트렌치(23)의 어깨부(T)가 흘러내려 도면부호 'R'과 같은 형상을 갖게 된다. 도면에서 점선은 수소열처리전의 트렌치 모양을 도시한 것이다.
이와 같은 흘러내림 현상은 수소열처리시에 표면에너지가 높은 원자의 이동을 가속시켜 발생된다. 즉, 반도체기판(21)이 실리콘기판인 경우 수소열처리에 의해 실리콘의 이동을 가속시키게 되고, 이에 따라 트렌치(23)의 어깨부의 실리콘이 흘러내린다.
수소열처리는 900∼1050℃의 고온과 50∼300Torr의 압력하에서 10분∼30분 동안 급속열처리방식(Rapid Thermal Process : RTP)으로 진행한다.
이와 같은 고온의 수소열처리에 의하여 트렌치(23)의 어깨부 및 측벽부의 활성화된 실리콘원자들이 이동(Migration)하게 되어 트렌치(23)의 프로파일은 일정 기울기를 갖게 된다. 예컨대, 트렌치(23)의 기울기는 수소열처리의 압력, 온도 및 시간에 따라 다르지만 40∼85°까지 구현가능하다. 결국, 풀백공정 및 수소열처리에 의해 트렌치(23)의 어깨부의 기울기 및 폭을 자유롭게 조절할 수 있다.
상술한 바에 따르면, 수소열처리에 의해 트렌치(23)가 기울기를 갖게 되고, 특히 트렌치(23)의 상부 영역이 넓어지는 효과를 갖는다. 이처럼, 트렌치(23)의 상부영역이 넓어지면 트렌치(23)의 종횡비가 감소하게 되어 후속 트렌치 갭필 공정시 공극없이 갭필이 가능하다.
한편, 수소열처리에 의해 트렌치(23)의 상부영역의 선폭이 증가되므로 최초 트렌치 형성시 선폭을 작게 정의할 수 있다.
수소열처리후의 트렌치는 도면부호 '23A'와 같이 도시된다.
도 2d에 도시된 바와 같이, 수소열처리에 의한 결함을 제거하기 위해 산화공정을 진행한다. 산화공정에 의해 트렌치(23A)의 측벽 및 바닥에 측벽막(24)이 형성되는데, 측벽막(24)은 반도체기판(21)이 실리콘기판이므로 실리콘산화막을 포함할 수 있다.
도 2e에 도시된 바와 같이, 측벽막(24)이 형성된 트렌치(23A)를 갭필할때까지 전면에 갭필막(25)을 형성한다. 이때, 갭필막(25)은 절연막 또는 도전막을 포함한다. 갭필막(25)이 절연막인 경우에는 소자분리막으로 사용하기 위함이고, 갭필막(25)이 도전막인 경우에는 트렌치형 게이트(Trench type gate)로 사용하기 위함이다.
바람직하게, 갭필막(25)으로 사용되는 절연막으로는 폴리실리콘막 또는 산화막을 포함한다. 통상적으로 폴리실리콘막은 불순물이 도핑되지 않으면 절연성질을 갖는다. 산화막은 갭필 특성이 좋은 고밀도플라즈마산화막(High Density Plasma oxide) 또는 스핀온절연막(SOD)을 포함할 수 있다.
바람직하게, 갭필막(25)으로 사용되는 도전막은 불순물이 도핑된 폴리실리콘막을 포함할 수 있다. 이때, 불순물은 인(Phosphorous) 또는 붕소(Boron)를 포함할 수 있다. 이처럼, 갭필막(25)으로 사용되는 도전막이 게이트전극인 경우 측벽막은 게이트절연막 역할을 할 수 있다.
위와 같이 트렌치(23A)의 상부영역이 넓어진 상태에서 갭필 공정을 진행하면 공극의 발생이 최소화되거나 공극(V)이 발생되더라도 공극(V)의 크기를 최소화하면서 높이를 낮추어 갭필막(25)을 갭필할 수 있다.
도 2f에 도시된 바와 같이, 패드막(22A)을 연마정지막으로 하여 화학기계적연마공정(Chemical Mechanical Polishing : CMP)을 실시한다. 이러한 화학기계적연마공정에 의해 갭필막(25A)이 평탄화된다.
이후, 도 2g에 도시된 바와 같이, 패드막(22A)을 제거한다. 따라서, 트렌치(23A)를 갭필하는 갭필막(25A)이 잔류한다. 전술한 것처럼, 갭필막(25A)은 소자분리막 또는 게이트전극으로 사용될 수 있다.
상술한 제1실시예에 따르면, 트렌치의 상부영역의 기울기 및 폭을 풀백공정에 의해 자유롭게 조절할 수 있으므로, 갭필공정시 공극의 높이를 조절할 수 있다. 또한, 수소열처리를 적용하면 트렌치 측벽의 거칠기(Roughness)가 개선되는 효과를 부가적으로 얻을 수 있다.
도 3a 내지 도 3j는 본 발명의 제2실시예에 따른 반도체장치의 트렌치 갭필방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31) 상에 패드막(32)을 형성한다. 이때, 패드막(32)은 산화막, 질화막 또는 산화막과 질화막이 적층된 구조일 수 있다. 반도체기판(31)은 제1소자분리영역과 제2소자분리영역이 구분되어 있는데, 제1소자분리영역은 깊은 트렌치 영역(DTI)이고, 제2소자분리영역은 얕은 트렌치 영역(Shallow Trench Isolation; STI)이다.
이어서, 감광막패턴(미도시함)을 패드막(32)의 상부에 형성한 후 식각 공정을 실시한다.
이어서, 감광막패턴을 제거한 후 패드막(32)을 식각장벽으로 이용한 이방성 식각을 실시하여 깊은 제1트렌치(33)를 형성한다.
도 3b에 도시된 바와 같이, 풀백(Pull Back) 공정을 실시하여 제1트렌치의 상부 코너부(이하 '어깨부'라 약칭함)의 패드막(32)을 일부 제거한다. 이때, 풀백 공정은 습식식각방법을 적용하는데, 예컨대, 식각용액을 이용한 딥(Dip) 방식을 적용한다.
패드막(32)이 질화막인 경우에는 인산(H3PO4) 용액을 이용하여 풀백하고, 패드막(32)이 산화막인 경우에는 불산(HF)이 혼합된 용액을 이용하여 풀백한다. 산화막과 질화막이 적층된 경우에는 인산 용액을 이용하여 질화막을 먼저 풀백하고 이어서 불산이 혼합된 용액을 이용하여 산화막을 풀백한다. 인산용액은 100∼200℃의 고온 용액을 이용하고, 불산이 혼합된 용액을 이용하여 산화막을 풀백할 때 반도체기판(31) 및 질화막에 손실을 주지 않는다.
패드막(32)의 풀백공정에 있어서 질화막과 산화막의 풀백 순서는 조절될 수 있다. 풀백 공정에 의해 패드막(32)의 두께가 감소하는데, 표면두께 및 측벽두께가 감소한다.
전술한 풀 공정에 의해 패드막(32)의 일부 손실이 발생되어 제1트렌치(33)의 어깨부(T)가 노출된다. 풀백공정후에 잔류하는 패드막의 도면부호를 '32A'라 한다.
도 3c에 도시된 바와 같이, 수소(H2)를 이용한 열처리를 실시한다. 이와 같이 수소분위기의 열처리를 진행하면 제1트렌치(33)의 어깨부(T)가 흘러내려 도면부호 'R'과 같은 형상을 갖게 된다. 도면에서 점선은 수소열처리전의 트렌치 모양을 도시한 것이다.
이와 같은 흘러내림 현상은 수소열처리시에 표면에너지가 높은 원자의 이동을 가속시켜 발생된다. 즉, 반도체기판(31)이 실리콘기판인 경우 수소열처리에 의해 실리콘의 이동을 가속시키게 되고, 이에 따라 제1트렌치(33)의 어깨부의 실리콘이 흘러내린다.
수소열처리는 900∼1050℃의 고온과 50∼300Torr의 압력하에서 10분∼30분 동안 급속열처리방식(Rapid Thermal Process : RTP)으로 진행한다.
이와 같은 고온의 수소열처리에 의하여 제1트렌치(33)의 어깨부 및 측벽부의 활성화된 실리콘원자들이 이동(Migration)하게 되어 제1트렌치(33)의 프로파일은 일정 기울기를 갖게 된다. 예컨대, 트렌치(33)의 기울기는 수소열처리의 압력, 온도 및 시간에 따라 다르지만 40∼85°까지 구현가능하다. 결국, 풀백공정 및 수소열처리에 의해 제1트렌치(33)의 어깨부의 기울기 및 폭을 자유롭게 조절할 수 있다.
상술한 바에 따르면, 수소열처리에 의해 제1트렌치(33)가 기울기를 갖게 되고, 특히 트렌치(33)의 상부 영역이 넓어지는 효과를 갖는다. 이처럼, 제1트렌치(33)의 상부영역이 넓어지면 트렌치(33)의 종횡비가 감소하게 되어 후속 트렌치 갭필 공정시 공극없이 갭필이 가능하다.
한편, 수소열처리에 의해 제1트렌치(33)의 상부영역의 선폭이 증가되므로 최초 트렌치 형성시 선폭을 작게 정의할 수 있다.
수소열처리후의 트렌치는 도면부호 '33A'와 같이 도시된다.
도 3d에 도시된 바와 같이, 수소열처리에 의한 결함을 제거하기 위해 산화공정을 진행한다. 산화공정에 의해 제1트렌치(33A)의 측벽 및 바닥에 측벽막(34)이 형성되는데, 측벽막(34)은 반도체기판(31)이 실리콘기판이므로 실리콘산화막을 포함할 수 있다.
도 3e에 도시된 바와 같이, 측벽막(34)이 형성된 제1트렌치(33A)를 갭필할때까지 전면에 제1갭필막(35)을 형성한다. 이때, 제1갭필막(35)은 절연막을 포함한다. 제1갭필막(35)이 절연막인 경우에는 소자분리막으로 사용하기 위함이다.
바람직하게, 제1갭필막(35)으로 사용되는 절연막으로는 폴리실리콘막 또는 산화막을 포함한다. 통상적으로 폴리실리콘막은 불순물이 도핑되지 않으면 절연성질을 갖는다. 산화막은 갭필 특성이 좋은 고밀도플라즈마산화막(High Density Plasma oxide) 또는 스핀온절연막(SOD)을 포함할 수 있다.
위와 같이 제1트렌치(33A)의 상부영역이 넓어진 상태에서 갭필 공정을 진행하면 공극의 발생이 최소화되거나 공극(V)이 발생되더라도 공극(V)의 크기를 최소화하면서 높이를 낮추어 제1갭필막(35)을 갭필할 수 있다.
도 3f에 도시된 바와 같이, 패드막(32A)을 연마정지막으로 하여 화학기계적연마공정(Chemical Mechanical Polishing : CMP)을 실시한다. 이러한 화학기계적연 마공정에 의해 제1갭필막(35)이 평탄화되며, 평탄화된 제1갭필막(35A)은 소자분리막이 된다.
도 3g에 도시된 바와 같이, 제1갭필막(35A)이 형성된 구조의 전면에 STI 포토 공정을 진행하여 제2포토레지스트패턴(도시 생략)을 형성한다. 제2포토레지스트패턴은 제1트렌치보다 얕은 제2트렌치를 형성하기 위한 마스크이다. 제2포토레지스트패턴을 식각장벽으로 패드막(32A)을 식각한 후, 제2포토레지스트패턴을 스트립한다.
연속해서 패드막(32A)을 식각장벽으로 하여 반도체기판(31)을 식각하여 제2트렌치(36)를 형성한다. 제2트렌치(36)는 제1트렌치(33A)보다 깊이가 얕다.
이와 같은 제2트렌치(36) 형성시에 제1트렌치(33A)를 갭필하고 있는 제1갭필막(35A)이 일정 두께 풀백되고, 이에 따라 제1갭필막(35A) 위에 일정 깊이의 홈(35B)이 형성된다. 홈(35B)이 형성되더라도 공극(V)의 높이가 낮기 때문에 노출되지는 않는다.
도 3h에 도시된 바와 같이, 제2트렌치(36) 및 홈(35B)을 갭필할때까지 전면에 제2갭필막(37)을 형성한다. 제2갭필막(37)은 절연막을 포함하고, 바람직하게는 고밀도플라즈마산화막을 포함한다.
도 3i에 도시된 바와 같이, 패드막(32A)을 연마정지막으로 하여 화학기계적연마공정을 진행한다. 따라서, 제2트렌치(36) 내부에는 제2갭필막(37A)이 잔류하고, 홈의 내부에도 제2갭필막(37B)이 잔류된다. 결국, 제1트렌치(33A)의 내부를 제1갭필막(35A)과 제2갭필막(37B)이 갭필하는 형태가 되고, 제2트렌치(36)의 내부를 제2갭필막(37A)이 갭필하는 형태가 된다.
도 3j에 도시된 바와 같이, 패드막(32A)을 제거한다.
상술한 제2실시예에 따르면, 깊은 제1트렌치(33A)의 상부 코너부의 기울기 및 폭을 풀백공정에 의해 자유롭게 조절할 수 있으므로, 갭필공정시 공극의 높이를 조절할 수 있다. 또한, 수소열처리를 적용하면 트렌치 측벽의 거칠기(Roughness)를 개선할 수 있다.
또한, 제2실시예에 의하면, 제2트렌치(36) 형성시 제1트렌치(33A)를 갭필하고 있는 제1갭필막(35A)이 풀백되므로 에치백공정 및 산화공정을 줄일 수 있고, 이로써 공극이 노출될 가능성을 낮출 수 있다.
도 4a는 본 발명의 실시예에 따른 제1트렌치 식각후의 표면거칠기를 도시한 사진이고, 도 4b는 수소열처리후의 표면거칠기를 도시한 사진이다.
도 4a 및 도 4b에 도시된 것처럼, 제1트렌치의 측벽에서 표면거칠기가 매우 거칠었으나, 수소열처리가 진행된 후에는 표면거칠기가 개선됨을 알 수 있다. 또한, 트렌치의 측벽기울기도 변하고 있음을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 종래기술에 따른 반도체장치의 트렌치 갭필 방법을 도시한 공정 단면도.
도 2a 내지 도 2g는 본 발명의 제1실시예에 따른 트렌치 갭필 방법을 도시한 공정 단면도이다.
도 3a 내지 도 3j는 본 발명의 제2실시예에 따른 트렌치 갭필 방법을 도시한 공정 단면도.
도 4a는 본 발명의 실시예에 따른 제1트렌치 식각후의 표면거칠기를 도시한 사진.
도 4b는 수소열처리후의 표면거칠기를 도시한 사진.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 패드막
33A : 제1트렌치 34 : 측벽막
35A : 제1갭필막 36 : 제2트렌치
37A, 37B : 제2갭필막
Claims (24)
- 패드막을 식각장벽으로 반도체기판을 식각하여 트렌치를 형성하는 단계;상기 패드막을 풀백하여 상기 트렌치의 어깨부를 노출시키는 단계;상기 어깨부가 노출된 트렌치를 열처리하는 단계;상기 반도체기판 상부에 상기 트렌치를 갭필하는 갭필막을 형성하는 단계; 및상기 패드막이 노출될때까지 상기 갭필막을 평탄화시키는 단계를 포함하는 반도체장치의 트렌치 갭필 방법.
- 제1항에 있어서,상기 열처리는 수소분위기에서 급속열처리(RTP)하는 반도체장치의 트렌치 갭필 방법.
- 제2항에 있어서,상기 열처리는, 900∼1050℃의 고온에서 진행하는 반도체장치의 트렌치 갭필 방법.
- 제2항에 있어서,상기 열처리는 50∼300Torr의 압력하에서 10분∼30분 동안 진행하는 반도체장치의 트렌치 갭필 방법.
- 제1항에 있어서,상기 패드막은 산화막과 질화막이 적층된 구조로 형성하는 반도체장치의 트렌치 갭필 방법.
- 제5항에 있어서,상기 패드막의 풀백공정은 습식식각으로 진행하는 반도체장치의 트렌치 갭필 방법.
- 제5항에 있어서,상기 패드막의 풀백공정시 상기 질화막은 인산용액을 이용하여 풀백하는 반도체장치의 트렌치 갭필 방법.
- 제7항에 있어서,상기 인산용액은 100∼200℃의 온도를 갖는 고온 인산용액을 포함하는 반도체장치의 트렌치 갭필 방법.
- 제5항에 있어서,상기 패드막의 풀백공정시 상기 산화막은 불산이 혼합된 용액을 이용하여 진행하는 반도체장치의 트렌치 갭필 방법.
- 제1항에 있어서,상기 갭필막 형성전에, 상기 트렌치의 바닥 및 측벽을 산화시켜 측벽막을 형성하는 단계를 더 포함하는 반도체장치의 트렌치 갭필 방법.
- 제1항 내지 제10항 중 어느 한 항에 있어서,상기 갭필막은 폴리실리콘막 또는 산화막을 포함하는 반도체장치의 트렌치 갭필 방법.
- 패드막을 식각장벽으로 반도체기판의 제1소자분리영역을 식각하여 제1트렌치를 형성하는 단계;상기 패드막을 풀백하여 상기 제1트렌치의 어깨부를 노출시키는 단계;상기 어깨부가 노출된 제1트렌치를 열처리하는 단계;상기 제1트렌치를 갭필하는 제1갭필막을 형성하는 단계;상기 패드막이 노출될때까지 상기 제1갭필막을 평탄화시키는 단계;상기 반도체기판의 제2소자분리영역을 식각하여 상기 제1트렌치보다 얕은 제2트렌치를 형성하는 단계;상기 제2트렌치를 갭필하는 제2갭필막을 형성하는 단계; 및상기 패드막이 노출될때까지 상기 제2갭필막을 평탄화시키는 단계를 포함하는 반도체장치의 트렌치 갭필 방법.
- 제12항에 있어서,상기 열처리는 수소분위기에서 급속열처리(RTP)하는 반도체장치의 트렌치 갭필 방법.
- 제13항에 있어서,상기 열처리는, 900∼1050℃의 고온에서 진행하는 반도체장치의 트렌치 갭필 방법.
- 제13항에 있어서,상기 열처리는 50∼300Torr의 압력하에서 10분∼30분 동안 진행하는 반도체장치의 트렌치 갭필 방법.
- 제12항에 있어서,상기 패드막은 산화막과 질화막이 적층된 구조로 형성하는 반도체장치의 트렌치 갭필 방법.
- 제16항에 있어서,상기 제1트렌치의 어깨부를 노출시키는 단계는, 상기 질화막과 산화막을 순차적으로 풀백하는 반도체장치의 트렌치 갭필 방법.
- 제17항에 있어서,상기 풀백은 습식식각으로 진행하는 반도체장치의 트렌치 갭필 방법.
- 제17항에 있어서,상기 패드막의 풀백공정시 상기 질화막은 인산용액을 이용하여 풀백하는 반도체장치의 트렌치 갭필 방법.
- 제19항에 있어서,상기 인산용액은 100∼200℃의 온도를 갖는 고온 인산용액을 포함하는 반도체장치의 트렌치 갭필 방법.
- 제17항에 있어서,상기 패드막의 풀백공정시 상기 산화막은 불산이 혼합된 용액을 이용하여 진행하는 반도체장치의 트렌치 갭필 방법.
- 제12항에 있어서,상기 제1갭필막 형성전에, 상기 제1트렌치의 바닥 및 측벽을 산화시켜 측벽 막을 형성하는 단계를 더 포함하는 반도체장치의 트렌치 갭필 방법.
- 제12항 내지 제22항 중 어느 한 항에 있어서,상기 제1갭필막은 폴리실리콘막을 포함하는 반도체장치의 트렌치 갭필 방법.
- 제23항에 있어서,상기 제2갭필막은 산화막을 포함하는 반도체장치의 트렌치 갭필 방법.
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