KR20100019098A - 반도체 소자 및 그의 제조 방법 - Google Patents

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Abstract

반도체 소자 및 그의 제조 방법이 개시된다. 이 방법은, 제1 웨이퍼의 상부에 제2 웨이퍼를 결합시키는 단계와, 제2 웨이퍼의 백 사이드에 하드 마스크 층을 형성하는 단계와, 하드 마스크 층의 상부에 비아 홀 영역을 노출시키는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 식각 마스크로 이용하여 하드 마스크 층을 식각하여 하드 마스크 패턴을 형성하는 단계 및 하드 마스크 패턴을 식각 마스크로 이용하여 제1 및 제2 웨이퍼를 일정 깊이까지 식각하여 비아 홀을 형성하는 단계를 구비하는 것을 특징으로 한다. 그러므로, 두 웨이퍼를 접합시키는 데 매우 효과적이고, 높은 외형비를 갖는 비아 홀에 잔류하는 찌꺼기를 깨끗하게 제거할 수 있고, 소자 특성을 더욱 향상시킬 수 있는 효과를 갖는다.
반도체 소자, 웨이퍼, 포토 다이오드, 장벽 금속층, 금속층

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method for manufacturing the device}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 특히 두 개의 웨이퍼를 결합한 어버브(above) 집적 회로(IC:Integrated Circuit) 같은 반도체 소자 및 그의 제조 방법에 관한 것이다.
디바이스 제조 기술(Device technology)이 발달하면서, 일반적인 씨모스 이미지 센서(CIS:CMOS Image Sensor) 제품과는 차별화된 전략적인 제품에 대해 연구가 활발히 진행되고 있으며, 그 중에 하나가 바로 어버브(above) IC 이다. 포토 다이오드(photo diode)의 상부에 컬러 필터 및 마이크로 렌즈를 형성하는 일반적인 반도체 소자의 제조 방법과 비교할 때, 포토 다이오드를 베어(bare) 실리콘(Si) 웨이퍼(wafer)에 수소(H2) 이온을 주입하여 형성한 후 이를 패턴 웨이퍼(pattern wafer)와 접합시키는 어버브 IC의 제조 방법에 대한 연구가 활발히 진행되고 있다. 이러한 어버브 IC의 제조 방법은 두 웨이퍼를 접합시키기 전에 텅스텐을 채워서 연결하는 방식이 있다. 이때, 각 웨이퍼에 형성되는 비아 홀(VIA hole)의 최소 폭은 10㎛이고, 비아 홀의 최소 깊이는 70㎛이므로 단순한 공정 방법으로는 비아 홀에 잔류하는 찌꺼기(residue)의 제거가 용이하지 않다. 일반적으로, 비아 플러그의 형성을 위해 식각 공정을 수행한 후, HF 계열인 에천트(etchant)를 사용하여 자연 산화막을 제거하는 내용은 알려져 있으나, 실질적으로 부산물(byproduct)로 발생하는 찌꺼기의 제거에 대해서는 잘 알려져 있지 않다. 또한, 장벽 금속막(barrier metal)으로서 사용되는 Ti/TiN 층(layer)도 텅스텐과 같이 제거해야 되므로 W, Ti 및 TiN을 동시에 접합 부위까지 제거하는 방법을 통해서 두 웨이퍼의 접합에 대한 공정을 셋 업(setup)해야 하는 어려움이 있다. 즉, W, Ti, TiN의 층들을 선택적으로 동시 처리에 대한 필요성이 절실한 실정이다.
본 발명이 이루고자 하는 기술적 과제는, 두 개의 웨이퍼들을 금속막으로 연결시키고, 비아 홀의 형성시에 발생한 찌꺼기를 깨끗이 제거할 수 있고, 하드 마스크 층에 남겨지는 장벽 금속막과 금속막을 선택적으로 동시에 제거할 수 있는 반도체 소자 및 그의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 반도체 소자의 제조 방법은, 제1 웨이퍼의 상부에 제2 웨이퍼를 결합시키는 단계와, 상기 제2 웨이퍼의 백 사이드에 하드 마스크 층을 형성하는 단계와, 상기 하드 마스크 층의 상부에 비아 홀 영역을 노출시키는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각 마스크로 이용하여 상기 하드 마스크 층을 식각하여 하드 마스크 패턴을 형성하는 단계 및 상기 하드 마스크 패턴을 식각 마스크로 이용하여 상기 제1 및 제2 웨이퍼를 일정 깊이까지 식각하여 비아 홀을 형성하는 단계로 이루어지는 것이 바람직하다.
상기 다른 과제를 이루기 위한 본 발명에 의한 반도체 소자는, 패턴된 제1 웨이퍼와, 상기 제1 웨이퍼의 상부에 결합되는 제2 웨이퍼와, 상기 제2 웨이퍼의 백 사이드로부터 상기 제1 웨이퍼의 일정 깊이까지 형성된 비아 홀에 매립된 장벽 금속막 및 상기 장벽 금속막의 상부에 상기 비아 홀을 매립하도록 형성된 금속층으로 구성되고, 상기 장벽 금속막과 상기 금속층은 상기 제1 웨이퍼로부터 상기 제2 웨이퍼의 접합 영역까지 형성되어 있는 것이 바람직하다.
본 발명에 의한 반도체 소자 및 그의 제조 방법은 웨이퍼를 접합시킨 후 하드 마스크 패턴을 이용하여 비아 홀을 형성하므로 두 웨이퍼를 접합시키는 데 매우 효과적이고, 비아 홀을 형성한 후 솔벤트와 핫 DIW를 사용하여 찌꺼기를 제거하므로 높은 외형비에서도 찌꺼기를 깨끗하게 제거할 수 있고, 비아 홀에 장벽 금속막과 금속막을 매립한 후 하드 마스크 패턴층에 잔류하는 금속 물질들을 선택적으로 제거하여 소자 특성을 더욱 향상시킬 수 있는 효과를 갖는다.
이하, 본 발명에 의한 반도체 소자 방법의 실시예를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 1a 내지 도 1g는 본 발명의 실시예에 의한 반도체 소자의 제조 방법에 의한 공정 단면도들을 나타낸다.
도 1a에 도시된 바와 같이, 제1 웨이퍼(90)의 상부에 제2 웨이퍼(92)를 결합(또는, 접합)시킨다. 제1 웨이퍼(90)와 제2 웨이퍼(92)는 열처리에 의해 결합될 수 있다. 제1 웨이퍼(90)는 층간 절연막(IMD:Inter Metal Dielectrics)(100), 메탈(metal)(102) 및 비아 콘텍(via contact)(104)을 갖는 패턴을 갖는 웨이퍼이다. 비아 콘텍(104)은 층간 절연막(100)의 내부에 형성되어 있고, 메탈(102)은 비아 콘텍(104)과 연결되며 층간 절연막(100)에 매립되어 있다. 층간 절연막(100)은 USG(Undopd Silicate Glass). PSG(phosphosilicate glass) 또는 BPSG(boro-phospho silicate glass) 등일 수 있다. 제2 웨이퍼(92)는 포토 다이오 드(120)를 갖는 실리콘 웨이퍼일 수 있다. 포토 다이오드(120)는 수소(H2) 이온을 주입하여 형성될 수 있으며, 예를 들어, PIN 다이오드(120)일 수 있다. PIN 다이오드(120)는 P층(114), I층(112) 및 N층(110)으로 이루어질 수 있다. 본 발명에 의하면, PIN 다이오드(120)의 두께는 0.7㎛ 내지 1.2㎛일 수 있다.
이후, 도 1b에 도시된 바와 같이, 제2 웨이퍼(92)의 백 사이드(backside)에 하드 마스크 층(140)을 형성한다. 본 발명에 의한, 하드 마스크 층(140)은 제1 산화막(130), 질화막(132) 및 제2 산화막(134)로 이루어질 수 있다. 즉, 제2 웨이퍼(92)의 백 사이드의 상부 전면에 제1 산화막(130)을 형성하고, 제1 산화막(130)의 상부 전면에 질화막(132)을 형성하고, 질화막(132)의 상부 전면에 제2 산화막(134)을 적층하여 하드 마스크 층(140)을 형성할 수 있다.
도 1c에 도시된 바와 같이, 하드 마스크 층(140)의 상부에 비아 홀 영역을 노출시키는 감광막 패턴(150)을 형성한다. 예를 들어, 하드 마스크 층(140)의 상부에 포토 레지스트를 도포하고, 도포된 포토 레지스트를 사진 및 식각 공정에 의해 패터닝하여 감광막 패턴(150)을 형성할 수 있다.
도 1d에 도시된 바와 같이, 감광막 패턴(150)을 식각 마스크로 이용하여, 하드 마스크 층(140)을 건식 식각하여 하드 마스크 패턴(140A)을 형성한다. 하드 마스크 패턴(140A)은 제1 산화막 패턴(130A), 질화막 패턴(132) 및 제2 산화막 패턴(134)으로 이루어진다.
도 1e에 도시된 바와 같이, 감광막 패턴(150)을 애싱(ashing)에 의해 제거한 후, 하드 마스크 패턴(140A)을 식각 마스크로 이용하여 제1 및 제2 웨이퍼(90 및 92)를 일정 깊이까지 식각하여 비아 홀(152)을 형성한다. 이때, 비아 홀(152)은 제1 웨이퍼(90)의 메탈(102)까지 제1 및 제2 웨이퍼(90 및 92)를 식각하여 형성할 수 있다.
전술한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 웨이퍼를 접합시킨 후 비아 홀을 형성하므로, 두 웨이퍼를 접합시키지 이전에 깊은 비아 홀을 먼저 형성한 후 웨이퍼들을 접합시키는 일반적인 방법에서 발생하는 웨이퍼의 불균일성(non-uniformity) 및 웨이퍼의 비고착(non-adhension)의 위험 요소들을 제거할 수 있어, 두 웨이퍼를 접합시키는 데 매우 효과적이다.
그러나, 전술한 바와 같이 패터닝할 경우, 높은 외형비(aspect ratio)로 인해 부산물(byproduct)인 폴리머(polymer) 찌꺼기(또는, 잔류물)(residue)가 많이 발생할 수도 있는 문제점이 있다.
따라서, 본 발명에 의하면, 비아 홀(152)의 내부에 잔존하는 찌꺼기를 다음과 같이 제거한다.
본 발명에 의하면, 찌꺼기를 솔벤트(solvent)와 핫(hot) 순수(DIW:deionized water)중 적어도 하나를 사용하여 제거할 수 있다. 예를 들어, 솔벤트를 사용하여 일차적으로 견고한(hardening) 찌꺼기를 먼저 제거한 후, 핫 순수(DIW)를 이용하여 나머지 찌꺼기를 제거할 수 있다. 여기서, 솔벤트는 NH4F 계열의 염기성 용액을 포함할 수 있다. 핫 순수의 온도는 너무 높을 경우 패턴에 어택(attack)을 가할 수 있고, 너무 낮을 경우 처리가 용이하지 않다. 따라서, 핫 순수의 온도는 79 내지 90℃인 것이 바람직하다. 핫 순수는 스핀(spin) 방식 또는 딥(dip) 방식으로 사용될 수 있다.
이후, 도 1f에 도시된 바와 같이, 비아 홀(152)의 내부를 포함하여 하드 마스크 패턴(140A)의 전면에 장벽 금속층(160)을 형성한다. 본 발명에 의하면, 장벽 금속층(160)은 Ti 또는 TiN 계열의 물질을 포함할 수 있다.
이후, 도 1f에 도시된 바와 같이, 장벽 금속층(160)의 상부 전면에 금속층(162)을 형성하여 비아 홀(152)을 매립하여 제1 웨이퍼(90)와 제2 웨이퍼(92)을 연결할 수 있다. 금속층(162)은 텅스텐(W)일 수 있다.
이후, 도 1g에 도시된 바와 같이, 비아 홀(152) 내부에 매립된 장벽 금속층(160)과 금속층(162)의 일부를 습식 식각에 의해 선택적으로 제거한다. 본 발명에 의하면, 도 1g에 도시된 바와 같이 장벽 금속층(160)과 금속층(162)은 제2 웨이퍼(92)에 형성된 PIN 다이오드에서 I 영역(112)까지 선택적으로 제거될 수 있다. 본 발명에 의하면, 황산(H2SO4), TMH(TrimethylOxyethylAmmonium-hydroxide), 과산화수소(H2O2)의 화합물을 순수(DIW:deionized water)에 희석한 결과물을 이용하여, 습식 식각에 의해 장벽 금속층(160)과 금속층(162)을 선택적으로 제거할 수 있다. 따라서, 장벽 금속막(160A)과 금속막(162A)이 비아 홀(152)의 내부에 잔류하게 된다.
본 발명에 의하면, 황산, TMH 및 과산화수소의 함량비는 1:1:20 내지 50일 수 있다. 또한, 황산, TMH 및 과산화수소의 화합물과 DIW의 함량비는 1 : 40 내지 60일 수 있다.
만일, 비아 홀(152)에 장벽 금속막(160) 및 금속막(162)을 선택적으로 제거하지 않고 형성하여 두 웨이퍼를 연결시킨다면, 장벽 금속막(160)으로 사용되는 Ti 또는 TiN 층이 두 실리콘 웨이퍼들(90 및 92)에만 형성되는 것이 아니라 하드 마스크 패턴(140A) 상에도 형성될 수 있다. 이 경우, 절연막이 형성되는 영역에 금속이 존재하여 소자 특성을 저해하는 요소로 작용하는 문제점이 있다. 이러한 문제를 해결하기 위해, 본 발명에 의한 반도체 소자의 제조 방법은 장벽 금속막(160) 및 금속막(162)을 도 1g에 도시된 바와 같이 PIN 다이오드(120)의 I 영역(112)까지 선택적으로 제거한다. 따라서, 하드 마스크 패턴(140A)에 금속들이 형성되어 소자의 특성에 야기되는 문제를 원천적으로 해결할 수 있다.
도 2 및 도 3은 비아 홀(152)에 매립된 장벽 금속막(160) 및 금속막(162)이 제거된 모습을 SEM(Scanning Electron Microscope)으로 획득한 사진들이다.
비아 홀(152)에 매립된 장벽 금속막(160) 및 금속막(162)을 모두 제거할 경우 도 2에 도시된 바와 같은 SEM 영상이 획득되고, 비아 홀(152)에 매립된 장벽 금속막(160) 및 금속막(162)을 선택적으로 제거할 경우 도 3에 도시된 바와 같은 SEM 영상이 획득될 수 있다. 황산, TMH 및 과산화수소의 함량비에 따라 도 2에 도시된 바와 같이 장벽 금속막(160) 및 금속막(162)은 모두 제거될 수도 있고, 도 3에 도시된 바와 같이 장벽 금속막(160) 및 금속막(162)은 선택적으로 제거될 수도 있다.
도 4는 제2 웨이퍼(92)의 백 사이드의 커팅(cutting)을 설명하기 위한 도면 으로서, 제1 및 제2 웨이퍼들(90 및 92)을 보인다.
본 발명의 일 실시예에 의하면, 도 4에 도시된 제2 웨이퍼(92)의 불필요한 백 사이드(122)를 커팅(cutting)한 후에, 도 1a 내지 도 1g에 도시된 반도체 소자의 제조 방법이 수행될 수 있다. 즉, 제2 웨이퍼(92)의 불필요한 백 사이드(122)를 커팅한 이후에 도 1a에 도시된 바와 같이 제1 및 제2 웨이퍼들(90 및 92)을 결합시킬 수 있다.
또는, 본 발명의 다른 실시예에 의하면, 불필요한 백 사이드(122)가 커팅되지 않은 채 도 1a 내지 도 1g에 도시된 반도체 소자의 제조 방법이 수행된다. 이 경우, 장벽 금속층(160)과 금속층(162)을 선택적으로 식각한 후에, 제2 웨이퍼(92)의 불필요한 백 사이드(122)를 커팅할 수도 있다.
이하, 본 발명에 의한 반도체 소자의 실시예를 도 1g를 참조하여 다음과 같이 설명한다.
본 발명에 의한 반도체 소자는 패턴된 제1 웨이퍼(90), 제2 웨이퍼(92), 장벽 금속막(160A) 및 금속막(162A)로 구성된다.
패턴된 제1 웨이퍼(90)는 층간 절연막(100), 메탈(102) 및 비아 콘텍(104)을 갖는다. 비아 콘텍(104)은 층간 절연막(100)의 내부에 형성되어 있고, 메탈(102)은 비아 콘텍(104)과 연결되며 층간 절연막(100)에 매립되어 있다.
제2 웨이퍼(92)는 제1 웨이퍼(90)의 상부에 결합되어 있으며, 수소 이온 주입에 의해 형성된 포토 다이오드 예를 들면, PIN 다이오드(120)를 포함할 수 있다.
장벽 금속막(160A)은 제2 웨이퍼(92)의 백 사이드로부터 제1 웨이퍼(90)의 일정 깊이까지 형성된 비아 홀(152)의 일부에 매립되어 있다. 비아 홀(152)은 제2 웨이퍼(92)의 백 사이드로부터 제1 웨이퍼(90)의 메탈(102)까지 형성되어 있다.
금속층(162A)은 장벽 금속막(160A)의 상부에 비아 홀(152)의 일부를 매립하도록 형성되어 있다. 이때, 장벽 금속막(160A)과 금속층(162A)은 제1 웨이퍼(90)로부터 제2 웨이퍼(92)의 접합 영역까지만, 비아 홀(152)의 일부에 형성되어 있다. 여기서, 접합 영역은 도 1g에 도시된 바와 같이 PIN 다이오드의 I 영역(112)에 포함될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1a 내지 도 1g는 본 발명의 실시예에 의한 반도체 소자의 제조 방법에 의한 공정 단면도들을 나타낸다.
도 2 및 도 3은 비아 홀에 매립된 장벽 금속막 및 금속막이 제거된 모습을 SEM으로 획득한 사진들이다.
도 4는 제2 웨이퍼의 백 사이드의 커팅을 설명하기 위한 도면이다.
* 도면의 주요부분에 대한 부호의 설명
90 : 제1 웨이퍼 92 : 제2 웨이퍼
100 : 층간 절연막 102 : 메탈
104 : 비아 콘텍 120: 포토 다이오드
140 : 하드 마스크 층 150 : 감광막 패턴
152 : 비아 홀 160 : 장벽 금속막
162 : 금속막

Claims (28)

  1. 제1 웨이퍼의 상부에 제2 웨이퍼를 결합시키는 단계;
    상기 제2 웨이퍼의 백 사이드에 하드 마스크 층을 형성하는 단계;
    상기 하드 마스크 층의 상부에 비아 홀 영역을 노출시키는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각 마스크로 이용하여 상기 하드 마스크 층을 식각하여 하드 마스크 패턴을 형성하는 단계; 및
    상기 하드 마스크 패턴을 식각 마스크로 이용하여 상기 제1 및 제2 웨이퍼를 일정 깊이까지 식각하여 비아 홀을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서, 상기 제1 웨이퍼와 상기 제2 웨이퍼는 열처리에 의해 결합되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1 항에 있어서, 상기 하드 마스크 층을 형성하는 단계는
    상기 제2 웨이퍼의 상기 백 사이드의 상부 전면에 제1 산화막을 형성하는 단계;
    상기 제1 산화막의 상부 전면에 질화막을 형성하는 단계; 및
    상기 질화막의 상부 전면에 제2 산화막을 적층하는 단계를 구비하는 것을 특 징으로 하는 반도체 소자의 제조 방법.
  4. 제1 항에 있어서, 상기 제2 웨이퍼는
    수소 이온 주입에 의해 형성된 포토 다이오드를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1 항에 있어서, 층간 절연막에 형성된 비아 콘텍 및 상기 비아 콘텍과 연결되며 상기 층간 절연막에 매립된 메탈을 갖는 상기 제1 웨이퍼의 상기 메탈까지 식각하여 상기 비아 홀을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1 항에 있어서, 상기 반도체 소자의 제조 방법은
    상기 비아 홀의 내부에 잔존하는 찌꺼기를 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6 항에 있어서, 상기 찌꺼기를 솔벤트와 핫(hot) 순수(deionized water)중 적어도 하나를 사용하여 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7 항에 있어서, 상기 솔벤트를 사용하여 상기 찌꺼기를 제거한 후, 상기 핫 순수를 이용하여 나머지 찌꺼기를 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제7 항에 있어서, 상기 솔벤트는 NH4F 계열의 염기성 용액을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제7 항에 있어서, 상기 핫 순수의 온도는 79 내지 90℃인 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제7 항에 있어서, 상기 핫 순수는 스핀 방식 또는 딥 방식으로 사용되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제1 항에 있어서, 상기 반도체 소자의 제조 방법은
    상기 비아 홀의 내부를 포함하여 상기 하드 마스크 패턴의 전면에 장벽 금속층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제12 항에 있어서, 상기 장벽 금속층은 Ti 또는 TiN 계열의 물질을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제12 항에 있어서, 상기 반도체 소자의 제조 방법은
    상기 장벽 금속층의 상부 전면에 금속층을 형성하여 상기 비아 홀을 매립하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제14 항에 있어서, 상기 반도체 소자의 제조 방법은
    상기 비아 홀 내부에 매립된 상기 장벽 금속층과 상기 금속층의 일부를 습식 식각에 의해 선택적으로 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제1 항에 있어서, 상기 반도체 소자의 제조 방법은
    상기 제2 웨이퍼의 백 사이드를 커팅하는 단계를 더 구비하고,
    상기 제1 및 제2 웨이퍼들을 결합시키는 단계는 상기 커팅하는 단계 이후에 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제15 항에 있어서, 상기 반도체 소자의 제조 방법은
    상기 장벽 금속층과 상기 금속층을 선택적으로 식각한 후에, 상기 제2 웨이퍼의 백 사이드를 커팅하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제15 항에 있어서, 상기 장벽 금속층과 상기 금속층은 상기 제2 웨이퍼에 형성된 PIN 다이오드에서 I 영역까지 선택적으로 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제18 항에 있어서, 상기 PIN 다이오드의 두께는 0.7㎛ 내지 1.2㎛인 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제15 항에 있어서, 황산, TMH(TrimethylOxyethylAmmonium-hydroxide), 과산화수소의 화합물을 순수(DIW:deionized water)에 희석한 결과물을 이용하여, 습식 식각에 의해 상기 장벽 금속층과 상기 금속층을 선택적으로 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제20 항에 있어서, 상기 황산, 상기 TMH 및 상기 과산화수소의 함량비는 1:1:20 내지 50 인 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 제20 항에 있어서, 상기 화합물과 상기 DIW의 함량비는 1 : 40 내지 60인 것을 특징으로 하는 반도체 소자의 제조 방법.
  23. 패턴된 제1 웨이퍼;
    상기 제1 웨이퍼의 상부에 결합되는 제2 웨이퍼;
    상기 제2 웨이퍼의 백 사이드로부터 상기 제1 웨이퍼의 일정 깊이까지 형성된 비아 홀에 매립된 장벽 금속막; 및
    상기 장벽 금속막의 상부에 상기 비아 홀을 매립하도록 형성된 금속층을 구비하고,
    상기 장벽 금속막과 상기 금속층은 상기 제1 웨이퍼로부터 상기 제2 웨이퍼의 접합 영역까지 형성되어 있는 것을 특징으로 하는 반도체 소자.
  24. 제23 항에 있어서, 상기 제2 웨이퍼는
    수소 이온 주입에 의해 형성된 PIN 다이오드를 갖는 것을 특징으로 하는 반도체 소자.
  25. 제24 항에 있어서, 상기 접합 영역은 상기 PIN 다이오드의 I 영역에 포함되는 것을 특징으로 하는 반도체 소자.
  26. 제24 항에 있어서, 상기 비아 홀은
    층간 절연막에 형성된 비아 콘텍 및 상기 비아 콘텍과 연결되며 상기 층간 절연막에 매립된 메탈을 갖는 상기 제1 웨이퍼의 상기 메탈까지 형성되어 있는 것을 특징으로 하는 반도체 소자.
  27. 제23 항에 있어서, 상기 장벽 금속층은 Ti 또는 TiN 계열의 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  28. 제24 항에 있어서, 상기 PIN 다이오드의 두께는 0.7㎛ 내지 1.2㎛인 것을 특징으로 하는 반도체 소자.
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US12/536,391 US8278209B2 (en) 2008-08-08 2009-08-05 Method for manufacturing a semiconductor device using a hardmask layer
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210093718A (ko) * 2020-01-17 2021-07-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 웨이퍼 에칭 공정 및 그 방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9339601B2 (en) 2010-03-25 2016-05-17 Medtronic, Inc. Method and apparatus for guiding an external needle to an implantable device
US8475407B2 (en) 2010-03-25 2013-07-02 Medtronic, Inc. Method and apparatus for guiding an external needle to an implantable device
US9216257B2 (en) 2010-03-25 2015-12-22 Medtronic, Inc. Method and apparatus for guiding an external needle to an implantable device
US9419046B2 (en) * 2015-01-21 2016-08-16 Terapede Systems Inc. Integrated scintillator grid with photodiodes
JP6444274B2 (ja) * 2015-07-01 2018-12-26 日立オートモティブシステムズ株式会社 モータ駆動装置
EP3723138A1 (en) * 2019-04-10 2020-10-14 ams International AG Optoelectronic device, photonic detector and method of producing an optoelectronic device
US11270928B2 (en) * 2020-04-02 2022-03-08 Macom Technology Solutions Holdings, Inc. Unibody lateral via

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6391658B1 (en) * 1999-10-26 2002-05-21 International Business Machines Corporation Formation of arrays of microelectronic elements
US6566158B2 (en) * 2001-08-17 2003-05-20 Rosemount Aerospace Inc. Method of preparing a semiconductor using ion implantation in a SiC layer
KR100476691B1 (ko) * 2002-04-18 2005-03-18 삼성전자주식회사 셸로우 트렌치 소자분리 방법 및 이를 이용한 불휘발성메모리 장치의 제조방법
US6861686B2 (en) * 2003-01-16 2005-03-01 Samsung Electronics Co., Ltd. Structure of a CMOS image sensor and method for fabricating the same
KR100938866B1 (ko) * 2004-02-25 2010-01-27 에스.오.아이. 테크 실리콘 온 인슐레이터 테크놀로지스 광검출장치
EP1951612A2 (en) 2005-11-17 2008-08-06 Koninklijke Philips Electronics N.V. Electronic device comprising a mems element
KR100811267B1 (ko) * 2005-12-22 2008-03-07 주식회사 하이닉스반도체 반도체소자의 듀얼게이트 형성방법
US7378339B2 (en) * 2006-03-30 2008-05-27 Freescale Semiconductor, Inc. Barrier for use in 3-D integration of circuits

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210093718A (ko) * 2020-01-17 2021-07-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 웨이퍼 에칭 공정 및 그 방법

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