KR20100017958A - Pusher - Google Patents
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Abstract
Description
본 발명은 푸셔에 관한 것이다. 보다 상세하게는, 반도체 시험 장치에서 피시험 반도체 디바이스를 반송해서 시험용 소켓에 장착하는 푸셔 유닛 및 그 푸셔 유닛에 장착하는 푸셔에 관한 것이다.The present invention relates to a pusher. More specifically, the invention relates to a pusher unit for carrying a semiconductor device under test from a semiconductor test apparatus and mounting it in a test socket, and a pusher mounted in the pusher unit.
반도체 시험 장치는 피시험 반도체 디바이스를 시험용 소켓의 위치에 순차 반송 가압하고, 테스트부에 설치된 소정의 시험 프로그램을 따라서 피시험 반도체 디바이스의 각각에 대하여 시험을 실시하며, 시험 결과에 따라 반송 및 분류한다. 이러한 반도체 시험 장치의 일련의 동작에서는 푸셔 유닛이 피시험 반도체 디바이스를 반송하고 시험용 소켓에 가압한다.The semiconductor test apparatus sequentially conveys and pressurizes the semiconductor device under test to the position of the test socket, performs a test on each of the semiconductor devices under test according to a predetermined test program provided in the test section, and conveys and classifies them according to the test results. . In a series of operations of such a semiconductor test apparatus, the pusher unit conveys the semiconductor device under test and presses it to the test socket.
반도체 시험 장치의 푸셔 유닛은 반송에 즈음하여 피시험 반도체 디바이스를 하나씩 보유하는 보유부를 포함한다. 이 보유부는 부압원(負壓源)에 접속되어 부압의 흡착력에 의해 피시험 반도체 디바이스를 보유한다. 또한, 푸셔 유닛은 보유부에 보유된 피시험 반도체 디바이스를 시험용 소켓을 향해서 가압하는 푸셔를 포함한다. 푸셔는 피시험 반도체 디바이스 또는 그 기판에 직접 접촉해서 가압하는 가압부 및 가압부를 지지하는 동시에 가압부에 인가하는 가압력을 전하는 본체부를 포함한다.The pusher unit of the semiconductor test apparatus includes a holding portion for holding one semiconductor device under test on a conveyance basis. The holding portion is connected to a negative pressure source to hold the semiconductor device under test by the suction force of the negative pressure. The pusher unit also includes a pusher for pressing the semiconductor device under test held in the holding portion toward the test socket. The pusher includes a pressing portion for directly contacting and pressing the semiconductor device under test or the substrate thereof, and a main body portion for supporting the pressing portion and transmitting a pressing force applied to the pressing portion.
다음의 특허문헌 1에는 피시험 반도체 디바이스를 주고받는 복수의 반송 수단을 설치함으로써 반송중에 피시험 반도체 디바이스를 냉각시켜서 연속적인 처리를 할 수 있는 반도체 시험 장치의 구조가 제안되어 있다. 또한, 다음의 특허문헌 2에는 피시험 반도체 디바이스를 수용한 트레이의 변형에 기인하는 피시험 반도체 디바이스의 경사에 대응한 IC 반송 장치의 구조가 개시되어 있다.
더욱이, 다음의 특허문헌 3에는 부압을 이용해서 피시험 반도체 디바이스를 흡착해서 반송하는 장치에 있어서, 부압 발생 수단을 이용해서 피시험 반도체 디바이스에 공기를 세차게 불어서 냉각하는 기능을 공급하는 것이 제안되어 있다. 또한, 더욱이 다음의 특허문헌 4에는 개별 반송 장치에서 피시험 반도체 디바이스의 로드와 언로드를 함으로써 시험 공정의 효율을 향상시키는 것이 제안되어 있다.Further, Patent Literature 3 below proposes to supply a function of blowing air to a semiconductor device under test by using a negative pressure generating means to cool it by using a negative pressure generating means in a device for adsorbing and conveying the semiconductor device under test using a negative pressure. . Further, in Patent Document 4 below, it is proposed to improve the efficiency of the test step by loading and unloading the semiconductor device under test in the individual transfer device.
[특허문헌 1] 일본특허공개 1997-175647호 공보[Patent Document 1] Japanese Unexamined Patent Publication No. 1997-175647
[특허문헌 2] 일본특허공개 1998-058367호 공보[Patent Document 2] Japanese Patent Application Laid-Open No. 1998-058367
[특허문헌 3] 일본특허공개 2000-171521호 공보[Patent Document 3] Japanese Patent Application Laid-Open No. 2000-171521
[특허문헌 4] 일본특허공개 2002-174658호 공보[Patent Document 4] Japanese Patent Application Laid-Open No. 2002-174658
상기 푸셔에 피시험 반도체 디바이스를 가열 또는 냉각하는 기능의 일부를 담당시키는 반도체 시험 장치가 있다. 이 반도체 시험 장치에서 푸셔는 피시험 반도체 디바이스에 직접 접촉하는 부재이므로, 푸셔를 통해서 열을 전달함으로써 피시험 반도체 디바이스를 가열 또는 냉각한다. 이에 따라, 시험중에 피시험 반도체 디바이스 자체가 발생한 열을 소망 온도로 냉각하거나, 혹은 푸셔에 열원을 설치해 서 피시험 반도체 디바이스를 소망 온도로 가열할 수 있다. 이에 따라, 피시험 반도체 디바이스를 원하는 저온 상태 또는 고온 상태를 유지해서 시험이 수행된다. 또한, 푸셔는 외부 공기와는 차단된 항온조(챔버)의 내부에 수용되어 있다. 또한, 테스트 비용을 저감할 필요성에서 동시 측정하는 개수는 앞으로도 증가하는 경향에 있다.There is a semiconductor test apparatus in which the pusher is in charge of part of a function of heating or cooling a semiconductor device under test. In this semiconductor test apparatus, since the pusher is a member in direct contact with the semiconductor device under test, the semiconductor device under test is heated or cooled by transferring heat through the pusher. Thus, the heat generated by the semiconductor device itself during the test can be cooled to a desired temperature, or a heat source can be installed in the pusher to heat the semiconductor device under test to a desired temperature. Accordingly, the test is performed while keeping the semiconductor device under test in a desired low temperature state or a high temperature state. In addition, the pusher is housed in a thermostat chamber (chamber) that is blocked from outside air. In addition, the number of simultaneous measurements will continue to increase in the need to reduce test costs.
한편, 생산성을 향상하기 위해, 예를 들면 4개, 8 등의 복수의 피시험 반도체 디바이스를 동시 측정할 수 있는 반도체 시험 장치가 있다. 이러한 반도체 시험 장치 에서는 복수의 푸셔의 각각에 가열/냉각 구조를 설치하고 있다.On the other hand, in order to improve productivity, there exists a semiconductor test apparatus which can measure a plurality of semiconductor devices under test, such as four and eight, for example. In such a semiconductor test apparatus, a heating / cooling structure is provided in each of the plurality of pushers.
그러나, 복수의 푸셔의 각각에 열원을 설치함으로써 푸셔를 포함하는 장치 전체가 대형화하므로, 결과적으로 항온조도 대형화하게 되어 바람직하지 않다. 또한, 항온조의 대형화뿐만 아니라 동시 측정 개수에 비례해서 가열/냉각 구조체의 개수도 증가하므로, 반도체 시험 장치의 비용도 단순히 증가한다고 하는 문제가 있다.However, since the whole apparatus including a pusher is enlarged by providing a heat source in each of the plurality of pushers, the thermostatic bath is also enlarged as a result, which is not preferable. In addition, since the number of heating / cooling structures increases in proportion to the number of simultaneous measurements as well as the size of the thermostat, there is a problem that the cost of the semiconductor test apparatus simply increases.
상기 과제를 해결하기 위해서, 본 발명의 제1 형태로서, 공통인 열원에 열적으로 결합된 복수의 디바이스 가압부를 포함하며, 복수의 디바이스 가압부의 각각이 피시험 반도체 디바이스의 피가압면에 접촉해서 가압함으로써 피시험 반도체 디바이스의 각각을 반도체 시험 장치의 시험용 소켓에 가압하며 또한 열원으로부터의 열을 피시험 반도체 디바이스에 전하는 푸셔가 제공된다. 이에 따라, 하나의 열원에 접속된 단일 푸셔에서 복수의 피시험 반도체 디바이스를 시험할 수 있고, 반도체 시험 공정의 처리 속도를 향상시킬 수 있다. 또한, 피시험 반도체 디바이스의 개수에 맞춰서 열원을 설치한 푸셔와 비교하면, 열원을 위한 소비 전력을 저감할 수 있다.MEANS TO SOLVE THE PROBLEM In order to solve the said subject, as a 1st aspect of this invention, it comprises the several device pressurization part thermally couple | bonded with the common heat source, and each of the some device pressurization part contacts and pressurizes the to-be-pressed surface of the semiconductor device under test. Thereby, a pusher is provided which presses each of the semiconductor devices under test to the test socket of the semiconductor test apparatus and transmits heat from the heat source to the semiconductor device under test. Thereby, a plurality of semiconductor devices under test can be tested by a single pusher connected to one heat source, and the processing speed of the semiconductor test process can be improved. Moreover, compared with the pusher which provided the heat source according to the number of semiconductor devices under test, the power consumption for a heat source can be reduced.
또한, 본 발명의 제2의 형태로서, 본체부 및 본체부에 대하여 요동할 수 있도록 본체부에 지지된 디바이스 가압부를 포함하며, 디바이스 가압부가 피시험 반도체 디바이스의 피가압면에 접촉하여 피가압면의 경사를 따라서 요동함으로써 피가압면에 밀착하여 가압면을 균일하게 가압해서 피시험 반도체 디바이스를 반도체 시험 장치의 시험용 소켓을 향해서 가압하는 푸셔가 제공된다. 이에 따라, 피시험 반도체 디바이스 또는 푸셔의 경사 등에 기인하는 푸셔 및 피시험 반도체 디바이스의 접촉 면적의 감소가 방지되고, 열원과 피시험 반도체 디바이스를 높은 효율로 열적으로 결합시킬 수 있다. 따라서, 에너지 효율이 높아질 뿐만 아니라 정밀하며 신속한 온도 제어를 할 수 있다.In addition, a second aspect of the present invention includes a device pressing portion supported on a main body portion so as to oscillate with respect to the main body portion and the main body portion, wherein the device pressing portion comes into contact with the pressing surface of the semiconductor device under test and is pressed. A pusher is provided that is in close contact with the surface to be pressurized by oscillating along the inclined surface to uniformly press the pressing surface to press the semiconductor device under test toward the test socket of the semiconductor test apparatus. Thereby, the reduction of the contact area of the pusher and the semiconductor device under test due to the inclination of the semiconductor device under test or the pusher and the like can be prevented, and the heat source and the semiconductor device under test can be thermally coupled with high efficiency. Therefore, not only the energy efficiency is increased but also precise and rapid temperature control can be performed.
또한, 본 발명의 제3의 형태로서, 열원에 열적으로 결합된 본체부 및 본체부 에 대하여 물리적이며 열적으로 결합되며 각각이 피시험 반도체 디바이스의 피가압면을 가압하는 복수의 디바이스 가압부를 포함하며, 디바이스 가압부의 각각이 피시험 반도체 디바이스의 피가압면에 접촉해서 피시험 반도체 디바이스를 반도체 시험 장치의 시험용 소켓을 향해서 가압하며, 또한 열원으로부터의 열을 피시험 반도체 디바이스에 전하는 푸셔가 제공된다. 이에 따라, 피시험 반도체 디바이스 또는 푸셔의 경사 등에 기인하는 푸셔 및 피시험 반도체 디바이스의 접촉 면적의 감소가 방지되고, 열원과 피시험 반도체 디바이스를 높은 효율로 열적으로 결합시킬 수 있다.In addition, as a third aspect of the present invention, there is provided a main body portion thermally coupled to a heat source, and a plurality of device pressurization portions physically and thermally coupled to the main body portion, each pressurizing a pressurized surface of the semiconductor device under test; Each of the device pressurization portions comes in contact with the press surface of the semiconductor device under test, pressurizes the semiconductor device under test toward the test socket of the semiconductor test apparatus, and provides a pusher for transferring heat from a heat source to the semiconductor device under test. Thereby, the reduction of the contact area of the pusher and the semiconductor device under test due to the inclination of the semiconductor device under test or the pusher and the like can be prevented, and the heat source and the semiconductor device under test can be thermally coupled with high efficiency.
더욱이, 본 발명의 제4의 형태로서, 열원에 열적으로 결합된 본체부 및 본체부에 대하여 물리적이며 열적으로 결합되며 또한 본체부에 대하여 요동할 수 있도록 본체부에 지지되며 피시험 반도체 디바이스의 피가압면을 가압하는 디바이스 가압부를 포함하며, 디바이스 가압부가 피시험 반도체 디바이스의 피가압면에 접촉하여 피가압면의 경사를 따라서 요동함으로써 피가압면에 밀착하여 가압면을 균일하게 가압하며 또한 피시험 반도체 디바이스를 반도체 시험 장치의 시험용 소켓을 향해서 가압하며, 또한 열원으로부터의 열을 피시험 반도체 디바이스에 전하는 푸셔가 제공된다. 이에 따라, 피시험 반도체 디바이스 또는 푸셔의 경사 등에 기인하는 푸셔 및 피시험 반도체 디바이스의 접촉 면적의 감소가 방지되고, 열원과 피시험 반도체 디바이스를 높은 효율로 열적으로 결합시킬 수 있다. 따라서, 에너지 효율이 높아질 뿐만 아니라 정밀하며 신속한 온도제어를 할 수 있다.Furthermore, as a fourth aspect of the present invention, the main body portion thermally coupled to the heat source and the main body portion are physically and thermally coupled to the main body portion and supported on the main body portion so as to be able to swing with respect to the main body portion, And a device pressurizing portion for pressurizing the pressurizing surface, wherein the device pressurizing portion comes into contact with the pressurized surface of the semiconductor device under test and oscillates along the inclination of the pressurized surface so as to be in close contact with the pressurized surface and to pressurize the pressurized surface evenly. A pusher is provided which presses the semiconductor device toward the test socket of the semiconductor test apparatus and transmits heat from the heat source to the semiconductor device under test. Thereby, the reduction of the contact area of the pusher and the semiconductor device under test due to the inclination of the semiconductor device under test or the pusher and the like can be prevented, and the heat source and the semiconductor device under test can be thermally coupled with high efficiency. Therefore, not only the energy efficiency is increased but also precise and rapid temperature control can be performed.
또한, 하나의 실시 형태로서, 상기 푸셔에서 디바이스 가압부가 구면 형상의 단부를 포함하며, 본체부가 단부와 상보적인 형상의 좌부를 포함하며, 단부 및 좌부가 감합함으로써 양자가 결합되어 있다. 이에 따라, 피시험 반도체 디바이스의 경사를 따라서 디바이스 가압부가 기울어진 경우라도, 푸셔의 본체부와 디바이스 가압부의 열적인 결합 효율은 실질적으로 변화되지 않는다.Moreover, as one embodiment, in the pusher, the device pressing portion includes a spherical shaped end portion, the main body portion includes a left portion having a shape complementary to the end portion, and both ends are joined by fitting. Accordingly, even when the device pressing portion is inclined along the inclination of the semiconductor device under test, the thermal coupling efficiency of the body portion of the pusher and the device pressing portion is substantially unchanged.
또한, 다른 실시 형태로서, 상기 푸셔에서 본체부 및 디바이스 가압부 사이에 열전도율이 높은 유동체가 개재한다. 디바이스 가압부가 원활하게 요동해서 피시험 반도체 디바이스에 잘 밀착한다. 또한, 푸셔의 본체부 및 디바이스 가압부 간의 미세한 간극이 열전도율이 높은 유동체에 의해 메워지므로, 양자간의 열적인 결합 효율도 개선된다.In another embodiment, a fluid having a high thermal conductivity is interposed between the body portion and the device pressurization portion in the pusher. The device pressurized portion smoothly swings to adhere well to the semiconductor device under test. Further, since the minute gap between the body portion of the pusher and the device pressurization portion is filled by the fluid having high thermal conductivity, thermal coupling efficiency between the two is also improved.
또한, 다른 실시 형태로서, 상기 푸셔에서 디바이스 가압부가 그 가압 방향에 대해서 본체부에 대하여 변위할 수 있도록 본체부에서 탄성지지되어 있다. 이에 따라, 피시험 반도체 디바이스의 높이(두께)의 변동, 피시험 반도체 디바이스의 경사 등에 의한 푸셔 및 피시험 반도체 디바이스의 접촉 면적의 감소가 방지되고, 열원과 피시험 반도체 디바이스를 높은 효율로 열적으로 결합시킬 수 있다. 따라서, 에너지 효율이 높아질 뿐만 아니라 정밀하며 신속한 온도 제어를 할 수 있다.In another embodiment, the pusher is elastically supported by the main body so that the device presser can be displaced with respect to the main body in the pressing direction. This prevents a decrease in the contact area between the pusher and the semiconductor device under test due to variations in the height (thickness) of the semiconductor device under test, the inclination of the semiconductor device under test, and the like. Can be combined. Therefore, not only the energy efficiency is increased but also precise and rapid temperature control can be performed.
또한, 다른 실시 형태로서, 상기 푸셔에서 본체부 및 디바이스 가압부 간의 간극이 열전도율이 높은 유동체로 충전되어 있다. 이에 따라, 푸셔의 본체부와 디바이스 가압부 간의 열적인 결합이 개선되고, 열원으로부터 피시험 반도체 디바이스에 이르는 효율이 높은 열전도로가 형성된다.In another embodiment, the gap between the body portion and the device pressurization portion in the pusher is filled with a fluid having high thermal conductivity. As a result, the thermal coupling between the body portion of the pusher and the device pressurization portion is improved, and a highly efficient heat conduction from the heat source to the semiconductor device under test is formed.
또한, 다른 실시 형태로서, 상기 푸셔에서 디바이스 가압부가 탄성 시트를 통해서 본체부에 지지되어 있다. 이에 따라, 푸셔의 본체부 및 디바이스 가압부 간의 열적인 결합이 양호하게 유지되는 동시에 탄성 시트에 의해 디바이스 가압부의 변위가 허용되므로, 피시험 반도체 디바이스의 표면 상태를 따라서 디바이스 가압부가 밀착한다. 따라서, 푸셔 및 디바이스 가압부 사이에 양호한 열적 결합이 형성된다.Moreover, as another embodiment, the device press part is supported by the said pusher by the main-body part through an elastic sheet. As a result, the thermal coupling between the main body portion of the pusher and the device pressing portion is maintained satisfactorily and the device pressing portion is allowed to be displaced by the elastic sheet, so that the device pressing portion is in close contact with the surface state of the semiconductor device under test. Thus, a good thermal bond is formed between the pusher and the device press.
또한, 다른 실시 형태로서, 상기 푸셔에서 본체부가 가압 방향으로 적층되어서 적층체를 이루는 복수의 탄성 변형할 수 있는 박판재 및 박판재가 서로 밀착하게 체결하는 체결 부재를 포함한다. 이에 따라, 푸셔의 본체부 자체가 탄성 변형하므로, 피시험 반도체 디바이스 표면의 상태에 따라 디바이스 가압부가 변위하는 동시에 피시험 반도체 디바이스를 향해서 눌리며, 푸셔 및 피시험 반도체 디바이스의 사이는 높은 효율로 열적으로 결합된다. 또한, 푸셔 본체부는 변형하지만 전체가 일체의 부재이므로, 본체부에서의 열전도율이 저하하는 것도 없다.In another embodiment, the pusher includes a plurality of elastically deformable thin plates that are laminated in a pressing direction in the pusher direction to form a laminate, and fastening members that closely adhere to each other. Accordingly, since the main body portion of the pusher itself is elastically deformed, the device pressing portion is displaced and pressed toward the semiconductor device under test according to the state of the surface of the semiconductor device under test, and thermally between the pusher and the semiconductor device under test with high efficiency. Are combined. In addition, the pusher main body deforms, but since the whole is an integral member, the thermal conductivity in the main body does not decrease.
또한, 다른 실시 형태로서, 상기 푸셔에서 디바이스 가압부가 일단이 본체부에 열적으로 결합되며 타단이 피시험 반도체 디바이스에 접촉하는 접촉면을 이루며, 열원으로부터의 열을 피시험 반도체 디바이스에 전파시키는 열전도부, 및 일단에서 본체부로부터 피시험 반도체 디바이스를 향해서 눌리며, 타단에서 피시험 반도체 디바이스의 열전도부가 가압하지 않은 영역을 시험용 소켓을 향해서 가압하는 기판 가압부를 포함한다. 이에 따라, 열전도 기능 및 가압 기능의 각각에 최적화된 설계를 할 수 있으므로 높은 열전도성과 정확한 가압을 양립시킬 수 있다.In another embodiment, a heat conduction portion in which the device pressurization portion is thermally coupled to the main body portion and the other end of the pusher is in contact with the semiconductor device under test, and heat propagates heat from the heat source to the semiconductor device under test, And a substrate pressurizing portion which presses from the main body portion toward the semiconductor device under test at one end, and pressurizes the region where the thermal conductive portion of the semiconductor device under test is not pressed at the other end toward the test socket. As a result, a design optimized for each of the heat conduction function and the pressurization function can be achieved, thereby making it possible to achieve both high thermal conductivity and accurate pressurization.
또한, 다른 실시 형태로서, 상기 푸셔에서 디바이스 가압부가 그 표면에 열 전도율이 높은 시트 형상의 탄성부재를 포함하며, 당해 탄성부재를 통해서 피시험 반도체 디바이스를 가압한다. 이에 따라, 푸셔의 디바이스 가압부와 피시험 반도체 디바이스의 표면 간의 극미한 간극도 탄성 시트에 의해 메워지므로, 푸셔와 피시험 반도체 디바이스의 사이에 효율이 높은 열전도로가 형성된다.In another embodiment, the pusher includes a sheet-shaped elastic member having a high thermal conductivity on its surface, and presses the semiconductor device under test through the elastic member. As a result, the minute gap between the device pressing portion of the pusher and the surface of the semiconductor device under test is also filled by the elastic sheet, so that an efficient heat conduction is formed between the pusher and the semiconductor device under test.
또한, 다른 실시 형태로서, 상기 푸셔에서 열원으로부터 디바이스 가압부를 통해서 피시험 반도체 디바이스에 전도되는 열의 경로 상에 배치되며, 자신이 배치된 장소의 온도를 측정하는 온도 센서를 포함한다. 이에 따라, 열원으로부터의 열이 기대대로 푸셔로 전도되는 지의 여부를 감시하면서 반도체 시험을 실시할 수 있다. 또한, 열의 경로 상에 복수의 온도 센서를 배치함으로써 어떠한 원인으로 열전도가 차단되었을 경우, 차단 장소를 용이하게 특정할 수 있다.In another embodiment, the pusher includes a temperature sensor disposed on a path of heat conducted from the heat source to the semiconductor device under test through the device pressurizing unit, and measuring a temperature at a place where the pusher is placed. Thereby, the semiconductor test can be conducted while monitoring whether or not the heat from the heat source is conducted to the pusher as expected. In addition, when heat conduction is interrupted for some reason by arrange | positioning a some temperature sensor on the path | route of a heat, a cutoff place can be easily specified.
또한, 다른 실시 형태로서, 상기 푸셔에서 디바이스 가압부를 착탈할 수 있다. 이에 따라, 피시험 반도체 디바이스에 직접 접촉하는 디바이스 가압부를 교환할 수 있으므로, 푸셔의 마모 등에 용이하게 대처할 수 있는 동시에 사양이 다른 피시험 반도체 디바이스에 대하여 시험을 수행할 경우에도 푸셔의 교환만으로 대응할 수 있다.Moreover, as another embodiment, a device press part can be attached or detached from the pusher. As a result, since the device pressurization portion which is in direct contact with the semiconductor device under test can be replaced, it is possible to easily cope with the wear of the pusher and to cope with the replacement of the pusher even when the test is performed on the semiconductor device under test with different specifications. have.
또한, 다른 실시 형태로서, 상기 푸셔에서 일단이 열원에 열적으로 결합되며 타단이 본체부에 열적으로 결합된 열적 결합부를 포함하며, 열적 결합부에 대하여 본체부 및 디바이스 가압부를 착탈할 수 있고, 다른 사양의 다른 본체부 및 디바이스 가압부를 장착할 수 있다. 이에 따라, 피시험 반도체 디바이스의 사양 및 시험 내용에 따라 적절한 푸셔를 장착해서 시험을 수행할 수 있다.In another embodiment, the pusher includes a thermal coupling part of which one end is thermally coupled to the heat source and the other end is thermally coupled to the body part, and the main body part and the device pressurizing part may be detachable from the thermal coupling part, and Other body parts and device pressurization parts of the specification can be mounted. Thereby, a test can be performed by attaching an appropriate pusher according to the specification and test content of the semiconductor device under test.
또한, 다른 실시 형태로서, 상기 푸셔에서 본체부로부터의 가압력에 의해 디바이스 가압부가 시험용 소켓 방향으로 변위할 때의 변위량을 규제하는 규제 부재를 더 포함한다. 이에 따라, 가압해야 할 피시험 반도체 디바이스가 존재하지 않은 경우, 푸셔가 과잉으로 변위하는 것을 방지할 수 있다.Moreover, as another embodiment, the said pusher further includes the regulation member which regulates the displacement amount at the time of the device presser part displacement in the test socket direction by the pressing force from a main body part. Thereby, when there is no semiconductor device under test to be pressed, the pusher can be prevented from being displaced excessively.
또한, 다른 실시 형태로서, 상기 푸셔에서 하나의 본체부에 대하여 복수의 디바이스 가압부가 장착되어 있다. 이에 따라, 하나의 열원에 접속된 단일 푸셔에서 복수의 피시험 반도체 디바이스를 시험할 수 있고, 반도체 시험공정의 처리 속도를 향상시킬 수 있다. 또한, 피시험 반도체 디바이스의 개수에 맞춰서 열원을 설치한 푸셔와 비교하면, 열원을 위한 소비 전력을 저감할 수 있다. 또한, 상기 다양한 형태는 디바이스 가압부의 가압면과 피시험 반도체 디바이스 표면의 피가압면 간의 다양한 부정합에 기인하는 간극의 발생을 해소할 수 있다. 해소되는 부정합에는 복수의 피시험 반도체 디바이스를 하나의 푸셔에서 가압하는 것에 의한 접촉 상태의 편차도 포함되는 동시에 가압하는 복수의 피시험 반도체 디바이스에 대하여 양호하며 균일한 조건으로 시험을 실시할 수 있다.Further, as another embodiment, a plurality of device pressurization units are attached to one main body unit by the pusher. Thereby, a plurality of semiconductor devices under test can be tested by a single pusher connected to one heat source, and the processing speed of the semiconductor test process can be improved. Moreover, compared with the pusher which provided the heat source according to the number of semiconductor devices under test, the power consumption for a heat source can be reduced. In addition, the various forms can eliminate the occurrence of a gap due to various mismatches between the pressing surface of the device pressing portion and the pressing surface of the surface of the semiconductor device under test. The mismatch to be eliminated includes a variation in contact state caused by pressurizing a plurality of semiconductor devices under test with one pusher, and a test can be performed under good and uniform conditions on a plurality of test semiconductor devices under pressure.
더욱이, 다른 실시 형태로서, 상기 푸셔에서 디바이스 가압부의 각각이 본체부로부터의 가압력에 의해 디바이스 가압부가 시험용 소켓 방향으로 변위할 때의 변위량을 규제하는 규제 부재를 포함한다. 이에 따라, 복수의 피시험 반도체 디바이스를 동시에 가압하는 사양의 푸셔에서 일부의 피시험 반도체 디바이스가 존재하지 않은 경우에, 존재하고 있는 피시험 반도체 디바이스에 과잉한 가압력이 인가되거나 푸셔가 기울거나 하는 것을 방지할 수 있다.Furthermore, as another embodiment, each of the device pressing portions in the pusher includes a regulating member that regulates the amount of displacement when the device pressing portion is displaced in the test socket direction by the pressing force from the main body portion. As a result, when a part of the semiconductor device under test does not exist in the pusher having a specification for simultaneously pressing a plurality of semiconductor devices under test, an excessive pressing force is applied to the existing semiconductor device under test or the pusher is tilted. It can prevent.
또한, 본 발명의 제5의 형태로서, 반도체 시험 장치에서 피시험 반도체 디바이스를 보유해서 시험용 소켓을 향해서 가압하는 푸셔 유닛에 있어서, 열원; 열원에 열적으로 결합된 본체부와 본체부에 대하여 물리적이며 열적으로 결합된 복수의 디바이스 가압부를 포함하며, 디바이스 가압부의 각각이 피시험 반도체 디바이스의 피가압면에 접촉하여 각각이 피시험 반도체 디바이스를 시험용 소켓을 향해서 가압하며 또한 각각이 열원으로부터의 열을 피시험 반도체 디바이스에 전하는 푸셔; 및 피시험 반도체 디바이스를 각각이 보유하는 복수의 보유부를 포함하는 푸셔 유닛이 제공된다. 이에 따라, 하나의 열원에 접속된 단일 푸셔에서 복수의 피시험 반도체 디바이스를 시험할 수 있고, 열원을 위한 소비 전력이 낮은 푸셔 유닛이 제공된다.Further, as a fifth aspect of the present invention, a pusher unit that holds a semiconductor device under test in a semiconductor test device and presses it toward a test socket, comprising: a heat source; A main body portion thermally coupled to the heat source and a plurality of device pressurization portions physically and thermally coupled to the main body portion, each of the device pressurization portions contacting the press surface of the semiconductor device under test so that each of the semiconductor devices under test is subjected to A pusher that presses against the test socket and each of which transfers heat from the heat source to the semiconductor device under test; And a plurality of holding portions each holding a semiconductor device under test. Accordingly, a plurality of semiconductor devices under test can be tested in a single pusher connected to one heat source, and a pusher unit having a low power consumption for the heat source is provided.
또한, 본 발명의 제6의 형태로서, 반도체 시험 장치에서 피시험 반도체 디바이스를 보유해서 시험용 소켓을 향해서 가압하는 푸셔 유닛에 있어서, 열원; 열원에 열적으로 결합된 본체부와 본체부에 대하여 요동할 수 있도록 본체부에 지지되며 또한 본체부에 대하여 열적으로 결합된 디바이스 가압부를 포함하며, 피시험 반도체 디바이스의 표면의 경사를 따라 요동함으로써 피시험 반도체 디바이스의 표면에 밀착하여 피시험 반도체 디바이스를 시험용 소켓을 향해서 가압하는 동시에 열원으로부터의 열을 피시험 반도체 디바이스에 전하는 푸셔; 및 피시험 반도체 디바이스를 보유하는 보유부를 포함하는 푸셔 유닛이 제공된다. 이에 따라, 피시험 반도체 디바이스의 경사 등에 의한 푸셔 및 피시험 반도체 디바이스의 접촉 면적의 감소가 방지되고, 열원과 피시험 반도체 디바이스를 높은 효율로 열적으로 결합시킬 수 있다. 따라서, 에너지 효율이 높아질 뿐만 아니라 정밀하며 신속한 온도 제 어를 할 수 있는 푸셔 유닛이 제공된다.Moreover, as a 6th aspect of this invention, the pusher unit which hold | maintains the semiconductor device under test in a semiconductor test apparatus, and pressurizes toward a test socket, Comprising: A heat source; A main body portion thermally coupled to the heat source and a device pressing portion supported by the main body portion so as to be able to oscillate with respect to the main body portion, and thermally coupled to the main body portion, and oscillating along the inclination of the surface of the semiconductor device under test. A pusher in close contact with the surface of the test semiconductor device to pressurize the semiconductor device under test toward the test socket and to transmit heat from the heat source to the semiconductor device under test; And a holding unit for holding the semiconductor device under test. As a result, the reduction of the contact area between the pusher and the semiconductor device under test due to the inclination of the semiconductor device under test and the like can be prevented, and the heat source and the semiconductor device under test can be thermally coupled with high efficiency. Thus, a pusher unit is provided which not only increases energy efficiency but also provides precise and rapid temperature control.
또한, 본 발명의 제7의 형태로서, 반도체 시험 장치에서 피시험 반도체 디바이스를 시험용 소켓을 향해서 가압하는 푸셔 유닛에 있어서, 열원; 열원에 열적으로 결합된 본체부와 본체부에 대하여 피시험 반도체 디바이스에 대한 가압 방향으로 변위 가능하게 본체부에서 탄성지지되며 또한 본체부에 열적으로 결합된 디바이스 가압부를 포함하며, 피시험 반도체 디바이스의 표면에 밀착해서 피시험 반도체 디바이스를 시험용 소켓을 향해서 가압하는 동시에 열원으로부터의 열을 피시험 반도체 디바이스에 전하는 푸셔; 및 피시험 반도체 디바이스를 보유하는 보유부를 포함하는 푸셔 유닛이 제공된다. 이에 따라, 피시험 반도체 디바이스의 높이(두께)의 변동에 의한 푸셔 및 피시험 반도체 디바이스의 접촉 면적의 감소가 방지되고, 열원과 피시험 반도체 디바이스를 높은 효율로 열적으로 결합시킬 수 있다. 따라서, 에너지 효율이 높아질 뿐만 아니라 정밀하며 신속한 온도 제어를 할 수 있는 푸셔 유닛이 제공된다.Moreover, the 7th aspect of this invention WHEREIN: The pusher unit which presses a semiconductor device under test toward a test socket in a semiconductor test apparatus, Comprising: A heat source; And a device pressing portion elastically supported at the body portion and thermally coupled to the body portion so as to be displaceable in the pressing direction with respect to the semiconductor device under test with respect to the body portion thermally coupled to the heat source. A pusher in close contact with the surface to pressurize the semiconductor device under test toward the test socket and to transmit heat from the heat source to the semiconductor device under test; And a holding unit for holding the semiconductor device under test. Thereby, the reduction of the contact area of the pusher and the semiconductor device under test due to the change in the height (thickness) of the semiconductor device under test is prevented, and the heat source and the semiconductor device under test can be thermally coupled with high efficiency. Thus, a pusher unit is provided that not only increases energy efficiency but also enables precise and rapid temperature control.
또한, 본 발명의 제8의 형태로서, 열원, 열원에 열적으로 결합된 본체부와 본체부에 대하여 물리적이며 열적으로 결합된 복수의 디바이스 가압부를 포함하며, 복수의 디바이스 가압부는 피시험 반도체 디바이스의 피가압면에 접촉해서 피시험 반도체 디바이스를 시험용 소켓을 향해서 가압하며 또한 각각이 열원으로부터의 열을 피시험 반도체 디바이스에 전하는 푸셔, 및 피시험 반도체 디바이스를 각각이 보유하는 복수의 보유부를 포함하는 푸셔 유닛; 및 푸셔 유닛에 의해 시험용 소켓에 장착된 피시험 반도체 디바이스에 대한 시험을 실행하는 테스트부를 포함하는 반도체 시험 장치가 제공된다. 이에 따라, 하나의 열원에 접속된 단일 푸셔로 복수의 피시험 반도체 디바이스를 시험할 수 있고, 반도체 시험공정의 처리 속도를 향상시킬 수 있다.In addition, as an eighth aspect of the present invention, there is provided a heat source, a main body portion thermally coupled to the heat source, and a plurality of device pressing portions physically and thermally coupled to the main body portion, wherein the plurality of device pressing portions of the semiconductor device under test A pusher comprising a pusher in contact with the surface to be pressurized to press the semiconductor device under test toward the test socket, and each of which transfers heat from the heat source to the semiconductor device under test, and a plurality of holding portions each holding the semiconductor device under test; unit; And a test section for executing a test on the semiconductor device under test mounted on the test socket by the pusher unit. As a result, a plurality of semiconductor devices under test can be tested with a single pusher connected to one heat source, and the processing speed of the semiconductor test process can be improved.
또한, 본 발명의 제9의 형태로서, 열원, 열원에 열적으로 결합된 본체부와 본체부에 대하여 요동할 수 있도록 본체부에 지지되며 또한 본체부에 대하여 열적으로 결합된 디바이스 가압부를 포함하며, 피시험 반도체 디바이스의 표면의 경사를 따라 요동함으로써 피시험 반도체 디바이스의 표면에 밀착해서 피시험 반도체 디바이스를 시험용 소켓을 향해서 가압하는 동시에 열원으로부터의 열을 피시험 반도체 디바이스에 전하는 푸셔, 및 피시험 반도체 디바이스를 보유하는 보유부를 포함하는 푸셔 유닛; 및 푸셔 유닛에 의해 시험용 소켓에 장착된 피시험 반도체 디바이스에 대한 시험을 실행하는 테스트부를 포함하는 반도체 시험 장치가 제공된다. 이에 따라, 피시험 반도체 디바이스의 경사 등에 의한 푸셔 및 피시험 반도체 디바이스의 접촉 면적의 감소가 방지되고, 에너지 효율이 높아질 뿐만 아니라 정밀하며 신속한 온도 제어하에서 반도체 시험을 실시할 수 있다.In addition, as a ninth aspect of the present invention, there is provided a heat source, a main body portion thermally coupled to the heat source, and a device pressing portion supported on the main body so as to be able to swing with respect to the main body portion and thermally coupled to the main body portion, A pusher that adheres to the surface of the semiconductor device under test by oscillating along the inclination of the surface of the semiconductor device under test, pressurizes the semiconductor device under test toward the test socket, and transmits heat from the heat source to the semiconductor device under test, and the semiconductor under test A pusher unit comprising a retainer for holding a device; And a test section for executing a test on the semiconductor device under test mounted on the test socket by the pusher unit. Accordingly, the reduction of the contact area between the pusher and the semiconductor device under test due to the inclination of the semiconductor device under test and the like is prevented, the energy efficiency is increased, and the semiconductor test can be carried out under precise and rapid temperature control.
또한, 본 발명의 제10의 형태로서, 열원, 열원에 열적으로 결합된 본체부와 본체부에 대하여 피시험 반도체 디바이스에 대한 가압 방향으로 변위 가능하게 본체부에서 탄성지지되며 또한 본체부에 열적으로 결합된 디바이스 가압부를 포함하며, 본체부로부터의 가압력에 의해 시험용 소켓을 향해서 변위하면서 피시험 반도체 디바이스의 표면에 밀착해서 피시험 반도체 디바이스를 가압하는 동시에 열원으로부터의 열을 피시험 반도체 디바이스에 전하는 푸셔, 및 피시험 반도체 디바이스 를 보유하는 보유부를 포함하는 푸셔 유닛; 및 푸셔 유닛에 의해 시험용 소켓에 장착된 피시험 반도체 디바이스에 대한 시험을 실행하는 테스트부를 포함하는 반도체 시험 장치가 제공된다. 이에 따라, 피시험 반도체 디바이스의 높이(두께)의 변동에 의한 푸셔 및 피시험 반도체 디바이스의 접촉 면적의 감소가 방지된다. 따라서, 에너지 효율이 높아질 뿐만 아니라 정밀하며 신속한 온도 제어하에서 반도체 시험을 실시할 수 있다.Further, as a tenth aspect of the present invention, a heat source, a main body portion thermally coupled to a heat source, and a main body portion are elastically supported at the main body portion so as to be displaceable in a pressing direction against the semiconductor device under test, and thermally A pusher comprising a coupled device pressurizing portion, which is pressed against the surface of the semiconductor device under test while being displaced toward the test socket by the pressing force from the main body portion and pressurizes the semiconductor device under test while simultaneously transferring heat from the heat source to the semiconductor device under test And a pusher unit comprising a holding portion for holding a semiconductor device under test; And a test section for executing a test on the semiconductor device under test mounted on the test socket by the pusher unit. Thereby, the reduction of the contact area of the pusher and the semiconductor device under test due to the change in the height (thickness) of the semiconductor device under test is prevented. Therefore, not only the energy efficiency is increased but also the semiconductor test can be carried out under precise and rapid temperature control.
또한, 상기 발명의 개요는 본 발명이 필요로 하는 특징의 모두를 열거한 것이 아니다. 또한, 이들 특징군의 서브 콤비네이션도 발명이 될 수 있다.In addition, the summary of the said invention does not enumerate all the features which this invention requires. Further, subcombinations of these feature groups can also be invented.
[발명의 효과][Effects of the Invention]
상기와 같은 푸셔, 푸셔 유닛, 및 이를 포함하는 반도체 시험 장치는 하나의 푸셔 또는 푸셔 유닛에서 복수의 피시험 반도체 디바이스를 다룰 수 있으며 또한 시험을 실행하는 경우 하나의 열원으로부터 복수의 피시험 반도체 디바이스에 대하여 열을 전달하는 것이 가능하다. 따라서, 피시험 반도체 디바이스에 열부하를 인가하는 반도체 시험에서도 가열을 위해서 소비되는 에너지가 작다. 또한, 동시에 취급하는 피시험 반도체 디바이스의 개수에 대하여 설치하는 열원의 수를 적게 할 수 있으므로, 장치의 규모가 확대되는 일도 없다. 이에 따라, 반도체 시험을 포함하는 반도체 디바이스의 생산성을 향상시킬 수 있다.Such a pusher, a pusher unit, and a semiconductor test apparatus including the same can handle a plurality of semiconductor devices under test in a single pusher or pusher unit, and when a test is performed, from one heat source to a plurality of semiconductor devices under test. It is possible to transfer heat against. Therefore, the energy consumed for heating is small also in the semiconductor test which applies a heat load to the semiconductor device under test. In addition, since the number of heat sources provided for the number of semiconductor devices under test to be handled simultaneously can be reduced, the scale of the device does not increase. Thereby, productivity of the semiconductor device containing a semiconductor test can be improved.
이하, 발명의 실시 형태를 통해서 본 발명을 설명한다. 단지,이하의 실시 형태는 청구의 범위에 따른 발명을 한정하는 것이 아니다. 또한, 실시 형태에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수적인 것은 아니다.EMBODIMENT OF THE INVENTION Hereinafter, this invention is demonstrated through embodiment of this invention. However, the following embodiments are not intended to limit the invention according to the claims. In addition, not all of the combinations of features described in the embodiments are essential to the solving means of the invention.
도 1은 푸셔 유닛(10)의 구조를 나타내는 종단면도이다. 이 도면에 도시하는 바와 같이, 푸셔 유닛(10)은 유닛 케이스(100)에 조립되며, 한 쌍의 디바이스 가압부(220)를 포함하는 푸셔(200)를 구비한다.1 is a longitudinal sectional view showing the structure of the
유닛 케이스(100)는 도시되지 않은 가압력 발생 수단으로부터의 가압력 P를 받는 케이스 상부(110)와 보유부(130)를 장착한 케이스 하부(120)를 포함한다. 이들 케이스 상부(110)와 케이스 하부(120)는 일체로 결합되어 있다.The
케이스 하부(120)에는 보유부(130)가 장착된다. 보유부(130)의 내부는 도시되지 않은 부압원에 접속되어 있으며, 이에 따라 보유부(130)는 후술하는 피시험 반도체 디바이스(300)가 평탄한 기판(320)을 흡착해서 보유한다. 또한, 도 1에 나타내는 보유부(130)의 위치, 개수, 배치는 일례이며, 피시험 반도체 디바이스(300)의 형상에 따라 변한다. 따라서, 예를 들면 보유부(130)가 디바이스 가압부(220)에 설치되는 경우도 있다.The
또한, 케이스 상부(110)와 케이스 하부(120)의 사이에는 푸셔(200)의 본체부(210)가 수용되어 있다. 케이스 상부(110)와 본체부(210)의 사이에는 가압 용수철(140)이 배치되고 있고, 케이스 상부(110)에 인가된 가압력 P1과 이 가압 용수철(140)의 가압력 P2의 합력 P를 본체부(210)에 전달한다. 따라서, 유닛 케이스(100) 및 푸셔(200)는 일체로 강하 또는 상승한다. 또한, 본 실시 형태에서, 케이스 상부(110)의 중앙 부근에는 관통 구멍이 형성되고 있고, 본체부(210)가 유닛 케이스(100)에 대하여 상승한 경우에 본체부(210)의 상면이 달아날 수 있도록 되어 있다.In addition, the
본체부(210)는 그 상면에 열적 결합부(201)를 구비하며, 외부의 열원(400)에 접속되어 있다. 외부의 열원(400)은 실온보다도 저온 또는 고온인 원하는 시험 온도 조건으로 피시험 반도체 디바이스(300)를 유지하는 가열원 또는 냉각원이다. 열적 결합부(201)의 구체적인 구조의 제1 예로서는 열원(400)에 의해 가열 또는 냉각된 유체가 유통하는 매체관을 접속하여 스스로 온도 상승 또는 온도 하강하는 부재를 들 수 있다. 또한, 제2 예로서 외부의 가열원 또는 냉각원에 더해서 열적 결합부(201)에 펠티에 소자와 이를 위한 전류량/전류 방향을 원하는 대로 제어하는 제어 장치를 포함하는 장치 구성을 들 수 있다. 이러한 열적 결합부(201)는 푸셔(200)의 본체부(210)를 통해서 피시험 반도체 디바이스(300)와의 사이에서 열을 전달한다. 또한, 고온 시험에만 대응하면 되는 경우에는 냉각원을 생략하여도 된다. 또한, 열적 결합부(201)에 가열용의 히터를 더 설치할 경우도 있다. 더욱이, 열적 결합부(201)에 펠티에 소자를 추가 배치함으로써 열응답을 준민하게 해서 보다 안정한 온도 제어를 수행할 수도 있다.The
열적 결합부(201)는 본체부(210)의 중앙에 배치되어 있으므로, 열은 본체부(210)의 양단에 균등에 전달된다. 또한, 여기에서는 설명의 편의상 “열”이라고 기재하고 있지만, 열원(400)의 온도가 열적 결합부(201)의 온도보다도 낮을 경우는 열적 결합부(201)는 냉각되며 본체부(210)도 냉각된다.Since the
본체부(210)의 하면의 수평 방향의 양단 근방은 서로 격리해서 장착된 한 쌍의 디바이스 가압부(220)가 배치된다. 디바이스 가압부(220)의 각각은 케이스 하 부(120)의 아래 쪽까지 연신하여 존재하며 하면에 평탄한 가압면을 포함한다. 또한, 상기한 보유부(130)는 이 가압면의 주위를 포위하도록 형성되어 있다.A pair of
한편, 디바이스 가압부(220)의 상단은 구면 형상의 구면단(球面端)(222)을 형성하고 있다. 구면단(222)은 본체부(210)의 하면에 형성된 같은 곡률의 구면을 이루는 좌부(212)의 내면에 접촉하고 있다. 따라서, 구면단(222)이 좌부(212)의 내면을 따라 변위함으로써 디바이스 가압부(220)는 원활하게 요동할 수 있다. 따라서, 디바이스 가압부(220)의 하면과 다이(310)의 접촉면에 경사가 존재할 경우라도, 푸셔 유닛(10)의 가압에 따라 디바이스 가압부(220)가 원활하게 요동하므로 디바이스 가압부(220)의 접촉면이 피시험 반도체 디바이스에 균일하게 접촉한다.On the other hand, the upper end of the
또한, 본체부(210)의 좌부(212)와 디바이스 가압부(220)의 구면단(222)은 상보적인 형상을 가져서 서로 밀착하고 있으므로, 열전도 특성의 변동이 대부분 없다. 따라서, 상기와 같은 디바이스 가압부(220)의 요동이 있었다고 하여도, 본체부(210) 및 디바이스 가압부(220)의 사이의 열전도 특성은 변화되지 않는다. 또한, 좌부(212)의 주위에 스토퍼(221)가 장착되어 디바이스 가압부(220)의 낙하를 방지하고 있다.In addition, since the
또한, 본체부(210) 및 디바이스 가압부(220)를 포함하는 푸셔(200)는 열전도율이 우수한 재료로 형성하는 것이 바람직하다. 구체적으로는, 구리 또는 구리를 주재료로 하는 합금, 알루미늄 또는 알루미늄을 주재료로 하는 합금, 산화 알루미늄, 질화 알루미늄 등의 세라믹스를 예시할 수 있지만, 이들에 한정되는 것이 아니다. 또한, 푸셔(200)로서의 내마모성, 구면단(222) 및 좌부(212) 간의 습동에 대 한 윤활성 등을 향상시킬 목적으로, 상기 금속 재료의 표면을 세라믹스 등의 경질 재료에 의해 피복하거나 혹은 경질 금속 등으로 도금 처리하는 것도 바람직하다.In addition, the
또한, 좌부(212) 및 구면단(222) 사이의 윤활성을 향상시키는 동시에 그 미세한 간극을 메워서 열적인 결합을 향상시킬 목적으로, 열전도성이 높은 윤활제를 양자간에 배치하는 것이 바람직하다. 또한, 열전도성이 높은 윤활제로서는 실리콘 오일을 기본 재료로 해서 산화 알루미늄, 산화 티타늄 등의 세라믹스를 분산시킨 것이 공급되고 있다.Further, for the purpose of improving the lubricity between the
또한, 본체부(210)와 디바이스 가압부(220)는 직접 또는 상기 윤활제를 통해서 서로 밀착한다. 이에 따라, 열적 결합부(201), 본체부(210), 및 디바이스 가압부(220)는 열적으로 결합된다. 또한, 구면단(222)과 좌부(212)가 상시 가볍게 접촉하도록 용수철 부재(도시하지 않음)로 디바이스 가압부(220)를 윗쪽으로 가압하여 지지하는 것이 바람직하다.In addition, the
도 1은 또한 후술하는 반도체 시험 장치(20)에서의 시험 영역도 모식적으로 나타내고 있다. 이 도면에 나타내는 상태에서는, 푸셔 유닛(10)은 한 쌍의 시험용 소켓(500)의 윗쪽에 위치하고 있다. 시험용 소켓(500)은 각각 복수의 컨택트 핀(510)을 프레임(520)과 일체로 형성하고 있다. 또한, 이 시험용 소켓(500)을 이용해서 시험되는 피시험 반도체 디바이스(300)의 일례는 다이(310)가 설치된 기판(320)을 포함하며, 기판(320)의 하면에 전기적 접속을 얻기 위한 디바이스 단자(도시하지 않음)를 구비한다.FIG. 1 also schematically shows a test region in the
피시험 반도체 디바이스(300)의 시험 공정에서, 상기한 바와 같이 형성된 푸 셔 유닛(10)은 우선 시험에 제공되는 피시험 반도체 디바이스(300)가 보유부(130)에서 흡착한 상태에서 시험용 소켓(500)이 있는 시험 영역까지 반송된다.In the test process of the semiconductor device under
시험 영역에서, 피시험 반도체 디바이스(300)가 시험용 소켓(500)의 윗쪽까지 반송되면, 푸셔 유닛(10)은 하강하면서 가압을 시작한다. 이에 따라, 피시험 반도체 디바이스(300)의 디바이스 단자는 컨택트 핀(510)에 접촉한다. 더욱이, 디바이스 가압부(220)의 가압면이 다이(310)를 가압함으로써 각 디바이스 단자는 컨택트 핀(510)에 강하게 눌려진다. 이 때, 디바이스 가압부(220)는 원활하게 요동하면서 평면에서 접촉한 후 더 가압이 진행한다.In the test area, when the semiconductor device under
이 결과, 피시험 반도체 디바이스(300)의 다이(310)의 평면에 대하여 균일한 가압력으로 할 수 있다. 따라서, 피시험 반도체 디바이스(300)에 대한 안정한 접촉 열저항을 유지할 수 있는 결과, 안정한 온도 조건에서 디바이스를 시험할 수 있다. 또한, 다이(310)에 대하여 부분적으로 과도한 가압 스트레스가 없어지는 결과, 디바이스의 열화나 파손도 해소할 수 있다.As a result, it can be set as a uniform pressing force with respect to the plane of the
또한, 디바이스 가압부(220)의 가압면이 다이(310)에 밀착하고 있으므로, 열적 결합부(201) 및 본체부(210)를 통해서 열원(400)으로부터 전달된 열은 디바이스 가압부(220)로부터 다이(310)에도 높은 효율로 전달된다. 따라서, 단일 열적 결합부(201)의 온도를 적절하게 설정함으로써 2개의 피시험 반도체 디바이스(300)의 양자는 거의 동일 온도 조건을 유지할 수 있다.In addition, since the pressing surface of the
이 결과, 2개의 피시험 반도체 디바이스(300)는 1 계통의 열적 결합부(201)와 열원(400)에 대한 접속 경로를 양자에서 공용할 수 있는 이점이 얻어진다. 따 라서, 개별적으로 2 계통의 열적 결합부(201)와 열원(400)에 대한 접속 경로를 포함하는 경우보다도 고밀도로 실장(實裝)할 수 있어서 소형이며 염가로 실현된다. 또한, 시험 실시중의 2개의 피시험 반도체 디바이스(300)의 소비 전력은 근사한 소비 전력이므로, 1 계통의 열적 결합부(201)에서 실용적으로 온도 관리될 수 있다.As a result, the two semiconductor devices under
더욱이, 이 실시 형태에 관한 푸셔 유닛(10)은 한 쌍의 디바이스 가압부(220)를 구비하므로, 2개의 피시험 반도체 디바이스(300)를 동시에 취급할 수 있다. 이에 따라, 반도체 시험 장치(20)에서의 시험 공정에서 고밀도로 실장될 수 있는 결과, 동시 측정 개수를 증가시킬 수도 있다.Furthermore, since the
또한, 제조 불균일 등에 의해 다이(310)의 표면이 수평하지 않고 미소하게 경사지고 있을 경우가 있다. 또한, 한 쌍의 피시험 반도체 디바이스(300)의 높이가 서로 다른 경우, 디바이스 가압부(230)가 다이(310)의 일부에만 접촉할 우려가 있다. 그러나, 본 실시 형태에서, 디바이스 가압부(230)는 다이(310)를 가압하는 경우 다이(310)로부터 받는 반력에 의해 요동하므로, 그 가압면은 경사한 다이(310)의 피가압면에 추종하여 밀착할 수 있다. 또한, 디바이스 가압부(220)가 요동할 경우일지라도, 본체부(210)와 디바이스 가압부(220)는 밀착할 수 있다. 따라서, 디바이스 가압부(230)와 다이(310)가 경사진 상태일지라도, 각 피시험 반도체 디바이스(300)에 대하여 양호한 열전도를 유지할 수 있다.In addition, the surface of the
도 2는 상기 도 1에서 설명한 푸셔 유닛(10)을 포함하는 반도체 시험 장치(20)의 구조를 모식적으로 나타내는 도면이다. 이 도면에 도시하는 바와 같이, 반도체 시험 장치(20)는 푸셔 유닛(10)을 포함하는 핸들러(610)와 이에 접속된 테 스트부(620)를 포함한다.FIG. 2: is a figure which shows typically the structure of the
테스트부(620)는 시험용 소켓(500)에 접촉 상태에 있는 피시험 반도체 디바이스(300)에 대하여 전기적 시험을 실행하는 것이며, 푸셔 유닛(10) 및 핸들러(610)와의 통신 제어를 수행하는 핸들러 제어부(630), 및 핸들러(610) 내에서 시험용 소켓(500)에 장치된 피시험 반도체 디바이스(300)의 각각에 대한 시험을 실행하는 시험 실행부(640)를 포함한다. 더욱이, 테스트부(테스터 본체) (620)는 이들 핸들러 제어부(630) 및 시험 실행부(640)를 포함하는 테스트부(620) 전체의 동작을 통괄하는 장치 제어부(650)를 포함한다.The
핸들러(610)는 복수의 피시험 반도체 디바이스(300)를 스토커(도시하지 않음)로부터 순차 반송하고 시험용 소켓(500)에 가압하여 올려놓아서 전기적 시험을 실행시킨다. 스토커에는 복수개의 반송 트레이(550)가 있으며, 각 반송 트레이(550)에는 다수의 피시험 반도체 디바이스(300)가 탑재되어 있다. 반송 장치(도시하지 않음)에 의해 반송 트레이(550)로부터 피시험 반도체 디바이스(300)가 순차 반송되어 푸셔 유닛(10)에 넘겨진다.The
푸셔 유닛(10)에 의해 복수개의 피시험 반도체 디바이스(300)가 반송되고 시험 영역에서 푸셔 유닛(10)에 의해 흡착 보유된 상태에서 하강하여, 2개의 피시험 반도체 디바이스(300)가 시험용 소켓(500)에 가압 접촉한다. 이들 동작은 핸들러내 제어 장치(도시하지 않음)에 의해 테스트부(620)측의 핸들러 제어부(630)와 통신하면서 연계 반송 제어된다. 또한, 반도체 시험 장치(20)의 전체 동작은 핸들러(610)측과 테스트부(620) 측에서 시험 시작 정보, 시험 종료 정보, 시험 결과의 양부 판정/분류 정보, 그 밖의 통신 정보를 주고 받으면서 양자가 연계해서 반송 제어와 디바이스 시험이 동기하여 실행된다.The plurality of semiconductor devices under
시험 영역에서, 피시험 반도체 디바이스(300)가 시험용 소켓(500)의 윗쪽에 도달하면, 푸셔 유닛(10)이 하강하고 피시험 반도체 디바이스(300)는 시험용 소켓(500) 위에 접촉한다. 더욱이, 푸셔 유닛(10)이 피시험 반도체 디바이스(300)를 시험용 소켓(500)을 향해서 가압함으로써 피시험 반도체 디바이스(300)의 디바이스 단자와 시험용 소켓(500)의 대응하는 컨택트 핀(510)이 전기적으로 접촉한다.In the test area, when the semiconductor device under
상기 접촉 상태에서, 시험 실행부(640)는 시험을 실행하고, 시험의 결과로부터 각각의 피시험 반도체 디바이스(300)의 양부 판정 정보, 전기적인 특성 등의 정보를 얻는다. 이 정보에 근거해서 분류된 분류 정보가 핸들러 제어부(630)를 통해서 핸들러내 제어 장치에 송신된다. 핸들러 제어부(630)는 시험종료의 피시험 반도체 디바이스(300)를 푸셔 유닛(10) 및 다른 반송 장치(도시하지 않음)에 의해 반송하고, 상기 분류 정보에 근거해서 대응하는 스토커에 수용한다.In the contact state, the
이 반도체 시험 장치(20)는 도 1에 나타내는 바와 같이 단일 본체부(210)에 대하여 복수의 디바이스 가압부(220)를 포함하는 푸셔(200)를 포함하는 푸셔 유닛(10)을 구비한다. 또한, 각 푸셔(200)는 단일 열원(400) 및 단일 열적 결합부(201)에 의해 2개의 피시험 반도체 디바이스(300)에 균등한 온도 제어를 유지할 수 있다. 따라서, 단일 열원과 디바이스 가압부를 포함한 반도체 시험 장치와 비교한 경우, 고밀도로 실장할 수 있으며 또한 소형이며 염가로 실현된다. 또한, 동일한 시험 영역일지라도, 보다 다수개의 피시험 반도체 디바이스를 동시 측정하는 것도 가능해 지므로, 시험 비용을 저감할 수 있다.As shown in FIG. 1, the
도 3은 다른 실시 형태에 관한 푸셔 유닛(30)의 구조를 나타내는 종단면도이다. 또한, 이 도면에서 도 1과 공통인 구성 요소에는 공통인 참조부호를 첨부하고 중복하는 설명을 생략한다.3 is a longitudinal sectional view showing the structure of the
이 도면에 도시하는 바와 같이, 이 실시 형태에서는 도 1에 나타낸 시험 영역의 구조에 대하여 한 쌍의 시험용 소켓(500)의 더 외측에 한 쌍의 규제 부재(530)가 부가되어 있다. 규제 부재(530)는 푸셔(200)의 본체부(210)에 고정된 범퍼(532), 및 시험용 소켓(500)측에 고정된 범퍼(534)를 포함하며, 푸셔 유닛(30)의 승강 방향에 대해서 하나의 직선상에 배치되어 있다. 따라서, 푸셔 유닛(30)이 일정한 범위를 넘어서 하강하면, 범퍼(532, 534)가 서로 접촉하여 그 이상의 강하를 규제한다.As shown in this figure, in this embodiment, a pair of restricting
규제 부재(530)가 하강을 규제하는 높이는 디바이스 가압부(220)에 의한 피시험 반도체 디바이스(300)의 가압을 방해하지 않는 것이 바람직하다. 따라서, 피시험 반도체 디바이스(300)가 시험용 소켓(500)에 정상적으로 장치되었을 때의 디바이스 가압부(220)의 높이까지는 범퍼(532, 534)가 접촉하지 않도록 범퍼(532, 534)의 높이가 설정되고 있다.It is preferable that the height at which the restricting
상기 범퍼(532, 534)는 각 가압 부재(220)의 하나 하나에 설치되고 있다. 이에 따라, 한 쪽의 보유부(130)에서 피시험 반도체 디바이스(300)가 없는 경우일지라도, 다른 쪽의 보유부(130)에 보유되어 있는 피시험 반도체 디바이스(300)의 가압 조건은 일정하게 유지될 수 있는 결과, 과대한 가압력이 인가되는 것이 방지 된다. 또한, 비어 있는 측의 디바이스 가압부(220)가 한도를 넘어서 하강하는 것에 따른 시험용 소켓(500)의 손상을 회피할 수 있으며 또한 다른 쪽의 보유부(130)가 현저하게 경사지는 것을 방지할 수 있다.The
도 4는 다른 실시 형태에 관한 푸셔 유닛(40)의 구조를 나타내는 종단면도이다. 이 도면에서도, 다른 도면과 공통인 구성 요소에는 공통인 참조부호를 첨부하고 중복하는 설명을 생략한다. 또한, 이 푸셔 유닛(40)은 디바이스 가압부(240)의 형상과 그 장착 구조가 다른 점을 제외하면, 도 1에 나타낸 푸셔 유닛(10)과 공통인 구조를 가지고 있다.4 is a longitudinal sectional view showing the structure of the
이 도면에 도시하는 바와 같이, 이 푸셔 유닛(40)에서 각 디바이스 가압부(230)는 상단의 주변에 플랜지부(234)를 포함하며, 상단의 중앙에 돌기 형상의 돌기(232)를 포함한다. 돌기(232)의 정상부는 실질적으로 구면 형상으로 형성되어 있다. 또한, 디바이스 가압부(230) 상단의 다른 영역은 실질적으로 평탄한 단면을 형성하고 있다. 이에 대하여, 본체부(210)의 하면에는 디바이스 가압부(230)의 플랜지부(234)를 수용할 수 있는 직경을 포함하는 수용실(214)이 형성되며, 디바이스 가압부(230)의 상부를 수용하고 있다. 또한, 수용실(214) 천정의 중앙에는 디바이스 가압부(230)의 돌기(232)가 충돌하는 충돌부(215)가 형성되어 있다.As shown in this figure, in this
더욱이, 수용실(214)의 천정과 디바이스 가압부(230)의 상면의 사이에는 열전도율이 높은 탄성 시트(236)가 삽입되어 있다. 이에 따라, 디바이스 가압부(230)는 탄성 시트(236)를 통해서 본체부(210)로부터 가압된다. 또한, 이 탄성 시트(236)에 의해 디바이스 가압부(230)와 본체부(210)가 열적으로도 결합되어 있 다. 또한, 수용실(214) 하단의 주위에는 플랜지부(234)의 외경보다도 작은 내경을 포함하는 스토퍼(231)가 장착되며, 디바이스 가압부(230)의 낙하를 방지하고 있다.Furthermore, an
또한, 열전도율이 높은 탄성 시트(236)는 열전도 시트라고 불리는 경우가 있다. 또한, 스토퍼(231)와 플랜지부(234)의 간극은 디바이스 가압부(230)가 탄성 시트(236)를 가볍게 가압한 상태가 되도록 하여 열전도가 항상 유지되도록 하는 것이 바람직하다.In addition, the
이상과 같이 구성된 푸셔 유닛(40)이 피시험 반도체 디바이스(300)를 보유하면서 시험용 소켓(500)을 향해서 하강하였을 때, 우선 피시험 반도체 디바이스(300)의 기판(320) 하면이 시험용 소켓(500)의 컨택트 핀(510)에 접촉한다. 이 상태에서 푸셔 유닛(40)이 더 하강하면, 디바이스 가압부(230)가 그 하면에서 다이(310)를 점차로 강하게 가압한다.When the
이 때문에, 탄성 시트(236)는 압축되며, 돌기(232)가 충돌부(215)의 내면에 접촉해서 스토퍼로서 기능하는 동시에 접촉후의 위치가 고정되므로, 원하는 높이 위치에서 피시험 반도체 디바이스(300)를 가압 유지할 수 있다. 반대로, 경사 방향에 대해서는 탄성 시트(236)에 의해 적당히 경사 요동할 수 있다. 이 결과, 디바이스 가압부(230)와 다이(310)는 밀착 접촉할 수 있다. 따라서, 안정한 열전도를 유지할 수 있다. 이렇게 해서, 피시험 반도체 디바이스(300)의 디바이스 단자와 시험용 소켓(500)의 컨택트 핀(510)의 사이에 양호한 전기적 접속이 확립된다.For this reason, since the
또한, 제조 불균일 등에 의해 다이(310) 자신의 표면이 기울고 있을 경우에는, 디바이스 가압부(230)가 다이(310)의 일부에만 접촉할 우려가 있다. 그러나, 본 실시 형태에서는 탄성 시트(236)의 신축에 의해 디바이스 가압부(230)가 본체부(210)에 대하여 경사 요동할 수 있으므로, 디바이스 가압부(230)를 다이(310)의 표면의 경사에 추종시켜서 밀착시킬 수 있다. 따라서, 디바이스 가압부(230)와 피시험 반도체 디바이스(300)의 접촉면의 전체로 열전도가 가능하다. 또한, 이 경우에 탄성 시트(30)가 디바이스 가압부(230)의 가압 방향으로 들어가서 줄어들지만, 돌기(232)가 충돌부(215)에 충돌하면 그 이상 탄성 시트(30)가 줄어들지 않고 디바이스 가압부(230)가 다이(310)를 더 가압한다.In addition, when the surface of the
도 5는 다른 실시 형태에 관한 푸셔 유닛(50)의 구조를 나타내는 종단면도이다. 이 도면에서도, 다른 도면과 공통인 구성 요소에는 공통인 참조부호를 첨부하고 중복하는 설명을 생략한다. 또한, 이 푸셔 유닛(50)도 그 디바이스 가압부(240)의 형상과 그 장착 구조에 특징이 있다.5 is a longitudinal sectional view showing the structure of the
이 도면에 도시하는 바와 같이, 이 푸셔 유닛(50)에서 각 디바이스 가압부(240)의 상단은 주변에 플랜지부(242)가 형성된 평탄한 단면을 가지고 있다. 본체부(210)의 하면에는 디바이스 가압부(230)의 플랜지부(242)를 수용할 수 있는 직경을 갖는 수용실(216)이 형성되며, 디바이스 가압부(240)의 상부를 수용하고 있다. 더욱이, 수용실(216) 내에는 열전도율이 높은 유체(246)가 충전되고 있으며, 본체부(210)와 디바이스 가압부(240) 간의 열전도성을 양호하게 유지하고 있다.As shown in this figure, in this
또한, 수용실(216) 하단의 주위에는 플랜지부(242)의 외경보다도 작은 내경을 갖는 스토퍼(241)가 장착되며, 디바이스 가압부(240)의 낙하를 방지하고 있다. 또한, 유체(246)가 외부에 유출하지 않도록, 디바이스 가압부(240)에 O링 등(도시 하지 않음)을 장치해서 밀봉한다. 유체(246)로서는 실리콘 액, 실리콘 그리스, 수은 등의 열전도성이 우수한 유체가 바람직하게 사용될 수 있다.Moreover, the
또한, 디바이스 가압부(240)의 상단면과 수용실(216)의 천정 사이에는 가압 용수철(244)이 삽입되며, 디바이스 가압부(220)를 아래 쪽을 향해서 누르고 있다. 이에 따라, 디바이스 가압부(240)는 각각 본체부(210)에 대하여 탄성 지지되며, 가압 방향으로 변위할 수 있도록 장착되어 있다.In addition, a
이상과 같이 구성된 푸셔 유닛(50)이 피시험 반도체 디바이스(300)를 보유하면서 시험용 소켓(500)을 향해서 하강하였을 때, 우선 피시험 반도체 디바이스(300)의 기판(320) 하면이 시험용 소켓(500)의 컨택트 핀(510)에 접촉한다. 이 상태에서 푸셔 유닛(40)이 더 하강하면, 가압 용수철(244)에 눌린 디바이스 가압부(240)가 그 하면에서 다이(310)를 점차로 강하게 가압한다. 이 때, 유체(246)에 의해 적당히 경사 요동할 수 있는 결과, 디바이스 가압부(240)와 다이(310)는 밀착 접촉할 수 있다. 따라서, 안정한 열전도를 유지할 수 있다.When the
또한, 어떠한 이유로 다이(310)의 두께에 편차가 있을 경우 또는 기판으로부터의 다이(310)의 높이에 편차가 있을 경우라도, 가압 용수철(244)의 탄성에 의해 디바이스 가압부(220)가 개별적으로 변위하여 피시험 반도체 디바이스(300)의 표면에 밀착한다. 따라서, 디바이스 가압부(230)로부터 피시험 반도체 디바이스(300)에 효율적으로 열이 전달된다. 또한, 한 쪽의 피시험 반도체 디바이스(300)에 대하여 과잉 혹은 과소한 가압력이 인가되는 일이 없다.In addition, even when there is a deviation in the thickness of the die 310 or the height of the die 310 from the substrate for some reason, the
도 6은 다른 실시 형태에 관한 푸셔 유닛(60)의 구조를 나타내는 종단면도이 다. 이 도면에서도, 다른 도면과 공통인 구성 요소에는 공통인 참조부호를 첨부하고 중복하는 설명을 생략한다. 또한, 이 푸셔 유닛(60)도 디바이스 가압부(250)의 형상과 그 구조에 특징이 있다.6 is a longitudinal sectional view showing a structure of the
이 도면에 도시하는 바와 같이, 이 푸셔 유닛(60)에서 디바이스 가압부(250)와 본체부(210)는 일체로 성형되어 있다. 따라서, 디바이스 가압부(250)와 본체부(210) 간의 열전도는 양호하다. 한편, 디바이스 가압부(250)의 하단면에는 열전도율이 높은 탄성을 갖는 탄성 시트(252)가 첨부되어 있다. 따라서, 디바이스 가압부(250)는 탄성 시트(252)를 통해서 피시험 반도체 디바이스(300)를 가압한다.As shown in this figure, the
이 탄성 시트(252)에 의해 다이(310)의 경사 및 두께의 편차 등에 관계없이 디바이스 가압부(250)의 가압면과 다이(310)의 표면을 밀착시킬 수 있다. 또한, 다이(310) 표면에 미세한 기복이 있을 경우라도, 탄성 시트(252)의 탄성에 의해 디바이스 가압부(250)와 다이(310)를 밀착시킬 수 있다. 따라서, 푸셔(200)와 피시험 반도체 디바이스(300) 간의 열전도를 높일 수 있다.The
도 7은 다른 실시 형태에 관한 푸셔 유닛(70)의 구조를 나타내는 종단면도이다. 이 도면에서, 도 6의 푸셔 유닛(60)과 공통인 구성 요소에는 공통인 참조부호를 첨부하고 중복하는 설명을 생략한다.FIG. 7: is a longitudinal cross-sectional view which shows the structure of the
이 도면에 도시하는 바와 같이, 이 푸셔 유닛(70)에서는 푸셔(200)의 본체부(210)는 각각이 탄성 변형할 수 있는 열전도가 좋은 복수의 박판재(218), 예를 들면 그라파이트 시트를 적층해서 형성되고 있다. 또한, 박판재(218)의 양단 근방에서 디바이스 가압부(260)로부터 윗쪽으로 연신하여 존재하는 관통부(262)와 관통 부(262)의 선단에 장착된 너트(264)를 체결 부재로 해서 박판재(218)는 서로 체결되어 있다. 더욱이, 본체부(210)의 중앙부도 열적 결합부(201)로부터 아랫쪽으로 연신하여 존재하는 관통부(266)와 그 선단에 장착된 너트(268)에 의해 박판재(218)가 체결되어 있다.As shown in this figure, in this
단지, 어느 쪽의 체결 장소에서도 박판재(218)끼리는 접착되어 있지 않으며 서로 독립적으로 변형한다. 한편, 체결 장소에서 조여진 박판재(218)는 서로 강하게 접촉하고 있으므로 열을 서로 잘 전달한다. 또한, 본체부(210)와 케이스 상부(110)의 사이에 2개의 가압 용수철(140)이 디바이스 가압부(220)에 대응하는 위치에 배치되어 있다. 따라서, 유닛 케이스(100)가 아랫쪽으로 변위한 때, 가압 용수철(140)을 통해서 푸셔(210)가 가압된다.However, the
이상과 같이 형성된 본체부(210)는 피시험 반도체 디바이스(300)를 가압하는 경우, 다이(310)로부터 받는 반력에 따라 박판재(218)가 휜다. 따라서, 다이(310) 표면의 경사, 변위 등을 따라서 변형해서 디바이스 가압부(260)의 가압면을 다이(310)에 밀착시켜서 양자간이 양호한 열전도를 유지한다.When the
또한, 이 실시 형태에서는 본체부(210) 자체가 탄성을 갖기 때문에, 유닛 케이스(100)와 본체부(210) 간의 가압 용수철은 생략하고 있다. 또한, 본체부(210)의 중앙에 위치하는 열적 결합부(201)를 유닛 케이스(100)에 의해 직접 가압하는 구조로 되고 있다.In addition, in this embodiment, since the
도 8은 다른 실시 형태에 관한 푸셔 유닛(80)의 구조를 나타내는 종단면도이다. 이 도면에서도, 다른 도면과 공통인 구성 요소에는 공통인 참조부호를 첨부하 고 중복하는 설명을 생략한다. 또한, 도 8에서 좌측은 푸셔(200)의 중앙을 연직 방향으로 절단한 부분 단면도이며, 우측은 정면에서 본 부분 정면도이다. 도 8에 나타내는 실시 형태에서, 디바이스 가압부는 피시험 반도체 디바이스(300)의 다이(310)에 열을 전달하기 위한 열전도부(280), 및 피시험 반도체 디바이스(300)를 시험용 소켓(500)을 향해서 가압하는 기판 가압부(270)를 개별적으로 구비한다.8 is a longitudinal sectional view showing a structure of the
이 실시 형태에서는 열전도부(280)는 본체부(210)와 일체로 형성된다. 따라서, 본체부(210)와 열전도부(280) 간의 열전도성은 양호하다. 한편, 기판 가압부(270)는 열전도부(280)의 주변을 둘러싸는 단면사각의 도넛 형상의 본체와 이 본체로부터 연신하는 다리부(272)를 포함한다. 또한, 기판 가압부(270)의 상단과 케이스 상부(110)의 사이에는 약한 탄성의 가압 용수철(274)이 삽입된다. 또한, 기판 가압부(270)의 하단은 케이스 하부(120)에 지지된다.In this embodiment, the heat
이상과 같이 형성된 푸셔 유닛(80)이 피시험 반도체 디바이스(300)를 보유하면서 시험용 소켓(500)을 향해서 하강한다. 이 때, 열전도부(280)와 다이(310)의 접촉면은 비접촉의 상태이다. 다음에, 피시험 반도체 디바이스(300)의 기판(320) 하면의 디바이스 단자(도시하지 않음)가 시험용 소켓(500)의 컨택트 핀(510)에 접촉한다. 이 상태에서 푸셔 유닛(80)이 더 하강하면, 기판 가압부(270)가 약한 탄성의 가압 용수철(274)이 줄어드는 결과, 열전도부(280)와 다이(310)의 접촉면은 접촉 상태로 된다.The
이렇게 해서, 피시험 반도체 디바이스(300)의 디바이스 단자와 시험용 소켓(500)의 컨택트 핀(510)의 사이에 양호한 전기적 접속이 확립된다. 여기서, 열 전도부(280)와 다이(310)의 접촉면이 경사지고 있을 경우, 컨택트 핀(510)측의 가압 스트로크가 긴 핀(예를 들면 포고핀)을 사용하는 것이 바람직하다. 이 경우에는, 피시험 반도체 디바이스(300)측이 요동하여 열전도부(280)와 다이(310)의 접촉면이 밀착 접촉할 수 있다.In this way, a good electrical connection is established between the device terminal of the semiconductor device under
여기서, 고정된 열전도부(280)는 본체부(210)에 대하여 변위하지 않으므로, 이른바 우선적으로 다이(310)에 접촉해서 오로지 열전도에 기여한다. 이에 대하여 탄성 지지된 기판 가압부(270)는 기판(320)의 경사나 높이 등에 편차가 있어도 유연하게 변위할 수 있으므로 열전도부(280)와 다이(310)는 용이하게 밀착 접촉할 수 있다.Here, since the fixed
여기까지 설명한 각 푸셔 유닛(10, 30, 40, 50, 60, 70, 80)은 복수의 피시험 반도체 디바이스(300)를 동시에 가압하기 위해 복수의 디바이스 가압부(220, 230, 240, 250, 260, 280) 또는 기판 가압부(270)를 구비함에도 불구하고, 어느 가압부에서도 피시험 반도체 디바이스(300)에 대하여 양호한 열적 결합을 얻고 있다. 이에 따라, 반도체 시험 장치(20)에서 하나의 푸셔 유닛(10, 30, 40, 50, 60, 70, 80)으로 복수개의 피시험 반도체 디바이스(300)를 균일하게 가열 또는 냉각할 수 있다.Each
또한, 상기 실시 형태들로부터 복수의 구조를 조합시켜서 푸셔 유닛을 형성할 수도 있다. 예를 들면, 도 1에 나타낸 구조와 도 5에 나타낸 구조를 조합시킴으로써 피시험 반도체 디바이스(300)의 경사에 대하여도 두께의 편차에 대하여도 대응할 수 있는 푸셔 유닛이 실현된다. 또한, 도 3에 나타낸 규제 부재(530)는 어 느 실시 형태에 대하여도 효율적으로 적용할 수 있다.Further, from the above embodiments, a plurality of structures may be combined to form a pusher unit. For example, by combining the structure shown in FIG. 1 and the structure shown in FIG. 5, a pusher unit that can cope with variations in thickness with respect to the inclination of the
또한, 실시 형태로서 나타낸 일련의 푸셔 유닛(10, 30, 40, 50, 60, 70, 80, 90)의 푸셔(200)에서, 디바이스 가압부(220, 230, 240, 250, 260)를 요동할 수 있는 구조 또는 탄성 지지하는 구조는 피시험 반도체 디바이스(300)에 대하여 열부하를 인가하거나 혹은 피시험 반도체 디바이스(300)를 냉각하는 시험 장치(20)뿐만 아니라, 피시험 반도체 디바이스(300)를 단순히 꽉 누르는 열전도에는 관계되지 않는 푸셔 유닛에서도 유리하게 작용한다.Moreover, in the
즉, 디바이스 가압부(220)가 그 가압면 전체에서 균일하게 피시험 반도체 디바이스(300)에 접촉하므로, 피시험 반도체 디바이스(300)에 국부적으로 큰 압력이 인가되거나 혹은 가압부(220)의 모서리에 의해 피시험 반도체 디바이스가 상처을 입는 일이 없다. 따라서, 단일 피시험 반도체 디바이스(300)를 가압하는 푸셔 유닛과 같은 시험 품질로 시험을 실행할 수 있으며, 또한 단일 푸셔(200)로 복수의 피시험 반도체 디바이스(300)를 가압하는 푸셔 유닛을 실현할 수 있다.That is, since the
또한, 여기까지의 실시 형태는 각각이 복수의 디바이스 가압부(220, 230, 240, 250, 260)을 구비하였다. 그러나, 이들 디바이스 가압부(220, 230, 240, 250, 260)의 구조는 단일 디바이스 가압부(220)를 포함하는 푸셔 유닛(90)에 대하여도 적용할 수 있다.In addition, each embodiment so far provided with the some device press part 220,230,240,250,260. However, the structure of these
도 9는 단일 피시험 반도체 디바이스(300)를 가압하는 푸셔 유닛(90)의 예를 나타내는 단면도이다. 이 도면에 도시하는 바와 같이, 이 푸셔 유닛(90)은 도 1에 나타낸 푸셔 유닛(10)과 같은 구조로 장착된 디바이스 가압부(220)를 하나 구비한 다.9 is a cross-sectional view illustrating an example of the
이 실시 형태에서도, 도 1에 나타낸 실시 형태와 마찬가지로 디바이스 가압부(220)는 그 구면단(222)이 역시 구면 형상의 좌부(212)에 지지되어 있다. 따라서, 디바이스 가압부(220)는 피시험 반도체 디바이스(300)의 경사를 따라 요동해서 그 표면에 밀착한다. 이에 따라, 본체부(210) 및 디바이스 가압부(220) 사이의 열전도도, 디바이스 가압부(220) 및 다이(310) 사이의 열전도도, 모두가 양호하게 유지된다. 따라서, 피시험 반도체 디바이스(300)의 제조 불균일 중에서, 특히 경사의 편차가 큰 디바이스에 대하여 유효하다.Also in this embodiment, as in the embodiment shown in FIG. 1, the
더욱이, 실시 형태로서 나타낸 일련의 푸셔 유닛(10, 30, 40, 50, 60, 70, 80, 90)은 반도체 시험 장치(20)에 조립되어 공급되는 외에, 체인지 키트로서 푸셔 유닛(10, 30, 40, 50, 60, 70, 80, 90)을 단품으로 공급하여 기존의 반도체 시험 장치(20)에 실장시킬 수도 있다. 또한, 더욱이 푸셔(200)를 단독으로 공급하여 기존의 푸셔 유닛에 편입할 수도 있다.Moreover, the series of
도 10은 푸셔(200)를 포함하는 체인지 키트(610)를 용이하게 교환할 수 있는 푸셔 유닛(15)의 하나의 실시 형태의 구조를 모식적으로 나타내는 단면도이다. 또한, 이 도면에서, 다른 도면과 공통인 구성 요소에는 같은 참조부호를 첨부하고 중복하는 설명을 생략한다.FIG. 10: is sectional drawing which shows typically the structure of one Embodiment of the
이 도면에 도시하는 바와 같이, 이 푸셔 유닛(15)은 열적 결합부(201)를 포함하는 상설부(620), 및 푸셔(200)를 포함하며 상설부(620)에 대하여 착탈할 수 있는 체인지 키트부(610)를 구비한다. 상설부(620)와 체인지 키트부(610)는 그 각 측면에 장착된 래치(622, 612)에 의해 서로 결합되어 있다. 단지, 이 래치(622, 612)는 개방할 수 있으며, 그 경우는 체인지 키트부(610)를 떼어낼 수 있다.As shown in this figure, the
상기 푸셔(15)에서, 상설부(620)는 하부 케이스(621) 및 상부 케이스(623)를 적층해서 형성된 케이스부, 및 플랜지부(203)를 일체로 가지는 열적 결합부(201)를 구비한다. 플랜지부(203)는 탄성 부재(624)에 의해 윗쪽에서 아랫쪽을 향해서 압력 P0로 눌리고 있으며, 후술하는 푸셔(200)를 윗쪽에서 아래쪽으로 누르고 있다. 단지, 어떤 이유로 푸셔(200)가 변위했을 경우, 열적 결합부(201)는 그 변위에 추종해서 상승하는 것도 경사지게 이동하는 것도 가능하다.In the
또한, 상설부(620)에는 상부 케이스(623) 및 하부 케이스(621)를 상하로 관통하는 연통관(135), 및 연통관(135)의 하단에 결합되어 하부 케이스(621)의 하면으로 개구하는 커넥터(139)도 구비한다. 연통관(135)의 상단은 도시되지 않은 감압원에 결합되어 있다.In addition, the
한편, 체인지 키트부(610)는 역시 하부 케이스(112) 및 상부 케이스로 형성된 유닛 케이스(100), 및 가압 용수철(140)에 의해 유닛 케이스(100)에 대하여 아래 쪽을 향해서 눌린 푸셔(200)를 구비한다. 또한, 유닛 케이스(100)의 하면에는 복수의 보유부(130)도 장착되어 있다.On the other hand, the
여기서, 보유부(130)의 내부(132)는 하부 케이스(112) 및 케이스 상부(110)에 각각 형성된 연통관(134, 136)을 통하여 케이스 상부(110)의 상면에 개구한 커넥터(138)로 연통(連通)하고 있다. 또한, 커넥터(138)는 상설부(620)의 하면에 장 착된 커넥터(135)에 결합되어 있다. 따라서, 상설부(620)와 체인지 키트부(610)가 결합된 상태에서는 보유부(130)의 내부(132)는 감압원에 결합되어 있다. 또한, 상설부(620)의 하부 케이스(621) 내부에서는 연통관(135)은 복수의 분기부(137)에 결합되고 있으며, 복수의 보유부(130)의 각각을 감압원에 결합하고 있다. 또한, 각 보유부(130)의 외측에는 측벽 부재(114)가 장착되고 있으며, 보유한 피시험 반도체 디바이스(300)의 위치를 결정한다.Here, the
상기한 바와 같이 형성된 푸셔 유닛(15)은 보유부(130)에 결합된 감압원을 구동함으로써 피시험 반도체 디바이스(300)를 보유부(130)에 보유할 수 있다. 또한, 시험용 소켓(500) 상으로 피시험 반도체 디바이스(300)를 하강시키고, 더욱이 상설부(620)를 윗쪽에서 압력 P1로 아래쪽으로 눌러서 가압 용수철(140)에 발생한 힘 P2에 의해 푸셔(200)가 가압된다. 이렇게 해서, 최종적으로 디바이스 가압부(220)를 통해서 피시험 반도체 디바이스(300)가 시험용 소켓(500)의 컨택트 핀(510)을 향해서 가압될 수 있다.The
또한, 상기 동작에서, 피시험 반도체 디바이스(300)에 접촉하는 푸셔(200)에는 열적 결합부(201)가 윗쪽에서 접촉하고, 누름 부재(624)에 의해 가압되고 있다. 또한, 열적 결합부(201)는 탄성 지지되어 있으므로, 푸셔(200)의 변위 및 경사에 추종할 수 있다. 따라서, 열적 결합부(201)의 하면은 그 전체로 푸셔(200)에 밀착하므로, 푸셔(200)는 열원(400)에 효율적으로 결합된다.In this operation, the
*더욱이, 어떠한 이유로 한 쌍의 피시험 반도체 디바이스(300) 상면의 높이가 다른 경우라도, 푸셔(200)는 유닛 케이스(100)에 대하여 변위할 수 있으므로 쌍방의 피시험 반도체 디바이스(300)를 균등하게 가압할 수 있다. 또한, 각각의 피시험 반도체 디바이스(300)가 어떠한 이유로 경사지고 있을 경우라도, 컨택트 핀은 자신의 탄성에 의해 신축하므로 그 범위에서 대응할 수 있다. 따라서, 푸셔(200)의 디바이스 가압부(220)의 하면은 피시험 반도체 디바이스(300)에 전면에서 밀착한다. 따라서, 열원(400)과 피시험 반도체 디바이스(300)의 열적인 결합도 긴밀해진다.Furthermore, even if the height of the pair of
또한, 상기 푸셔 유닛(15)에서, 푸셔(200)의 디바이스 가압부(220)에 이미 설명한 다른 실시 형태에 관한 푸셔 유닛(10, 30, 40, 50, 60, 70, 80, 90)의 디바이스 가압부(220)의 구조를 적용할 수 있는 것은 말할 필요도 없다. 이에 따라, 디바이스 가압부(220)와 피시험 반도체 디바이스(300)의 열적인 결합을 양호하게 할 수 있는 것은 이미 말한 대로이다.Further, in the
또한, 하나의 실시 형태로서, 푸셔 유닛(15)에 온도 센서를 장착할 수 있다. 즉, 도 10에 나타내는 대로 열적 결합부(201) 및 푸셔(200)의 결합부 부근에 온도 센서(710, 720)를 설치함으로써 반도체 시험중의 온도를 정밀하게 관리할 수 있다. 여기서, 온도 센서(710, 720)는 열적 결합부(201)측에 설치해도, 푸셔(200)측에 설치해도, 혹은 그 양쪽에 설치해도 된다.Moreover, as one embodiment, the
온도 센서(720)를 열적 결합부(201)측에 설치한 경우는, 열원(400)이 발생하는 온도와 열적 결합부(201)의 온도 변화를 비교함으로써 양자의 결합을 감시할 수 있다. 또한, 온도 센서(710)를 푸셔(200)측에 설치한 경우는, 푸셔(200)에 실제로 전달된 열량을 감시할 수 있다. 더욱이, 온도 센서(720, 710)를 열적 결합부(201) 및 푸셔(200)의 양쪽에 설치한 경우는, 각각의 온도뿐만 아니라 열적 결합부(201) 및 푸셔(200)의 열적인 결합 상태 바로 그 자체를 감시할 수 있다.When the
또한, 이것은 일례에 지나지 않으며, 보다 많은 곳에 온도 센서를 배치할 수 있다. 또한, 도면 중에 나타내는 바와 같이, 체인지 키트부(610)측에 장착된 온도 센서(710)는 커넥터(712, 714)를 통해서 반도체 시험 장치(10)에 결합되어 있다. 따라서, 후술하는 바와 같이 체인지 키트부(610)를 교환한 경우라도, 필요에 따라 온도 센서(710)를 반도체 시험 장치에 접속할 수 있다.In addition, this is only an example and a temperature sensor can be arrange | positioned in more places. In addition, as shown in the figure, the
도 11은 도 10에 나타낸 푸셔 유닛(15)의 래치(612, 622)를 개방하여 체인지 키트부(610)를 뺀 상태를 나타내는 도면이다. 이 도면에 도시하는 바와 같이, 체인지 키트부(610)는 상설부(620)로부터 분리할 수 있다. 따라서, 래치(612) 및 커넥터(138)의 위치만 같으면, 다른 체인지 키트부(610)를 장착할 수 있다.FIG. 11 is a view showing a state in which the
도 12는 이러한 예를 나타내는 도면이다. 즉, 도 12에 나타내는 푸셔 유닛(16)은 도 10 및 도 11에 나타낸 푸셔 유닛(15)과 공통인 상설부(620)에 대하여 푸셔 유닛(15)과는 다른 체인지 키트부(630)를 장착해서 형성하고 있다.12 is a diagram illustrating such an example. That is, the
여기서 장착되어 있는 체인지 키트부(630)에서는 푸셔(200)는 가압 용수철(140)을 거치는 일 없이 케이스 상부(110)로부터 직접 가압된다. 또한, 독립한 보유부(130)는 포함하고 있지 않으며, 디바이스 가압부(222)가 피시험 반도체 디바이스(300)를 직접 보유하도록 형성되고 있다.In the
즉, 디바이스 가압부(222)는 그 내부를 상하로 관통하는 관통 구멍(133)을 구비한다. 이 관통 구멍(133)은 케이스 상부(110)에 형성된 연통 구멍(136)에 연통하며, 더욱이 커넥터(138)를 통해서 상설부(620)의 커넥터(139)에 연통하고 있다. 따라서, 관통 구멍(133)은 감압원에 결합되어 있으며, 디바이스 가압부(222)의 하면에 피시험 반도체 디바이스(300)를 흡착해서 보유할 수 있다.That is, the
또한, 여기에서 취급되는 피시험 반도체 디바이스(300)에서는 다이(312)와 기판(322)의 치수가 실질적으로 같다. 따라서, 도 10 및 도 11에 나타낸 바와 같이 보유부(130)가 넓은 간격으로 장착된 구조에서는 이 피시험 반도체 디바이스(300)를 보유할 수 없다. 이에 대하여, 도 12에 나타내는 푸셔 유닛(16)에서는 디바이스 가압부(220) 자체에 흡착 기능이 있으므로, 기판(322)의 치수에 관계없이 피시험 반도체 디바이스(300)를 보유할 수 있다.In the
또한, 디바이스 가압부(222)가 피시험 반도체 디바이스(300)를 직접 흡착하고 있으므로, 양자간의 열전도도 양호하다. 따라서, 열적 결합부(201)의 열은 피시험 반도체 디바이스(300)에 효율적으로 전달된다.In addition, since the
도 13은 도 12에 나타낸 푸셔(16)의 상설부(620)와 체인지 키트부(630)를 분리한 상태를 나타낸다. 이 도면에 도시하는 바와 같이, 상설부(620)는 도 10 및 도 11에 나타낸 푸셔 유닛(15)의 상설부(620) 바로 그 자체이다.FIG. 13 shows a state where the
이에 대하여, 체인지 키트부(630)는 도 12를 참조해서 설명한 대로 독특한 구조를 가지고 있으며, 피시험 반도체 디바이스(300)를 직접 보유할 수 있는 푸셔(200)를 구비한다. 단지, 체인지 키트부(630)에서, 도 10 및 도 11에 나타낸 체 인지 키트부(610)와 같은 위치에 커넥터(138)가 배치되어 있다. 따라서, 공통인 상설부(620)에 대하여 체인지 키트(610 또는 630)를 교환할 수 있는 구조로 함으로써 여러 가지 사양의 피시험 반도체 디바이스(300)의 시험을 용이하게 실시할 수 있다.In contrast, the
이상, 본 발명을 실시 형태를 이용해서 설명하였지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에 한정되지는 않는다. 상기 실시 형태에 다양한 변경 또는 개량을 더할 수 있는 것은 당업자에게 명확하다. 또한, 이와 같은 변경 또는 개량을 추가한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이 청구의 범위의 기재로부터 명확하다.As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. It is apparent to those skilled in the art that various changes or improvements can be added to the above embodiments. Moreover, it is clear from description of a claim that the form which added such a change or improvement can also be included in the technical scope of this invention.
도 1은 푸셔 유닛(10)의 실시 형태를 나타내는 단면도.1 is a cross-sectional view showing an embodiment of a
도 2는 푸셔 유닛(10)을 포함하는 반도체 시험 장치(20)의 구조를 모식적으로 나타내는 도면.FIG. 2: is a figure which shows typically the structure of the
도 3은 다른 실시 형태에 관한 푸셔 유닛(30)을 나타내는 단면도.3 is a cross-sectional view illustrating a
도 4는 다른 실시 형태에 관한 푸셔 유닛(40)을 나타내는 단면도.4 is a cross-sectional view illustrating a
도 5는 다른 실시 형태에 관한 푸셔 유닛(50)을 나타내는 단면도.5 is a cross-sectional view illustrating a
도 6은 다른 실시 형태에 관한 푸셔 유닛(60)을 나타내는 단면도.6 is a cross-sectional view illustrating a
도 7은 다른 실시 형태에 관한 푸셔 유닛(70)을 나타내는 단면도.7 is a cross-sectional view illustrating a
도 8은 다른 실시 형태에 관한 푸셔 유닛(80)을 나타내는 단면도.8 is a sectional view of a
도 9는 다른 실시 형태에 관한 푸셔 유닛(90)을 나타내는 단면도.9 is a sectional view of a
도 10은 다른 실시 형태에 관한 푸셔 유닛(15)을 나타내는 단면도.10 is a cross-sectional view illustrating a
도 11은 도 10에 나타낸 푸셔 유닛(15)으로부터 체인지 키트(610)를 분리시킨 상태를 나타내는 단면도.11 is a cross-sectional view showing a state where the
도 12는 도 10에 나타낸 상설부(620)에 대하여 다른 체인지 키트(630)를 장착해서 형성된 푸셔 유닛(16)을 나타내는 단면도.12 is a cross-sectional view showing a
도 13은 도 10에 나타낸 푸셔 유닛(16)으로부터 체인지 키트(630)를 분리시킨 상태를 나타내는 단면도.13 is a cross-sectional view showing a state in which the
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