KR20100005022A - 표면 소수화막, 표면 소수화막 형성 재료, 배선층, 반도체 장치 및 반도체 장치의 제조방법 - Google Patents

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Abstract

누설 전류량이 적고, EM(일렉트로마이그레이션) 내성, TDDB(시간 의존성 절연 파괴) 내성이 높은 배선층을 얻을 수 있으며, 이것에 의해 소비전력이 작고, 신뢰성이 높은 반도체 장치를 제조할 수 있는 기술을 제공한다. 본 발명에 따른 표면 소수화막은 절연막과 접촉된 표면 소수화막으로서, 접촉시의 절연막보다 소수성이 크고, 그 반대측의 면에서 배선과도 접촉하며, 유황 원자, 인 원자 및 질소 원자로 이루어지는 군에서 선택된 하나 이상의 원자를 포함한다.
반도체 장치

Description

표면 소수화막, 표면 소수화막 형성 재료, 배선층, 반도체 장치 및 반도체 장치의 제조방법{SURFACE-HYDROPHOBICIZED FILM, MATERIAL FOR FORMATION OF SURFACE-HYDROPHOBICIZED FILM, WIRING LAYER, SEMICONDUCTOR DEVICE AND PROCESS FOR PRODUCING SEMICONDUCTOR DEVICE}
본 발명은 누설 전류량이 적고, EM(일렉트로마이그레이션) 내성, TDDB(시간 의존성 절연 파괴) 내성이 높은 배선층에 관한 것이다.
종래부터, 배선층 절연막중의 누설 전류에 의한 소비전력의 증가가 알려져 있었지만, 반도체 디바이스의 배선 간격이 1 ㎛를 초과하는 세대에서는 누설 전류에 의한 디바이스 전체에 대한 영향은 적었다. 그러나, 배선 간격이 1 ㎛ 이하에서는 배선 간격의 협애화와 배선 규모의 증대로부터 소비전력에 대한 영향이 커지고, 특히 이후 0.1 ㎛ 이하의 배선 간격으로 회로를 형성하면, 배선간의 누설 전류량이 디바이스의 특성ㆍ수명에 크게 영향을 미치게 되어 있다.
한편, 반도체 장치의 배선 형성에는 우선 에칭에 의해 절연막에 배선의 형상을 갖는 홈을 형성하고, 거기에 도금으로 구리 배선을 형성하는 다마신법이 이용되고 있다. 그러나, 이 다마신법에서는 에칭시에 반드시 절연막이 손상을 받기 때문에, 절연막 내부에 손상이 생기는 것에 의한 친수성의 증대 등에 의해, 누설 전류 량의 증대, TDDB 특성의 열화 등이 발생하여, 반도체 제조에서의 수율ㆍ신뢰성 저하의 하나의 큰 원인으로 되어 있다. 이 문제는, 이후 0.1 ㎛ 이하의 배선 간격으로 회로를 형성하는 경우에는 점점 현저해질 것으로 생각된다.
이러한 사정으로부터, 배선홈 형성을 위한 절연층 에칭시의 손상을 억제하거나, 에칭 후에 누설 전류량을 감소시키기 위한 표면 처리를 수행하는 것 등이 필요하다.
에칭 손상에 의한 친수성의 증대를 억제하기 위한 표면 처리로서는, 에칭 후의 배선홈을 소수화하는 것이 행해지고 있다. 예컨대 실리카계 피막의 에칭 후의 표면을 소수화하는 방법(특허문헌 1∼4 참조.) 등을 이용하면, 에칭 손상에 의한 표면에 대한 흡착 수분을 감소시킬 수 있어, 수분에 의한 유전율 상승 등 특성의 열화가 억제된다.
특허문헌 1: 일본 특허 공개 평6-267946호 공보(청구의 범위)
특허문헌 2: 일본 특허 공표 제2004-511896호 공보(청구의 범위)
특허문헌 3: 일본 특허 공표 제2004-513503호 공보(청구의 범위)
특허문헌 4: 일본 특허 공개 제2004-292304호 공보(청구의 범위)
그러나, 상기 방법에서는 EM 시험 등의 신뢰성 시험을 행하여도 필요한 특성은 얻어지지 않아, 신뢰성의 향상에는 더 나은 개량이 필요한 것으로 판명되었다.
본 발명은, 상기 문제를 해결하고, 배선홈 형성을 위한 절연층 에칭시의 손상의 영향을 억제하는 기술을 제공하는 것을 목적으로 하고 있다. 본 발명의 또 다른 목적 및 이점은 이하의 설명에서 명백해질 것이다.
본 발명의 일 양태에 의하면 절연막과 접촉된, 이 접촉시의 이 절연막보다 소수성이 큰 표면 소수화막으로서, 그 반대측의 면에서 배선과도 접촉하고, 유황 원자, 인 원자 및 질소 원자로 이루어지는 군에서 선택된 하나 이상의 원자를 포함하는 표면 소수화막이 제공된다.
본 발명의 양태에 의한 표면 소수화막을 사용하면 누설 전류량이 적고, EM 내성, TDDB 내성이 높은 배선층을 얻을 수 있으며, 이것에 의해 소비 전력이 작고, 신뢰성이 높은 반도체 장치를 제조할 수 있다.
상기 표면 소수화막내의 유황 원자, 인 원자 및 질소 원자의 전체 농도가, 상기 절연막내의 유황 원자, 인 원자 및 질소 원자의 전체 농도보다 큰 것, 상기 표면 소수화막이, 상기 절연막에 대한 손상 부여를 수반하는 처리 후에 설치된 것인 것, 상기 표면 소수화막내의 유황 원자, 인 원자 및 질소 원자의 전체 농도가 원자 조성으로 1∼10 원자%의 범위에 있는 것, 상기 표면 소수화막이 SiO 골격을 갖는 것, 상기 표면 소수화막의 평균 막 두께가 0.1 ㎚∼50 ㎚의 범위에 있는 것, 상기 절연막이 비유전율 2.7 이하의 저유전율 절연막인 것, 특히 비유전율 2.5 이하의 저유전율 절연막인 것이 바람직하다.
본 발명의 다른 일 양태에 의하면 절연막과 접촉된, 이 접촉시의 이 절연막보다 소수성이 큰 표면 소수화막으로서, 그 반대측의 면에서 배선과도 접촉되고, 유황 원자, 인 원자 및 질소 원자로 이루어지는 군에서 선택된 하나 이상의 원자를 포함하는 표면 소수화막에 이용되는 표면 소수화막 형성 재료로서, 평균 분자량이 1000 이하인 조건과, 1 분자 내에 포함되는 규소 원자의 수가 20 이하인 조건 중 적어도 어느 하나를 만족시키는 규소 화합물을 함유하여 이루어지는 표면 소수화막 형성 재료가 제공된다.
본 발명의 양태에 의한 표면 소수화막 형성 재료를 사용하면, 누설 전류량이 적고, EM 내성, TDDB 내성이 높은 배선층을 얻을 수 있으며, 이것에 의해 소비전력이 작고, 신뢰성이 높은 반도체 장치를 제조할 수 있다.
상기 표면 소수화막이, 상기 절연막에 대한 손상 부여를 수반하는 처리 후에 설치된 것인 것, 상기 규소 화합물이 오르가노실란, 오르가노실란의 가수분해물 및 축합물 그리고 이들 혼합물로 이루어지는 군에서 선택된 것인 것, 상기 오르가노실란을 가수분해하여 얻어지는 생성물 내에 포함되는 성분과 동일한 물질인 용매를 포함하는 것, 상기 오르가노실란이, 하기 (2)∼(4) 중 어느 하나의 식으로 나타내는 화합물을 하나 이상 포함하고, 옵션으로 하기 식 (1)로 나타내는 화합물을 포함하는 것이 바람직하다.
Si(OR7)4 ……식 (1)
R1Si(OR8)3 ……식 (2)
R2R3Si(OR9)2 …식 (3)
R4R5R6SiOR10 …식 (4)
[식 (1)∼(4) 중 R1∼R10은 서로 독립적으로 수소 또는, 각각 치환기를 갖고 있어도 좋은 탄소수 1∼20의 알킬기, 탄소수 2∼20의 알케닐기, 알키닐기, 알킬카르보닐기, 알케닐알킬기 및 알키닐알킬기 및 탄소수 6∼20의 아릴기로 이루어지는 군에서 선택된 기를 포함하는 기이다. 상술한 하나 이상 포함된 화합물내에 R1∼R6 중 어느 하나가 포함되는 경우에는 그 하나 이상이 유황 원자, 인 원자 및 질소 원자로 이루어지는 군에서 선택된 하나 이상의 원자를 포함한다.]
본 발명의 다른 일 양태에 의하면, 상술한 표면 소수화막 형성 재료를 이용하여 제작된, 상술한 표면 소수화막이 제공된다.
상기 표면 소수화막에 대해서는, 상기 배선이 구리로 이루어지는 것, 상기 배선 주위에 배리어 메탈을 갖는 것, 상기 배리어 메탈이 탄탈, 텅스텐, 티탄, 망간 및 니켈로 이루어지는 군에서 선택된 하나 이상의 원소를 포함하는 것이 바람직하다.
본 발명의 다른 일 양태에 의하면 반도체 장치 위의 절연막에 접하여 상기 표면 소수화막 형성 재료를 도포하는 단계와, 그 후 이 반도체 장치를 80℃∼500℃로 0.5∼180분간 가열하여 표면 소수화막을 형성하는 단계를 포함하는 반도체 장치의 제조방법이 제공된다.
본 발명의 양태에 의하면 누설 전류량이 적고, EM 내성, TDDB 내성의 높은 배선층을 얻을 수 있으며, 이것에 의해 소비전력이 작고, 신뢰성이 높은 반도체 장치를 제조할 수 있다.
상기 절연막이 손상을 수반하는 처리를 받은 것인 것, 상기 도포가 스핀코팅 또는 베이퍼 처리인 것, 상기 표면 소수화막의 평균 막 두께가 0.1 ㎚∼50 ㎚의 범위에 있는 것, 상기 도포 후의 열처리를 산소를 포함하지 않는 분위기내에서 수행하는 것, 상기 절연막이 층간 절연막과 층간 절연막의 보호막 중 적어도 어느 한쪽이고, 상기의 손상을 수반하는 처리가 에칭 또는 화학적 기계 연마인 것, 상기 절연막이 비유전율 2.7 이하인 것, 특히 비유전율 2.5 이하인 것, 상기 절연막이, 하기 식 (5)∼(8)로 나타내는 오르가노실란을 단독 또는 조합하여 테트라알킬암모늄 하이드로옥사이드의 존재 하, 가수분해하여 얻어지는 규소 화합물을 포함하는 액상 조성물을 피가공 기재 위에 도포하고, 이 피가공 기재 위에 도포된 액상 조성물로 이루어지는 피막을 80℃ 이상 350℃ 이하의 온도로 가열 처리하며, 이 가열 처리에 의해 가열된 피막을 350℃보다 높고 450℃ 이하의 온도로 소성하는 것을 포함하여 이루어지는 처리에 의해 얻어진 것이 바람직하다.
Si(OR11)4 …… 식 (5)
X1Si(OR12)3 …· 식 (6)
X2X3Si(OR13)2 … 식 (7)
X4X5X6SiOR14 … 식 (8)
[식 (5)∼(8) 중, X1∼X6은 서로 독립적으로 수소 원자, 불소 원자, 또는 각각 치환기를 갖고 있어도 좋은 탄소수 1∼8의 알킬기, 불소치환 알킬기, 아릴기 및 비닐기로 이루어지는 군에서 선택된 기를 포함하는 기이다. R11∼R14는 서로 독립적으로 각각 치환기를 갖고 있어도 좋은 탄소수 1∼20의 알킬기, 탄소수 2∼20의 알케닐기, 알키닐기, 알킬카르보닐기, 알케닐알킬기 및 알키닐알킬기 그리고 탄소수 6∼20의 아릴기로 이루어지는 군에서 선택된 기를 포함하는 기이다.)
본 발명의 다른 양태에 의하면, 상기한 표면 소수화막을 포함하여 이루어지는 배선층이나, 반도체 장치, 상술한 표면 소수화막 형성 재료를 이용하여 제작된 배선층이나 반도체 장치, 상술한 제조법을 이용하여 제조된 반도체 장치 등이 제공된다.
본 발명에 의하면 누설 전류량이 적고, EM 내성, TDDB 내성이 높은 배선층을 얻을 수 있으며, 이것에 의해 소비전력이 작고, 신뢰성이 높은 반도체 장치를 제조할 수 있다.
도 1은 본 발명에 따른 다층 배선 실시예의 제작법을 도시하는 모식도(단면도)이다.
도 2는 본 발명에 따른 다층 배선 실시예의 제작법을 도시하는 모식도(단면도)이다.
도 3은 본 발명에 따른 다층 배선 실시예의 제작법을 도시하는 모식도(단면도)이다.
도 4는 본 발명에 따른 다층 배선 실시예의 제작법을 도시하는 모식도(단면도)이다.
도 5는 본 발명에 따른 다층 배선 실시예의 제작법을 도시하는 모식도(단면도)이다.
도 6은 본 발명에 따른 다층 배선 실시예의 제작법을 도시하는 모식도(단면도)이다.
도 7은 본 발명에 따른 다층 배선 실시예의 제작법을 도시하는 모식도(단면도)이다.
도 8은 본 발명에 따른 다층 배선 실시예의 제작법을 도시하는 모식도(단면도)이다.
도 9는 본 발명에 따른 다층 배선 실시예의 제작법을 도시하는 모식도(단면도)이다.
도 10은 본 발명에 따른 다층 배선 실시예의 제작법을 도시하는 모식도(단면도)이다.
도 11은 절연막/표면 소수화막/배선의 구조를 도시하는 모식적 평면도이다.
도 12는 절연막/표면 소수화막/배선의 구조를 도시하는 모식적 단면도이다.
도 13은 본 발명에 따른 반도체 장치의 제작법을 도시하는 모식도(단면도)이다.
<부호의 설명>
1: 실리콘 웨이퍼, 2: 소자간 분리막, 3: 사이드월 절연막, 4: 게이트 전극, 5a: 소스 확산층, 5b: 드레인 확산층, 6: 층간 절연막, 7: 스토퍼막, 8: TiN, 9: 도체 플러그, 10: 저유전율 피막(배선 분리 절연막), 11: TEOS-SiO2막, 12: 표면 소수화막, 13: SiOC막, 14: SiN막, 15: 저유전율 절연막, 16: TEOS-SiO2막, 17: Cu층, 18: Cu층, 19: 캡층, 20: 표면 소수화막, 21: 콘택트 홀, 22: 배선홈, 23: 시드층, 24: 배선층, 25: 비아, 26: 배선홈, 27: 시드층, 28: 비아, 29: 배선층, 30: 비아 구멍, 31: 절연막, 32: TiN 배리어 메탈층, 33: 콘택트 홀, 34: 패시베이션막, 35: 전극 패드, 111: 배선, 112: 배리어 메탈층, 113: 표면 소수화막, 114: 절연막
이하에, 본 발명의 실시형태를 도면, 표, 실시예 등을 사용하여 설명한다. 또한, 이들 도면, 표, 실시예 등 및 설명은 본 발명을 예시하는 것이고, 본 발명의 범위를 제한하는 것이 아니다. 본 발명의 취지에 합치하는 한 다른 실시형태도 본 발명의 범주에 속할 수 있는 것은 물론이다. 도면 중, 동일한 부호는 동일한 요소를 나타낸다.
본 발명에 있어서, 「표면 소수화막」이란, 어떤 층과 접촉한 상태의 막으로서, 막 표면이 그 막과 접촉할 때 그 층의 접촉면보다, 수분의 흡착력이 작은 막을 의미한다. 또한, 본 발명에서, 「소수화」는 반드시 대상이 「소수성」인 것을 의미하는 것이 아니라, 어디까지나 상대적인 표현이다. 그 의미로는 「표면 소수화막」을 「표면 친수성 저하막」으로 바꿀 수 있는 경우도 있다.
이 수분의 흡착력은 구체적으로는, 동일한 사이즈(세로, 가로, 두께)의 샘플 을 습도 50% 하에서 정상 상태가 될 때까지 방치한 후의, TDS(승온 탈가스 분석)를 이용하여 측정한 수분의 탈가스량을 비교 관찰함으로써 평가할 수 있다.
또한, 구체적으로 사용하는 장면에서의 「어떤 층」의 접촉 표면은 「표면 소수화막」과 접촉하는 측의 접촉 직전의 표면이다. 예컨대 절연막에 후술하는 바와 같은 손상 부여를 수반하는 처리가 이루어진 후, 「표면 소수화막」과 접촉하는 것이면, 그 처리 후의 표면이 해당한다. 샘플로 평가하는 경우에는, 그와 같은 처리를 모방한 처리를 실시한 샘플 표면을 대상으로 하면 좋다. 이에 대하여, 「표면 소수화막의 표면」은, 실제 장면에서는 「어떤 층의 접촉 표면」과 접촉하지 않는 쪽 표면의 소수성이 문제가 된다. 샘플로 평가하는 경우에는 모델로 제작한 막의 자유 표면을 대상으로 하면 좋다.
본 발명의 일 양태에 의하면, 절연막과 접촉된, 이 접촉시의 이 절연막보다 소수성이 큰 표면 소수화막으로서, 그 반대측의 면에서 배선과도 접촉하고, 유황 원자, 인 원자 및 질소 원자로 이루어지는 군에서 선택된 하나 이상의 원자를 포함하는 표면 소수화막이 제공된다.
이 표면 소수화막을 형성하기 전의 절연막 표면의 수분 흡착력보다, 그 반대측의 면에 있는 표면 소수화막 표면의 수분 흡착력이 작다. 이러한 표면 소수화막이 존재함으로써, 배선을 직접 절연막 표면에 접촉시켜 설치하는 경우보다 수분의 영향을 저하시킬 수 있고, 유전율의 상승 등의 특성의 열화를 억제할 수 있으며, 절연막과 배선 사이에 우수한 밀착성을 실현할 수 있고, 누설 전류량이 적고, EM 내성, TDDB 내성이 높은 배선층을 얻을 수 있게 된다. 이것에 의해 소비전력이 작 고, 신뢰성이 높은 반도체 장치를 제조할 수 있게 된다.
본 발명에 있어서, 「절연막과 접촉된, 이 접촉시의 이 절연막보다 소수성이 큰 표면 소수화막으로서, 그 반대측의 면에서 배선과도 접촉하는 표면 소수화막」은 절연막/표면 소수화막/배선의 순으로 구성되는 층 구조이면, 어떠한 공간 배치의 것도 포함된다. 예컨대 반도체 장치 내에 설치된 경우, 반도체 장치의 기판면에 대하여, 표면 소수화막의 면방향이 평행이어도, 수직이어도, 그 이외의 방향을 향하고 있어도 좋다.
또한, 어떤 절연막과 표면 소수화막 사이에 다른 층이 개재되는 경우, 그 층이 기능적으로 절연막으로서 작용할 수 있는 것이면, 그 층을 본 발명에 따른 절연막으로 생각할 수 있다. 마찬가지로, 어떤 배선과 표면 소수화막 사이에 다른 층이 개재되는 경우, 그 층이 기능적으로 도전성을 가지며 배선의 일부로서 작용할 수 있는 것이면, 그 층을 본 발명에 따른 배선으로 생각할 수 있다. 따라서, 도전성의 배리어 메탈층이 표면 소수화막과 배선 사이에 존재하는 경우에는, 이 배리어 메탈층을 배선의 일부로 생각할 수 있다. 배리어 메탈은 탄탈, 텅스텐, 티탄, 망간 및 니켈로 이루어지는 군에서 선택된 하나 이상의 원소를 포함하는 것인 경우가 많다.
상기 구성을 충족시킴으로써, 누설 전류량이 감소하고, EM 내성, TDDB 내성이 높아지는 등의 효과를 얻을 수 있으면, 표면 소수화막이 개재되는 효과를 얻을 수 있었다고 생각할 수 있다.
절연막/표면 소수화막/배선의 구조를 구체적으로 도시하면 도 11, 12의 예를 들 수 있다. 도 11에는 절연막/표면 소수화막/배선의 구조의 평면도를, 도 12에는 그와 같은 구조의 측단면도를 도시한다(도 11에서는 절연막 위의 표면 소수화막은 표시되어 있지 않음). 도 11에서는 배선(111) 양측에 배리어 메탈층(112)이 있고, 그 양측에 본 발명에 따른 표면 소수화막(113)이 있으며, 그 양측에 손상을 받은 면을 갖는 절연막(114)이 배치되어 있다. 도 12에서는 절연막(114) 내에 배선층(111)이 매설되어 있고, 표면 소수화막(113)은 도면 중 A, B, C의 위치에 형성되어 있다.
A, C의 위치가 본 발명에 따른 표면 소수화막이 절연막과 접촉된 면과는 반대측의 면에서 배선과 접촉하고 있는 예이다. B에서는 표면 소수화막에 해당하는 막이 절연막 위에 설치되어 있고, 그 위에 배선이 설치되면 본 발명에 따른 표면 소수화막으로서 기능할 수 있지만, 일반적으로는 CMP(화학적 기계 연마법: Chemical Mechanical Polishing)에 의한 표면 평탄화 처리가 실시되며, B 자체가 제거되어 버린다. 또한, 이 예는 배선층(111) 위나 배리어 메탈층(112) 위에는 표면 소수화막이 형성되어 있지 않은 상태를 나타내고 있다.
A, C 위치의 예의 경우에 본 발명의 효과를 얻을 수 있는 이유는, 아마도 배선과 접하는 표면 소수화막 표면이 절연막과 배선이 접촉하는 경우의 절연막 표면에 비해 수분의 양이 감소함으로써, 누설 전류량의 증대, 막내 수분에 의한 TDDB 특성의 열화 등을 방지할 수 있기 때문일 것으로 생각된다. 또한, 본 발명에 따른 표면 소수화막이 배선과 우수한 밀착성을 나타내기 때문에, EM 내성이 향상하는 것으로 생각된다.
이것에 의해, 배선으로부터의 누설 전류량이 적어지고, 따라서 TDDB 내성이 높으며, 배선과의 밀착성 향상에 의해 EM 내성이 높은 배선층(예컨대 LSI 배선층)을 얻을 수 있고, 그 결과 소비전력이 작으며, 신뢰성이 높은 반도체 장치를 제조할 수 있게 된다. 또한, 본 발명에서의 「배선층」이란 배선 구조를 포함하는 층을 의미하고, 도 11, 12에 도시되는 바와 같이, 동일면 내에 배선 이외의 요소(예컨대 절연막, 표면 소수화막, 배리어 메탈층 등)를 포함하는 층을 예시할 수 있다.
본 발명에서의 절연막은 도체 사이를 절연할 목적으로 사용되는 막을 의미하고, 구체적으로 「절연막」으로 지칭되는지의 여부를 묻지 않는다. 구체적으로는 반도체 장치의 층간 절연막이나 배선 분리 절연막이나 이들 막의 보호막(예컨대 CMP의 종점을 결정하기 위한 스토퍼막)을 들 수 있다. 막 두께에 대해서도 특별히 제한은 없고, 사용되는 장소에 대해서도 특별히 제한은 없다.
본 발명에서의 절연막에 사용되는 재료에 대해서도 특별히 제한은 없고, 공지의 재료에서 적절하게 선택할 수 있지만, 본 발명이 배선 간격이 1 ㎛ 이하의 용도에 특히 적합하기 때문에, 저유전율의 절연막을 형성할 수 있는 것이 바람직하다. 보다, 구체적으로는 절연막의 비유전율이 2.7 이하의 저유전율 절연막인 것이 바람직하고, 2.5 이하의 저유전율 절연막인 것이 보다 바람직하다. 일반적으로 절연막은 비유전율이 2.7 정도보다 작아지면, 그 절연성ㆍ신뢰성이 급격히 저하되는 경향이 있기 때문에, 본 발명의 효과가 특히 유용하다.
2.5 이하의 저유전율 절연막은 하기 식 (5)∼(8)로 나타내는 오르가노실란을 단독 또는 조합하여, 테트라알킬암모늄 하이드로옥사이드의 존재 하에서 가수분해 하여 얻어지는 규소 화합물을 포함하는 액상 조성물을, 피가공 기재 위에 도포하고, 피가공 기재 위에 도포된 액상 조성물로 이루어지는 피막을 80℃ 이상 350℃ 이하의 온도로 가열 처리하며, 생성된 피막을 350℃보다 높고 450℃ 이하의 온도로 소성함으로써 얻을 수 있기 때문에, 구체적으로는 이와 같은 절연막을 사용하는 것이 바람직하다.
Si(OR11)4 …… 식 (5)
X1Si(OR12)3 …… 식 (6)
X2X3Si(OR13)2 … 식 (7)
X4X5X6SiOR14 … 식 (8)
[식 (5)∼(8) 중, X1∼X6은 서로 독립적으로 수소 원자, 불소 원자, 또는 각각 치환기를 갖고 있어도 좋은 탄소수 1∼8의 알킬기, 불소치환알킬기, 아릴기 및 비닐기로 이루어지는 군에서 선택된 기를 포함하는 기이다. R11∼R14는 서로 독립적으로 각각 치환기를 갖고 있어도 좋은 탄소수 1∼20의 알킬기, 탄소수 2∼20의 알케닐기, 알키닐기, 알킬카르보닐기, 알케닐알킬기 및 알키닐알킬기 그리고 탄소수 6∼20의 아릴기로 이루어지는 군에서 선택된 기를 포함하는 기이다.]
이와 같이 하여 얻어지는 저유전율막은 동등한 유전율을 갖는 것 외의 저유전율막과 비교하여 기계적 강도ㆍ절연성ㆍ신뢰성이 우수한 경우가 많아, 절연성ㆍ 신뢰성이 보다 높은 배선층(LSI 배선층 등)의 형성에 기여할 수 있다.
본 발명에 따른 배선에 사용할 수 있는 재료에 대해서는 특별히 제한은 없고, 구리, 알루미늄, 금, 플래티늄 등의 공지의 재료 중에서 적절하게 선택할 수 있다. 구리가 특히 바람직하다.
본 발명에 따른 표면 소수화막은 절연막에 대한 손상을 수반하는 처리 후에 설치된 것이 바람직하다. 손상을 수반하는 처리에는 그 처리에 의해 표면에 손상을 받는 것이면, 어떠한 처리를 포함하여도 좋다. 구체적으로는 에칭, CMP 등과 같이 절연막을 깎아내는 조작이 포함된다.
이러한 처리 후의 절연막은 표면에 물 등의 물질이 부착되고, 누설 전류량의 증대, 막내 수분에 의한 TDDB 특성의 열화 등이 발생하여, 반도체 제조에서의 수율ㆍ신뢰성 저하의 하나의 큰 원인이 될 수 있지만, 이러한 경우에, 본 발명에 따른 표면 소수화막을 설치하면 표면 소수화막이 없는 경우에 절연막과 배선이 직접 접촉하는 경우에 비해, 배선과 접하는 부분의 수분량이 작아지고, 배선으로부터의 누설 전류량이 적어진다. 따라서 TDDB 내성이 높은 LSI 배선층을 얻을 수 있고, 이것에 의해 소비전력이 작으며, 신뢰성이 높은 반도체 장치를 제조할 수 있게 된다.
또한, 본 발명에 따른 표면 소수화막은, 막으로서 유황 원자, 인 원자 및 질소 원자로 이루어지는 군에서 선택된 하나 이상의 원자를 포함하는 것에 의해, 표면 소수화막이 없는 경우에 절연막과 배선이 직접 접촉하는 경우에 비해, 배선과의 밀착성이 우수하고, 따라서 EM 내성이 높은 LSI 배선층을 얻을 수 있으며, 이것에 의해, 신뢰성이 높은 반도체 장치를 제조할 수 있게 되는 것이 판명되었다. 이것 은 아마도, 유황 원자, 인 원자 및 질소 원자가 극성기 또한 극성을 갖는 결합을 만드는 것에 의한 것일 것이다.
유황 원자, 인 원자 및 질소 원자가 만드는 극성기 또는 극성을 갖는 결합은 일반적으로 OH보다는 친수성이 낮기 때문에, 그 존재는 표면 소수화막의 친수성을 크게 악화시키는 것으로는 되지 않는다. 이 의미에서 유황 원자, 인 원자 또는 질소 원자는 본 발명에 따른 절연막내에 포함되어도 좋다. 그러나, 정도의 차는 있고, 인 원자 및 질소 원자는 시스템의 유전율을 올리는 방향으로 작용하기 때문에, 절연막중에서의 농도를 표면 소수화막내에서의 농도 미만으로 하여, 절연막과 표면 소수화막 전체에서의 유전율을 낮게 유지하면서, 배선과의 양호한 밀착성을 실현하는 것이 바람직하다. 즉, 표면 소수화막내의 유황 원자, 인 원자 및 질소 원자의 전체 농도는 절연막내의 유황 원자, 인 원자 및 질소 원자의 전체 농도보다 큰 것이 바람직하다.
본 발명에 따른 표면 소수화막내의 유황 원자, 인 원자 및 질소 원자의 농도에 대해서는, 특별히 제한은 없고, 유전율, 누설 전류량, EM 내성, TDDB 내성 등을 고려하여 적절하게 정할 수 있지만, 일반적으로는, 그 전체 농도가 원자 조성으로 1∼10 원자%의 범위에 있는 것이 바람직하다. 이 범위보다 낮으면 밀착성의 효과가 잘 나지 않고, 이 범위보다 높으면 유전율의 저하가 너무 커지는 경향이 현저해진다. 전체 농도는 원자 조성으로 1∼5 원자%의 범위에 있는 것이 보다 바람직하다.
본 발명에 따른 표면 소수화막의 두께는 실상을 보고, (보다 구체적으로는 절연막의 표면 거칠기나 미세한 손상을 어느 정도 줄일 수 있을지의 관점에서) 임의적으로 결정할 수 있다. 일반적으로는, 평균 막 두께가 0.1 ㎚∼50 ㎚의 범위에 있는 것이 바람직하다. 0.1 ㎚ 미만에서는 밀착 강화 효과를 얻지 못하는 경우가 많다. 50 ㎚를 초과하여도 특단의 개량을 요구할 수 없는 경우가 많다. 또한, 비아 홀의 매립에 의한 비아 저항의 상승ㆍ배선층 실효 유전율의 상승이라고 하는 문제점이 발생할 가능성이 있다.
본 발명에 따른 표면 소수화막을 형성하는 재료에 대해서는, 이 막도 절연막의 일부로서 기능하게 되기 때문에, 표면 소수화막내에 유황 원자, 인 원자 또는 질소 원자 중 적어도 어느 한 종류를 포함하고, 절연막으로서 요구되는 기능을 충족하고 있으면, 특별히 제한은 없지만, 규소 및 산소를 포함하는 것, 보다 구체적으로는 SiO 골격을 갖는 것이 바람직하다. 필요한 절연성(특히 저유전율의 것)을 쉽게 얻을 수 있기 쉽기 때문이다.
더 구체적으로 말하면, 평균 분자량이 1000 이하인 조건과, 일분자 내에 포함되는 규소 원자의 수가 20 이하인 조건 중 적어도 어느 하나를 만족시키는 규소 화합물을 함유하여 이루어지는 재료를 표면 소수화막 형성 재료로서 사용하는 것이 바람직하다. 원하는 막 두께의 표면 소수화막을 용이하게 형성할 수 있기 때문이다. 평균 분자량이 1000을 초과 및/또는 일분자 내에 포함되는 규소 원자의 수가 20을 초과하면, 표면 소수화막이 두꺼워지고, 유전율이 커지는 등, 다른 특성이 악화되는 경우가 많다.
이러한 규소 화합물로서는 오르가노실란, 오르가노실란의 가수분해물 및 축 합물 그리고 이들 혼합물로 이루어지는 군에서 선택된 것을 바람직하게 예시할 수 있다. 또한, 본 발명에 따른 오르가노실란의 오르가노기에는 OH, 에테르 결합 등도 포함되고, 또한 식 (2)∼(4)의 R1∼R6에 예시되어 있는 바와 같이, 유황 원자, 인 원자 및/또는 질소 원자를 포함하는 경우도 있다. 식 (6)∼(8)의 X1∼X6에도 유황 원자, 인 원자 및/또는 질소 원자가 포함되는 경우도 있다.
이들 축합물은 가수분해를 경유하여 행해지는 경우가 많다. 이 축합물의 구체적인 것으로서는 다이머나 올리고머를 예시할 수 있지만, 반드시 구체적으로 특정할 필요는 없다. 가수분해 및 축합에는 공지의 기술을 적절하게 적용할 수 있다.
이들 약제를 사용하면, 절연막 위에 표면 소수화막을 설치한 경우, 표면 소수화막이 없던 경우의 절연막과의 계면에 비해, 배선과의 밀착 강도를 향상할 수 있고, 막 표면의 수분을 저감시킬 수 있다. 따라서 이 자유 표면에 접하여 배선을 생성시키면, 배선 사이의 계면 수분량이 작아진다. 또한 미세한 손상을 복구할 수도 있다. 그래서 이 표면 소수화막 위에 도 11, 12의 A∼C 중 어느 하나의 구성이 되도록 배선을 형성하면, 「절연막과 접촉된, 이 접촉시의 이 절연막보다 소수성이 큰 표면 소수화막으로서, 그 반대측의 면에서 배선과도 접촉하고, 유황 원자, 인 원자 및 질소 원자로 이루어지는 군에서 선택된 하나 이상의 원자를 포함하는 표면 소수화막」을 얻을 수 있다.
표면 소수화막은 CVD법이나 스퍼터법, 이온주입법 그 외의 방법 또는 이들을 조합시켜 이용할 수도 있지만, 예컨대 절연막에 접하여 표면 소수화막 형성 재료를 도포하고, 그 후, 표면 소수화막 형성 재료가 놓인 절연막을 가열 처리함으로써도 얻어진다. 그 후, 이 표면 소수화막에 접하여 배선을 형성한다. 가열 처리로서는 80℃∼500℃로 0.5∼180분간의 조건이 바람직하다.
절연막과 함께 배선도 노출되어 있고, 절연막에 접하여 표면 소수화막 형성 재료를 도포할 때에, 배선에도 표면 소수화막 형성 재료가 도포되는 경우도 있지만, 그 후 베이킹 등으로 용이하게 제거할 수 있고, 또는 세정 등으로도 용이하게 제거할 수 있기 때문에, 배선층이 다른 도체(예컨대 비아)와 전기적으로 접속될 때에 방해가 될 가능성은 적고, 배선 저항ㆍ비아 콘택트 저항 상승의 걱정은 적다.
이것은, 에칭이나 CMP로 처리된 절연막 표면에 표면 소수화막 형성 재료를 도포한 경우에, 절연막으로서 오르가노실란 등이 사용되어 있으면, 표면 소수화막 형성 재료가 절연막 표면에 발생하는 실라놀기와 반응할 수 있고, 강고한 막을 형성할 수 있는 한편, 도포시에 구리 배선 등이 공존해도, 구리 등의 배선 재료 사이에 반응이 생기지 않아, 그 후 용이하게 제거할 수 있기 때문이다. 따라서, 절연막 위에 선택적으로 표면 소수화막을 생성시킬 수 있다.
절연막 표면에 표면 소수화막을 형성하는 방법에는 특별히 제한은 없고, 공지의 방법에서 적절하게 선택할 수 있다. 구체적으로는 분무, 스핀코팅, 베이퍼 처리 등의 도포를 예시할 수 있다. 베이퍼 처리란, 표면 소수화막 형성 재료를 상술한 상태로 절연막 위에 유도하는 것을 의미하며, 구체적으로는 시스템을 진공으로 하고, 필요하면 가열하여 캐리어 가스에 표면 소수화막 형성 재료 증기를 동반 시키는 등, 공지의 어떠한 방법을 채용하여도 좋다.
이 도포 후의 열처리는 산소를 포함하지 않는 분위기, 예컨대 질소 분위기내에서 수행하는 것이 바람직하다. 이 산소를 포함하지 않는 분위기는 도포 후, 열처리가 완료할 때까지 적절 기간 속행하는 것이 더 바람직하다. 산소 등이 존재함으로써 표면 소수화막의 유전율이 상승하는 것을 방지할 수 있기 때문이다. 어느 정도 산소를 포함하지 않을지는 실정에 따라 적절하게 정할 수 있다.
표면 소수화막 형성 재료는 통상 용매를 포함한다. 용매는 오르가노실란과 함께 존재하는 용매나 가수분해나 축합에 사용된 용매가 가수분해물이나 축합물과 공존하게 된 것이어도 좋다.
이 용매의 종류에 대해서는 특별히 제한은 없고, 공지의 용매에서 적절하게 선택할 수 있다. 오르가노실란을 가수분해하여 얻어지는 생성물 내에 포함되는 성분과 동일 물질인 용매를 사용하면, 오르가노실란의 가수분해를 한층 더 막을 수 있고, 또한 가수분해한 오르가노실란이 더 중합되어 폴리머화하는 것도 방지할 수 있다. 그 후 용매의 회수가 용이해지는 점에서도 유리하다.
오르가노실란, 오르가노실란의 가수분해물 및 축합물의 전량이, 상기 표면 소수화막 형성 재료중 5 중량% 이하인 것이 바람직하다. 이 농도가 높으면 생성되는 표면 소수화막이 두꺼워지기 때문에, 배선층에 요구되는 저유전율 등의 별도의 특성을 달성할 수 없게 되기 때문이다. 또한, 오르가노실란, 오르가노실란의 가수분해물 및 축합물의 전량 이외의 표면 소수화막 형성 재료 내에 포함되는 물질로서는 용매 외, 가수분해나 축합으로 생기는 부생물도 있다.
상기 오르가노실란으로서는, 하기 (2)∼(4) 중 어느 하나의 식으로 나타내는 화합물을 하나 이상 포함하고, 옵션으로 하기 식 (1)로 나타내는 화합물을 포함하는 것이 바람직하다.
Si(OR7)4 ……식 (1)
R1Si(OR8)3 ……식 (2)
R2R3Si(OR9)2 …식 (3)
R4R5R6SiOR10 …식 (4)
[식 (1)∼(4) 중 R1∼R10은 서로 독립적으로 수소 또는, 각각 치환기를 갖고 있어도 좋은 탄소수 1∼20의 알킬기, 탄소수 2∼20의 알케닐기, 알키닐기, 알킬카르보닐기, 알케닐알킬기 및 알키닐알킬기 그리고 탄소수 6∼20의 아릴기로 이루어지는 군에서 선택된 기를 포함하는 기이다. 상술된 하나 이상 포함된 화합물중에 R1∼R6 중 어느 하나가 포함되는 경우에는, 그 하나 이상이 유황 원자, 인 원자 및 질소 원자로 이루어지는 군에서 선택된 하나 이상의 원자를 포함한다.]
이들의 약제는 용이하게, 가수분해물, 축합물 및 이들 혼합물로 변성할 수 있다. 이 때문에 이들의 약제나, 가수분해물, 축합물 및 이들 혼합물을 사용함으로써, 상기 효과를 부여하는 표면 소수화막을 용이하게 제작할 수 있다.
R7, R8, R9 및 R10은 오르가노실란의 가수분해물이나 축합시에 시스템 외에 제거되기 때문에, 비록 유황 원자, 인 원자, 질소 원자가 포함되어 있어도 제작된 표면 소수화막내에는 실질적으로 남지 않는다. 이것에 대하여, R1∼R6은 시스템 내에 남아, 「유황 원자, 인 원자 및 질소 원자로 이루어지는 군에서 선택된 하나 이상의 원자를 포함하는 표면 소수화막」의 요건을 만족시키게 된다.
상기에 있어서, 「상술된 하나 이상 포함된 화합물내에 R1∼R6 중 어느 하나가 포함되는 경우에는, 그 하나 이상이 유황 원자, 인 원자 및 질소 원자로 이루어지는 군에서 선택된 하나 이상의 원자를 포함한다」란, 예컨대 식 (2)로 나타내는 화합물만을 사용한 경우에는 R1이 유황 원자, 인 원자 및 질소 원자로 이루어지는 군에서 선택된 하나 이상의 원자를 포함하는 것을 의미하고, 식 (2)로 나타내는 화합물과 식 (3)으로 나타내는 화합물을 사용한 경우에는 R1, R2, R3 중 적어도 어느 하나가 유황 원자, 인 원자 및 질소 원자로 이루어지는 군에서 선택된 하나 이상의 원자를 포함하는 것을 의미하며, 식 (4)로 나타내는 화합물만을 사용한 경우에는 R4 또는 R5 또는 R6이 유황 원자, 인 원자 및 질소 원자로 이루어지는 군에서 선택된 하나 이상의 원자를 포함하는 것을 의미한다.
또한, 식 (1)로 나타내는 화합물은 막 형성 후에는 유황, 인 또는 질소를 포함해야 하는 기가 남지 않게 되기 때문에, 그것만으로는 본 발명에 따른 표면 소수 화막을 구성할 수 없다. 따라서, 식 (1)로 나타내는 화합물을 사용하는 경우에는 항상 상술한 식 (2)∼(4) 중 어느 하나의 식으로 나타내는 화합물을 하나 이상 포함하는 조건이 필요해진다.
R1∼R6 중에 포함되는 유황, 인 또는 질소의 형태에 대해서는 특별히 제한은 없고, 표면 소수화막내에 남는 것이면 좋다. 구체적으로는 -S-, -SH, -N-, -NR2(R은 수소 또는 알킬기 또는 페닐기), -PR3(R은 수소 또는 알킬기 또는 페닐기), -NCO, -HN(CO)N2H, -PR3(R은 수소 또는 알킬기 또는 페닐기), -(PO)(OR)2(R은 수소 또는 알킬기 또는 페닐기), (R)(PO2-Na+)O-(R은 수소 또는 알킬기 또는 페닐기) 등을 들 수 있다. 이들 기는 모두 -OH보다 극성이 작고, 따라서 표면 소수화막의 유전율 상승이나 소수화에 대한 영향이 최소한으로 억제되며, 극성기로서, 배선과의 밀착성에 기여하고 있는 것으로 생각된다. 또한, 케톤 결합 등 다른 결합을 포함하고 있어도 좋다.
식 (1)∼(4)로 나타내는 화합물의 예를 하기에 나타낸다. 또한, 하기 구조의 메틸렌기의 연결에 불포화 결합이 도입된 구조도 식 (1)∼(4)로 나타내는 화합물의 예로서 포함시킬 수 있다.
H2N(CH2)(CH2)(CH2)Si(OC2H5)3
H2N(CH2)(CH2)(CH2)Si(OCH3)3
H2N(CH2)(CH2)(CH2)Si(OH)3
H2N(CH2)(CH2)Si(OC2H5)3
H2N(CH2)(CH2)Si(OCH3)3
H2N(CH2)(CH2)Si(OH)3
H2N(CH2)Si(OC2H5)3
H2N(CH2)Si(OCH3)3
H2N(CH2)Si(OH)3
H3C(NH)(CH2)(CH2)(CH2)Si(OCH3)3
H3C(NH)(CH2)(CH2)(CH2)Si(CH3)(OCH3)2
(H3C)2N(CH2)(CH2)(CH2)Si(CH3)(OC2H5)2
(H3C)2N(CH2)(CH2)(CH2)Si(OC2H5)3
(C6H5)HN(CH2)(CH2)(CH2)Si(OCH3)3
(C6H5)(H3CO)2SiO(CH2)(CH2)N(C5H10)
OCN(CH2)(CH2)(CH2)Si(OC2H5)3
HCoC(CH2)(CO)(NH)(CH2)(CH2)(CH2)Si(OC2H5)3
(H3C)3CO(CO)(NH)(CH2)(CH2)(CH2)Si(OC2H5)3
H2N(CO)(NH)(CH2)(CH2)(CH2)Si(OC2H5)3
H2N(CO)(NH)(CH2)(CH2)(CH2)Si(OCH3)3
(H5C2O)2(PO)(CH2)(CH2)Si(OC2H5)3
(C6H5)2P(CH2)(CH2)Si(CH3)2OC2H5
(C6H5)2P(CH2)(CH2)Si(OC2H5)3
(C6H5)2P(CH2)(CH2)Si(OCH3)3
(C6H5)2P(CH2)(CH2)Si(OH)3
(C6H5)2P(CH2)Si(OC2H5)3
(C6H5)2P(CH2)Si(OCH3)3
(C6H5)2P(CH2)Si(OH)3
(H3C)(PO2-Na+)O(CH2)(CH2)(CH2)Si(OH)3
HS(CH2)Si(OC2H5)3
HS(CH2)Si(CH3)(OC2H5)2
HS(CH2)Si(CH3)2OC2H5
HS(CH2)Si(OCH3)3
HS(CH2)Si(CH3)(OCH3)2
HS(CH2)Si(CH3)2OCH3
HS(CH2)(CH2)Si(OC2H5)3
HS(CH2)(CH2)Si(CH3)(OC2H5)2
HS(CH2)(CH2)Si(CH3)2OC2H5
HS(CH2)(CH2)Si(OCH3)3
HS(CH2)(CH2)Si(CH3)(OCH3)2
HS(CH2)(CH2)Si(CH3)2OCH3
HS(CH2)(CH2)(CH2)Si(OC2H5)3
HS(CH2)(CH2)(CH2)Si(CH3)(OC2H5)2
HS(CH2)(CH2)(CH2)Si(CH3)2OC2H5
HS(CH2)(CH2)(CH2)Si(OCH3)3
HS(CH2)(CH2)(CH2)Si(CH3)(OCH3)2
HS(CH2)(CH2)(CH2)Si(CH3)2OCH3
또한, 식 (6)∼(8) 중 X1∼X6에 유황 원자, 인 원자 및/또는 질소 원자가 포함되는 경우도, 상기 식 (2)∼(4) 중 R1∼R1에 대한 상기 설명과 마찬가지로 생각할 수 있다.
상기 표면 소수화막 형성 재료는 사용되는 상태에서 pH가 4∼10인 것이 바람직하다. 이 범위를 벗어나면 재료의 폴리머화가 진행되고, 생성되는 표면 소수화막이 두꺼워지기 때문에, 배선층에 요구되는 저유전율 등의 별도의 특성을 달성할 수 없게 되기 때문이다. 또한 사용되는 상태에서 pH를 측정할 수 없는 경우에는 이 조건을 적용할 수 없지만, 일반적으로는 표면 소수화막 형성 재료 내에 물이나 알콜이 포함되기 때문에, pH의 측정은 가능하다. pH는 상온에서 측정된다.
본 발명에 따른 표면 소수화막 형성 재료를 이용하는 반도체 장치의 제조방법으로서는, 상술한 조건을 만족하는 한, 어떠한 방법이어도 좋다. 구체적으로는 반도체 장치 위의 절연막에 접하여 상기 표면 소수화막 형성 재료를 도포하고, 그 후 반도체 장치를 80℃∼500℃로 0.5∼180분간 가열하여 표면 소수화막을 형성하는 것이 포함되어 있으면 좋다. 또한, 이 경우의 「반도체 장치」에는 제조 도중인 반도체 장치도 포함된다. 이와 같은 범위의 하한을 벗어나면 표면 소수화막의 고화나 경화가 불충분해질 수 있다. 이러한 범위의 상한을 벗어나도 특단의 효과는 얻어지지 않는 경우가 많다.
이러한 가열 공정을 포함함으로써 절연막과 표면 소수화막 형성 재료 사이의 반응이 촉진되고, 배선간 누설 전류량이 보다 적으며, 배선과의 밀착성도 향상하 고, 신뢰성이 보다 높은 배선층을 얻을 수 있다.
절연막이 실라놀기를 갖고 있으면 반응이 보다 촉진되어 바람직하다. 또한 이미 진술한 이유에서, 절연막이 손상을 수반하는 처리를 받은 것이 바람직하다.
도포의 방법, 표면 소수화막의 재료, 도포 방법, 막 두께, 도포시의 시스템의 분위기, 절연막의 종류, 비유전율 등에 대한 바람직한 요건은 이미 진술한 바와 같다.
이와 같이 하여, 본 발명에 따른 표면 소수화막 형성 재료를 이용하여, 「배선과의 밀착 강도가 높은 표면 소수화막」을 형성할 수 있고, 이것에 의해, 누설 전류량이 적으며, EM 내성, TDDB 내성이 높은 배선층을 얻을 수 있다. 이러한 배선층을 이용하면 소비전력이 작고, 신뢰성이 높은 반도체 장치를 제조할 수 있다. 본 발명은 예컨대 IC, LSI 등의 고집적도의 반도체 장치에 적합하게 적용할 수 있다.
본 발명에 의한 표면 소수화막 형성 재료는 특히,
(I) 반도체 장치의 배선홈이나 비아 구멍을 에칭으로 형성하는 공정
(II) 이어서, 표면 소수화막을 형성하는 공정
(III) 이어서, 배리어 메탈층을 형성하는 공정을 포함하도록 이용하면, 실제 반도체 장치의 제조에 적합하게 응용할 수 있어, 효과적이다. 구체적으로는 배선과의 밀착 강도를 향상시키고, 에칭에 의한 배선홈 측벽의 절연막 표면 또는 절연막내의 수분을 저감할 수 있으며, 배선간의 누설 전류량이 보다 적고, 또한 보다 신뢰성이 높은 LSI 배선층을 형성할 수 있게 된다.
실시예
다음에 본 발명의 실시예 및 비교예를 상술하지만, 본 발명은 이들에 의해 한정되는 것이 아니다.
[예 1]
저유전율 절연막을 형성하기 위해, 우선
테트라에톡시실란 20.8 g(0.1 mol)
메틸트리에톡시실란 17.8 g(0.1 mol)
글리시독시프로필트리메톡시실란 23.6 g(0.1 mol)
메틸이소부틸케톤 39.6 g의 조성비의 용액 200 mL를 반응 용기에 넣고, 1%의 테트라메틸암모늄 하이드옥사이드 수용액을 16.2 g(0.9 mol)을 10분간 적하하며, 적하 종료 후 2시간의 숙성 반응을 행하였다. 이어서, 황산마그네슘 5 g을 첨가하여 과잉의 수분을 제거한 후, 숙성 반응에 의해 생성된 에탄올을 회전식 증발기에 의해 반응 용액이 50 mL가 될 때까지 제거하고, 이어서 얻어진 반응 용액에 메틸이소부틸케톤을 20 mL 첨가하여, 비유전율 2.5의 도포형 저유전율 절연 재료 전구체 도포 용액을 제작하였다.
이 도포형 저유전율 절연 재료를 저저항 기판상에 250 ㎚의 막 두께가 되도록 스핀코팅하고, 250℃, 3분으로 프리베이킹한 후, N2 분위기의 전기로에 의해, 400℃, 30분의 조건으로 경화하였다. 막 두께를 측정한 바, 200㎚였다. O2 분위기중에서 기판 상부로부터 플라즈마 처리를 더 행하였다. 이 플라즈마 처리는 본 발 명에 따른 「절연막에 대한 손상 부여를 수반하는 처리」의 모델이다.
그 후의 단계에서, 어떤 처리도 행하지 않은 샘플을 샘플 1, 헥사메틸디실란(HMDS)을 스핀코팅한 후 250℃로 1분 베이킹한 것을 샘플 2, 1, 3 디메틸테트라에톡시디실록산(DTDS)을 1 중량% 에탄올에 용해시켜 평균 분자량이 100O 이하가 되도록 조절한 막 형성 재료를 스핀코팅한 후 250℃로 1분 베이킹한 것을 샘플 3, 비스(트리에톡시실릴)메탄(BTSM)을 1 중량% 에탄올에 용해시켜 평균 분자량이 100O 이하가 되도록 조절한 막 형성 재료를 스핀코팅한 후 250℃로 1분 베이킹한 것을 샘플 4, 머캅토메틸트리메톡시실란(MMTMS)을 1 중량% 메탄올에 용해시켜 평균 분자량이 1000 이하가 되도록 조절한 막 형성 재료를 스핀코팅한 후 250℃로 1분 베이킹한 것을 샘플 5, N-메틸아미노프로필트리메톡시실란(MAPTMS)을 1 중량% 메탄올에 용해시켜 평균 분자량이 1000 이하가 되도록 조절한 막 형성 재료를 스핀코팅한 후250℃로 1분 베이킹한 것을 샘플 6, 디에틸포스페이트에틸트리에톡시실란(DEPETES)을 1 중량% 에탄올에 용해시켜 평균 분자량이 100O 이하가 되도록 조절하는 막 형성 재료를 스핀코팅한 후 250℃로 1분 베이킹한 것을 샘플 7로 하였다. 또한 상기 도포형 저유전율 절연 재료를 200 ㎚의 막 두께가 되도록 마찬가지로 성막하고, 400℃, 30분의 조건에서의 경화까지는 행하였지만, 그 후의 처리를 하지 않은 것을 샘플 8로 하였다. 또한, 열처리는 시스템을 질소 분위기 하에서 유지하였다. 샘플 5∼7이 본 발명의 실시예이다.
상기 샘플 1∼8의 절연막 표면에 메탈 마스크를 이용하여 금을 100 ㎚의 막 두께로 증착하고, 전계-전류 특성을 측정하였다. 얻어진 막의 0.1 MV/㎝ 및 1 MV/ ㎝에서의 전류 밀도 J(A/㎝2) 특성을 표 1에 나타낸다. 전계-전류 특성은 정밀 반도체 파라미터ㆍ애널라이저(4156C, Agilent Technologies)로 측정하였다. 전류 밀도가 보다 작은 쪽이 실제 배선층에서의 누설 전류량이 보다 작아진다고 생각할 수 있다.
또한, 상기 샘플 1∼8 위에 탄탈을 20 ㎚, 그 위에 산화방지막 200 ㎚를 더 성막하고, 세바스티안법을 이용하여 20점의 밀착 강도 측정을 행하였다. 측정에는 콰드 그룹사제의 장치 세바스티안 파이브를 이용하였다. 탄탈과 절연막 계면으로 박리된 개수를 표 1에 나타낸다. 박리가 보다 적은 쪽이 실제 배선층에서의 EM 내성이 보다 커진다고 생각할 수 있다.
이 결과로부터, 샘플 5, 6, 7이 에칭 없음의 경우(샘플 8)와 동등한 전류 밀도 특성을 얻을 수 있고, 배리어 메탈에 이용되는 탄탈과의 강한 밀착성을 더 얻을 수 있었던 것이 이해된다. 샘플 5에서도 개선이 보였다. HMDS, DTDS, BTSM에서 밀착 강도가 양호한 결과를 부여하지 않는 것은, 표면의 소수화를 행하여도, 밀착 강도가 저하되었기 때문이라고 생각된다.
또한 DTDS, BTSM, MMTMS, MAPTMS, DEPETES는 각각 1 중량% 에탄올에 용해시켜 평균 분자량이 100O 이하가 되도록 막 형성 재료를 조절하였다. 샘플 3∼7의 막의 두께는 5 ㎚였다. 샘플 2는 막 자체가 형성되지 않았다. 샘플 3∼7에 대해서는 SiO 골격이 존재하는 것을 X선 광전자 분광법으로 확인하였다.
샘플 5를 에너지 분산형 X선 분광법(EDS법)으로 측정한 바, 표면 소수화막내 와 저유전율 절연막내의 유황 원자의 검출 강도비는 10배 이상이었다.
샘플 6을 에너지 분산형 X선 분광법(EDS법)으로 측정한 바, 표면 소수화막내와 저유전율 절연막내의 질소 원자의 검출 강도비는 20배 이상이었다.
샘플 7을 에너지 분산형 X선 분광법(EDS법)으로 측정한 바, 표면 소수화막내에서는 인 원자가 검출되었지만, 저유전율 절연막내에서는 인 원자는 검출되지 않았다.
GPC(가스크로마토그래피)를 이용하여 측정한 분자량으로부터, 각각의 막 형성 재료액내의 1분자당 규소 원자수를 계산한 바, 규소 원자수는 샘플 3∼7에 대해서, 각각 12개, 11개, 8개, 7개, 5개였다.
[표 1]
샘플 No. 재료 0.1MV/cm에서의 J 1 MV/cm에서의 J 박리된 개수
1 없음 2×10-7 7×10-1 2
2 HMDS 2×10-9 7×10-8 15
3 DTDS 3×10-9 3×10-10 13
4 BTSM 1×10-10 3×10-10 16
5 MMTMS 1×10-10 3×10-10 1
6 MAPTMS 1×10-10 3×10-10 3
7 DEPETES 1×10-10 3×10-10 2
8 플라즈마 처리 없음 1×10-10 3×10-10 15
[예 2]
도 1∼10에 본 발명에 따른 다층 배선 실시예의 제작법을 도시한다. 우선, 소자간 분리막(2)으로 분리되고, 소스 확산층(5a)과 드레인 확산층(5b)과 사이드월 절연막(3)을 갖는 게이트 전극(4)을 형성한 트랜지스터층을 형성한 실리콘 웨이퍼(1)(단계 1)에 층간 절연막(6)(인글라스) 및 스토퍼막(7)을 형성하고(단계 2), 전극 추출용 콘택트 홀(21)을 형성한다(단계 3).
이 콘택트 홀에 스퍼터법으로 TiN(8)을 50 ㎚ 형성한(단계 4) 후, WF6와 수소를 혼합하여 환원함으로써 도체 플러그(9)를 매립하고(단계 5), CMP에 의해 비아(25) 이외의 부분을 제거하였다(단계 6). 계속해서 저유전율 피막(배선 분리 절연막)(10)을 실리콘 웨이퍼의 평판 위 250 ㎚가 되는 조건으로 성막한 후, 층간 절연막의 보호막으로서 TEOS-SiO2(11)을 50 ㎚ 적층하였다(단계 7).
1층째 배선의 패턴을 갖는 레지스트층을 마스크로, CF4/CHF3 가스를 원료로 한 F(불소) 플라즈마에 의해 이 막을 가공하여, 배선홈(22)을 마련하였다(단계 8). 이 배선홈(22)에 예 1의 샘플 5를 처리하고, 표면 소수화막(12)을 성층하였다(단계 9).
또한 이 배선홈에 Cu의 절연막에 대한 배리어 메탈로서 작용하는 TiN(8) 50 ㎚와 전해 도금시에 전극으로서 작용하는 시드층(23)(Cu 50 ㎚)을 스퍼터에 의해 형성하였다(단계 10). 또한 전해 도금에 의해 Cu층(17)을 600 ㎚ 적층한(단계 11) 후, CMP에 의해 배선 패턴부 이외의 메탈을 제거하고, 배선층(24)을 형성하였다(단계 12).
다음에, 비아층과 배선층을 동시에 형성하는 듀얼다마신법에 대해서 설명한다.
제1층째 배선층 위에 Cu 확산 방지를 목적으로서 캡층(19)(SiN)을 50 ㎚ 성막하고, 플라즈마 CVD법에 의해 형성한 SIOC막(13)을 250 ㎚ 적층하였다. 배선층 부분에는 우선, 실란과 암모니아 가스를 이용하여 플라즈마 CVD에 의해 스토퍼막으로서 SiN막(14)을 50 ㎚ 성막하고, 저유전율 절연막(15)을 실리콘 웨이퍼의 평판 위 400 ㎚가 되는 조건으로 성막한 후에 층간 절연막의 보호막으로서 TEOS-SiO2(16)을 50 ㎚로 적층하였다(단계 13).
이 절연막에 대하여, 비아 패턴을 갖는 레지스트층을 마스크로, CF4/CHF3 가스를 원료로 한 F(불소) 플라즈마에 의해 가스 조성을 바꿈으로써, SiO2막(16)/저유전율 절연막(15)/SiN막(14)/SiOC막(13)/캡층(19) 순으로 가공하였다(단계 14). 계속해서, 제2층째 배선 패턴을 갖는 레지스트층을 마스크로, CF4/CHF3 가스를 원료로 한 F(불소) 플라즈마에 의해 더 가공하였다(단계 15).
이 비아 구멍(30)과 배선홈(26)에, 예 1의 샘플 5를 처리하고, 표면 소수화막(20)을 성층하며, 이 비아와 배선홈에 Cu의 절연막에 대한 배리어 메탈로서 작용하는 TiN(8) 50 ㎚와 전해 도금시에 전극으로서 작용하는 시드층(27)(Cu) 50 ㎚를 스퍼터에 의해 더 형성하였다(단계 16). 전해 도금에 의해 Cu층(18)을 1400 ㎚ 적층한(단계 17) 후, CMP에 의해 배선 패턴부 이외의 메탈을 제거하고, 비아(28)와 배선층(29)을 형성하였다(단계 18). 이하, 상기 공정을 반복하여, 3층 배선을 형성하였다. 시험삼아 만든 다층 배선을 이용하여 전류 밀도를 1 MA(메가 암페어)/ ㎝2로서 비아의 EM을 측정한 바, 500 시간 경과하여도 불량의 발생은 없었다.
또한, 상기의 구조체에 같은 구조를 더 적층하여, 전부 6층의 다층 배선 구조를 작성하고, 최상부에 도 13의 단계 19에 나타내는 바와 같은 전극 패드 콘택트층용 절연막(SiO2, 500 ㎚, 플라즈마 CVD로 성막)(31), TiN 배리어층(32), W를 매립한 콘택트 홀(33), 패시베이션막(34), 전극 패드(35)로 이루어지는 구조체를 배치하고, 반도체 장치를 제작하였다.
[예 3]
예 2에서, 표면 소수화층(12, 20)을 예 1의 샘플 6을 이용하여 제작하고, 그 외는 완전히 같게 하여 3층 배선을 형성하였다. 시험삼아 만든 다층 배선을 이용하여 전류 밀도를 1 MA/㎝2로 하여 비아의 EM을 측정한 바, 500 시간 경과하여도 불량의 발생은 없었다.
[예 4]
예 2에서, 표면 소수화층(12, 20)을 예 1의 샘플 7을 이용하여 제작하고, 그 외는 완전히 같게 하여 3층 배선을 형성하였다. 시험삼아 만든 다층 배선을 이용하여 전류 밀도를 1 MA/㎝2로 하여 비아의 EM을 측정한 바, 500 시간 경과하여도 불량의 발생은 없었다.
[비교예 1]
예 2에서, 표면 소수화막(12, 20)을 형성하지 않고, 그 외는 완전히 같게 하 여 3층 배선을 형성하였다. 시험삼아 만든 다층 배선을 이용하여 전류 밀도를 1 MA/㎝2로 하여 비아의 EM을 측정한 바, 불량 발생까지 경과 시간의 메디안(median)은 40시간이었다.
본 발명은 소비전력이 작고, 신뢰성이 높은 반도체 장치의 제조에 이용할 수 있다.

Claims (12)

  1. 절연막과 접촉된, 상기 접촉시의 상기 절연막보다 소수성이 큰 표면 소수화막으로서, 그 반대측의 면에서 배선과도 접촉하고, 유황 원자, 인 원자 및 질소 원자로 이루어지는 군에서 선택된 하나 이상의 원자를 포함하는 표면 소수화막 형성 재료.
  2. 제1항에 있어서, 상기 표면 소수화막 형성 재료는 평균 분자량이 100O 이하인 조건과, 1분자 내에 포함되는 규소 원자의 수가 20 이하인 조건 중 하나 이상을 만족시키는 규소 화합물을 함유하여 이루어지는 것인 표면 소수화막 형성 재료.
  3. 제2항에 있어서, 상기 규소 화합물은 오르가노실란, 오르가노실란의 가수분해물 및 축합물 그리고 이들 혼합물로 이루어지는 군에서 선택된 것인 표면 소수화막 형성 재료.
  4. 제3항에 있어서, 상기 오르가노실란을 가수분해하여 얻어지는 생성물 내에 포함되는 성분과 동일 물질인 용매를 포함하는 표면 소수화막 형성 재료.
  5. 제3항 또는 제4항에 있어서, 상기 오르가노실란은, 하기 식 (2)∼(4) 중 어느 하나의 식으로 나타내는 화합물을 하나 이상 포함하고, 옵션으로 하기 식 (1)로 나타내는 화합물을 포함하는 표면 소수화막 형성 재료.
    Si(OR7)4 ……식 (1)
    R1Si(OR8)3 ……식 (2)
    R2R3Si(OR9)2 …식 (3)
    R4R5R6SiOR10 …식 (4)
    [식 (1)∼(4) 중 R1∼R10은 서로 독립적으로 수소 또는, 각각 치환기를 갖고 있어도 좋은 탄소수 1∼20의 알킬기, 탄소수 2∼20의 알케닐기, 알키닐기, 알킬카르보닐기, 알케닐알킬기 및 알키닐알킬기 그리고 탄소수 6∼20의 아릴기로 이루어지는 군에서 선택된 기를 포함하는 기이다. 상기 하나 이상 포함된 화합물 내에 R1∼R6 중 어느 하나가 포함되는 경우에는 그 하나 이상이 유황 원자, 인 원자 및 질소 원자로 이루어지는 군에서 선택된 하나 이상의 원자를 포함한다.]
  6. 적어도 절연막과 배선층을 포함하여 이루어지는 다층 배선 구조로서,
    상기 절연막과 상기 배선층 사이에 제1항 내지 제5항 중 어느 한 항에 기재된 표면 소수화막 형성 재료를 이용하여 제작된 표면 소수화막을 포함하는 다층 배선 구조.
  7. 적어도 절연막과 배선층과 트랜지스터를 포함하여 이루어지는 반도체 장치로서,
    상기 절연막과 상기 배선층 사이에 제1항 내지 제5항 중 어느 한 항에 기재된 표면 소수화막 형성 재료를 이용하여 제작된 표면 소수화막을 포함하는 반도체 장치.
  8. 반도체 장치 위의 절연막에 접하여 제1항 내지 제5항 중 어느 한 항에 기재된 표면 소수화막 형성 재료를 도포하는 단계와,
    그 후 상기 도포된 막을 80℃∼500℃로 0.5∼180분간 가열하여 표면 소수화막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 절연막에 표면 소수화막 형성 재료를 도포하기 전에, 에칭 또는 화학적 기계 연마를 수행하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 절연막은 층간 절연막과 층간 절연막의 보호막 중 한쪽 이상인 것인 반도체 장치의 제조 방법.
  11. 제8항 내지 제10항 중 어느 한 항에 있어서, 상기 절연막은 하기 식 (5)∼(8)로 나타내는 오르가노실란을 단독 또는 조합하여, 테트라알킬암모늄 하이드로 옥사이드 존재 하에서, 가수분해하여 얻어지는 규소 화합물을 포함하는 액상 조성물을, 피가공 기재 위에 도포하는 단계, 상기 피가공 기재 위에 도포된 액상 조성물로 이루어지는 피막을 80℃ 이상 350℃ 이하의 온도로 가열 처리하는 단계, 상기 가열 처리에 의해 가열된 피막을 350℃보다 높고 450℃ 이하의 온도로 소성하는 단계를 포함하여 이루어지는 처리에 의해 얻어진 것인 반도체 장치의 제조방법.
    Si(OR11)4 …… 식 (5)
    X1Si(OR12)3 …… 식 (6)
    X2X3Si(OR13)2 … 식 (7)
    X4X5X6SiOR14 … 식 (8)
    [식 (5)∼(8) 중, X1∼X6은 서로 독립적으로 수소 원자, 불소 원자, 또는 각각 치환기를 갖고 있어도 좋은 탄소수 1∼8의 알킬기, 불소치환알킬기, 아릴기 및 비닐기로 이루어지는 군에서 선택된 기를 포함하는 기이다. R11∼R14는 서로 독립적으로 각각 치환기를 갖고 있어도 좋은 탄소수 1∼20의 알킬기, 탄소수 2∼20의 알케닐기, 알키닐기, 알킬카르보닐기, 알케닐알킬기 및 알키닐알킬기 그리고 탄소수 6∼20의 아릴기로 이루어지는 군에서 선택된 기를 포함하는 기이다.]
  12. 제8항 내지 제11항 중 어느 한 항에 있어서, 상기 절연막은 비유전율이 2.7 이하인 것인 반도체 장치의 제조방법.
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