KR20090124989A - 광전 변환 장치 및 광전 변환 장치의 제작 방법 - Google Patents

광전 변환 장치 및 광전 변환 장치의 제작 방법 Download PDF

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Abstract

광전 변환 장치의 고효율화와 생산성 향상의 양립을 도모한다.
반도체 접합을 갖는 셀(cell)을 구비하고, 상기 셀은 일 도전형의 제 1 불순물 반도체층과, 일 도전형과는 반대의 도전형의 제 2 불순물 반도체층과, 제 1 불순물 반도체층과 제 2 불순물 반도체층 사이를 관통하는 결정 영역을 비정질 구조 중에 포함하는 반도체층을 갖는 광전 변환 장치로 한다. 결정 영역을 포함하는 반도체층은, 반도체 재료 가스에 대하여 희석 가스의 유량의 1배 이상 10배 미만, 바람직하게는, 1배 이상 6배 이하로 하여 반응 공간에 도입하여 플라즈마를 생성함으로써 성막한다.
광전 변환, 침 형상, 결정, 관통, 비정질층

Description

광전 변환 장치 및 광전 변환 장치의 제작 방법{PHOTOELECTRIC CONVERSION DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 반도체 접합을 갖는 광전 변환 장치 및 광전 변환 장치의 제작 방법에 관한 것이다.
근년의 지구 환경 문제에 대처하기 위하여, 주택용의 태양광 발전 시스템 등, 태양 전지로 대표되는 광전 변환 장치 시장이 확대되고 있다. 이미, 광전 변환 효율이 높은 단결정 실리콘 또는 다결정 실리콘을 사용한 벌크(bulk)형의 광전 변환 장치가 실용화되어 있다. 단결정 실리콘 또는 다결정 실리콘을 사용하는 광전 변환 장치는 대형의 실리콘 잉곳(ingot)으로부터 절단되어 제작되고 있다. 그러나, 대형의 실리콘 잉곳은 제작하는데 장시간을 요하기 때문에 생산성이 낮고, 실리콘 원재료의 공급량 자체에 한계가 있으므로, 시장의 확대에 대처할 수 없고 공급 부족의 상태로 되어 있다.
상술한 바와 같이 실리콘 원재료 부족이 현재화되는 상황에서, 실리콘 박막을 사용한 박막형 광전 변환 장치가 주목을 받고 있다. 박막형 광전 변환 장치는, 화학적 혹은 물리적인 각종의 성장법을 이용하여 지지 기판 위에 실리콘 박막을 형 성하므로, 벌크형의 광전 변환 장치와 비교하여 성자원화(省資源化) 및 저비용화가 가능하다고 되어 있다.
이전부터 아모퍼스 실리콘 박막을 사용한 광전 변환 장치의 개발이 진행되고 있고, 근년에는 미결정 실리콘 박막을 사용한 광전 변환 장치의 개발도 진행되고 있다. 예를 들어, 고주파 플라즈마 CVD법의 고주파 전력의 펄스 변조를 제어하여, 결정성 실리콘으로서 미결정 실리콘을 형성하는 실리콘 박막 태양 전지의 제작 방법이 제안되어 있다(예를 들어, 특허 문헌 1 참조). 또한, 저온 플라즈마 CVD법에 의하여, 반응실내의 압력을 제어하여 결정질을 포함하는 실리콘계 박막 광전 변환층을 형성함으로써, 종래와 비교하여 성막 속도를 향상시키는 방법이 제안되어 있다(예를 들어, 특허 문헌 2 참조).
또한, 결정 반도체에 수소 이온을 주입하고, 열 처리에 의하여 결정 반도체를 절단하여 결정 반도체층을 얻는 태양 전지의 제작 방법이 제안되어 있다(예를 들어, 특허 문헌 3 참조). 소정의 원소를 층 모양으로 이온 주입한 결정 반도체를, 절연층을 형성한 기판 위에 도포한 전극 형성용 페이스트의 표면에 접착한 후, 300℃ 내지 500℃로 열 처리를 행하여, 결정 반도체를 전극에 접착한다. 다음에, 500℃ 내지 700℃의 열 처리에 의하여 결정 반도체에 주입된 소정의 원소의 영역에 층 모양으로 분포하는 공극을 형성하고, 또한, 열 뒤틀림에 의하여 결정 반도체를 공극으로 분단하여, 전극 위에 결정 반도체층을 얻는다. 또한, 그 상층에 비정질 실리콘층을 형성함으로써, 탠덤형의 태양 전지를 제작한다. 이 방법으로서는, 제 1 발전층이 되는 단결정 실리콘 태양 전지 셀을 형성한다.
[특허문헌 1] 특개2005-50905호 공보
[특허문헌 2] 특개2000-124489호 공보
[특허문헌 3] 특개평10-335683호 공보
비정질 실리콘 박막을 사용하는 광전 변환 장치는, 제작 공정이 간편하여 저비용화가 가능하다고 생각되지만, 벌크형의 광전 변환 장치와 비교하여 광전 변환 효율이 낮거나, 스태블러 론스키 효과(Staebler-Wronski Effect)라고 불리는 광 열화의 문제를 해결할 수 없으므로, 보급되고 있지 않는 상황이다.
또한, 비정질 실리콘 대신에 미결정 실리콘을 사용함으로써, 광 열화를 억제할 수 있지만, 미결정 실리콘은 실란으로 대표되는 반도체 재료 가스를 다량의 수소 가스로 희석하여 성막하므로, 성막 속도가 느리다는 문제가 있었다. 또한, 미결정 실리콘의 광 흡수 계수는 비정질 실리콘보다 작으므로, 광전 변환을 행하는 층으로 적용할 경우, 비정질 실리콘보다 두꺼운 층으로 해야만 하였다. 그래서, 미결정 실리콘을 사용한 광전 변환 장치보다도 생산성이 떨어지는 문제가 있다.
상기 특허 문헌 1에서는, 고주파 플라즈마 CVD법의 펄스 변조를 제어함으로써, 결정성이나 막질이 균일한 결정성 실리콘(예시되어 있는 것은 미결정 실리콘)이 형성되지만, 비정질 실리콘의 제작과 비교하여 성막 속도가 느리므로 실용적이지 않았다. 또한, 상기 특허 문헌 2에서는, 성막 속도의 향상은 도모하지만, 비정질 실리콘과 비교하여 수 자릿수 두꺼운 실리콘층이 여전히 필요하고, 생산성의 문제가 해소되지 않았다. 따라서, 고효율화 등의 특성 향상과 생산성 향상을 양립할 수 없고, 실리콘 박막을 사용한 광전 변환 장치의 보급률은 벌크형의 광전 변환 장치의 보급률에 미치지 않고 있는 현재의 실정이다.
또한, 상기 특허 문헌 3에서 나타내는 바와 같이, 전극 형성용 페이스트를 접착제로서 단결정 실리콘 기판과 다른 기판을 접합하는 방법으로서는, 접착부의 밀착도나 접착제로서 기능하는 전극 형성용 페이스트의 변질(접착 강도의 저하)이 문제가 되어, 완성되는 태양 전지의 신뢰성에 대한 염려가 남아 있었다.
상술한 문제를 감안하여, 본 발명의 일 형태는, 광전 변환 장치의 고효율화와 생산성 향상의 양립을 도모하는 것을 목적의 하나로 한다. 또한, 본 발명의 일 형태는 간편한 제작 공정에서 고효율의 광전 변환 장치를 제작하는 방법을 제공하는 것을 목적의 하나로 한다. 또한, 본 발명의 일 형태는 광 열화 등에 의한 특성 변동을 방지한 광전 변환 장치를 제공하는 것을 목적의 하나로 한다.
또한, 본 발명의 일 형태는 반도체 재료를 유효 이용하는 성자원형의 광전 변환 장치를 제공하는 것을 목적의 하나로 한다.
본 발명의 일 형태는 반도체 접합을 갖는 셀을 포함하는 광전 변환 장치이고, 일 도전형의 불순물 원소가 첨가된 불순물 반도체층과, 일 도전형과는 반대의 도전형의 불순물 원소가 첨가된 불순물 반도체층과, 그들 불순물 반도체층 사이를 관통하는 결정을 비정질 구조 중에 포함하는 반도체층을 가진다.
미결정 반도체로 형성된 일 도전형의 불순물 반도체층 위에 반도체 재료 가스(대표적으로는 실란)에 대하여 희석 가스(대표적으로는 수소 가스)의 유량비를 1배 이상 10배 미만, 바람직하게는 1배 이상 6배 이하로서 반응 공간에 도입하여 플라즈마를 생성하여, 반도체층을 성막한다. 이렇게 함으로써, 미결정 반도체로 형 성된 불순물 반도체층이 종(種) 결정으로서 기능하고, 불순물 반도체층으로부터 피막의 성막 방향으로 향하여 성장한 결정이 비정질 구조 중에 존재하는 피막이 형성된다. 반도체 재료 가스의 희석량을 제어함으로써, 일 도전형의 불순물 반도체층과 일 도전형과는 반대의 도전형의 불순물 반도체층 사이를 관통하도록, 결정을 성장시킬 수 있다. 또한, 결정을 포함하는 반도체층 위에 상술한 일 도전형의 불순물 반도체층과는 반대의 도전형의 불순물 반도체층을 형성한다. 역 도전형의 불순물 반도체층과의 계면이 되는 반도체층 표면까지 결정을 성장시킴으로써, 결정으로 한 쌍의 불순물 반도체층간을 관통하는 구성으로 할 수 있다.
본 발명의 일 형태는 반도체 접합을 갖는 셀을 구비하고, 상기 셀은 일 도전형을 부여하는 불순물 원소를 포함하는 제 1 불순물 반도체층과, 일 도전형과는 반대의 도전형을 부여하는 불순물 원소를 포함하는 제 2 불순물 반도체층과, 제 1 불순물 반도체층과 제 2 불순물 반도체층 사이를 관통하는 결정을 비정질 구조 중에 포함하는 반도체층을 갖는 광전 변환 장치이다.
본 발명의 일 형태는 반도체 접합을 갖는 셀이 복수 적층되고, 적어도 하나의 셀은, 일 도전형을 부여하는 불순물 원소를 포함하는 제 1 불순물 반도체층과, 일 도전형과는 반대의 도전형을 부여하는 불순물 원소를 포함하는 제 2 불순물 반도체층과, 제 1 불순물 반도체층과 제 2 불순물 반도체층과의 사이를 관통하는 결정을 비정질 구조 중에 포함하는 반도체층을 갖는 광전 변환 장치이다.
본 발명의 일 형태는 반도체 접합을 갖는 셀이 복수 적층되고, 상기 셀은 각각 일 도전형을 부여하는 불순물 원소를 포함하는 제 1 불순물 반도체층과, 일 도 전형과는 반대의 도전형을 부여하는 불순물 원소를 포함하는 제 2 불순물 반도체층과, 제 1 불순물 반도체층과 제 2 불순물 반도체층과의 사이를 관통하는 결정을 비정질 구조 중에 포함하는 반도체층을 갖는 광전 변환 장치이다. 상기 광전 변환 장치는, 광 입사 측으로부터 반도체층의 결정이 차지하는 비율이 작은 순으로, 즉 커지도록 셀이 배치되어 있다.
상기 구성에 있어서, 광 입사 측으로부터 결정을 포함하는 반도체층의 막 두께가 얇은 순으로, 즉 두꺼워지도록 셀이 배치되어 있는 것이 바람직하다.
또한, 결정은 침(針) 형상인 것이 바람직하다. 침 형상은 원추 형상, 원주 형상, 다각추 형상, 또는 다각주 형상을 범주에 포함하는 것이 바람직하다. 본 명세서에서는, 이와 같은 형태의 결정을 침 형상 결정이라고도 한다. 또한, 일 도전형의 불순물 원소가 첨가된 불순물 반도체층과, 일 도전형과는 반대의 도전형의 불순물 원소가 첨가된 불순물 반도체층과의 사이에 연속적으로 존재하는 결정을 관통한 침 형상 결정(Penetrating Needle-like Crystal: PNC)이라고도 한다.
또한, 상기 구성에 있어서, 제 1 불순물 반도체층은 n형 미결정 반도체이고, 제 2 불순물 반도체층은 p형 미결정 반도체이고, 결정은 제 1 불순물 반도체층과의 계면으로부터 위로 갈수록 좁아지면서 성장하는 것이 바람직하다.
또한, 본 발명의 일 형태는 일 도전형을 부여하는 불순물 원소를 포함하는 미결정 반도체로 형성되는 제 1 불순물 반도체층을 형성하고, 상기 제 1 불순물 반도체층 위에 반도체 재료 가스에 대하여 희석 가스의 유량비를 1배 이상 6배 이하로 한 반응 가스를 반응실 내에 도입하고, 플라즈마를 생성하여 피막을 형성함으로 써, 제 1 불순물 반도체층으로부터 상기 피막의 형성 방향으로 향하여 위로 갈수록 좁아지면서 성장하는 결정을 비정질 구조 중에 포함하는 반도체층을 형성하고, 위로 갈수록 좁아지면서 성장하는 결정을 포함하는 반도체층 위에, 상기 일 도전형과는 반대의 도전형을 부여하는 불순물 원소를 포함하는 제 2 불순물 반도체층을 형성하는 광전 변환 장치의 제작 방법이다. 위로 갈수록 좁아지면서 성장하는 결정은, 제 1 불순물 반도체층과 제 2 불순물 반도체층 사이를 관통하여 형성된다.
결정을 포함하는 반도체층은, 비정질 구조 중에 관통하는 결정이 성장하고 있다. 또한, 결정은 제 1 불순물 반도체층과의 계면으로부터 위로 갈수록 좁아지면서 성장하고, 제 2 불순물 반도체층까지 도달한다.
또한, 본 발명의 일 형태는, 투광성을 갖는 기판 위에, 투광성을 갖는 제 1 전극을 형성하고, 제 1 전극 위에, 일 도전형을 부여하는 불순물 원소를 포함하는 미결정 반도체로 형성되는 제 1 불순물 반도체층을 형성하고, 제 1 불순물 반도체층 위에 반도체 재료 가스에 대하여 희석 가스의 유량비를 1배 이상 6배 이하로 한 반응 가스를 반응실 내에 도입하고, 플라즈마를 생성하여 피막을 형성함으로써, 제 1 불순물 반도체층으로부터 피막의 형성 방향으로 향하여 위로 갈수록 좁아지면서 성장하는 결정을 비정질 구조 중에 포함하는 제 1 반도체층을 형성하고, 제 1 반도체층 위에 제 1 불순물 반도체층과는 반대의 도전형을 부여하는 불순물 원소를 포함하는 제 2 불순물 반도체층을 형성하고, 제 2 불순물 반도체층 위에, 제 2 불순물 반도체층과는 반대의 도전형을 부여하는 불순물 원소를 포함하는 미결정 반도체로 형성되는 제 3 불순물 반도체층을 형성하고, 제 3 불순물 반도체층 위에 제 3 불순물 반도체층으로부터 피막의 형성 방향으로 향하여 위로 갈수록 좁아지면서 성장하는 결정을 비정질 구조 중에 포함하고, 또 제 1 반도체층보다도 결정이 차지하는 비율이 큰 제 2 반도체층을 형성하고, 제 2 반도체층 위에, 제 3 불순물 반도체층과는 반대의 도전형을 부여하는 불순물 원소를 포함하는 제 4 불순물 반도체층을 형성하고, 제 4 불순물 반도체층 위에, 제 4 불순물 반도체층과는 반대의 도전형을 부여하는 불순물 원소를 포함하는 제 5 불순물 반도체층을 형성하고, 제 5 불순물 반도체층 위에 제 5 불순물 반도체층으로부터 피막의 형성 방향으로 향하여 위로 갈수록 좁아지면서 성장하는 결정을 비정질 구조 중에 포함하고, 또 제 2 반도체층보다도 결정이 차지하는 비율이 큰 제 3 반도체층을 형성하고, 제 3 반도체층 위에, 제 5 불순물 반도체층과는 반대의 도전형을 부여하는 불순물 원소를 포함하는 제 6 불순물 반도체층을 형성하고, 제 6 불순물 반도체층 위에 제 2 전극을 형성하는 광전 변환 장치의 제작 방법이다.
상기 구성에 있어서, 제 1 반도체층, 제 2 반도체층, 및 제 3 반도체층은 비정질 구조 중에 관통하는 결정을 성장시키는 구성으로 한다. 또한, 제 1 반도체층에 포함되는 결정은, 제 1 불순물 반도체층과의 계면으로부터 위로 갈수록 좁아지면서 성장하여 제 2 불순물 반도체층까지 도달하도록 성장시킨다. 제 2 반도체층에 포함되는 결정은 제 3 불순물 반도체층과의 계면으로부터 위로 갈수록 좁아지면서 성장하여 제 4 불순물 반도체층까지 도달하도록 성장시킨다. 제 3 반도체층에 포함되는 결정은 제 5 불순물 반도체층과의 계면으로부터 위로 갈수록 좁아지면서 성장하여 제 6 불순물 반도체층까지 도달하도록 성장시킨다.
또한, 본 발명의 일 형태는, 반도체 접합을 갖는 광전 변환 장치이며, 단결정 반도체 기판을 박편화한 단결정 반도체층을 갖는 셀과, 비정질 구조 중을 관통하는 결정을 포함하는 반도체층을 갖는 셀을 구비한다.
단결정 반도체 기판, 대표적으로는 단결정 실리콘 기판을 박편화하고, 표층의 단결정 실리콘층을 분리하여 기판 위에 고정하고, 광전 변환을 행하는 층으로 한다. 또한, 단결정 실리콘층의 상층에 내부 전계를 형성하기 위하여 접합된 한 쌍의 불순물 반도체층간을 관통하는 결정을 비정질 구조 중에 포함하는 반도체층을 갖는 셀을 적층하여, 적층형의 광전 변환 장치로 한다. 단결정 반도체층을 갖는 유닛 셀 위에 비단결정 반도체층을 갖는 유닛 셀이 적층된다.
단결정 반도체 기판의 박편화는, 전압으로 가속된 소정의 원소(대표적으로는 수소 이온)를 조사하여, 국소적으로 취화한 후에 열 처리 등에 의하여 단결정 반도체 기판을 분할하는 방법, 다광자 흡수를 발생시키는 레이저 빔을 조사하여, 국소적으로 취화하여 단결정 반도체 기판을 분할하는 방법 등을 적용한다.
단결정 반도체층을 갖는 유닛 셀 위에 적층되는 비단결정 반도체층을 갖는 유닛 셀은 화학 기상 성장법, 대표적으로는 플라즈마 CVD법에 의하여 형성한다. 미결정 반도체층으로 형성된 일 도전형의 불순물 반도체층 위에, 반도체 재료 가스(대표적으로는 실란)에 대하여 희석 가스(대표적으로는 수소 가스)의 유량비를 1배 이상 10배 미만, 바람직하게는 1배 이상 6배 이하로 하여, 반응 공간에 도입하고 플라즈마를 생성하여 반도체층을 성막한다. 이렇게 함으로써, 미결정 반도체로 형성된 불순물 반도체층이 종 결정으로서 기능하고, 불순물 반도체층으로부터 피막 의 성막 방향으로 향하여 성장한 결정이 비정질 구조 중에 존재하는 피막이 형성된다. 반도체 재료 가스의 희석량을 제어함으로써, 일 도전형의 불순물 반도체층과 일 도전형과는 반대의 도전형의 불순물 반도체층 사이를 관통하도록, 결정을 성장시킬 수 있다. 또한, 결정을 포함하는 반도체층 위에 상술한 일 도전형의 불순물 반도체층과는 반대의 도전형의 불순물 반도체층을 형성한다. 반대의 도전형의 불순물 반도체층과의 계면이 되는 반도체층 표면까지 결정을 성장시킴으로써, 결정으로 한 쌍의 불순물 반도체층간을 관통하는 구성으로 할 수 있다.
본 발명의 일 형태는, 절연 표면을 갖는 기판 위에, 절연층을 사이에 두어 형성된 제 1 전극과, 제 1 전극 위에 형성된 단결정 반도체층을 갖는 제 1 유닛 셀과, 제 1 유닛 셀 위에 형성되고 일 도전형을 부여하는 불순물 원소를 포함하는 제 1 불순물 반도체층과, 일 도전형과는 반대의 도전형을 부여하는 불순물 원소를 포함하는 제 2 불순물 반도체층과, 제 1 불순물 반도체층과 제 2 불순물 반도체층 사이를 관통하는 결정을 비정질 구조 중에 포함하는 비단결정 반도체층을 갖는 제 2 유닛 셀과, 제 2 유닛 셀 위에 형성된 제 2 전극을 갖는 광전 변환 장치이다.
상기 구성에 있어서, 결정은 침 형상인 것이 바람직하다.
또한, 상기 구성에 있어서, 제 1 유닛 셀은 표면 측에 일 도전형을 부여하는 불순물 원소를 포함하는 불순물 반도체층을 갖는 단결정 반도체층 위에 상기 일 도전형과는 반대의 도전형을 부여하는 불순물 원소를 포함하는 불순물 반도체층이 적층된 구조를 갖는 것이 바람직하다.
또한, 본 발명의 일 형태는, 단결정 반도체 기판의 일 표면으로부터 소정의 깊이의 영역에 취화층을 형성하고, 단결정 반도체 기판의 일 표면 측에 일 도전형을 부여하는 불순물 원소를 도입하여 제 1 불순물 반도체층을 형성하고, 제 1 불순물 반도체층이 형성된 단결정 반도체 기판의 일 표면 위에 제 1 전극을 형성하고, 제 1 전극 위에 절연층을 형성하고, 단결정 반도체 기판의 일 표면 위에 형성된 절연층과, 절연 표면을 갖는 기판을 대향시키며, 중첩하여 접합한다. 또한, 취화층을 경계로 하여 단결정 반도체 기판을 분할하여, 절연 표면을 갖는 기판 위에, 절연층 및 제 1 전극을 사이에 두어 제 1 불순물 반도체층이 형성된 단결정 반도체층을 형성하고, 단결정 반도체층의 제 1 불순물 반도체층이 형성된 측과 반대 쪽 면에, 일 도전형과 반대의 도전형을 부여하는 불순물 원소를 포함하는 제 2 불순물 반도체층을 형성하고, 제 2 불순물 반도체층 위에, 제 2 불순물 반도체층과는 반대의 도전형을 부여하는 불순물 원소를 포함하는 미결정 반도체로 형성되는 제 3 불순물 반도체층을 형성하고, 제 3 불순물 반도체층 위에 반도체 재료 가스에 대하여 희석 가스의 유량비를 1배 이상 6배 이하로 한 반응 가스를 반응실 내에 도입하여 플라즈마를 생성하여 피막을 형성함으로써, 제 3 불순물 반도체층으로부터 피막의 형성 방향으로 향하여 위로 갈수록 좁아지면서 성장하는 결정을 비정질 구조 중에 포함하는 비단결정 반도체층을 형성하고, 비단결정 반도체층 위에 제 3 불순물 반도체층과는 반대의 도전형을 부여하는 불순물 원소를 포함하는 제 4 불순물 반도체층을 형성하고, 제 4 불순물 반도체층 위에 제 2 전극을 형성하는 광전 변환 장치의 제작 방법이다. 위로 갈수록 좁아지면서 성장하는 결정은, 제 3 불순물 반도체층과 제 4 불순물 반도체층 사이를 관통한다.
상기 구성에 있어서, 비단결정 반도체층에 포함되는 결정은, 제 3 불순물 반도체층과 제 4 불순물 반도체층 사이를 연속적으로 존재하여 관통하여, 결정은 비정질 구조 중으로 성장한다. 또한, 비단결정 반도체층에 포함되는 결정은, 제 3 불순물 반도체층과의 계면으로부터 위로 갈수록 좁아지면서 성장하는 것이 바람직하다.
또한, 단결정 반도체 기판 위에, 제 1 전극을 사이에 두어 형성되는 절연층은, 절연 표면을 갖는 기판과의 접합면의 평균 면 거칠기를 0.5nm 이하로 하는 것이 바람직하다.
또한, 상기 구성에 있어서, 반도체 재료 가스로서는, 수소화 실리콘, 불화 실리콘, 또는 염화 실리콘을 사용하고, 희석 가스로서는 수소를 사용하는 것이 바람직하다.
또한, 본 명세서에 있어서의 “취화층”이란 분할 공정에서 단결정 반도체 기판이 박판 단결정 반도체층과 단결정 반도체 기판으로 분할되는 영역 및 그 근방의 부분을 가리킨다. “취화층”을 형성하는 수단에 따라 “취화층”의 상태는 상이하지만, 예를 들어, “취화층”은 국소적으로 결정 구조가 흐트러져, 취약화(脆弱化)된 영역이다. 또한, 경우에 따라서는 단결정 반도체 기판의 표면 측으로부터 “취화층”까지의 영역도 약간 취약화되는 경우가 있지만, 본 명세서의 “취화층”은 나중에 분할되는 영역 및 그 부근을 가리키는 것으로 한다.
또한, 본 명세서에 있어서의 “광전 변환층”이란, 광전 효과(내부 광전 효과)를 발현하는 반도체의 층을 포함하는 외에, 내부 전계를 형성하기 위하여 접합 된 불순물 반도체층을 포함한 것을 가리킨다. 즉, 광전 변환층이란, pn 접합, pin 접합 등을 대표적인 예로 하는 접합이 형성된 반도체층을 가리킨다.
또한, 본 명세서에 있어서, “제 1”, “제 2”, “제 3”, 또는 “제 4” 등의 수사(數詞)가 붙은 용어는, 요소를 구별하기 위하여 편의적으로 부여하는 것이며, 수(數)적으로 한정하는 것이 아니고, 또한 배치 및 단계의 순서를 한정하는 것도 아니다.
본 발명의 일 형태에 의하면, 광전 변환을 행하는 층으로서, 일 도전형의 불순물 반도체층과 일 도전형과는 반대의 도전형의 불순물 반도체층 사이를 관통한 결정을 비정질 구조 중에 포함하는 반도체층을 형성함으로써, 종래의 비정질 실리콘을 사용한 광전 변환 장치보다도 고효율화를 실현할 수 있다. 또한, 비정질 구조 중에, 내부 전계를 형성하기 위하여 접합된 한 쌍의 불순물 반도체층간을 관통하는 결정을 포함하는 반도체층을 형성함으로써, 광 열화 등을 저감할 수 있고, 종래의 비정질 실리콘을 사용한 광전 변환 장치와 비교하여 특성 변동을 억제할 수 있다. 또한, 광전 변환층의 두께는, 비정질 실리콘을 사용한 광전 변환 장치와 같은 정도로 할 수 있고, 종래의 미결정 실리콘을 사용한 광전 변환 장치보다 생산성을 향상시킬 수 있다. 따라서, 특성 향상과 생산성 향상을 양립시킨 광전 변환 장치를 제공할 수 있다.
또한, 일 도전형의 불순물 반도체층과, 일 도전형과는 반대의 도전형의 불순물 반도체층 사이를 관통한 결정을 비정질 구조 중에 갖는 반도체층을 포함하는 셀 을 복수 적층하고, 상기 셀이 포함하는 반도체층에 존재하는 결정이 차지하는 비율을 상이하게 함으로써, 흡수 파장 영역을 넓힐 수 있게 되어, 더욱 더 고효율화를 실현할 수 있다.
또한, 본 발명의 일 형태에 의하면, 광전 변환을 행하는 층으로서 단결정 반도체층을 갖는 유닛 셀과, 그 상층에 비단결정 반도체층을 갖는 유닛 셀을 형성함으로써, 광범위의 파장 대역의 광을 흡수할 수 있고, 우수한 광전 변환 특성을 얻을 수 있다. 또한, 상층에 형성되는 유닛 셀을, 일 도전형의 불순물 반도체층과, 일 도전형과는 반대의 도전형의 불순물 반도체층 사이를 관통한 결정을 비정질 구조 중에 갖는 비단결정 반도체층을 갖는 구성으로 함으로써, 종래의 비정질 실리콘을 사용한 광전 변환 장치보다도 고효율화를 실현할 수 있다. 또한, 비정질 구조 중에, 내부 전계를 형성하기 위하여 접합된 한 쌍의 불순물 반도체층간을 관통하는 결정을 포함하는 반도체층을 형성함으로써, 광 열화 등을 저감할 수 있고, 종래의 비정질 실리콘을 사용한 광전 변환 장치와 비교하여 특성 변동을 억제할 수 있다. 또한, 광전 변환층의 두께는, 비정질 실리콘을 사용한 광전 변환 장치와 같은 정도로 할 수 있고, 종래의 미결정 실리콘을 사용한 광전 변환 장치보다 생산성을 향상시킬 수 있다. 따라서, 특성 향상과 생산성 향상을 양립시킨 광전 변환 장치를 제공할 수 있다.
본 발명의 실시형태에 대하여 도면을 사용하여 이하에 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않 고, 그 형태 및 상세를 여러 가지로 변경할 수 있는 것은, 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정해서 해석되는 것은 아니다. 이하에 설명하는 본 발명의 구성에 있어서, 동일한 부분을 가리키는 부호는 다른 도면 사이에서 공통적으로 사용한다.
(실시형태 1)
본 발명의 일 형태는, 광전 변환을 발현하는 반도체층이, 비정질 구조 중에 결정을 포함하고, 상기 결정이 내부 전계를 형성하기 위하여 접합된 한 쌍의 불순물 반도체층간을 관통하는 것을 특징의 하나로 한다. 본 형태에서는, 유닛 셀이 복수 적층된 광전 변환 장치를 나타낸다. 탠덤형 또는 스택형 등의 적층형 광전 변환 장치에 본 발명의 일 형태를 적용할 경우, 적어도 하나의 유닛 셀이 갖는 광전 변환을 발현하는 층으로서, 내부 전계를 형성하기 위하여 접합된 한 쌍의 불순물 반도체층간을 관통하는 결정을 비정질 구조 중에 포함하는 반도체층을 적용한다.
도 1은, 본 발명의 일 형태에 따른 유닛 셀의 모식도를 도시한다. 본 발명의 일 형태에 따른 유닛 셀은 일 도전형의 불순물 반도체층(1p)과, 상기 일 도전형과 반대의 도전형의 불순물 반도체층(1n) 사이에 연속적으로 존재하여 관통하는 결정(5)을 비정질 구조(7) 중에 포함하는 반도체층(3i)이 형성된 구성을 가진다.
도 1에 도시하는 유닛 셀(9)의 반도체층(3i)에는, 결정(5)이 이산적으로 존재한다. 결정(5)은, 불순물 반도체층(1p)에서 반도체층(3i)의 성막 방향으로 향하여 성장하여, 불순물 반도체층(1n)까지 도달한 결정이다. 상기 결정(5)은, 미결 정, 다결정, 단결정 등의 결정질 반도체를 포함하고, 대표적으로는 결정질 실리콘을 포함한다. 상기 비정질 구조(7)는, 비정질 반도체로 구성되고, 대표적으로는 비정질 실리콘으로 구성된다. 비정질 실리콘으로 대표되는 비정질 반도체는 직접 천이형(遷移型)이며, 광 흡수 계수가 높다. 그래서, 비정질 구조(7) 중에 결정(5)이 존재하는 반도체층(3i)에 있어서, 비정질 구조(7)는 결정(5)보다 광 생성 캐리어를 발생하기 쉽다. 또한, 비정질 실리콘으로 구성되는 비정질 구조의 밴드 갭은 1.6eV 내지 1.8eV인 것에 대하여, 결정질 실리콘으로 구성되는 결정의 밴드 갭은 1.1eV 내지 1.4eV 정도이다. 이와 같은 관계에 의하여, 비정질 구조(7) 중에 결정(5)을 포함하는 반도체층(3i)에서 발생한 광 생성 캐리어는, 확산에 의하여, 또는 드리프트에 의하여, 결정으로 이동한다. 결정(5)은 광 생성 캐리어의 도통로(캐리어 패스)로서 기능한다. 이와 같은 구성에 의하면, 광 유기(誘起) 결함이 생성되었더라도 광 생성 캐리어는 결정(5)에 더욱 쉽게 흐르기 때문에, 반도체층(3i)의 결함 준위에 광 생성 캐리어가 트랩될 확률이 저하된다. 또한, 결정(5)은 일 도전형의 불순물 반도체층(1p)과, 상기 일 도전형의 반대의 도전형의 불순물 반도체층(1n) 사이를 관통하도록 형성함으로써, 광 생성 캐리어인 전자 및 정공도 결함 준위에 트랩될 확률이 저하되므로 흐르기 쉬워진다. 이상으로, 종래부터 문제가 되어 있는 광 열화에 의한 특성 변동을 저감할 수 있고, 높은 광전 변환 특성을 유지할 수 있다.
또한, 비정질 구조(7) 중에 결정(5)이 존재하는 반도체층(3i)으로 함으로써, 주로 광 생성 캐리어를 발생시켜, 광전 변환을 행하는 영역, 주로 발생한 광생성 캐리어의 도통로가 되는 영역과 같이, 기능의 분리를 행할 수 있다. 종래의 광전 변환층을 형성하는 반도체층에서는, 광전 변환과 캐리어의 도통로의 기능이 분리되지 않으며 행해지고, 한쪽의 기능을 우선적으로 하면, 다른 쪽의 기능이 저하할 경우가 있었다. 그러나, 상술한 바와 같이, 기능의 분리를 도모하므로, 양쪽의 기능을 향상시킬 수 있고, 광전 변환 특성을 향상시킬 수 있다.
또한, 비정질 구조(7) 중에 결정(5)을 포함하는 반도체층(3i)으로 함으로써, 비정질 구조(7)에서 광 흡수 계수를 유지할 수 있다. 그래서, 비정질 실리콘 박막을 사용한 광전 변환층과 같은 정도의 두께로 할 수 있고, 미결정 실리콘 박막을 사용한 광전 변환 장치보다 생산성을 향상시킬 수 있다.
상기 반도체층(3i)의 비정질 구조(7) 중에 존재하는 결정(5)은, 침 형상인 것이 바람직하다. 구체적으로는, 내부 전계를 형성하기 위하여 접합하는 한 쌍의 불순물 반도체층의 한쪽(도 1에서는 1p)에서 다른 쪽(도 1에서는 1n)으로 향하여 폭이 좁아지도록 위로 성장한 침 형상 결정인 것이 바람직하다. 여기서 “침 형상”이란, 원추 형상, 각추 형상이나 기둥 형상인 것도 포함한다. 기둥 형상으로서는, 원기둥, 또는 각기둥 등을 들 수 있다. 각뿔으로서는, 삼각추, 사각추, 육각추 등을 들 수 있고, 각기둥으로서는, 삼각 기둥, 사각 기둥, 육각 기둥 등을 들 수 있다. 물론, 그 이외의 다각추 형상 또는 다각주 형상인 것도 좋다. 또한, 원추 형상이나 각추 형상이며, 선단이 평탄한 것, 원기둥 형상이나 각기둥 형상이며, 선단이 뾰족한 것도 포함한다. 다각추 형상 또는 다각주 형상의 경우, 다각형의 각 변은 동일한 길이라도 좋고, 상이한 길이라도 좋다.
일 도전형의 불순물 반도체층(1p)과, 상기 일 도전형의 반대의 도전형의 불순물 반도체층(1n)은, 한쪽이 p형 반도체층이고, 다른 쪽이 n형 반도체층이다. 또한, 결정(5)을 포함하는 반도체층(3i)의 비정질 구조(7)는, i형 반도체층이다. 유닛 셀(9)은, 일 도전형의 불순물 반도체층(1p), 비정질 구조(7) 중에 결정(5)을 포함하는 반도체층(3i), 및 반대의 도전형의 불순물 반도체층(1n)의 적층 구조에 의하여, pin접합을 형성한다.
다음에, 유닛 셀(9)의 제작 방법에 대하여 설명한다. 비정질 구조(7) 중에 결정(5)이 존재하는 반도체층(3i)은, 미결정 반도체로 형성된 불순물 반도체층(1p) 위에 형성한다. 반도체층(3i)은 반도체 재료 가스에 대하여 희석 가스의 유량비를 1배 이상 10배 미만, 바람직하게는 1배 이상 6배 이하로서 반응 공간에 도입하여, 플라즈마를 생성하여 성막한다. 반도체 재료 가스의 희석률 및 하층(불순물 반도체층(1p))의 결정 구조를 제어함으로써, 불순물 반도체층(1p)이 종 결정으로서 기능하고, 비정질 구조(7) 중에 불순물 반도체층(1p)으로부터 결정(5)이 성장한 반도체층(3i)을 얻을 수 있다. 본 발명의 일 형태는, 결정(5)이 반도체층(3i)을 관통시키므로, 성막 초기로부터 성막 종료까지, 반도체 재료 가스와 희석 가스의 유량비를 복잡하게 조절할 필요가 없어, 제작이 용이하다. 또한, 비정질 반도체의 성막 조건과 마찬가지의 성막 조건이므로, 성막 속도가 극단적으로 느려지는 일은 없고, 생산성이 대폭 저하되지는 않는다. 물론, 일반적인 미결정 반도체를 성막하는 경우와 비교하면, 성막 속도가 높고 생산성도 향상된다.
반도체층(3i)을 성막하기 위한 반응 가스를 반응 공간 내에 도입하여, 소정 의 압력을 유지하고, 플라즈마, 대표적으로는 글로우 방전 플라즈마를 생성한다. 이로써, 반응 공간 내에 놓여진 피처리체 (불순물 반도체층(1p)) 위에 피막(반도체층(3i))이 성막된다. 반도체층(3i)의 성막 초기의 반응 가스를, 반도체 재료 가스에 대하여 희석 가스의 유량비를 1배 이상 10배 미만, 바람직하게는 1배 이상 6배 이하로 함으로써, 미결정 반도체인 불순물 반도체층(1p)이 종 결정이 되고, 피막이 성막되는 방향으로 향하여 결정 성장이 진행된다. 반도체층(3i)은, 성막 초기로부터 성막 종료까지, 반도체 재료 가스에 대하여 희석 가스의 유량비를 1배 이상 10배 미만, 바람직하게는 1배 이상 6배 이하로 한 성막 조건을 특별히 조절하지 않으며 성막을 행함으로써, 피막 표면까지 관통하는 결정(5)이 비정질 구조(7) 중에 존재하는 구조를 형성할 수 있다.
반도체층(3i)은, 실란으로 대표되는 반도체 재료 가스를, 수소로 대표되는 희석 가스로 희석한 반응 가스를 사용하여, 플라즈마 CVD 장치를 사용하여 형성할 수 있다. 반도체 재료 가스로서는, 실란, 디실란으로 대표되는 수소 실리콘을 사용할 수 있다. 또한, 수소화 실리콘 대신에, SiH2Cl2, SiHCl3, SiCl4 등의 염화 실리콘과, SiF4 등의 불화 실리콘을 사용할 수 있다. 수소는 희석 가스의 대표적인 예이며, 수소화 실리콘 및 수소에 더하여, 헬륨, 아르곤, 크립톤, 및 네온으로부터 선택된 일종 또는 복수종의 희 가스 원소로 희석하여, 반도체층(3i)을 형성할 수도 있다. 희석은 적어도 성막 초기 단계에서는, 수소화 실리콘에 대하여 수소의 유량비를 1배 이상 10배 미만, 바람직하게는 1배 이상 6배 이하로 한다.
또한 반도체층(3i)은, i형 반도체로 형성한다. 또한, 본 명세서에 있어서의 i형 반도체란, 반도체에 포함되는 p형 또는 n형을 부여하는 불순물이 1×1020/cm3 이하의 농도이고, 산소 및 질소가 9×1019/cm3 이하의 농도이고, 암 전도도에 대하여 광 전도도가 100배 이상인 반도체이다. 이 i형 반도체에는, 붕소가 1ppm 내지 1000ppm 첨가되어도 좋다. 즉, i형 반도체는, 가전자 제어를 목적으로 한 불순물 원소를 의도적으로 첨가하지 않는 경우에 약한 n형의 전기 전도성을 나타내므로, 반도체층(3i)에 적용하는 경우에는, p형을 부여하는 불순물 원소를 성막과 동시에, 혹은 성막 후에 첨가하면 좋다. p형을 부여하는 불순물 원소로서는, 대표적으로는, 붕소이고, B2H6, BF3 등의 불순물 기체를 1ppm 내지 1000ppm의 비율로 반도체 재료 가스에 혼입시키면 좋다. 그리고 붕소의 농도를, 예를 들어, 1×1014/cm3 내지 6×1016/cm3로 하면 좋다.
반도체층(3i)을 상층에 형성하는 불순물 반도체층(1p)은, 일 도전형을 부여하는 불순물 원소를 포함하는 반도체층이고, 미결정 반도체로 형성한다. 일 도전형을 부여하는 불순물 원소는, n형을 부여하는 불순물 원소(대표적으로는 주기율표 15족 원소인 인, 비소, 또는 안티몬), 또는, p형을 부여하는 불순물 원소(대표적으로는 주기율표 13족 원소인, 붕소, 또는 알루미늄)가 사용된다. 불순물 반도체층(1p)을 형성하는 미결정 반도체는, 미결정 실리콘, 미결정 실리콘게르마늄, 또는 미결정 게르마늄 등으로 형성된다. 여기서는, n형을 부여하는 불순물 원소인 인을 포함하는 미결정 실리콘으로 불순물 반도체층(1p)을 형성한다.
본 형태에 나타내는 미결정 반도체란, 비정질과 결정질(단결정, 다결정을 포함함)의 중간적인 구조의 반도체를 포함하는 층이다. 미결정 반도체는 자유 에너지적으로 안정된 제 3 상태를 갖는 반도체이다. 예시적으로는, 결정 입경이 2nm 이상 200nm 이하, 바람직하게는 10nm 이상 80nm 이하, 보다 바람직하게는 20nm 이상 50nm 이하인 반도체를 포함하는 층이다. 미결정 반도체의 대표적인 예인 미결정 실리콘의 라만 스펙트럼은, 단결정 실리콘을 나타내는 520/cm보다도 저파수 측으로 시프트하고 있다. 즉, 단결정 실리콘을 나타내는 520/cm과 비정질 실리콘을 나타내는 480/cm 사이에 미결정 실리콘의 라만 스펙트럼의 피크가 있다. 또한, 미결합수(댕글링 본드)를 종단하기 위하여 수소 또는 할로겐을 적어도 1at.% 또는 그 이상 포함시킨다. 또한, 헬륨, 아르곤, 크립톤, 또는 네온 등의 희 가스 원소를 포함시켜 격자 변형을 더욱 촉진시킴으로써, 안정성이 증가되고 양호한 미결정 반도체가 얻어진다. 이와 같은 미결정 반도체는, 격자 왜곡을 갖고, 상기 격자 왜곡에 의하여 광학 특성이 단결정 실리콘의 간접 천이형으로부터 직접 천이형으로 변화한다. 적어도 10%의 격자 왜곡이 있으면, 광학 특성이 직접 천이형으로 변화한다. 또한, 왜곡이 국부적으로 존재함으로써, 직접 천이와 간접 천이가 혼재한 광학 특성을 나타낼 수도 있다. 상술한 미결정 반도체에 관한 기술은 예를 들어, 미국특허 제 4,409,134호에서 개시되어 있다. 게다가, 본 발명의 일 형태에 있어서, 미결정 반도체의 개념은, 상술한 결정 입경만에 고정되는 것은 아니다. 또한, 같은 정도의 물성 값을 갖는 것이면 다른 반도체 재료로 치환할 수도 있다.
또한, 미결정 반도체는, 미결정 반도체의 생성이 가능한 혼합비인 반도체 재료 가스와 희석 가스를 반응 가스로서 사용하여, 플라즈마 CVD법에 의하여 형성할 수 있다. 구체적으로는, 실란으로 대표되는 반도체 재료 가스를 수소 등으로 희석한 반응 가스를 반응 공간 내에 도입하여, 소정의 압력을 유지하고, 플라즈마, 대표적으로는 글로우 방전 플라즈마를 생성하고, 반응 공간 내에 놓여진 피처리체 위에 미결정 반도체층을 성막할 수 있다. 반도체 재료 가스 및 희석 가스는, 실란, 디실란으로 대표되는 수소화 실리콘, 불화 실리콘, 또는 염화 실리콘에, 수소로 대표되는 희석 가스, 또한, 반도체 재료 가스 및 수소에 더하여, 헬륨, 아르곤, 크립톤, 및 네온으로부터 선택된 일종 또는 복수종의 희 가스 원소를 사용할 수 있다. 희석은, 반도체 재료 가스(예를 들어, 수소화 실리콘)에 대하여, 희석 가스(예를 들어, 수소)의 유량비를 10배 이상 200배 이하, 바람직하게는 50배 이상 150배 이하, 보다 바람직하게는 100배로 한다. 예를 들어, 미결정 반도체는 플라즈마 CVD 장치의 반응실 내에 있어서, 실란으로 대표되는 반도체 재료 가스를 수소 등으로 희석하고, 글로우 방전 플라즈마에 의하여 형성할 수 있다. 글로우 방전 플라즈마의 생성은, 1MHz 내지 20MHz, 대표적으로는 13.56MHz의 고주파 전력, 또는 30MHz보다 크고 300MHz 정도까지의 VHF대의 고주파 전력, 대표적으로는 27.12MHz 또는 60MHz를 인가함으로써 행해진다. 또한, 주파수가 1GHz 이상의 고주파 전력을 인가하여도 좋다. 또한, 반도체 재료 가스 중에, CH4, C2H6 등의 탄화물 기체, GeH4, GeF4 등의 게르마늄화 기체를 혼입시켜, 밴드 갭을 1.5eV 내지 2.4eV, 또는 0.9eV 내지 1.1 eV로 조절하여도 좋다.
반도체층(3i) 상층에 형성하는 불순물 반도체층(1n)은, 일 도전형을 부여하는 불순물 원소를 포함하는 반도체층이다. 불순물 반도체층(1n)은 불순물 반도체층(1p)과 반대의 도전형을 부여하는 불순물 원소를 포함하고, 실리콘, 실리콘게르마늄, 또는 게르마늄 등으로 구성되는 미결정 반도체 또는 비정질 반도체로 형성된다. 여기서는, p형을 부여하는 불순물 원소인 붕소를 포함하는 미결정 실리콘으로 불순물 반도체층(1n)을 형성한다.
이상으로, 한 쌍의 불순물 반도체층간을 관통하는 결정을 비정질 구조 중에 포함하는 반도체층(3i)을 갖는 유닛 셀(9)을 얻을 수 있다.
도 1에 도시하는 유닛 셀을 적어도 1층 갖는 구성으로 함으로써, 광전 변환 특성이 향상된 광전 변환 장치를 제공할 수 있다.
도 2에 스택형의 광전 변환 장치를 도시한다. 도 2에 도시하는 광전 변환 장치는 제 1 전극(4)이 형성된 기판(2) 측으로부터, 유닛 셀(10), 유닛 셀(20), 유닛 셀(30), 및 제 2 전극(6)이 순서대로 배치된 구성을 가진다. 여기서는, 기판(2) 측을 광 입사면으로 하는 예에 대하여 설명한다. 또한, 편의상 유닛 셀(10)을 제 1 유닛 셀, 유닛 셀(20)을 제 2 유닛 셀, 유닛 셀(30)을 제 3 유닛 셀이라고 기재한다.
도 2에 도시하는 광전 변환 장치는, 제 1 유닛 셀(10), 제 2 유닛 셀(20), 및 제 3 유닛 셀(30) 중, 적어도 1개의 유닛 셀이 도 1에 도시하는 유닛 셀(9)의 구성을 가진다. 여기서는, 제 1 유닛 셀(10), 제 2 유닛 셀(20), 및 제 3 유닛 셀(30)이 유닛 셀(9)의 구성을 갖는 예에 대하여 설명한다.
도 2에 있어서, 제 1 유닛 셀(10)은 p형 제 1 불순물 반도체층(11p)과, n형 제 2 불순물 반도체층(11n) 사이에 제 1 반도체층(13i)이 형성된다. 제 1 반도체층(13i)은, 비정질 구조(17) 중에 결정(15)을 포함하는 i형 반도체층이다. 결정(15)은 제 1 불순물 반도체층(11p)과 제 2 불순물 반도체층(11n) 사이의 제 1 반도체층(13i)을 관통하여 존재한다. 또한, 제 1 유닛 셀(10)은 제 1 불순물 반도체층(11p), 제 1 반도체층(13i), 및 제 2 불순물 반도체층(11n)의 적층 구조에 의하여, pin접합을 형성한다.
제 2 유닛 셀(20)은 p형 제 3 불순물 반도체층(21p)과, n형 제 4 불순물 반도체층(21n) 사이에 제 2 반도체층(23i)이 형성된다. 제 2 반도체층(23i)은, 비정질 구조(27) 중에 결정(25)을 포함하는 i형 반도체층이다. 결정(25)은 제 3 불순물 반도체층(21p)과 제 4 불순물 반도체층(21n) 사이의 제 2 반도체층(23i)을 관통하여 존재한다. 또한, 제 2 유닛 셀(20)은 제 3 불순물 반도체층(21p), 제 2 반도체층(23i), 및 제 4 불순물 반도체층(21n)의 적층 구조에 의하여, pin접합을 형성한다.
제 3 유닛 셀(30)은 p형 제 5 불순물 반도체층(31p)과, n형 제 6 불순물 반도체층(31n) 사이에 제 3 반도체층(33i)이 형성된다. 제 3 반도체층(33i)은, 비정질 구조(37) 중에 결정(35)을 포함하는 i형 반도체층이다. 결정(35)은 제 5 불순물 반도체층(31p)과 제 6 불순물 반도체층(31n) 사이의 제 3 반도체층(33i)을 관통하여 존재한다. 제 3 유닛 셀(30)은 제 5 불순물 반도체층(31p), 제 3 반도체 층(33i), 및 제 6 불순물 반도체층(31n)의 적층 구조에 의하여, pin접합을 형성한다.
또한, 도 2에 도시하는 제 1 반도체층(13i), 제 2 반도체층(23i), 및 제 3 반도체층(33i)은 도 1에 도시하는 반도체층(3i)이 적용된다. 제 1 불순물 반도체층(11p), 제 3 불순물 반도체층(21p), 및 제 5 불순물 반도체층(31p)은 불순물 반도체층(1p)이 적용된다. 제 2 불순물 반도체층(11n), 제 4 불순물 반도체층(21n), 및 제 6 불순물 반도체층(31n)은 불순물 반도체층(1n)이 적용된다.
본 형태는, 유닛 셀을 3층 적층하여, 모든 유닛 셀이 비정질 구조 중에 결정을 포함하는 반도체층을 갖는 예를 나타낸다. 이와 같은 구성으로 하는 경우, 광 입사 측의 유닛 셀로부터 순차적으로, 결정이 차지하는 비율(반도체층의 체적에 차지하는 결정의 체적의 비율)이 커지는 것이 바람직하다. 예를 들어, 도 2에서는 결정이 차지하는 비율을 비교하여 제 1 반도체층(13i)의 체적에 차지하는 결정(15)의 체적의 비율＜제 2 반도체층(23i)의 체적에 차지하는 결정(25)의 체적의 비율＜제 3 반도체층(33i)의 체적에 차지하는 결정(35)의 체적의 비율로 되어 있는 것이 바람직하다. 이것은, 결정이 차지하는 비율이 작을수록 비정질 구조의 비율이 높아지므로, 단 파장 영역의 광이 흡수되기 쉽고, 결정의 비율이 높아질수록, 장 파장 영역의 광이 흡수되기 쉬워지기 때문이다. 예를 들어, 비정질 실리콘으로 구성되는 비정질 구조의 밴드 갭은 1.6eV 내지 1.8eV이고, 결정질 실리콘으로 구성되는 결정의 밴드 갭은 1.1eV 내지 1.4eV 정도이다. 밴드 갭이 상대적으로 넓은 비정질 구조에서는, 단 파장 영역의 광이 쉽게 흡수되고, 밴드 갭이 상대적으로 좁은 결정 에서는 장 파장 영역의 광이 쉽게 흡수된다. 상술한 바와 같은 밴드 갭을 갖는 경우, 결정이 차지하는 비율이 작을수록 비정질 구조의 흡수가 지배적으로 되어 청색계의 단 파장 영역의 광이 흡수되고, 결정이 차지하는 비율이 클수록 결정의 흡수가 지배적으로 되어 적색계의 장 파장 영역의 광이 흡수된다. 복수의 유닛 셀을 접합한 적층형의 광전 변환 장치로 할 경우, 광 입사 측의 유닛 셀로부터 순차적으로 단 파장 영역의 광을 이용하여 광전 변환을 행하고, 광 입사 측으로부터 떨어진 유닛 셀로 장 파장 영역의 광을 이용하여 광전 변환을 행하는 구성으로 하면, 광범위에 걸치는 파장 대역의 태양광을 유효 이용하여 발전할 수 있으므로 바람직하다.
또한, 결정의 비율이 커질수록 광을 흡수하기 위하여 필요한 막 두께가 두꺼워지므로, 광 입사 측의 유닛 셀로부터 순차적으로, 결정을 포함하는 반도체층의 막 두께가 두꺼운 것이 바람직하다.
또한, 결정은, 광 생성 캐리어의 도통로를 형성함과 함께, 장 파장 영역의 광을 이용하여 광전 변환을 행하는 역할을 다할 수 있다.
도 2에 도시하는 광전 변환 장치는, 기판(2) 측을 광 입사면으로 한다. 제 1 유닛 셀(10)의 제 1 반도체층(13i)에 존재하는 결정(15)의 비율보다도 제 2 유닛 셀(20)의 제 2 반도체층(23i)에 존재하는 결정(25)의 비율이 큰 것이 바람직하고, 또한 이들보다도 제 3 유닛 셀(30)의 제 3 반도체층(33i)에 존재하는 결정(35)의 비율이 큰 것이 바람직하다. 여기서, 제 1 유닛 셀(10)이 갖는 제 1 반도체층(13i)의 막 두께(t1), 결정(15)의 비율(d1)로 한다. 제 2 유닛 셀(20)이 갖는 제 2 반도체층(23i)의 막 두께(t2), 결정(25)의 비율(d2)로 한다. 제 3 유닛 셀(30)이 갖는 제 3 반도체층(33i)의 막 두께(t3), 결정(35)의 비율(d3)로 한다. 도 2에 도시하는 광전 변환 장치는, d1＜d2＜d3을 충족시키는 것이 바람직하다. 또한, t1＜t2＜t3을 충족시키는 것이 바람직하다. 상기 관계를 충족시킴으로써, 효율 좋게 광을 흡수할 수 있고, 고효율화를 실현할 수 있다.
도 2에 도시하는 광전 변환 장치에 있어서, 기판(2)은 청판(靑版) 유리, 백판(白板) 유리, 납 유리, 강화 유리, 세라믹 유리 등의 시판되는 다양한 유리판을 사용할 수 있다. 또한, 알루미노 실리케이트산 유리, 바륨 보로실리케이트 유리 등의 무(無)알칼리 유리 기판이라고 불리는 것, 석영 기판, 스테인리스 등의 금속 기판을 사용할 수 있다. 여기서는, 기판(2)을 광 입사면으로 하므로, 기판(2)으로서 투광성을 갖는 기판을 사용한다.
기판(2)을 광 입사면으로 하는 경우, 제 1 전극(4)은 산화 인듐, 산화 인듐 주석 합금(ITO), 산화아연 등의 투명 도전 재료로 형성하여 투광성을 갖는 전극을 형성하고, 제 2 전극(6)은 알루미늄, 은, 티타늄, 탄탈 등의 도전 재료를 사용하여 반사 전극을 형성한다. 제 2 전극(6) 측을 광 입사면으로 하는 경우에는, 제 1 전극(4)은 알루미늄, 은, 티타늄, 탄탈 등의 도전 재료를 사용하여 반사 전극을 형성하고, 투명 재료를 사용하여 제 2 전극(6)을 형성한다. 반사 전극을 형성하는 경우, 광전 변환층과 접하는 측의 계면에 요철(凹凸)을 형성하면 반사율이 향상되기 때문에 바람직하다.
또한, 투명 도전 재료로서는, 산화 인듐 등의 산화물 금속 대신에 도전성 고분자 재료(도전성 폴리머라고도 함)를 사용할 수 있다. 도전성 고분자 재료로서 는, π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 및/또는 그 유도체, 폴리피롤 및/또는 그 유도체, 폴리티오펜 및/또는 그 유도체, 이들의 2종 이상의 공중합체 등을 들 수 있다.
제 1 전극(4) 위에 제 1 유닛 셀(10)을 형성한다. 우선, 제 1 전극(4) 위에 p형 미결정 반도체로 제 1 불순물 반도체층(11p)을 형성한다. 다음에, 반도체 재료 가스(대표적으로는 실란)에 대하여 희석 가스(대표적으로는 수소)를 유량비로 1배 이상 10배 미만, 바람직하게는, 1배 이상 6배 이하로 한 반응 가스를 사용하여 플라즈마를 생성하고, 제 1 불순물 반도체층(11p) 위에 제 1 반도체층(13i)을 형성한다. 반도체 재료 가스의 희석률과 하층의 결정 구조를 제어함으로써, 비정질 구조(17) 중에 결정(15)이 이산적으로 존재하는 제 1 반도체층(13i)을 형성한다. 결정(15)은, 제 1 반도체층(13i)을 관통하도록 성장시킨다. 그리고, 제 1 반도체층(13i) 위에 n형 미결정 반도체(또는 n형 비정질 반도체)로 제 2 불순물 반도체층(11n)을 형성함으로써, 제 1 유닛 셀(10)을 형성한다.
제 1 유닛 셀(10) 위에 제 2 유닛 셀(20)을 형성한다. n형 제 2 불순물 반도체층(11n) 위에, p형 미결정 반도체로 제 3 불순물 반도체층(21p)을 형성한다. 다음에, 실란으로 대표되는 반도체 재료 가스에 대하여, 수소로 대표되는 희석 가스를 유량비로 1배 이상 10배 미만, 바람직하게는, 1배 이상 6배 이하로 한 반응 가스를 사용하여 플라즈마를 생성하고, 제 3 불순물 반도체층(21p) 위에 제 2 반도체층(23i)을 형성한다. 또한, 제 2 반도체층(23i)을 관통하도록 결정(25)을 성장시킨다. 이 때, 제 1 반도체층(13i)의 결정(15)과 비교하여 제 2 반도체층(23i)의 결정(25)의 비율이 높아지도록 반도체 재료 가스의 희석률을 제어하는 것이 바람직하다. 또한, 제 1 반도체층(13i)보다도 제 2 반도체층(23i)의 막 두께를 두껍게 형성하는 것이 바람직하다. 그리고, 제 2 반도체층(23i) 위에 n형 미결정 반도체(또는 n형 비정질 반도체)로 제 4 불순물 반도체층(21n)을 형성함으로써, 제 2 유닛 셀(20)을 형성한다.
제 2 유닛 셀(20) 위에 제 3 유닛 셀(30)을 형성한다. n형 제 4 불순물 반도체층(21n) 위에, p형 미결정 반도체로 제 5 불순물 반도체층(31p)을 형성한다. 다음에, 실란으로 대표되는 반도체 재료 가스에 대하여, 수소로 대표되는 희석 가스를 유량비로 1배 이상 10배 미만, 바람직하게는, 1배 이상 6배 이하로 한 반응 가스를 사용하여 플라즈마를 생성하고, 제 5 불순물 반도체층(31p) 위에 제 3 반도체층(33i)을 형성한다. 또한, 제 3 반도체층(33i)을 관통하도록 결정(35)을 성장시킨다. 이 때, 제 2 반도체층(23i)의 결정(25)과 비교하여 제 3 반도체층(33i)의 결정(35)의 비율이 높아지도록 반도체 재료 가스의 희석률을 제어하는 것이 바람직하다. 또한, 제 2 반도체층(23i)보다도 제 3 반도체층(33i)의 막 두께를 두껍게 형성하는 것이 바람직하다. 그리고, 제 3 반도체층(33i) 위에 n형 미결정 반도체(또는 n형 비정질 반도체)로 제 6 불순물 반도체층(31n)을 형성함으로써, 제 3 유닛 셀(30)을 형성한다.
제 3 유닛 셀(30) 위에 제 2 전극(6)을 형성한다. 제 2 전극(6)은 상술한 바와 같이, 반사 전극을 형성하는 도전 재료 또는 투명 도전 재료를 사용하여 형성한다. 여기서는, 기판(2) 측을 광 입사면으로 하므로, 제 2 전극(6)은 알루미늄, 은, 티타늄, 탄탈 등을 사용하여 형성한다. 이상으로, 도 2에 도시하는 적층형의 광전 변환 장치를 형성할 수 있다.
또한, 제 1 불순물 반도체층(11p), 제 3 불순물 반도체층(21p), 및 제 5 불순물 반도체층(31p)을 p형 반도체층으로 하고, 제 2 불순물 반도체층(11n), 제 4 불순물 반도체층(21n), 및 제 6 불순물 반도체층(31n)을 n형 반도체층으로 하는 예를 나타냈지만, 물론 n형 반도체층과 p형 반도체층은 서로 바꿔 형성할 수 있다. 또한, 기판(2) 측을 광 입사면으로 하는 예를 나타냈지만, 제 2 전극(6) 측을 광 입사면으로 할 수 있다. 기판(2) 측을 광 입사면으로 하지 않는 경우에는, 기판(2)은 금속 기판 등 투광성을 갖지 않는 기판을 사용할 수 있다.
또한, 본 형태에서는, 제 1 유닛 셀(10)의 제 1 반도체층(13i), 제 2 유닛 셀(20)의 제 2 반도체층(23i), 및 제 3 유닛 셀(30)의 제 3 반도체층(33i)에 결정이 존재하는 예를 나타냈지만, 어느 한층 또는 2층에 결정이 존재하는 구성으로 하여도 좋다.
또한, 본 형태에서는, 적층하는 유닛 셀간(예를 들어, 제 1 유닛 셀(10)의 제 2 불순물 반도체층(11n)과 제 2 유닛 셀(20)의 제 3 불순물 반도체층(21p))에서 pn접합을 형성하는 예를 나타냈지만, 유닛 셀간에 중간층을 형성하는 구성으로 하여도 좋다. 예를 들어, 제 1 유닛 셀(10)의 제 2 불순물 반도체층(11n)과 제 2 유닛 셀(20)의 제 3 불순물 반도체층(21p) 사이에 중간층을 형성하는 구성으로 한다. 또한, 제 2 유닛 셀(20)의 제 4 불순물 반도체층(21n)과, 제 3 유닛 셀(30)의 제 5 불순물 반도체층(31p) 사이에도 중간층을 형성하는 구성으로 하여도 좋다. 중간층 으로서는, 산화아연, 산화 티타늄, 산화 마그네슘 아연, 산화 카드뮴 아연, 산화 카드뮴, InGaO3ZnO5 및 In-Ga-Zn-O계 아모퍼스 산화물 반도체 등을 형성하는 것이 바람직하다.
다음에, 본 형태에 따른 광전 변환 장치를 구성하는 반도체층의 성막에 사용 가능한 플라즈마 CVD 장치의 일례를 도 3에 도시한다.
도 3에 도시하는 플라즈마 CVD 장치(621)는, 가스 공급 수단(610) 및 배기 수단(611)이 접속되어 있다.
도 3에 도시하는 플라즈마 CVD 장치(621)는, 반응실(601)과, 스테이지(602)와, 가스 공급부(603)와, 샤워 플레이트(604)와, 배기구(605)와, 상부 전극(606)과, 하부 전극(607)과, 교류 전원(608)과, 온도 제어부(609)를 구비한다.
반응실(601)은, 강성(剛性)이 있는 소재로 형성되어, 내부를 진공 배기할 수 있도록 구성된다. 반응실(601)에는, 상부 전극(606)과 하부 전극(607)이 구비되어 있다. 또한, 도 3에서는, 용량 결합형(평행 평판형)의 구성을 나타내지만, 반응실(601)의 내부에 플라즈마를 생성할 수 있는 것이면, 유도 결합형 등 다른 구성을 적용하여도 좋다.
도 3에 도시하는 플라즈마 CVD 장치에 의하여 처리를 행할 때에는, 소정의 가스를 가스 공급부(603)로부터 공급한다. 공급된 가스는 샤워 플레이트(604)를 통하여, 반응실(601)에 도입된다. 상부 전극(606)과 하부 전극(607)에 접속된 교류 전원(608)에 의하여, 고주파 전력이 인가됨으로써 반응실(601) 내의 가스가 여 기되어, 플라즈마가 생성된다. 또한, 진공 펌프에 접속된 배기구(605)에 의하여, 반응실(601) 내의 가스가 배기된다. 또한 온도 제어부(609)에 의하여, 피처리물을 가열하면서 플라스마 처리를 할 수 있다.
가스 공급 수단(610)은, 반응 가스가 충전되는 실린더(612), 압력 조정 밸브(613), 스톱 밸브(614), 매스 플로 컨트롤러(mass flow controller; 615) 등에 의하여 구성된다. 반응실(601) 내에 있어서, 상부 전극(606)과 하부 전극(607) 사이에는, 판 형상으로 가공되어, 복수의 세공(細孔)이 형성된 샤워 플레이트(604)를 가진다. 상부 전극(606)에 공급되는 반응 가스는, 내부의 중공 구조를 거쳐, 이 세공으로부터 반응실(601) 내에 공급된다.
반응실(601)에 접속되는 배기 수단(611)은, 진공 배기와 반응 가스를 흘리는 경우에 있어서, 반응실(601) 내를 소정의 압력으로 유지하도록 제어하는 기능이 포함된다. 배기 수단(611)의 구성으로서는, 버터플라이(butterfly) 밸브(616), 컨덕턴스 밸브(617), 터보 분자 펌프(618), 드라이 펌프(619) 등이 포함된다. 버터플라이 밸브(616)와 컨덕턴스 밸브(617)를 병렬로 배치하는 경우에는, 버터플라이 밸브(616)를 닫고 컨덕턴스 밸브(617)를 동작시킴으로써, 반응 가스의 배기 속도를 제어하여 반응실(601)의 압력을 소정의 범위로 유지할 수 있다. 또한, 컨덕턴스가 큰 버터플라이 밸브(616)를 열림으로써, 고진공 배기가 가능하게 된다.
또한, 반응실(601)을 10-5Pa보다 낮은 압력까지 초고진공 배기하는 경우에는, 크라이오 펌프(620)를 병용하는 것이 바람직하다. 그 이외에, 도달 진공도로 서 초고진공까지 배기하는 경우에는, 반응실(601)의 내벽을 경면(鏡面) 가공하고, 내벽으로부터의 가스 방출을 저감하기 위하여 베이킹용 히터를 설치하여도 좋다.
또한, 도 3에 도시하는 반응실(601)의 내벽을 덮어 막이 형성되도록 프리 코팅 처리를 행하면, 반응실(챔버) 내벽에 부착한 불순물 원소, 또는 반응실(챔버) 내벽을 구성하는 불순물 원소가 피막 등에 혼입하는 것을 방지할 수 있다.
또한, 도 3에 도시하는 플라즈마 CVD 장치는, 도 4에 도시하는 바와 같은 멀티 챔버 구성으로 할 수 있다. 도 4에 도시하는 장치는, 공통실(407) 주변에 로드(load)실(401), 언 로드(unload)실(402), 반응실(1)(403a), 반응실(2)(403b), 반응실(3)(403c), 예비실(405)을 구비한 구성으로 되어 있다. 예를 들어, 반응실(1)(403a)은 n형 반도체층을 성막하고, 반응실(2)(403b)은 i형 반도체층을 성막하고, 반응실(3)(403c)은 p형 반도체층을 성막하는 반응실로 할 수 있다. 피처리체는 공통실(407)을 통하여 각 반응실에 반출입된다. 공통실(407)과 각 실 사이에는 게이트 밸브(408)가 구비되고, 각 반응실에서 행해지는 처리가 서로 간섭하지 않도록 구성되어 있다. 기판은 로드실(401)과 언 로드실(402)에 있는 카세트(400)에 장전되고, 공통실(407)의 반송 수단(409)에 의하여 반응실(1)(403a), 반응실(2)(403b), 반응실(3)(403c)로 운반된다. 이 장치에서는, 성막하는 막의 종류마다 반응실을 할당할 수 있고, 복수의 상이한 피막을 대기에 노출시키지 않고 연속적으로 형성할 수 있다.
도 3 및 도 4에 도시하는 바와 같은 구성의 플라즈마 CVD 장치의 반응실(반응 공간) 내에, 반응 가스를 도입하여 플라즈마를 생성하고, 제 1 불순물 반도체 층(11p) 내지 제 6 불순물 반도체층(31n)을 형성할 수 있다.
pin접합을 갖는 광전 변환 장치를 형성할 경우에는, p형, i형, 및 n형의 각 반도체층의 성막에 대응한 반응실을 플라즈마 CVD 장치에 설치하는 것이 바람직하다.
우선, 피처리체로서 제 1 전극(4)이 형성된 기판(2)이 반입된 반응실(1)에 제 1 반응 가스를 도입하여 플라즈마를 생성하고, 기판(2) 위에 형성된 제 1 전극(4) 위에 제 1 불순물 반도체층(11p; p형 불순물 반도체층)을 형성한다. 다음에, 제 1 불순물 반도체층(11p)이 형성된 기판(2)을 대기에 노출시키지 않으며 반응실(1)로부터 반출하고, 상기 기판(2)을 반응실(2)로 이동시키고, 상기 반응실(2)에 제 2 반응 가스를 도입하여 플라즈마를 생성하고, 제 1 불순물 반도체층(11p) 위에 제 1 반도체층(13i; i형 반도체층)을 형성한다. 그리고, 제 1 반도체층(13i)이 형성된 기판(2)을 대기에 노출시키지 않으며 반응실(2)로부터 반출하고, 상기 기판(2)을 반응실(3)로 이동시키고, 상기 반응실(3)에 제 3 반응 가스를 도입하여 플라즈마를 생성하고, 제 1 반도체층(13i) 위에 제 2 불순물 반도체층(11n; n형 불순물 반도체층)을 형성한다. 이상의 공정으로 기판(2) 위에 제 1 유닛 셀(10)이 형성된다.
제 1 유닛 셀(10)의 형성과 마찬가지로, 반응실(1)에서 제 3 불순물 반도체층(21p), 반응실(2)에서 제 2 반도체층(23i), 및 반응실(3)에서 제 4 불순물 반도체층(21n)을 형성함으로써, 제 2 유닛 셀(20)을 형성한다. 또한, 반응실(1)에서 제 5 불순물 반도체층(31p), 반응실(2)에서 제 3 반도체층(33i), 및 반응실(3)에서 제 6 불순물 반도체층(31n)을 형성함으로써, 제 3 유닛 셀(30)을 형성한다. 또한, 제 2 반도체층(23i), 제 3 반도체층(33i)을 형성하기 위한 반응 가스의 혼합비 등을 제어함으로써, 반도체층 중의 결정이 차지하는 비율 등을 변화시킬 수 있다.
도 4에서는, 적층하는 막 종류의 수(p형 불순물 반도체층, i형 반도체층, 및 n형 불순물 반도체층)에 따라, 반응실의 개수를 3실로 한 경우를 예시하고 있다.
예를 들어, 광전 변환층으로서 pi접합, pn접합, 또는 ni접합 등을 형성하는 경우에는, 반도체층의 성막을 행하는 반응실은 2실 있으면 좋다. 또한, pp-n접합, p+pp-n접합과 같이, 일 도전형 불순물 농도를 상이하게 한 층을 적층하는 구조를 적용하는 경우에는 반응실을 4실로 하여도 좋지만, 반응실에 도입하는 불순물 원소를 포함하는 가스의 농도를 제어하면 좋기 때문에, 반응실이 2실이라도 대응할 수 있는 경우가 있다.
또한, 본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는, 상기 실시형태와 상이한 구성의 광전 변환 장치를 나타낸다. 구체적으로는, 도 2의 광전 변환 장치와 적층되는 유닛 셀의 개수가 상이한 예를 나타낸다.
도 5a는, 유닛 셀을 하나만 갖는 단일 접합형 광전 변환 장치를 도시한다. 이 광전 변환 장치는, 제 1 전극(4)이 형성된 기판(2) 위에, p형 반도체인 불순물 반도체층(41p), i형 반도체인 반도체층(43i), 및 n형 반도체인 불순물 반도체 층(41n)의 적층으로 이루어지는 유닛 셀(40)과, 상기 유닛 셀(40) 위에 형성된 제 2 전극(6)으로 구성되고, 적어도 하나의 반도체 접합을 포함한다. 반도체층(43i)은, 비정질 구조(47) 중에 결정(45)이 이산적으로 존재한다. 또한, 결정(45)은 불순물 반도체층(41p)으로부터 불순물 반도체층(41n) 사이의 반도체층(43i)을 관통한다. 결정(45)의 비율 등은, 반도체층(43i)을 형성하기 위한 반응 가스에 있어서의 반도체 재료 가스의 희석 가스에 의한 희석률로 제어할 수 있다. 또한, 유닛 셀(40)로서는, 상기 실시형태 1의 유닛 셀(9)을 적용할 수 있고, 불순물 반도체층(41p)은 불순물 반도체층(1p), 반도체층(43i)은 반도체층(3i), 불순물 반도체층(41n)은 불순물 반도체층(1n)에 상당한다. 이와 같이, 한 쌍의 전극간에 유닛 셀을 하나 갖는 구성으로 하여도, 광전 변환 장치로서 기능할 수 있다. 유닛 셀로서 본 발명의 일 형태에 따른, 내부 전계를 형성하기 위하여 접합된 한 쌍의 불순물 반도체층간을 관통하는 결정을 비정질 구조 중에 갖는 반도체층을 가짐으로써, 고효율화와 생산성 향상의 양립을 도모할 수 있다.
도 5b는, 유닛 셀이 2개 적층된, 탠덤형 광전 변환 장치를 도시한다. 이 광전 변환 장치는, 제 1 전극(4)이 형성된 기판(2) 위에, 유닛 셀(40)이 형성되고, 상기 유닛 셀(40) 위에 p형 반도체인 불순물 반도체층(51p), i형 반도체인 반도체층(53i), 및 n형 반도체인 불순물 반도체층(51n)의 적층으로 이루어지는 유닛 셀(50)과, 상기 유닛 셀(50) 위에 형성된 제 2 전극(6)으로 구성된다. 또한, 탠덤형 광전 변환 장치에 본 발명의 일 형태를 적용하는 경우, 적층되는 유니 셀의 적어도 하나에 내부 전계를 형성하기 위하여, 접합된 한 쌍의 불순물 반도체층간을 관통하는 결정을 포함하는 반도체층을 가지면 좋다. 여기서는, 유닛 셀의 둘 다에 내부 전계를 형성하기 위하여, 접합된 한 쌍의 불순물 반도체층간을 관통하는 결정을 포함하는 반도체층을 갖는 예를 나타낸다. 유닛 셀(40)의 반도체층(43i)은, 비정질 구조(47) 중에 결정(45)이 이산적으로 존재하고, 불순물 반도체층(41p)으로부터 불순물 반도체층(41n) 사이를 결정(45)이 관통한다. 유닛 셀(50)의 반도체층(53i)은, 비정질 구조(57) 중에 결정(55)이 이산적으로 존재하고, 불순물 반도체층(51p)으로부터 불순물 반도체층(51n) 사이를 결정(55)이 관통한다. 바람직하게는, 광 입사 측의 유닛 셀로부터 순서대로, 반도체층의 결정이 차지하는 비율이 커지도록, 또한 결정을 포함하는 반도체층의 막 두께가 두껍게 되도록 형성하는 것이 바람직하다. 이와 같이, 본 발명의 일 형태는, 한 쌍의 전극간에 유닛 셀을 2개 갖는 광전 변환 장치에도 적용할 수 있다. 유닛 셀로서 본 발명의 일 형태에 따른, 내부 전계를 형성하기 위하여 접합된 한 쌍의 불순물 반도체층간을 관통하는 결정을 비정질 구조 중에 갖는 반도체층을 가짐으로써, 고효율화와 생산성 향상의 양립을 도모할 수 있다.
또한, 본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 상기 실시형태와 상이한 구성의 광전 변환 장치를 나타낸다. 구체적으로는, 일 도전형의 불순물 반도체층과 진성 반도체층의 접합부에, 상기 일 도전형의 불순물 반도체층과 같은 도전형으로 저농도의 불순물 반도체층을 형성하는 예를 나타낸다.
도 6a 내지 도 6c는, 유닛 셀이 3개 형성된 스택형 광전 변환 장치를 도시한다. 도 6a에서는, 제 1 전극(4)이 형성된 기판(2) 측으로부터 제 1 불순물 반도체층(11p), 제 1 저농도 불순물 반도체층(12p-), 제 1 반도체층(13i), 및 제 2 불순물 반도체층(11n)이 적층된 제 1 유닛 셀(10)과, 제 3 불순물 반도체층(21p), 제 3 저농도 불순물 반도체층(22p-), 제 2 반도체층(23i), 및 제 4 불순물 반도체층(21n)이 적층된 제 2 유닛 셀(20)과, 제 5 불순물 반도체층(31p), 제 5 저농도 불순물 반도체층(32p-), 제 3 반도체층(33i), 및 제 6 불순물 반도체층(31n)이 적층된 제 3 유닛 셀(30)과, 제 2 전극(6)이 배치된다.
제 1 유닛 셀(10)을 구성하는 제 1 불순물 반도체층(11p)과 제 1 반도체층(13i) 사이에 제 1 저농도 불순물 반도체층(12p-)을 형성한다. 제 1 저농도 불순물 반도체층(12p-)은, 제 1 불순물 반도체층(11p)과 같은 도전형을 부여하는 불순물 원소를 포함하고, 또 제 1 불순물 반도체층(11p)보다 불순물 농도가 낮은 반도체층으로 한다. 마찬가지로, 제 2 유닛 셀(20)을 구성하는 제 3 불순물 반도체층(21p)과 제 2 반도체층(23i) 사이에, 제 3 저농도 불순물 반도체층(22p-)을 형성한다. 제 3 유닛 셀(30)을 구성하는 제 5 불순물 반도체층(31p)과 제 3 반도체층(33i) 사이에, 제 5 저농도 불순물 반도체층(32p-)을 형성한다. 제 3 저농도 불순물 반도체층(22p-)은, 제 3 불순물 반도체층(21p)과 같은 도전형으로 저농도의 반도체층으로 한다. 또한, 제 5 저농도 불순물 반도체층(32p-)은, 제 5 불순물 반도체층(31p)과 같은 도전형으로 저농도의 반도체층으로 한다.
일 도전형의 불순물 반도체층과, i형 반도체층의 접합부에, 상기 일 도전형 의 불순물 반도체층과 같은 도전형으로 저농도의 불순물 반도체층이 존재함으로써, 반도체 접합 계면에 있어서의 캐리어 수송성이 개선된다. 예를 들어, 도 6a에 있어서, 제 1 전극(4) 측으로부터, pp-inpp-inpp-in으로 배치한다. 각 유닛 셀에 있어서, p-가 존재함으로써, 캐리어 수송성이 개선되고, 고효율화에 기여시킬 수 있다. 또한, 저농도의 불순물 반도체층에 있어서의 불순물 농도를, 일 도전형의 불순물 반도체층으로부터 i형 반도체층에 걸쳐, 계단 형상으로 감소하는 분포, 또는 연속적으로 감소하는 분포로 함으로써, 캐리어 수송성은 더 개선된다. 또한, 저농도 불순물 반도체층을 형성함으로써, 계면 준위 밀도가 저감되어, 확산 전위가 향상됨으로써, 광전 변환 장치의 개방 전압이 높아진다. 또한, 저농도 불순물 반도체층은, 미결정 반도체, 대표적으로는 미결정 실리콘으로 형성하면 된다.
도 6b에서는, 제 1 전극(4)이 형성된 기판(2) 측으로부터 제 1 불순물 반도체층(11p), 제 1 반도체층(13i), 제 2 저농도 불순물 반도체층(12n-), 및 제 2 불순물 반도체층(11n)이 적층된 제 1 유닛 셀(10)과, 제 3 불순물 반도체층(21p), 제 2 반도체층(23i), 제 4 저농도 불순물 반도체층(22n-), 및 제 4 불순물 반도체층(21n)이 적층된 제 2 유닛 셀(20)과, 제 5 불순물 반도체층(31p), 제 3 반도체층(33i), 제 6 저농도 불순물 반도체층(32n-), 및 제 6 불순물 반도체층(31n)이 적층된 제 3 유닛 셀(30)과, 제 2 전극(6)이 배치되어 있는 예를 도시한다. 제 2 저농도 불순물 반도체층(12n-)은, 제 2 불순물 반도체층(11n)과 같은 도전형을 부여하는 불순물 원소를 포함하고, 또 제 2 불순물 반도체층(11n)보다 불순물 농도가 낮은 반도체층으로 한다. 마찬가지로, 제 4 저농도 불순물 반도체층(22n-)은 제 4 불순물 반도체층(21n)과 같은 도전형으로 저농도의 반도체층으로 한다. 또한, 제 6 저농도 불순물 반도체층(32n-)은, 제 6 불순물 반도체층(31n)과 같은 도전형으로 저농도의 반도체층으로 한다. 예를 들어, 도 6b는 제 1 전극(4) 측으로부터 pin-npin-npin-n으로 배치한다. 각 유닛 셀에 있어서, n-가 존재함으로써, 캐리어 수송성이 개선된다.
도 6c에서는, 제 1 전극(4)이 형성된 기판(2) 측으로부터 제 1 불순물 반도체층(11p), 제 1 저농도 불순물 반도체층(12p-), 제 1 반도체층(13i), 제 2 저농도 불순물 반도체층(12n-), 및 제 2 불순물 반도체층(11n)이 적층된 제 1 유닛 셀(10)과, 제 3 불순물 반도체층(21p), 제 3 저농도 불순물 반도체층(22p-), 제 2 반도체층(23i), 제 4 저농도 불순물 반도체층(22n-), 및 제 4 불순물 반도체층(21n)이 적층된 제 2 유닛 셀(20)과, 제 5 불순물 반도체층(31p), 제 5 저농도 불순물 반도체층(32p-), 제 3 반도체층(33i), 제 6 저농도 불순물 반도체층(32n-), 및 제 6 불순물 반도체층(31n)이 적층된 제 3 유닛 셀(30)과, 제 2 전극(6)이 배치되어 있는 예를 도시한다. 예를 들어, 도 6c는 제 1 전극(4) 측으로부터 pp-in-npp-in-npp-in-n으로 배치한다. 각 유닛 셀에 있어서, p- 및 n-가 존재함으로써, 캐리어 수송성이 개선된다.
또한, 도 6a 내지 도 6c에 있어서, 각 유닛 셀에 각각 저농도 불순물 반도체층을 형성하는 예를 나타냈지만, 적절히 필요한 유닛 셀에 저농도 불순물 반도체층을 형성하면 좋다. 또한, p형 불순물 반도체층과 n형 불순물 반도체층의 배치를 교환할 수도 있고, 제 2 전극(6) 측을 광 입사면으로 하여도 좋다.
또한, 제 1 반도체층(13i), 제 2 반도체층(23i), 및 제 3 반도체층(33i) 중, 적어도 1층은, 비정질 구조 중에 결정을 갖는 반도체층이다. 결정은, 내부 전계를 형성하는 한 쌍의 불순물 반도체층 사이의 반도체층(비정질 구조)을 관통한다. 결정을 포함하는 반도체층과 한쪽의 불순물 반도체층 사이에 저농도 불순물 반도체층이 존재하는 경우에는, 상기 저농도 불순물 반도체층과 다른 쪽의 불순물 반도체층(혹은 다른 쪽의 저농도 불순물 반도체층)과의 사이를 결정이 관통하면 좋다.
또한, 본 형태에서는, 스택형 광전 변환 장치에 대하여 설명하였지만, 상기 실시형태에서 나타낸 단일 접합형 광전 변환 장치나 탠덤형 광전 변환 장치에도 적용할 수 있다.
또한, 본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 4)
본 형태에서는, 동일 기판 위에 복수의 광전 변환 셀을 형성하고, 복수의 광전 변환 셀을 직렬 접속하여 집적형 광전 변환 장치를 집적화하는, 집적형 광전 변환 장치의 예를 설명한다. 또한, 본 형태에서는, 세로 방향으로 유닛 셀이 3개 적층된 적층형 광전 변환 장치를 집적화하는 예를 설명한다. 이하, 집적형 광전 변환 장치의 제작 공정 및 구성의 개략에 대하여 설명한다.
도 7a에 있어서, 기판(702) 위에 제 1 전극층(704)을 형성한다. 혹은, 제 1 전극층(704)을 구비한 기판(702)을 준비한다. 제 1 전극층(704)은 산화 인듐, 산화 인듐 주석 합금, 산화아연, 산화주석, 산화 인듐 주석-산화아연 합금 등의 투명 도전 재료를 사용하여, 40nm 내지 200nm(바람직하게는 50nm 내지 100nm)의 두께로 형성한다. 제 1 전극층(704)의 시트 저항은 20Ω/□ 내지 200Ω/□ 정도로 하면 좋다.
또한, 제 1 전극층(704)은 도전성 고분자 재료를 사용하여 형성할 수 있다. 제 1 전극층(704)으로서, 도전성 고분자 재료를 사용하여 박막을 형성할 경우에는, 박막에 있어서의 시트 저항이 10000Ω/□ 이하, 파장이 550nm에 있어서의 투광률이 70% 이상인 것이 바람직하다. 또한, 제 1 전극층(704)에 포함되는 도전성 고분자의 저항률이 0.1Ω·cm 이하인 것이 바람직하다. 도전성 고분자로서는, 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 및 또는 그 유도체, 폴리피롤 및 또는 그 유도체, 폴리티오펜 및 또는 그 유도체, 이들의 2종 이상의 공중합체 등을 들 수 있다.
공액계 도전성 고분자의 구체적인 예로서는, 폴리피롤, 폴리(3-메틸피롤), 폴리(3-부틸피롤), 폴리(3-옥틸피롤), 폴리(3-데실피롤), 폴리(3,4-디메틸피롤), 폴리(3,4-디부틸피롤), 폴리(3-히드록시피롤), 폴리(3-메틸-4-히드록시피롤), 폴리(3-메톡시피롤), 폴리(3-에톡시피롤), 폴리(3-옥톡시피롤), 폴리(3-카르복실피롤), 폴리(3-메틸-4-카르복실피롤), 폴리N-메틸피롤, 폴리티오펜, 폴리(3-메틸티오펜), 폴리(3-부틸티오펜), 폴리(3-옥틸티오펜), 폴리(3-데실티오펜), 폴리(3-도데실티오펜), 폴리(3-메톡시티오펜), 폴리(3-에톡시티오펜), 폴리(3-옥톡시티오펜), 폴리(3-카르복실티오펜), 폴리(3-메틸-4-카르복실티오펜), 폴리(3,4-에틸렌디옥시티오펜), 폴리아닐린, 폴리(2-메틸아닐린), 폴리(2-옥틸아닐린), 폴리(2-이소부틸아닐린), 폴리(3-이소부틸아닐린), 폴리(2-아닐린술폰산), 폴리(3-아닐린술폰산) 등을 들 수 있다.
상기 도전성 고분자를, 단독으로 도전성 고분자 재료로서 제 1 전극층(704)에 사용하여도 좋다. 또한, 도전성 고분자 재료의 성질을 조정하기 위하여, 유기 수지를 첨가하여 사용할 수 있다.
상기 도전성 고분자 재료의 성질을 조정하는 유기 수지로서는, 도전성 고분자와 상용(相溶) 또는 혼합 분산이 가능하다면 열 경화성 수지이어도 좋고, 열 가소성 수지이어도 좋고, 또는 광 경화성 수지이어도 좋다. 예를 들어, 폴리에틸렌 테레프탈레이트, 폴리부틸렌 테레프탈레이트, 폴리에틸렌 나프탈레이트 등의 폴리에스테르계 수지, 폴리이미드, 폴리아미드-이미드 등의 폴리이미드계 수지, 폴리아미드6, 폴리아미드66, 폴리아미드12, 폴리아미드11 등의 폴리아미드 수지, 폴리비닐리덴플루오르화물, 폴리비닐플루오르화물, 폴리테트라플루오르에틸렌, 에틸렌-테트라플루오르에틸렌 공중합체, 폴리클로로트리플루오로에틸렌 등의 불소 수지, 폴리비닐알코올, 폴리비닐에텔, 폴리비닐부티랄, 폴리아세트산비닐, 폴리염화비닐 등의 비닐 수지, 에폭시 수지, 크실렌 수지, 아라미드 수지, 폴리우레탄계 수지, 폴리우레아계 수지, 멜라민 수지, 페놀계 수지, 폴리에테르, 아크릴계 수지 및 이들의 공중합체 등을 들 수 있다.
또한, 제 1 전극층(704)의 전기 전도도를 조정하기 위하여, 도전성 고분자 재료에 억셉터가 되는 불순물 또는 도너가 되는 불순물을 첨가함으로써, 공액계 도전성 고분자의 공액 전자의 산화 환원 전위를 변화시켜도 좋다.
억셉터가 되는 불순물로서는, 할로겐 화합물, 루이스산, 프로톤산, 유기시아 노 화합물, 유기 금속 화합물 등을 사용할 수 있다. 할로겐 화합물로서는, 염소, 브롬, 요오드, 염화요오드, 브롬화요오드, 플루오르화요오드 등을 들 수 있다. 루이스 산으로서는, 펜타플루오르화 인, 펜타플루오르화 비소, 펜타플루오르화 안티몬, 삼불화 붕소, 삼염화 붕소, 삼브롬화 붕소 등을 들 수 있다. 프로톤 산으로서는, 염산, 황산, 질산, 인산, 플루오로붕산, 불화 수소산, 과염소산 등의 무기산과, 유기 카르복실산, 유기 술폰산 등의 유기산을 들 수 있다. 유기 카르복실산 및 유기 설폰산으로서는 카르복실산화합물 및 설폰산화합물을 사용할 수 있다. 유기 시아노화합물로서는 공액결합에 2개 이상인 시아노기를 포함하는 화합물을 사용할 수 있다. 예를 들어, 테트라시아노에틸렌, 산화 테트라시아노에틸렌, 테트라시아노벤젠, 테트라시아노퀴노디메탄, 테트라시아노아자나프탈렌 등을 들 수 있다.
도너가 되는 불순물로서는, 알칼리 금속, 알칼리 토류 금속, 또는 3급 아민 화합물 등을 들 수 있다.
도전성 고분자를 물 또는 유기 용제(알코올계 용제, 케톤계 용제, 에스테르계 용제, 탄화수소계 용제, 방향족계 용제 등)에 용해시켜, 습식법에 의하여, 제 1 전극층(704)이 되는 박막을 형성할 수 있다. 도전성 고분자를 용해하는 용매로서는, 특히 한정되지 않고, 상술한 도전성 고분자 및 유기 수지 등의 고분자 수지 화합물을 용해하는 것을 사용하면 좋다. 예를 들어, 물, 메탄올, 에탄올, 프로필렌 카보네이트, N-메틸피롤리돈, 디메틸포름아미드, 디메틸아세트아미드, 시클로헥사논, 아세톤, 메틸 에틸 케톤, 메틸 이소부틸 케톤, 또는 톨루엔 등의 단독 용제 또는 혼합 용제를 용매로서 용해하면 좋다.
도전성 고분자 재료를 사용한 성막은, 상술한 바와 같이 용매에 용해시킨 후, 도포법, 코팅법, 액적토출법(잉크젯법이라고도 함), 또는 인쇄법 등의 습식법에 의하여 행할 수 있다. 도전성 고분자 재료를 용해하는 용매의 건조는, 열 처리를 행하여도 좋고, 감압 하에서 열 처리를 행하여도 좋다. 또한, 도전성 고분자 재료에 첨가된 유기 수지가 열 경화성인 경우는 추가로 가열 처리를 행하면 좋고, 광 경화성인 경우는 광 조사 처리를 행하면 좋다.
또한, 제 1 전극층(704)은, 유기 화합물과, 상기 유기 화합물에 대하여 전자 수용성을 나타내는 무기 화합물을 포함하는 복합 재료인 투명 도전 재료를 사용하여 형성할 수 있다. 복합 재료는, 제 1 유기 화합물과, 상기 제 1 유기 화합물에 대하여, 전자 수용성을 나타내는 제 2 무기 화합물을 복합화시킴으로써, 저항률을 1×106Ω·cm 이하로 할 수 있다. 또한, “복합”이란, 단순히 복수의 재료를 혼합시키는 것뿐만 아니라, 복수의 재료를 혼합함으로써 재료간에서의 전하의 수수(授受)가 행해질 수 있는 상태가 되는 것을 의미한다.
복합 재료에 사용하는 유기 화합물로서는, 방향족 아민 화합물, 카바졸 유도체, 방향족 탄화수소, 고분자 화합물(올리고머, 덴드리머, 중합체 등) 등, 다양한 화합물을 사용할 수 있다. 또한, 복합 재료에 사용하는 유기 화합물로서는, 정공 수송성이 높은 유기 화합물인 것이 바람직하다. 구체적으로는, 10-6cm2/Vsec 이상의 정공 이동도를 갖는 물질인 것이 바람직하다. 다만, 전자 수송성보다 정공 수송성이 높은 물질이라면, 이들 이외의 것을 사용하여도 좋다.
구체적으로는, 복합 재료에 사용할 수 있는 유기 화합물로서는, 이하에 예시하는 것을 적용할 수 있다. 예를 들어, 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐(약칭: NPB), 4,4'-비스[N-(3-메틸페닐)-N-페닐아미노]비페닐(약칭: TPD), 4,4',4"-트리스(N,N-디페닐아미노)트리페닐아민(약칭: TDATA), 4,4',4"-트리스[N-(3-메틸페닐)-N-페닐아미노]트리페닐아민(약칭: MTDATA) 등을 들 수 있다.
또한, 유기 화합물로서, 이하에 나타내는 유기 화합물을 사용함으로써, 450nm 내지 800nm의 파장 영역에 있어서, 흡수 피크를 갖지 않는 복합 재료를 얻을 수 있다. 또한, 저항률을 1×106Ω·cm 이하, 대표적으로는, 5×104Ω·cm 내지 1×106Ω·cm로 할 수 있다.
450nm 내지 800nm의 파장 영역에 있어서, 흡수 피크를 갖지 않는 복합 재료로서는, N,N'-디(p-톨릴)-N,N'-디페닐-p-페닐렌디아민(약칭: DTDPPA), 4,4'-비스[N-(4-디페닐아미노페닐)-N-페닐아미노]비페닐(약칭: DPAB), 4,4'-비스(N-{4-[N,-(3-메틸페닐)-N-페닐아미노]페닐}-N-페닐아미노)비페닐(약칭: DNTPD), 1,3,5-트리스[N-(4-디페닐아미노페닐)-N-페닐아미노]벤젠(약칭: DPA3B) 등의 방향족 아민 화합물을 들 수 있다.
또한, 450nm 내지 800nm의 파장 영역에 있어서, 흡수 피크를 갖지 않는 복합 재료로서는, 구체적으로는, 3-[N-(9-페닐카르바졸-3-일)-N-페닐아미노]-9-페닐카르바졸(약칭: PCzPCA1), 3,6-비스[N-(9-페닐카르바졸-3-일)-N-페닐아미노]-9-페닐카르바졸(약칭: PCzPCA2), 3-[N-(1-나프틸)-N-(9-페닐카르바졸-3-일)아미노]-9-페닐 카르바졸(약칭: PCzPCN1) 등의 카르바졸 유도체를 들 수 있다. 또한, 4,4'-디(N-카르바졸릴)비페닐(약칭: CBP), 1,3,5-트리스[4-(N-카르바졸릴)페닐]벤젠(약칭: TCPB), 9-[4-(N-카르바졸릴)]페닐-10-페닐안트라센(약칭: CzPA), 2,3,5,6-트리페닐-1,4-비스[4-(N-카르바졸릴)페닐]벤젠 등의 카르바졸 유도체를 사용할 수 있다.
또한, 450nm 내지 800nm의 파장 영역에 있어서, 흡수 피크를 갖지 않는 복합 재료로서는, 예를 들어, 9,10-디(나프탈렌-2-일)-2-tert-부틸안트라센(약칭: t-BuDNA), 9,10-디(나프탈렌-1-일)-2-tert-부틸안트라센, 9,10-비스(3,5-디페닐페닐)안트라센(약칭: DPPA), 9,10-디(4-페닐페닐)-2-tert-부틸안트라센(약칭: t-BuDBA), 9,10-디(나프탈렌-2-일)안트라센(약칭: DNA), 9,10-디페닐안트라센(약칭: DPAnth), 2-tert-부틸안트라센(약칭: t-BuAnth), 9,10-디(4-메틸나프탈렌-1-일)안트라센(약칭: DMNA), 2-tert-부틸-9,10-비스[2-(나프탈렌-1-일)페닐]안트라센, 9,10-비스[2-(나프탈렌-1-일)페닐]안트라센, 2,3,6,7-테트라메틸-9,10-디(나프탈렌-1-일)안트라센, 2,3,6,7-테트라메틸-9,10-디(나프탈렌-2-일)안트라센, 9,9'-비안트릴, 10,10'-디페닐-9,9'-비안트릴, 10,10'-디(2-페닐페닐)-9,9'-비안트릴, 10,10'-비스[(2,3,4,5,6-펜타페닐)페닐]-9,9'-비안트릴, 안트라센, 테트라센, 루브렌, 페릴렌, 2,5,8,11-테트라(tert-부틸)페릴렌 등의 방향족 탄화수소를 들 수 있다. 이 이외에, 펜타센, 코로넨 등도 사용할 수 있다. 또, 1×10-6cm2/Vsec 이상의 정공 이동도를 갖고, 탄소수 14 내지 탄소수 42인 방향족 탄화 수소를 사용하는 것이 보다 바람직하다.
450nm 내지 800nm의 파장 영역에 있어서, 흡수 피크를 갖지 않는 복합 재료에 사용할 수 있는 방향족 탄화 수소는, 비닐 골격을 갖고 있어도 좋다. 비닐 골격을 갖는 방향족 탄화 수소로서는, 예를 들어, 4,4'-비스(2,2-디페닐비닐)비페닐(약칭: DPVBi), 9,10-비스[4-(2,2-디페닐비닐)페닐]안트라센(약칭: DPVPA) 등을 들 수 있다.
또한, 폴리{4-[N-(4-디페닐아미노페닐)-N-페닐]아미노스티렌}(약칭: PStDPA), 폴리{4-[N-(9-카르바졸-3-일)-N-페닐아미노]스티렌}(약칭: PStPCA), 폴리(N-비닐카르바졸)(약칭: PVK), 폴리(4-비닐트리페닐아민)(약칭: PVTPA) 등의 고분자 화합물을 사용할 수도 있다.
또한, 복합 재료에 사용하는 무기 화합물로서는, 천이 금속 산화물이 바람직하다. 또한, 원소 주기율표에 있어서의 제 4족 내지 제 8족에 속하는 금속 원소의 산화물인 것이 바람직하다. 구체적으로는, 산화바나듐, 산화니오븀, 산화탄탈, 산화크롬, 산화몰리브덴, 산화텅스텐, 산화망간, 산화레늄은 전자 수용성이 높기 때문에 바람직하다. 특히 산화몰리브덴은 대기 중에서도 안정적이고 흡습성이 낮아 취급이 쉬우므로 바람직하다.
또한, 복합 재료를 사용한 제 1 전극층(704)의 제작 방법은, 습식법, 건식법을 불문하고, 어떤 수법을 사용하여도 좋다. 예를 들어, 복합 재료를 사용한 제 1 전극층(704)은, 상술한 유기 화합물과 무기 화합물의 공증착(共蒸着)으로 제작할 수 있다. 또한, 산화 몰리브덴을 사용하여 제 1 전극층(704)을 형성하는 경우, 산화몰리브덴은 진공 중에서 증발되기 쉽기 때문에, 증착법을 사용하는 것이 제작 공 정의 시점에서도 바람직하다. 또한, 상술한 유기 화합물과 금속 알콕시드를 포함하는 용액을 도포하고 소성함으로써, 제 1 전극층(704)을 제작할 수도 있다. 도포하는 방법으로서는, 잉크젯법, 스핀 코팅법 등을 사용할 수 있다.
제 1 전극층(704)에 사용하는 복합 재료가 포함하는 유기 화합물의 종류를 선택함으로써, 450nm 내지 800nm의 파장 영역에 있어서, 흡수 피크를 갖지 않는 복합 재료를 얻을 수 있다. 따라서, 태양광 등의 광을 흡수하지 않고 효율 좋게 투과하여, 광 수집 효율을 향상시킬 수 있다. 또한, 복합 재료를 사용하여 제 1 전극층(704)을 형성하면, 구부림에 대하여 강할 수 있다. 따라서, 가요성을 갖는 기판을 사용하여 광전 변환 장치를 제작하는 경우에는, 복합 재료를 사용하여 제 1 전극층(704)을 형성하는 것은 효과를 가진다.
제 1 전극층(704)의 저저항화의 관점에서는, ITO를 사용하는 것이 적합하다. 이 때, ITO의 열화를 방지하기 위하여, ITO 위에 SnO2막이나 ZnO막을 형성하는 것은 유효하다. 또한, 갈륨을 1wt% 내지 10wt% 포함하는 ZnO(ZnO:Ga)막은 투과율이 높고, ITO막 위에 적층시키는 재료로서는 호적이다. 조합의 일례로서, ITO막을 50nm 내지 60nm의 두께로 형성하고, 그 위에 ZnO:Ga막을 25nm 형성하여 제 1 전극층(704)을 형성하면, 양호한 광 투과 특성을 얻을 수 있다. 상기 ITO막과 ZnO:Ga막과의 적층막에 있어서 시트 저항은 120Ω/□ 내지 150Ω/□를 얻을 수 있다.
제 1 전극층(704) 위에는, 제 1 유닛 셀(711), 제 2 유닛 셀(712), 및 제 3 유닛 셀(713)이 순차적으로 적층 형성된다. 제 1 유닛 셀(711), 제 2 유닛 셀(712), 및 제 3 유닛 셀(713)을 구성하는 광전 변환층은 플라즈마 CVD법에 의하여 제작되는 반도체로 구성되고, 미결정 반도체 및 비정질 반도체로 구성된다. 미결정 반도체의 대표적인 예로서는, SiH4 가스를 수소 가스로 희석한 반응 가스를 사용하여 제작되는 미결정 실리콘이고, 그 이외에 미결정 실리콘 게르마늄, 미결정 실리콘 카바이드가 적용된다. 또한, 비정질 반도체의 대표적인 예로서는, SiH4 가스를 반응 가스로서 사용하여 제작되는 비정질 실리콘이고, 그 이외에 비정질 실리콘 카바이트, 비정질 게르마늄이 적용된다. 제 1 유닛 셀(711), 제 2 유닛 셀(712), 및 제 3 유닛 셀(713)은 pin접합, pi접합, in접합, pn접합 중 어느 하나에 의한 반도체 접합을 포함한다.
본 형태에서 나타내는 광전 변환 장치에 있어서, 제 1 유닛 셀(711)은 도 2에 도시하는 제 1 불순물 반도체층(11p), 제 1 반도체층(13i), 제 2 불순물 반도체층(11n)이 적층된 구성으로 한다. 마찬가지로 제 2 유닛 셀(712)은 제 3 불순물 반도체층(21p), 제 2 반도체층(23i), 제 4 불순물 반도체층(21n)이 적층된 구성으로 한다. 또한, 제 3 유닛 셀(713)은 제 5 불순물 반도체층(31p), 제 3 반도체층(33i), 제 6 불순물 반도체층(31n)이 적층된 구성으로 한다. 제 1 유닛 셀(711), 제 2 유닛 셀(712), 및 제 3 유닛 셀(713)의 두께는, 각각 0.5μm 내지 10μm, 바람직하게는 1μm 내지 5μm로 한다. 또한, 바람직하게는, 제 1 유닛 셀(711)＜제 2 유닛 셀(712)＜및 제 3 유닛 셀(713)의 순으로 막 두께가 두꺼워지도록 한다.
제 1 유닛 셀(711)의 광전 변환을 발현하는 주요부는, 비정질 구조 중에 결정이 존재하는 반도체층으로 구성된다. 또한, 상기 결정은 내부 전계를 형성하기 위하여 접합되는 한 쌍의 불순물 반도체층간을 관통한다. 반도체 재료 가스에 대하여 희석 가스의 유량비를 1배 이상 10배 미만, 바람직하게는 1배 이상 6배 이하로서 반응 공간에 도입하고, 미결정 반도체로 형성된 제 1 불순물 반도체층(11p) 위에 피막을 형성함으로써, 비정질 구조 중에 결정이 존재하는 반도체층을 형성할 수 있다. 이와 같이, 희석양을 제어하여 반도체층을 형성함으로써, 제 1 불순물 반도체층(11p)과의 계면으로부터 제 1 반도체층(13i)의 성막 방향으로 향하여 성장하고, 나중에 형성되는 제 2 불순물 반도체층(11n)에 도달하는 결정을 성장시킬 수 있다.
마찬가지로 제 2 유닛 셀(712)의 광전 변환을 발현하는 주요부는, 비정질 구조 중에 결정이 존재하고, 또 결정이 내부 전계를 형성하기 위하여 접합하는 한 쌍의 불순물 반도체층간을 관통하는 반도체층이다. 반도체 재료 가스에 대하여, 희석 가스의 유량비를 1배 이상 10배 미만, 바람직하게는 1배 이상 6배 이하로서 반응 공간에 도입하고, 미결정 반도체로 형성된 제 3 불순물 반도체층(21p) 위에 피막을 형성함으로써, 결정을 포함하는 반도체층은 형성된다. 또한, 제 3 유닛 셀(713)의 광전 변환을 발현하는 주요부는, 비정질 구조 중에 결정이 존재하고, 또 결정이 내부 전계를 형성하기 위하여 접합하는 한 쌍의 불순물 반도체층간을 관통하는 반도체층이다. 반도체 재료 가스에 대하여, 희석 가스의 유량비를 1배 이상 10배 미만, 바람직하게는 1배 이상 6배 이하로서 반응 공간에 도입하고, 미결정 반 도체로 형성된 제 5 불순물 반도체층(31p) 위에 피막을 형성함으로써, 결정을 포함하는 반도체층(i)은 형성된다. 바람직하게는 제 1 유닛 셀(711)＜제 2 유닛 셀(712)＜제 3 유닛 셀(713)의 순으로, 광전 변환을 발현하는 주요부를 구성하는 반도체층의 비정질 구조에 대한 결정의 비율이 커져 가는 것이 바람직하다.
또한, 여기서는 제 1 유닛 셀(711), 제 2 유닛 셀(712), 및 제 3 유닛 셀(713)의 각 셀이, 비정질 구조 중에 결정이 존재하는 반도체층을 갖는 예를 설명하였지만, 적어도 하나의 셀이 비정질 구조 중에 결정이 존재하는 반도체층을 갖고 있으면 좋다.
도 7b에 도시하는 바와 같이, 동일 기판 위에 복수의 광전 변환 셀을 형성하기 위하여, 레이저 가공법에 의하여 제 1 유닛 셀(711), 제 2 유닛 셀(712), 및 제 3 유닛 셀(713)의 적층체와 제 1 전극층(704)을 관통하는 개구(C0 내지 Cn)를 형성한다. 개구(C0, C2, C4, …Cn-2, Cn)는 절연 분리용의 개구이고, 소자 분리된 복수의 광전 변환 셀을 형성하기 위하여 형성한다. 또한, 개구(C1, C3, C5, …Cn-1)는 분리된 제 1 전극과 제 1 유닛 셀(711), 제 2 유닛 셀(712), 및 제 3 유닛 셀(713)의 적층체 위에, 나중에 형성되는 제 2 전극과의 접속을 형성하기 위하여 형성한다. 개구(C0 내지 Cn)를 형성함으로써, 제 1 전극층(704)은 제 1 전극(T1 내지 Tm)에 제 1 유닛 셀(711), 제 2 유닛 셀(712), 및 제 3 유닛 셀(713)의 적층체는 다중 접합 셀(K1 내지 Km)로 분할된다. 또한, 개구를 형성하기 위한 레이저 가공법에 사용하 는 레이저의 종류는 한정되는 것이 아니지만, Nd-YAG 레이저나 엑시머 레이저 등을 사용하는 것이 바람직하다. 어쨌든, 제 1 전극층(704)과, 제 1 유닛 셀(711), 제 2 유닛 셀(712), 및 제 3 유닛 셀(713)이 적층된 상태에서 레이저 가공을 행함으로써, 가공할 때 제 1 전극층(704)이 기판(702)으로부터 박리되는 것을 방지할 수 있다.
도 7c에 도시하는 바와 같이, 개구(C0, C2, C4, …Cn-2, Cn)를 충전하고, 또 개구(C0, C2, C4, …Cn-2, Cn)의 상단부를 덮는 절연 수지층(Z0 내지 Zm)을 형성한다. 절연 수지층(Z0 내지 Zm)은 스크린 인쇄법에 의하여, 아크릴계, 페놀계, 에폭시계, 폴리이미드계 등의 절연성이 있는 수지 재료를 사용하여 형성하면 좋다. 예를 들어, 페녹시 수지에 시클로헥산, 이소포론, 고저항 카본 블랙, 아에로질(aerosil), 분산제, 소포제(消泡劑), 레벨링(leveling)제를 혼합시킨 수지 조성물을 사용하고, 스크린 인쇄법에 의하여 개구(C0, C2, C4, …Cn-2, Cn)를 충전하도록 절연 수지 패턴을 형성한다. 절연 수지 패턴을 형성한 후, 160℃로 설정한 오븐(oven) 중에서 20분간 열 경화시켜, 절연 수지층(Z0 내지 Zm)을 얻는다.
그 다음, 도 8에 도시하는 제 2 전극(E0 내지 Em)을 형성한다. 제 2 전극(E0 내지 Em)은 도전성 재료로 형성한다. 제 2 전극(E0 내지 Em)은 알루미늄, 은, 몰리브덴, 티타늄, 크롬 등을 사용한 도전층을 스퍼터링법이나 진공 증착법에 의하여 형성하여도 좋지만, 토출 형성할 수 있는 도전 재료를 사용하여 형성할 수도 있다. 토출 형성할 수 있는 도전 재료를 사용하여 제 2 전극(E0 내지 Em)을 형성하는 경우에는, 스크린 인쇄법, 잉크젯법, 디스펜서법 등에 의하여 소정의 패턴을 직접 형성하여도 좋다. 예를 들어, Ag(은), Au(금), Cu(구리), W(텅스텐), Al(알루미늄) 등의 금속의 도전성 입자를 주성분으로 한 도전 재료를 사용하여, 제 2 전극(E0 내지 Em)을 형성할 수 있다. 대면적 기판을 사용하여 광전 변환 장치를 제작하는 경우에는, 제 2 전극(E0 내지 Em)을 저저항화하는 것이 바람직하다. 따라서, 금속의 입자로서 저항률이 낮은 금, 은, 구리 중의 어느 입자, 바람직하게는, 무저항의 은, 혹은 구리를 용매에 용해 또는 분산시킨 도전 재료를 사용하면 좋다. 또한, 레이저 가공된 개구(C1, C3, C5, …Cn-1)에 도전 재료를 충분히 충전하기 위해서는, 도전성 입자의 평균 입경으로서 5nm 내지 10nm인 나노페이스트(nanopaste)를 사용하면 좋다.
그 외에, 도전 재료의 주위를 다른 도전 재료로 덮은 도전성 입자를 포함하는 도전 재료를 토출 형성하여, 제 2 전극(E0 내지 Em)을 형성하여도 좋다. 예를 들어, Cu의 주위를 Ag로 덮은 도전성 입자에 있어서, Cu와 Ag 사이에 Ni 또는 NiB(니켈 붕소)로 이루어지는 버퍼층을 형성한 도전성 입자를 사용하여도 좋다. 용매는, 부틸 아세테이트 등의 에스테르류, 이소프로필 알코올 등의 알코올류, 아세톤 등의 유기 용제 등이 사용된다. 토출 형성하는 도전 재료의 표면 장력과 점도(粘度)는, 용액의 농도를 조정하고 계면 활성제 등을 첨가함으로써 적절히 조정 된다.
잉크젯법에 있어서의 노즐의 직경은 0.02μm 내지 100μm(바람직하게는, 30μm 이하)로 설정하고, 상기 노즐로부터 토출되는 도전 재료의 토출량은 0.001pl 내지 100pl(바람직하게는, 10pl 이하)로 설정하는 것이 바람직하다. 잉크젯법에는, 온-디멘드형(on-demand)과 콘티뉴어스(continuous)형의 2가지 방식이 있지만, 어느 방식을 사용하여도 좋다. 또한, 잉크젯법에서 사용하는 노즐에는, 압전체의 전압 인가에 의하여 변형하는 성질을 이용한 압전 방식과, 노즐 내에 설치된 히터에 의하여 토출물(여기서는 도전 재료)을 비등시켜 상기 토출물을 토출하는 가열 방식이 있지만, 그 어느 방식을 사용하여도 좋다. 피처리체와 노즐의 토출구와의 거리는 원하는 개소에 액적을 적하하기 위하여, 가능한 한 접근시키는 것이 바람직하고, 바람직하게는 0.1mm 내지 3mm(보다 바람직하게는, 1 mm 이하) 정도로 설정한다. 노즐과 피처리체는 그들의 상대적인 거리를 유지하면서 노즐 및 피처리체 중의 한쪽이 이동함으로써, 원하는 패턴을 묘화(描畵)하는 것이 가능하다.
도전 재료를 토출하는 공정은 감압하에서 행하여도 좋다. 이것은, 감압하에서 도전 재료의 토출 공정을 행함으로써, 도전 재료를 토출하여 피처리체에 착탄(着彈)할 때까지의 동안에, 상기 도전 재료에 포함되는 용매가 휘발하여, 후의 건조와 소성의 공정을 생략 또는 짧게 할 수 있기 때문이다. 또한, 도전 재료를 포함하는 조성물의 소성 공정에서, 분압비로 10% 내지 30%의 산소를 혼합시킨 가스를 적극적으로 사용함으로써, 제 2 전극(E0 내지 Em)을 형성하는 도전층의 저항률을 낮 추고, 또 상기 도전층의 박막화, 평활화를 도모할 수 있다.
제 2 전극(E0 내지 Em)을 형성하는 조성물을 토출한 후는, 상압하 또는 감압하에서 레이저 빔의 조사나 순간 열 어닐(RTA), 가열로 등에 의하여 건조와 소성 중의 어느 한쪽 또는 양쪽의 공정을 행한다. 건조와 소성의 공정 양쪽 모두는 가열 처리의 공정이지만, 예를 들어, 건조는 100℃에서 3분간, 소성은 200℃ 내지 350℃에서 15분 내지 120분간 행한다. 본 공정에 의하여, 조성물 중의 용매의 휘발 또는 화학적으로 조성물의 분산제를 제거하고, 주위의 수지를 경화 수축시킴으로써, 융합과 융착(融着)이 가속된다. 건조와 소성을 행하는 분위기는 산소 분위기, 질소 분위기 또는 대기 분위기에서 행한다. 다만, 도전성 입자를 용해 또는 분산시키는 용매가 제거되기 쉬운 산소 분위기하에서 행하는 것이 바람직하다.
나노 페이스트는, 입경이 5nm 내지 10nm인 도전성 입자, 대표적으로는 나노 입자를 유기 용제에 분산 또는 용해시킨 것이지만, 그 외에도, 분산제나 바인더라고 불리는 열 경화성 수지가 포함된다. 바인더는, 소성시에 크랙이나 불균일한 소성이 발생하는 것을 방지하는 기능을 가진다. 그리고, 건조 또는 소성 공정에 의하여 유기 용제의 증발, 분산제의 분해 제거 및 바인더에 의한 경화 수축이 동시에 진행함으로써, 나노 입자끼리가 융합 및/또는 융착하여 경화한다. 건조 또는 소성 공정에 의하여, 나노 입자는, 수십 nm 내지 백수십 nm까지 성장한다. 근접하는 나노 입자의 성장 입자끼리에서 융합 및/또는 융착하여 서로 연쇄함으로써, 금속 연쇄체를 형성한다. 한편, 남은 유기 성분의 대부분(약 80% 내지 90%)은 금속 연쇄 체의 외부로 압출(押出)되고, 결과적으로 금속 연쇄체를 포함하는 도전층과 그 외측을 덮는 유기 성분으로 이루어지는 막이 형성된다. 그리고, 유기 성분으로 이루어지는 막은, 나노페이스트를 질소 및 산소를 포함하는 분위기하에서 소성할 때에, 기체 중에 포함되는 산소와, 유기 성분으로 이루어지는 막 중에 포함되는 탄소나 수소 등이 반응함으로써 제거될 수 있다. 또한, 소성 분위기에 산소가 포함되지 않는 경우에는, 별도, 산소 플라즈마 처리 등에 의하여 유기 성분으로 이루어지는 막을 제거할 수 있다. 나노 페이스트를 질소 및 산소를 포함하는 분위기하에서 소성, 또는 건조한 후 산소 플라즈마로 처리함으로써, 유기 성분으로 이루어지는 막은 제거되기 때문에, 잔존한 금속 연쇄체를 포함하는 도전층의 평활화, 박막화, 저저항화를 도모할 수 있다. 또한, 도전 재료를 포함하는 조성물을 감압하에서 토출함으로써, 조성물 중의 용매가 휘발하기 때문에, 후의 가열 처리(건조 또는 소성) 시간을 단축할 수도 있다.
제 2 전극(E0 내지 Em)은, 다중 접합 셀(K1 내지 Km)의 최상층인 제 3 유닛 셀(713)의 제 6 불순물 반도체층(31n)과 접촉한다. 제 2 전극(E0 내지 Em)과 제 6 불순물 반도체층(31n)의 접촉을 옴(ohm)접촉으로 함으로써, 접촉 저항을 저하시킬 수 있다. 또한, 제 6 불순물 반도체층(31n)을 미결정 반도체로 형성하고, 상기 제 6 불순물 반도체층(31n)의 두께를 30nm 내지 80nm로 함으로써, 더 접촉 저항의 저감을 도모할 수 있다.
제 2 전극(E0 내지 Em-1) 각각은 개구(C1, C3, C5, …Cn-1)에 있어서, 제 1 전 극(T1 내지 Tm) 각각과 접속하도록 형성된다. 즉, 개구(C1, C3, C5, …Cn-1)에, 제 2 전극(E0 내지 Em)과 동일 재료를 충전한다. 이렇게 하여, 예를 들어, 제 2 전극(E1)은 제 1 전극(T2)과 전기적 접속을 얻고, 제 2 전극(Em-1)은 제 1 전극(Tm)과의 전기적인 접속을 얻을 수 있다. 즉, 제 2 전극은, 인접하는 제 1 전극과 전기적인 접속을 얻을 수 있고, 각 다중 접합 셀(K1 내지 Km)은 직렬의 전기적 접속을 얻는다.
밀봉 수지층(708)은 에폭시 수지, 아크릴 수지, 실리콘(silicone) 수지를 사용하여 형성한다. 제 2 전극(E0)과 제 2 전극(Em) 위의 밀봉 수지층(708)에, 개구부(709), 개구부(710)를 형성하고, 상기 개구부(709), 개구부(710)에서 외부 배선에 접속될 수 있게 한다.
이상과 같이 하여, 기판(702) 위에 제 1 전극(T1)과 다중 접합 셀(K1)과 제 2 전극(E1)으로 이루어지는 광전 변환 셀(S1), … 제 1 전극(Tm)과 다중 접합 셀(Km)과 제 2 전극(Em)으로 이루어지는 광전 변환 셀(Sm)이 형성된다. 제 1 전극(Tm)은 인접하는 제 2 전극(Em-1)과 개구(Cn-1)에서 접속되어, m개의 광전 변환 셀이 직렬로, 전기적으로 접속된 광전 변환 장치를 제작할 수 있다. 또한, 제 2 전극(E0)은 광전 변환 셀(S1)에 있어서의 제 1 전극(T1)의 취출 전극이 된다.
도 9a 내지 도 10에, 본 형태에 따른 광전 변환 장치의 다른 형태를 도시한 다. 도 9a에 있어서, 기판(702), 제 1 전극층(704), 제 1 유닛 셀(711) 내지 제 3 유닛 셀(713)은 상기와 마찬가지로 제작된다. 그리고, 제 1 유닛 셀(711) 내지 제 3 유닛 셀(713) 위에 인쇄법 등에 의하여 제 2 전극(E1 내지 Eq)을 형성한다.
도 9b에 도시하는 바와 같이, 레이저 가공법에 의하여 제 1 유닛 셀(711) 내지 제 3 유닛 셀(713)과 제 1 전극층(704)을 관통하는 개구(C0 내지 Cn)를 형성한다. 개구(C0, C2, C4, …Cn-2, Cn)는 광전 변환 셀을 형성하기 위한 절연 분리용의 개구이고, 개구(C1, C3, C5, …Cn-1)는 제 1 유닛 셀(711) 내지 제 3 유닛 셀(713)을 끼우는 제 1 전극(T1 내지 Tm)과 제 2 전극(E1 내지 Eq)과의 접속을 형성하기 위한 것이다. 개구(C0 내지 Cn)의 형성에 의하여, 제 1 전극층(704)은 제 1 전극(T1 내지 Tm)에 제 1 유닛 셀(711) 내지 제 3 유닛 셀(713)은 다중 접합 셀(K1 내지 Km)로 분할된다. 레이저 가공을 할 때는, 개구의 주변에 잔사(殘渣)가 남는 경우가 있다. 이 잔사는 피가공물의 비말(飛沫)이고, 레이저 빔에 의하여 고온으로 가열된 비말은 제 1 유닛 셀(711) 내지 제 3 유닛 셀(713)의 표면에 부착함으로써 막에 데미지를 주기 때문에, 본래 바람직하지 않다. 비말의 부착 등을 방지하기 위하여, 개구의 패턴에 맞추어 제 2 전극을 형성하고, 그 후 레이저 가공함으로써, 적어도 제 1 유닛 셀(711) 내지 제 3 유닛 셀(713)의 적층체에의 데미지를 방지할 수 있다.
도 9c에 도시하는 바와 같이, 개구(C0, C2, C4, …Cn-2, Cn)를 충전하고, 또 개구(C0, C2, C4, …Cn-2, Cn)의 상단부를 덮는 절연 수지층(Z0 내지 Zm)을 인쇄법, 예를 들어 스크린 인쇄법에 의하여 형성한다.
다음에, 도 10에 도시하는 바와 같이, 개구(C1, C3, C5, …Cn-1)를 충전하고, 제 1 전극(T1 내지 Tm)에 접속하는 배선(B0 내지 Bm)을 스크린 인쇄법으로 형성한다. 배선(B0 내지 Bm)은 제 2 전극과 같은 재료로 형성하는 것이고, 열 경화형의 카본 페이스트를 사용한다. 또한, 배선(Bm)은 절연 수지층(Zm) 위에 형성되고, 취출 전극으로서 기능시킨다. 이렇게 하여, 예를 들어, 제 2 전극(E1)은 제 1 전극(T2)과 전기적 접속을 얻고, 제 2 전극(Eq-1)은 제 1 전극(Tm)과 전기적 접속을 얻을 수 있다. 즉, 제 2 전극은, 인접하는 제 1 전극과 전기적인 접속을 얻을 수 있고, 각 다중 접합 셀(K1 내지 Km)은 직렬의 전기적 접속을 얻는다.
마지막으로, 밀봉 수지층(708)을 인쇄법으로 형성한다. 밀봉 수지층(708)은, 배선(B0), 배선(Bm) 위에 개구부(709) 개구부(710)가 각각 형성되고, 이 부분에서 외부 회로와 접속된다. 이렇게 하여, 기판(702) 위에 제 1 전극(T1)과 다중 접합 셀(K1)과 제 2 전극(E1)으로 이루어지는 광전 변환 셀(S1), …제 1 전극(Tm)과 다중 접합 셀(Km)과 제 2 전극(Eq-1)으로 이루어지는 광전 변환 셀(Sm)이 형성된다. 그리고, 제 1 전극(Tm)은 인접하는 제 2 전극(Eq-2)과 개구(Cn-1)에서 접속되어, m개 의 광전 변환 셀이 직렬로, 전기적으로 접속된 광전 변환 장치를 제작할 수 있다. 또한, 배선(B0)은 광전 변환 셀(S1)의 제 1 전극(T1)의 취출 전극이 된다.
본 발명의 일 형태에 따른 집적형 광전 변환 장치는, 광전 변환을 행하는 주요한 층으로서, 비정질 구조 중에 피막의 성막 방향으로 관통하는 결정을 복수 포함하는 반도체층을 가지므로, 광 열화에 의한 특성 변동을 방지할 수 있고, 광전 변환 특성을 향상시킬 수 있다. 또한, 광전 변환을 행하는 주요한 층을 비정질 구조로 형성하기 때문에, 광 흡수 계수를 유지할 수 있고, 비정질 실리콘 박막을 사용한 광전 변환 장치의 광전 변환층과 같은 정도의 두께로 할 수 있으므로, 생산성과의 양립을 도모할 수도 있다.
또한, 유닛 셀이 복수 적층된 적층형(탠덤형 또는 스택형 등의 다중 접합형)의 광전 변환 장치로 하고, 광 입사측에 가까운 쪽으로부터 순서대로 반도체층 중의 결정이 차지하는 비율을 크게, 또는 광전 변환층의 막 두께를 두껍게 함으로써, 광 입사측에 가까운 측에서 단파장 영역 광을 흡수하기 쉽게 할 수 있고, 광 입사측으로부터 먼 측에서 장파장 영역 광을 흡수하기 쉽게 할 수 있다. 그래서, 효율 좋게 광범위에 걸쳐 광을 흡수할 수 있으므로 고효율화를 도모할 수 있다.
(실시형태 5)
본 형태에서는, 광전 변환 장치의 다른 형태로서, 광 센서 장치의 예를 나타낸다.
도 11에 본 형태에 따른 광 센서 장치의 일례를 도시한다. 도 11에 도시하 는 광 센서 장치는, 수광부에 광전 변환층(225)을 갖고, 그 출력을 박막 트랜지스터(211)로 구성된 증폭 회로에서 증폭하여 출력하는 기능을 구비한다. 광전 변환층(225) 및 박막 트랜지스터(211)는, 기판(201) 위에 형성되어 있다. 기판(201)으로서는, 투광성을 갖는 기판, 예를 들어 유리 기판, 석영 기판, 세라믹 기판 등 중에 어느 하나를 사용할 수 있다.
기판(201) 위에는, 스퍼터링법 또는 플라즈마 CVD법에 의하여, 산화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화질화 실리콘 중에서 선택된 하나 또는 복수의 층으로 이루어지는 절연층(202)이 형성되어 있다. 절연층(202)은 막 응력(스트레스) 완화와 불순물 오염을 방지하기 위하여 형성되어 있다. 절연층(202) 위에는 박막 트랜지스터(211)를 구성하는 결정성 반도체층(203)이 형성된다. 결정성 반도체층(203) 위에는 게이트 절연층(205), 게이트 전극(206)이 형성되어, 박막 트랜지스터(211)를 구성하고 있다.
박막 트랜지스터(211) 위에는 층간 절연층(207)이 형성되어 있다. 층간 절연층(207)은 단층의 절연층으로 형성되어도 좋고, 상이한 재료의 절연층의 적층막이어도 좋다. 층간 절연층(207) 위에는, 박막 트랜지스터(211)의 소스 영역 및 드레인 영역에 전기적으로 접속하는 배선이 형성된다. 또한, 층간 절연층(207) 위에는, 이 배선과 같은 재료 및 같은 공정으로 형성된 전극(221), 전극(222), 전극(223)이 형성되어 있다. 전극(221), 전극(222), 전극(223)은, 금속막, 예를 들어, 저저항 금속막을 사용하여 형성된다. 이와 같은 저저항 금속막으로서, 알루미늄 합금 또는 순 알루미늄 등을 사용할 수 있다. 또한, 이러한 저저항 금속막과 고융점 금속막과의 적층 구조로서, 티타늄 층과 알루미늄 층과 티타늄 층을 순서대로 적층한 3층 구조로 하여도 좋다. 고융점 금속막과 저저항 금속막과의 적층 구조 대신에, 단층의 도전층에 의하여 형성할 수도 있다. 이와 같은 단층의 도전층으로서, 티타늄, 텅스텐, 탄탈, 몰리브덴, 네오디뮴, 코발트, 지르코늄, 아연, 루테늄, 로듐, 팔라듐, 오스뮴, 이리듐, 백금 중에서 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 이루어지는 단층막, 혹은 이들의 질화물, 예를 들어, 질화 티타늄, 질화 텅스텐, 질화 탄탈, 질화 몰리브덴으로 이루어지는 단층막을 사용할 수 있다.
층간 절연층(207), 게이트 절연층(205), 및 절연층(202)은 단부가 테이퍼 형상으로 되도록 에칭 가공이 행해져 있다. 층간 절연층(207), 게이트 절연층(205), 및 절연층(202)의 단부가 테이퍼 형상으로 가공됨으로써, 이들 막 위에 형성되는 보호층(227)의 피복률이 좋게 되고, 수분이나 불순물 등이 침입하기 어렵게 된다는 효과가 있다.
층간 절연막(207) 위에는, 광전 변환층(225)을 형성한다. 광전 변환층(225)으로서는, 도 1에 도시하는 불순물 반도체층(1p)과, 반도체층(3i), 불순물 반도체층(1n)이 적층된 구성을 적용할 수 있다. 또한, 불순물 반도체층(1p)은 적어도 일부가 전극(222)과 접하도록 형성한다. 불순물 반도체층(1p)은 미결정 반도체로 형성되고, 상기 불순물 반도체층(1p) 위에 비정질 구조 중에 결정이 존재하는 반도체층(3i)을 형성한다. 반도체층(3i) 위에 불순물 반도체층(1n)을 형성한다.
반도체층(3i)은 반도체 재료 가스(대표적으로는 실란)에 대하여, 희석 가스 (대표적으로는 수소 가스)의 유량비를 1배 이상 10배 미만, 바람직하게는 1배 이상 6배 이하로서 피막의 형성을 행하고, 불순물 반도체층(1p)과의 계면으로부터 피막의 성막 방향으로 향하여, 다음에 상층에 형성하는 불순물 반도체층(1n)까지 도달하도록 결정을 성장시킨다. 이와 같이, 결정을 성장시킴으로써, 상기 결정이 캐리어 패스로서 기능하여 광 전류 특성을 향상시킬 수 있다.
보호층(227)은, 예를 들어, 질화 실리콘으로 형성되고, 광전 변환층(225) 위에 형성된다. 보호층(227)에 의하여, 박막 트랜지스터(211)나 광전 변환층(225)에 수분이나 유기물 등의 불순물이 혼입하는 것을 방지할 수 있다. 보호층(227) 위에는, 폴리이미드, 아크릴 등의 유기 수지 재료로 형성되는 층간 절연층(228)이 형성되어 있다. 층간 절연층(228) 위에는, 전극(221)에 전기적으로 접속되는 전극(231), 층간 절연층(228) 및 보호층(227) 중에 형성된 콘택트 홀을 통하여 광전 변환층(225)의 상층(불순물 반도체층(1n)) 및 전극(223)과 전기적으로 접속되는 전극(232)이 형성되어 있다. 전극(231) 및 전극(232)으로서는, 텅스텐, 티타늄, 탄탈, 은 등을 사용할 수 있다.
층간 절연층(228) 위에, 스크린 인쇄법 또는 잉크젯법에 의하여 에폭시 수지, 폴리이미드, 아크릴, 페놀 수지 등의 유기 수지 재료를 사용하여 층간 절연층(235)이 형성되어 있다. 층간 절연층(235)에는 전극(231) 및 전극(232) 위에 개구부가 형성되어 있다. 층간 절연층(235) 위에는, 예를 들어, 니켈 페이스트를 사용하여 인쇄법에 의하여 전극(231)에 전기적으로 접속되는 전극(241), 및 전극(232)에 전기적으로 접속되는 전극(242)이 형성되어 있다.
도 11에 도시하는 광 센서 장치로서 기능하는 광전 변환 장치는, 광전 변환층의 주요부를 구성하는 층을, 피막의 성막 방향으로 관통하는 결정이 비정질 구조 중에 존재하는 구성으로 함으로써, 종래의 비정질 실리콘 박막과 같은 정도의 두께로, 종래의 비정질 실리콘 박막을 사용한 광전 변환 장치보다 우수한 광전 변환 특성을 얻을 수 있다. 또한, 도 11에서는, 수광부에 광전 변환층(225)을 갖고, 그 출력을 박막 트랜지스터(211)로 구성된 증폭 회로로 증폭하여 출력하는 광 센서 장치에 대하여 나타냈지만, 증폭 회로에 따른 구성을 생략하면, 광 센서로 할 수 있다.
(실시형태 6)
본 발명의 다른 일 형태는, 광전 변환을 발현하는 층으로서, 단결정 반도체층을 갖는 셀과, 광전 변환을 발현하는 층으로서 비정질 구조 중에 결정이 성막 방향으로, 연속적으로 존재함으로써, 관통하는 반도체층을 갖는 셀을 구비한 광전 변환 장치이다. 본 형태에서는, 단결정 반도체층을 갖는 셀과, 성막 방향으로 관통하는 결정을 포함하는 반도체층을 갖는 셀이 적층된 탠덤형 광전 변환 장치의 예를 설명한다.
도 12에 도시하는 광전 변환 장치는, 제 1 전극(104)이 형성된 기판(100) 측으로부터, 제 1 유닛 셀(110), 제 2 유닛 셀(130), 및 제 2 전극(142)이 순차적으로 배치된 구성을 갖는다. 제 1 유닛 셀(110) 및 제 2 유닛 셀(130)은, 제 1 전극(104)과 제 2 전극(142)으로 이루어지는 한 쌍의 전극간에 협지(挾持)되어 있다. 또한, 제 2 전극(142) 위에는, 보조 전극(144)이 형성된다. 여기서는, 제 2 전 극(142) 측을 광 입사면으로 하는 예에 대하여 설명한다.
제 1 유닛 셀(110)은, 일 도전형의 제 1 불순물 반도체층(111n+)을 포함하는 단결정 반도체층(113n)과, 일 도전형과는 반대의 도전형의 제 2 불순물 반도체층(115p)의 적층 구조로 구성한다. 제 1 유닛 셀(110)을 구성하는 단결정 반도체층(113n)의 두께는, 1μm 이상 10μm 이하, 바람직하게는 2μm 이상 8μm 이하로 한다.
단결정 반도체층(113n)은, 단결정 반도체 기판을 박편화한 단결정 반도체층이다. 대표적으로는, 단결정 실리콘 기판을 박편화한 단결정 실리콘층으로 단결정 반도체층(113n)을 형성한다. 또한, 단결정 반도체 기판 대신에 다결정 반도체 기판(대표적으로는 다결정 실리콘 기판)을 사용할 수도 있다. 이 경우, 단결정 반도체층(113n)은 다결정 반도체층(대표적으로는 다결정 실리콘층)으로 형성된다.
단결정 실리콘으로 대표되는 단결정 반도체는, 결정 입계가 없으므로, 다결정 반도체, 미결정 반도체 또는 비정질 반도체에 비교하여, 변환 효율이 높다. 따라서, 우수한 광전 변환 특성을 얻을 수 있다.
제 2 유닛 셀(130)은, 일 도전형의 제 3 불순물 반도체층(131n)과, 비정질 구조(137) 중에 결정(139)을 포함하는 비단결정 반도체층(133i)과, 일 도전형과는 반대의 도전형의 제 4 불순물 반도체층(135p)의 적층 구조로 구성한다. 제 2 유닛 셀(130)의 비단결정 반도체층(133i)의 두께는 0.1μm 이상 0.5μm 이하, 바람직하게는 0.2μm 이상 0.3μm 이하로 한다.
또한, 제 1 유닛 셀(110)과 제 2 유닛 셀(130)의 접합부에서는, 일 도전형의 제 2 불순물 반도체층(115p)과, 상기 제 2 불순물 반도체층(115p)과는 반대의 도전형의 제 3 불순물 반도체층(131n)이 접함으로써 pn접합이 형성된다.
비단결정 반도체층(133i)은, 비정질 구조(137) 중에 결정(139)이 이산적으로 존재한다. 결정(139)은, 내부 전계를 형성하기 위하여, 접합된 한 쌍의 불순물 반도체층간에 연속적으로 존재하여 관통하도록 성장하고, 구체적으로는 제 3 불순물 반도체층(131n)으로부터 비단결정 반도체층(133i)의 성막 방향으로 향하여 성장하여, 제 4 불순물 반도체층(135p)까지 도달한 결정이다. 결정(139)의 형상은, 침 형상인 것이 바람직하다. 여기서의 "침 형상"이란, 상기 실시 형태 1에서 설명한 것과 마찬가지다.
결정(139)은, 미결정, 다결정, 단결정 등의 결정질 반도체를 포함하고, 대표적으로는 결정질 실리콘을 포함한다. 비정질 구조(137)는, 비정질 반도체로 구성되고, 대표적으로는 비정질 실리콘으로 구성된다. 비정질 실리콘으로 대표되는 비정질 반도체는 직접 천이형이며, 광 흡수 계수가 높다. 그래서, 비정질 구조(137) 중에 결정(139)이 존재하는 비단결정 반도체층(133i)에 있어서, 비정질 구조(137)는 결정(139)보다 광 생성 캐리어를 발생하기 쉽다. 또한, 비정질 실리콘으로 구성되는 비정질 구조의 밴드 갭은 1.6eV 내지 1.8eV인 것에 대하여, 결정질 실리콘으로 구성되는 결정의 밴드 갭은 1.1eV 내지 1.4eV 정도이다. 이와 같은 관계에 의하여, 비정질 구조(137) 중에 결정(139)을 포함하는 비단결정 반도체층(133i)에서 발생한 광 생성 캐리어는, 확산에 의하여, 또는 드리프트에 의하여, 결정(139)으로 이동한다. 결정(139)은 광 생성 캐리어의 도통로(캐리어 패스)로서 기능한 다. 이와 같은 구성에 의하면, 광 유기 결함이 생성되었더라도 광 생성 캐리어는 결정(139)에 더 쉽게 흐르기 때문에, 비단결정 반도체층(133i)의 결함 준위에 광 생성 캐리어가 트랩될 확률이 저하된다. 또한, 결정(139)은 제 3 불순물 반도체층(131n)과, 제 4 불순물 반도체층(135p) 사이를 관통하도록 형성함으로써, 광 생성 캐리어인 전자 및 정공도 결함 준위에 트랩될 확률이 저하되므로 흐르기 쉬워진다. 이상으로, 종래부터 문제가 되어 있는 광 열화에 의한 특성 변동을 저감할 수 있다.
또한, 비정질 구조(137) 중에 결정(139)이 존재하는 비단결정 반도체층(133i)으로 함으로써, 주로 광 생성 캐리어를 발생시켜, 광전 변환을 행하는 영역, 주로 발생한 광 생성 캐리어의 도통로가 되는 영역과 같이, 기능의 분리를 행할 수 있다. 종래의 광전 변환층을 형성하는 비정질 반도체층이나 미결정 반도체층에서는, 광전 변환과 캐리어의 도통로의 기능이 분리되지 않으며 행해지고, 한쪽의 기능을 우선적으로 하면, 다른 쪽의 기능이 저하할 경우가 있었다. 그러나, 상술한 바와 같이, 기능의 분리를 도모하므로, 양쪽의 기능을 향상시킬 수 있고, 광전 변환 특성을 향상시킬 수 있다.
또한, 비정질 구조(137) 중에 결정(139)을 포함하는 비단결정 반도체층(133i)으로 함으로써, 비정질 구조(137)에서 광 흡수 계수를 유지할 수 있다. 그래서, 비정질 실리콘 박막을 사용한 광전 변환층과 같은 정도의 두께로 할 수 있고, 미결정 실리콘 박막을 사용한 광전 변환 장치보다 생산성을 향상시킬 수 있다.
제 1 유닛 셀(110)을 구성하는 단결정 반도체층(113n)으로서 대표적으로는 단결정 실리콘이 적용되고, 그 밴드 갭은 1.1eV이다. 또한, 제 2 유닛 셀(130)을 구성하는 비단결정 반도체층(133i)은, 비정질 구조(대표적으로는 비정질 실리콘) 중에 결정(대표적으로는 결정질 실리콘)이 존재하고, 비정질 구조(대표적으로는 비정질 실리콘)의 밴드 갭은 1.6eV 내지 1.8eV의 범위에 있고, 결정(대표적으로는 결정질 실리콘)의 밴드 갭은 1.1eV 내지 1.4eV의 범위에 있다. 제 2 유닛 셀(130)은, 단결정 반도체층(113n)보다 밴드 갭이 넓은 영역을 가진다. 그래서, 제 1 유닛 셀(110)에 의하여 장파장 영역 광을 이용하여 발전할 수 있고, 제 2 유닛 셀(130)에 의하여 단파장 영역 광을 이용하여 발전할 수 있다. 태양광은, 광범위의 파장 대역을 가지므로, 본 발명의 일 형태의 구성으로 함으로써, 효율 좋게 발전을 행할 수 있다. 즉, 톱 셀은 광 열화 등에 의하여, 특성 변동하는 것을 방지한 구성을 갖고, 또한 보텀 셀을 단결정 반도체층으로 구성함으로써, 우수한 광전 변환 특성을 실현할 수 있다. 또한, 파장의 감도 대역이 상이한 유닛 셀을 적층하여, 광 입사 측에 단파장 영역의 감도가 좋은 유닛 셀을 배치하므로, 발전 효율을 향상시킬 수 있다.
제 1 유닛 셀(110)에 있어서, 일 도전형의 제 1 불순물 반도체층(111n+)과, 상기 일 도전형과는 반대의 도전형의 제 2 불순물 반도체층(115p)은, 한쪽이 n형 반도체이고, 다른 쪽이 p형 반도체이다. 단결정 반도체층(113n)은, n형 반도체, p형 반도체, n형 반도체와 i형 반도체, 또는 p형 반도체와 i형 반도체의 적층 등으로 구성된다. 본 형태에서는, 제 1 불순물 반도체층(111n+)을 포함하는 단결정 반도체층(113n)을 n형 반도체로 형성하고, 제 2 불순물 반도체층(115p)을 p형 반도체 로 형성함으로써, pn접합을 형성한다. 또한, 제 2 유닛 셀(130)에 있어서, 일 도전형의 제 3 불순물 반도체층(131n)과, 상기 일 도전형과는 반대의 도전형의 제 4 불순물 반도체층(135p)은, 한쪽이 n형 반도체이고, 다른 쪽이 p형 반도체이다. 또한, 비단결정 반도체층(133i)의 비정질 구조는, i형 반도체이다. 본 형태에서는, 제 3 불순물 반도체층(131n)을 n형 반도체로 형성하고, 제 4 불순물 반도체층(135p)을 p형 반도체로 형성함으로써, pin접합을 형성한다.
또한, 제 1 유닛 셀(110)과 제 2 유닛 셀(130)은, p형의 제 2 불순물 반도체층(115p)과 n형의 제 3 불순물 반도체층(131n)이 접합함으로써 접합 계면에 재결합 중심이 형성되어, 재결합 전류가 흐른다.
제 1 유닛 셀(110)은, 단결정 반도체 기판을 박편화하고, 표층을 분리하여 지지 기판 위에 고정한 단결정 반도체층(113n)을 형성하고, 상기 단결정 반도체층(113n) 위에 제 2 불순물 반도체층(115p)을 형성한다. 또한, 단결정 반도체층(113n)의 제 2 불순물 반도체층(115p)과 반대의 면 측에는, 제 1 불순물 반도체층(111n+)을 형성한다.
단결정 반도체층(113n)은, 대표적으로는 단결정 실리콘이 적용되고, 그 경우에는 단결정 실리콘층이 된다. 예를 들어, 단결정 반도체층(113n)은 이온 주입법 또는 이온 도핑법을 이용하여 단결정 반도체 기판에 전압으로 가속한 이온을 조사하고, 그 후의 열 처리를 행함으로써 단결정 반도체 기판의 일부를 분리함으로써 얻을 수 있다. 또한, 다광자 흡수가 생기는 레이저 빔을 단결정 반도체 기판에 조사하여, 그 후 단결정 반도체 기판의 일부를 분리하는 방법을 적용하여도 좋다.
또한, 본 명세서에서는, "이온 주입"이란, 원료 가스로 생성되는 이온을 질량 분리하여 대상물에 조사함으로써 상기 이온을 구성하는 원소를 첨가하는 방식을 가리킨다. 또한, "이온 도핑"이란, 원료 가스로 생성되는 이온을 질량 분리하지 않고 대상물에 조사함으로써 상기 이온을 구성하는 원소를 첨가하는 방식을 가리킨다.
제 1 불순물 반도체층(111n+)은, 일 도전형을 부여하는 불순물 원소를 포함하는 반도체층이고, 단결정 반도체층(113n) 또는 박편화하기 전의 단결정 반도체 기판에 일 도전형을 부여하는 불순물 원소를 도입하여 형성한다. 일 도전형을 부여하는 불순물 원소로서는, n형을 부여하는 불순물 원소 또는 p형을 부여하는 불순물 원소를 사용한다. n형을 부여하는 불순물 원소로서는, 대표적으로는 주기율표 제 15 족 원소인 인, 비소, 또는 안티몬 등을 들 수 있다. p형을 부여하는 불순물 원소로서는, 대표적으로는 주기율표 제 13족 원소인 붕소 또는 알루미늄 등을 들 수 있다. 본 형태에서는, n형을 부여하는 불순물 원소인 인을 도입하고, n형의 제 1 불순물 반도체층(111n+)을 형성한다.
단결정 반도체층(113n) 위에 형성하는 제 2 불순물 반도체층(115p)은, 제 1 불순물 반도체층(111n+)과 반대의 도전형을 부여하는 불순물 원소를 포함하는 반도체층이다. 제 2 불순물 반도체층(115p)은 CVD법 등에 의하여, 일 도전형을 부여하는 불순물 원소를 포함하는 미결정 반도체층 또는 비정질 반도체층을 형성한다. 또는, 단결정 반도체층(113n)의 제 1 불순물 반도체층(111n+)과 반대의 표면 측에 일 도전형을 부여하는 불순물 원소를 도입하여 형성한다.
제 2 유닛 셀(130)은, 미결정 반도체로 형성된 제 3 불순물 반도체층(131n) 위에, 비정질 구조(137) 중에 결정(139)이 존재하는 비단결정 반도체층(133i)을 형성하고, 상기 비단결정 반도체층(133i) 위에 제 4 불순물 반도체층(135p)을 형성한다.
비단결정 반도체층(133i)은 반도체 재료 가스에 대하여 희석 가스의 유량비를 1배 이상 10배 미만, 바람직하게는 1배 이상 6배 이하로서 반응 공간에 도입하여, 소정의 압력을 유지하면서 플라즈마, 대표적으로는 글로우 방전 플라즈마를 생성하여 성막한다. 이로써, 반응 공간 내에 놓여진 피처리체 (제 3 불순물 반도체층(131n)) 위에 피막(비단결정 반도체층(133i))이 성막된다. 반도체 재료 가스의 희석률 및 하층(제 3 불순물 반도체층(131n))의 결정 구조를 제어함으로써, 제 3 불순물 반도체층(131n)이 종 결정으로서 기능하고, 피막이 형성되는 방향을 향하여 결정 성장이 진행된다. 또한, 비정질 구조(137) 중에 제 3 불순물 반도체층(131n)으로부터 결정(139)이 성장한 비단결정 반도체층(133i)을 얻을 수 있다. 본 발명의 일 형태는, 결정(139)이 비단결정 반도체층(133i)을 관통하도록 성장시키므로, 성막 초기로부터 성막 종료까지, 반도체 재료 가스와 희석 가스의 유량비를 복잡하게 조절할 필요가 없어, 제작이 용이하다. 또한, 비정질 반도체의 성막 조건과 마찬가지의 성막 조건이므로, 성막 속도가 극단적으로 느려지는 일은 없고, 생산성이 대폭 저하되지는 않는다. 물론, 일반적인 미결정 반도체를 성막하는 경우와 비교하면, 성막 속도가 높고 생산성도 향상된다.
비단결정 반도체층(133i)은, 반도체 재료 가스를, 희석 가스로 희석한 반응 가스를 사용하여, 플라즈마 CVD 장치를 사용하여 형성할 수 있다. 반도체 재료 가스로서는, 실란, 디실란으로 대표되는 수소화 실리콘을 사용할 수 있다. 또한, 수소화 실리콘 대신에, SiH2Cl2, SiHCl3, SiCl4 등의 염화 실리콘, 또는 SiF4 등의 불화 실리콘을 사용할 수 있다. 희석 가스의 대표적인 예는 수소이고, 그 이외에는 수소에 가하여, 헬륨, 아르곤, 크립톤, 및 네온으로부터 선택된 일종 또는 복수종의 희가스 원소를 희석 가스로서 예를 들어 수소화 실리콘을 희석하여 비단결정 반도체층(133i)을 형성할 수 있다. 희석은 반도체 재료 가스(예를 들어 실란)에 대하여 희석 가스(예를 들어 수소)의 유량비를 1배 이상 10배 미만, 바람직하게는 1배 이상 6배 이하로 한다.
또한, 비단결정 반도체층(133i)은, i형 반도체로 형성한다. 또한, i형 반도체에 관한 설명은, 상기 실시형태 1에서 나타낸 것과 마찬가지다.
비단결정 반도체층(133i)을 상층에 형성하는 제 3 불순물 반도체층(131n)은, 일 도전형을 부여하는 불순물 원소를 포함하는 반도체층이고, 미결정 반도체, 구체적으로는 미결정 실리콘, 미결정 게르마늄, 또는 미결정 실리콘 카바이트 등으로 형성한다. 또한, 제 3 불순물 반도체층(131n)은, 제 1 유닛 셀(110)의 제 2 불순물 반도체층(115p)과 반대의 도전형을 나타낸다. 본 형태에서는, n형을 부여하는 불순물 원소인 인을 포함하는 미결정 실리콘으로 제 3 불순물 반도체층(131n)을 형성한다. 또한, 본 실시형태 6에 따른 미결정 반도체에 따른 미결정 반도체에 관한 설명은, 상기 실시형태 1에서 나타낸 것과 마찬가지다.
비단결정 반도체층(133i) 위에 형성하는 제 4 불순물 반도체층(135p)은, 제 3 불순물 반도체층(131n)과 반대의 도전형을 부여하는 불순물 원소를 포함하는 반도체층이고, 미결정 반도체(예를 들어, 미결정 실리콘, 미결정 게르마늄, 미결정 실리콘 카바이트 등), 또는 비정질 반도체(비정질 실리콘, 비정질 게르마늄, 비정질 실리콘 카바이트 등)로 형성한다. 본 형태에서는, p형을 부여하는 불순물 원소인 붕소를 포함하는 미결정 실리콘으로 제 4 불순물 반도체층(135p)을 형성한다.
이상으로, 단결정 반도체층(113n)을 갖는 제 1 유닛 셀(110)과, 한 쌍의 불순물 반도체층간을 관통하는 결정을 비정질 구조 중에 포함하는 비단결정 반도체층(133i)을 갖는 제 2 유닛 셀(130)을 얻을 수 있다.
제 1 전극(104)은, 기판(100) 위에 형성된다. 또한, 기판(100)과 제 1 전극(104) 사이에 절연층(102)이 형성된다. 제 2 전극(142)은 최상층의 유닛 셀 위에 형성되고, 여기서는 제 2 유닛 셀(130)의 제 4 불순물 반도체층(135p) 위에 형성된다. 또한, 보조 전극(144)이 제 2 전극(142) 위에 형성된다. 또한, 본 형태에서는 제 2 전극(142) 측을 광 입사면으로 한다. 그래서, 보조 전극(144)은 상면에서 보았을 때, 빗 형상, 빗살 형상, 또는 격자 형상으로 형성된다.
다음, 도 12에 도시하는 광전 변환 장치의 제작 방법에 대하여, 도 13a 내지 도 16b를 참조하여 설명한다. 또한, 본 발명의 일 형태에 따른 광전 변환 장치의 제작 방법에 대하여, 단결정 반도체 기판의 박편화는, 원하는 두께의 단결정 반도체층을 얻을 수 있는 수단을 적용하면 좋다. 본 형태에서는, 단결정 반도체 기판의 소정의 깊이에, 국소적으로 취약화된 영역인 취화층을 형성하고, 상기 취화층을 경계로서 단결정 반도체 기판을 분할하여 박편화하는 수단을 적용한다.
단결정 반도체 기판(112n)을 준비한다(도 13a 참조).
단결정 반도체 기판(112n)으로서는, 대표적으로는 단결정 실리콘 기판을 적용한다. 그 이외에 공지의 단결정 반도체 기판을 적용할 수도 있고, 예를 들어, 단결정 게르마늄 기판, 단결정 실리콘 게르마늄 기판 등을 적용할 수 있다. 또한, 단결정 반도체 기판(112n) 대신에 다결정 반도체 기판을 적용할 수도 있고, 대표적으로는 다결정 실리콘 기판을 적용할 수 있다. 따라서, 단결정 반도체 기판 대신에 다결정 반도체 기판을 적용한 경우, 이하의 설명에 있어서의 "단결정 반도체"는 "다결정 반도체"로 치환할 수 있다.
단결정 반도체 기판(112n)의 사이즈(면적, 평면 형상, 및 두께 등)는, 광전 변환 장치를 제작하는 공정에서 사용하는 장치의 사양에 따라 조정하면 좋다. 예를 들어, 단결정 반도체 기판(112n)의 평면 형상은, 일반적으로 유통하고 있는 원 형상의 기판이나, 원하는 형상으로 가공한 기판을 적용할 수 있다. 또한, 단결정 반도체 기판(112n)의 두께는, 일반적으로 유통하고 있는 SEMI 규격에 준한 두께로 하여도 좋고, 잉곳(ingot)으로부터 잘라낼 때에 적절히 조정한 두께로 하여도 좋다. 잉곳으로부터 잘라낼 때, 잘라내는 단결정 반도체 기판의 두께를 두껍게 함으로써, 재단 여지(Cutting margin)로서 재료의 낭비를 저감할 수 있다.
또한, 단결정 반도체 기판(112n)으로서, 대면적의 기판을 사용하는 것이 바람직하다. 단결정 실리콘 기판으로서는, 직경 100mm (4 인치), 직경 150mm (6 인치), 직경 200mm (8 인치), 직경 300mm (12 인치) 등이 일반적으로 유통하고 있고, 근년에 들어, 직경 400mm (16 인치) 등의 대면적 기판도 유통되기 시작하였다. 또한, 앞으로 16인치 이상의 대구경화도 기대되고, 이미 차세대의 기판으로서 직경 450mm (18 인치)의 대구경화까지 전망되고 있다. 또한, 단결정 반도체 기판(112n)으로서는, 직경 300mm 이상의 기판을 적용하는 것이 바람직하고, 예를 들어 400mm 또는 450mm의 기판을 적용하는 것이 바람직하다. 단결정 반도체 기판(112n)의 대구경화 혹은 대면적화를 도모함으로써, 생산성을 향상시킬 수 있다. 또한, 태양광 발전 모듈을 제작할 때, 복수의 유닛 셀을 배열시킴으로써 생기는 틈(비발전 영역)의 면적을 축소할 수 있다.
본 형태에서는, 단결정 반도체 기판(112n)으로서, n형 단결정 실리콘 기판을 사용하는 예를 나타낸다.
단결정 반도체 기판(112n)의 일 표면으로부터 소정의 깊이의 영역에 취화층(114)을 형성한다(도 13b 참조).
취화층(114)은, 후술하는 분할 공정에서, 단결정 반도체 기판(112n)이 단결정 반도체층과 단결정 반도체 기판으로 분할되는 경계 및 그 근방이다. 취화층(114)을 형성하는 깊이는, 나중에 분할하는 단결정 반도체층의 두께를 고려하여 결정한다.
취화층(114)을 형성하는 수단으로서는, 전압으로 가속한 이온(대표적으로는 수소 이온)을 조사하는 방법인 이온 주입법, 또는 이온 도핑법, 또는 다광자 흡수를 이용하는 방법 등을 적용한다.
도 13b에서는, 단결정 반도체 기판(112n)의 일 표면 측으로부터 전압으로 가 속된 이온을 조사하여, 단결정 반도체 기판(112n)의 소정의 깊이의 영역에 취화층(114)을 형성하는 예를 도시한다. 취화층(114)은, 단결정 반도체 기판(112n)에 전압에 의하여 가속한 이온(대표적으로는 수소 이온)을 조사하고, 상기 이온 또는 이온을 구성하는 원소(수소 이온이라면 수소)를 단결정 반도체 기판(112n) 중에 도입함으로써, 단결정 반도체 기판(112n)의 국소적인 영역의 결정 구조를 흐트러지게 하고, 취약화하여 형성한다.
또한, 취화층(114)은 질량 분리를 수반하는 이온 주입 장치 또는 질량 분리를 수반하지 않는 이온 도핑 장치를 사용하여 형성할 수 있다.
취화층(114)은 조사하는 이온의 가속 전압 및/또는 틸트각(기판의 경사 각도) 등을 제어함으로써, 단결정 반도체 기판(112n)에 형성하는 깊이(여기서는, 단결정 반도체 기판(112n)의 조사면 측으로부터 취화층(114)까지의 막 두께 방향의 깊이)를 결정한다. 따라서, 박편화하여 얻는 단결정 반도체층의 원하는 두께를 고려하여, 이온을 가속하는 전압 및/또는 틸트각을 결정한다.
상기 조사하는 이온으로서는, 수소를 포함하는 원료 가스에 의하여 수소 이온을 사용하는 것이 바람직하다. 단결정 반도체 기판(112n)에 수소 이온을 조사함으로써 수소가 도입되고, 단결정 반도체 기판(112n)의 소정의 깊이의 영역에 취화층(114)이 형성된다. 예를 들어, 수소를 포함하는 원료 가스에 의하여 수소 플라즈마를 생성하고, 상기 수소 플라즈마 중에 생성되는 이온을 전압에 의하여 가속하여 조사함으로써, 취화층(114)을 형성할 수 있다. 또한, 수소 대신에, 또는 수소에 더하여 헬륨으로 대표되는 희가스를 포함하는 원료 가스에 의하여 생성되는 이 온을 사용하여, 취화층(114)을 형성할 수도 있다. 또한, 특정의 이온을 조사함으로써, 단결정 반도체 기판(112n) 중의 같은 깊이의 영역을 집중하여 취약화시키기 쉬우므로, 바람직하다.
예를 들어, 단결정 반도체 기판(112n)에, 수소에 의하여 생성된 이온을 조사하여, 취화층(114)을 형성한다. 조사하는 이온의 가속 전압, 틸트각, 및 도즈량을 조정함으로써, 단결정 반도체 기판(112n)의 소정의 깊이에 고농도의 수소 도핑 영역인 취화층(114)을 형성할 수 있다. 취화층(114)의 수소 도핑 농도는, 이온의 가속 전압, 틸트각, 및 도즈량 등으로 제어된다. 수소에 의하여 생성되는 이온을 사용하는 경우, 수소 원자 환산으로, 피크 값이 1×1019atoms/cm3 이상의 수소를 취화층(114)에 포함시키는 것이 바람직하다. 국소적인 수소의 고농도 도핑 영역인 취화층(114)은, 결정 구조가 상실되고, 미소한 공동이 형성된 다공질 구조가 된다. 이와 같은 취화층(114)은 비교적 저온(약 700℃ 이하)의 열 처리에 의하여, 미소한 공동의 체적 변화가 일어나, 취화층(114) 또는 상기 취화층(114) 근방을 따라 단결정 반도체 기판(112n)을 분할할 수 있다.
또한, 단결정 반도체 기판(112n)이 손상되는 것을 방지하기 위하여, 단결정 반도체 기판(112n)의 이온을 조사하는 면 위에 보호층을 형성하는 것이 바람직하다. 도 13b에서는, 단결정 반도체 기판(112n)의 적어도 일 표면 위에 보호층으로서 기능할 수 있는 절연층(101)을 형성하고, 상기 절연층(101)이 형성된 면 측으로부터 전압에 의하여 가속된 이온을 조사하는 예를 도시한다. 절연층(101)에 이온 을 조사하여, 절연층(101)을 통과시킨 이온 또는 이온을 구성하는 원소를 단결정 반도체 기판(112n) 중에 도입시켜, 단결정 반도체 기판(112n)의 소정의 깊이의 영역에 취화층(114)을 형성한다.
절연층(101)은 산화 실리콘층, 질화 실리콘층, 질화산화 실리콘층, 또는 산화질화 실리콘층 등의 절연층을 형성하면 좋다. 예를 들어, 오존수, 과산화수소수, 또는 오존 분위기하에 노출시켜 산화 처리를 행함으로써, 단결정 반도체 기판(112n) 표면에 두께 2nm 내지 5nm 정도의 케미칼 옥사이드를 형성하고, 절연층(101)으로 할 수 있다. 열 산화법, 산소 라디칼 처리 또는 질소 라디칼 처리에 의하여, 단결정 반도체 기판(112n) 표면에 두께 2nm 내지 10nm 정도의 절연층(101)을 형성하여도 좋다. 또한, 플라즈마CVD법에 의하여 두께 2nm 내지 50nm 정도의 절연층(101)을 형성하여도 좋다.
또한, 산화질화 실리콘층이란, 조성으로서 질소보다 산소의 함유량이 많은 것이며, 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우에, 농도 범위로서 산소가 50at.% 이상 70at.% 이하, 질소가 0.5at.% 이상 15at.% 이하, 실리콘이 25at.% 이상 35at.% 이하, 수소가 0.1at.% 이상 10at.% 이하의 범위로 포함되는 것을 가리킨다. 또한, 질화산화 실리콘층이란, 그 조성으로서, 산소보다 질소의 함유량이 많은 것이며, RBS 및 HFS를 사용하여 측정한 경우에, 농도 범위로서 산소가 5at.% 내지 30at.%, 질소가 20at.% 내지 55at.%, 실리콘이 25at.% 내지 35at.%, 수소가 10at.% 내지 30at.%의 범위로 포함되는 것을 가리킨다. 다 만, 산화질화 실리콘 또는 질화산화 실리콘을 구성하는 원자의 합계를 100at.%로 하였을 때, 질소, 산소, 실리콘 및 수소의 함유 비율이 상기한 범위 내에 포함되는 것으로 한다.
일 도전형을 부여하는 불순물 원소를 단결정 반도체 기판(112n)에 도입하여, 단결정 반도체 기판(112n)의 일 표면 측에 제 1 불순물 반도체층(111n+)을 형성한다(도 13c 참조).
제 1 불순물 반도체층(111n+)은, 이온 도핑법, 이온 주입법, 열 확산법, 또는 레이저 도핑법에 의하여, 일 도전형을 부여하는 불순물 원소를 도입하여 형성한다. 또한, 제 1 불순물 반도체층(111n+)은 나중에 단결정 반도체 기판(112n)을 분할하여, 단결정 반도체층이 되는 표면 측(단결정 반도체층의 분할면과 반대측의 표면측)에 형성한다.
본 형태에서는, n형을 부여하는 불순물 원소(예를 들어, 인)를 도입하여, n형의 제 1 불순물 반도체층(111n+)을 형성하는 예를 나타낸다. 예를 들어, 생성된 이온을 질량 분리하지 않고, 전압에 의하여 가속하여 이온류를 기판에 조사하는 이온 도핑 장치를 사용하여, 포스핀(PH3)을 원료가스로서 인을 도입한다. 이때, 인 등의 일 도전형을 부여하는 불순물 원소를 포함하는 원료 가스에 수소 또는 헬륨을 더하여도 좋다. 이온 도핑 장치를 사용하면, 이온 빔의 조사 면적을 크게 할 수 있으므로, 단결정 반도체 기판(112n)의 면적이 대각 300mm를 초과하는 크기라도 효율 좋게 처리할 수 있다. 예를 들어, 장변의 길이가 300mm를 초과하는 선형 이온 빔을 형성하고, 상기 선형 이온 빔이, 단결정 반도체 기판(112n)의 일단으로부터 타단까지 조사되도록 처리하면, 균일한 깊이로 제 1 불순물 반도체층(111n+)을 형성할 수 있다.
절연층(101)이 형성된 면 측으로부터 단결정 반도체 기판(112n)에 n형의 불순물 원소(예를 들어, 인)를 도입하여, 단결정 반도체 기판(112n)의 일 표면 측에 n형의 제 1 불순물 반도체층(111n+)을 형성한다. n형의 불순물 원소는, 절연층(101)을 통과시켜, 단결정 반도체 기판(112n)에 도입되어, 절연층(101)과 접하는 표면 측에 제 1 불순물 반도체층(111n+)이 형성된다. 제 1 불순물 반도체층(111n+)을 형성한 후, 불필요하게 되는 절연층(101)은 제거한다. 제 1 불순물 반도체층(111n+)을 열 확산법 등으로 형성하는 경우에는, 취화층(114)을 형성한 후, 절연층(101)을 제거하면 된다.
또한, n형의 단결정 반도체 기판(112n)을 사용하는 경우에는, n형의 불순물 원소를 도입함으로써, 단결정 반도체 기판(112n)에 대하여 고농도 n형 영역인 제 1 불순물 반도체층(111n+)이 형성된다. 고농도 n형 영역은, n형 및 n영역 등의 표기와 구별하기 위하여, n+형 및 n+형 영역이라고도 표기한다. 마찬가지로, 단결정 반도체 기판(112n)으로서 p형 반도체 기판을 사용하여, p형의 불순물 원소를 도입하여 제 1 불순물 반도체층(111n+)을 형성하는 경우에는, 제 1 불순물 반도체층(111n+)을 p+형 및 p+형 영역이라고도 표기한다.
단결정 반도체 기판(112n)의 제 1 불순물 반도체층(111n+)이 형성된 표면 위에, 제 1 전극(104)을 형성한다(도 14a 참조).
제 1 전극(104)으로서는, 예를 들어, 구리, 알루미늄, 티타늄, 몰리브덴, 텅스텐, 탄탈, 크롬 또는 니켈 등의 금속 재료를 사용한다. 이와 같은 금속 재료를 사용하여 증착법이나 스퍼터링법에 의하여, 막 두께 100nm 이상의 제 1 전극(104)을 형성한다. 또한, 제 1 불순물 반도체층(111n+)이 형성된 단결정 반도체 기판(112n)의 표면 위에 자연 산화층 등이 형성되는 경우에는, 제거한 다음에 제 1 전극(104)을 형성한다. 또한, 본 형태에서 후술하는 바와 같이, 열 처리를 이용하여 단결정 반도체 기판(112n)을 박편화하는 경우에는, 그 열 처리에 견딜 수 있는 내열성을 갖는 재료를 사용하여 제 1 전극(104)을 형성한다. 예를 들어, 나중에 고정하는 기판(100)의 변형점 온도 정도의 내열성이 필요하다.
제 1 전극(104)은, 금속 재료와, 금속 재료의 질화물의 적층 구조로 할 수도 있다. 예를 들어, 제 1 전극(104)으로서 질화 탄탈층과 구리층, 질화 탄탈층과 알루미늄층, 질화 탄탈층과 텅스텐층, 질화 티타늄층과 티타늄층, 또는 질화 텅스텐층과 텅스텐층 등의 적층 구조를 형성한다. 또한, 단결정 반도체 기판(112n)(제 1 불순물 반도체층(111n+))과 접하는 면 측으로부터 질화물층, 및 금속 재료층을 적층하여 제 1 전극(104)을 형성하는 것이 바람직하다. 질화물층을 형성함으로써, 금속 재료층과 단결정 반도체 기판(112n)의 밀착성이 향상되고, 결과적으로 제 1 전극(104)과 단결정 반도체 기판(112n)의 밀착성이 양호하게 된다.
제 1 전극(104) 표면은, 평균 면 거칠기(Ra 값)를 0.5nm 이하, 바람직하게는 0.3nm 이하로 하면 좋다. 물론, Ra 값을 작게 하면 할수록 바람직하다. 제 1 전극(104) 표면의 평활성을 양호하게 함으로써, 나중에 기판(100)과 양호하게 접착할 수 있다. 또한, 본 명세서에 있어서의 평균 면 거칠기(Ra 값)란, JIS B0601로 정의되어 있는 중심선 평균 거칠기를 면에 대하여 적용할 수 있도록 삼차원으로 확장한 것이다.
제 1 전극(104) 위에 절연층(102)을 형성한다(도 14b 참조).
절연층(102)은 단층 구조 또는 2층 이상의 구조의 적층 구조를 형성할 수 있지만, 나중에 기판(100)과 접착시켜 접합을 형성하는 면(접합면)의 평활성이 양호한 것이 바람직하고, 친수성을 가지면, 보다 바람직하다. 구체적으로는, 접합면의 평균 면 거칠기(Ra 값)가 0.5nm 이하, 바람직하게는 0.3nm 이하로 되도록 절연층(102)을 형성함으로써, 기판(100)과의 접합으로 양호하게 행할 수 있다. 물론, 평균 면 거칠기(Ra 값)는 작을수록 바람직하다는 것은 말할 것도 없다.
예를 들어, 절연층(102)의 접합면을 형성하는 층으로서, 산화 실리콘층, 질화실리콘층, 산화질화 실리콘층 또는 질화산화 실리콘층 등을 플라즈마 CVD법, 광 CVD법, 또는 열 CVD법(감압 CVD법 또는 상압 CVD법도 포함함) 등의 CVD법에 의하여, 형성한다. 플라즈마 CVD법에 의하여, 절연층(102)을 형성함으로써, 접합한 평활성을 갖는 층이 형성될 수 있으므로, 바람직하다.
구체적으로, 평활성을 갖고, 친수성 표면을 형성할 수 있는 층으로서는, 유기 실란 가스를 사용하여 플라즈마 CVD법에 의하여 형성되는 산화 실리콘층이 바람직하다. 이와 같은, 산화 실리콘층을 사용함으로써, 기판과의 접합을 강고하게 할 수 있다. 유기 실란 가스로서는, 테트라에톡시실란(TEOS: 화학식 Si(OC2H5)4), 테 트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
그 이외, 평활성을 갖고, 친수성 표면을 형성할 수 있는 층으로서, 실란, 디실란, 또는 트리실란 등의 실란 가스를 사용하여, 플라즈마 CVD법에 의하여 형성되는 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 질화산화 실리콘을 사용할 수 있다. 예를 들어, 절연층(102)의 접합면을 형성하는 층으로서 실란과 암모니아를 원료 가스에 사용하여 플라즈마 CVD법에 의하여 형성하는 질화 실리콘층을 적용할 수 있다. 또한, 상기 실란과 암모니아의 원료 가스에 수소를 더하여도 좋고, 원료 가스에 아산화 질소를 더하여 질화산화 실리콘층을 형성하여도 좋다.
어쨌든, 접합면이 평활성을 갖고, 구체적으로는 접합면의 평균 면 거칠기(Ra 값)를 0.5nm 이하, 바람직하게는 0.3nm 이하의 평활성을 갖는 절연층이라면, 실리콘을 포함하는 절연층에 한정되지 않고, 적용할 수 있다. 또한, 절연층(102)을 적층 구조로 할 경우에는, 접합면을 형성하는 층 이외는 이것에 한정되지 않는다. 또한, 본 형태의 경우, 절연층(102)의 성막 온도는, 단결정 반도체 기판(112n)에 형성한 취화층(114)이 변화되지 않는 온도로 할 필요가 있고, 350℃ 이하의 성막 온도로 하는 것이 바람직하다.
절연층(102)의 일례로서는, 제 1 전극(104) 측으로부터 막 두께 50nm의 산화 질화 실리콘층, 두께 50nm의 질화산화 실리콘층, 및 막 두께 50nm의 산화 실리콘층의 적층 구조를 형성한다. 절연층(102)을 형성하는 적층 구조는, 플라즈마 CVD법에 의하여 형성할 수 있다. 상술한 바와 같은 경우에 접합면이 되는 산화 실리콘층은, 성막한 후의 표면의 Ra 값이 0.4nm 이하, 또한 0.3nm 이하로 하는 것이 바람직하고, 예를 들어 원료 가스에 TEOS를 사용하여 플라즈마 CVD법에 의하여 형성한다. 또한, 절연층(102)에 질소를 포함하는 실리콘 절연층, 구체적으로는 질화 실리콘층이나 질화산화 실리콘층을 포함함으로써, 나중에 접합하는 기판(100)으로부터의 불순물 확산을 방지할 수도 있다.
단결정 반도체 기판(112n)의 일 표면 측과, 기판(100)의 일 표면 측을 대향시키고, 중첩하여 접합한다(도 14c 참조).
기판(100)은, 본 발명의 일 형태에 따른 광전 변환 장치의 제작 프로세스에 견딜 수 있는 것이면 특히 한정되지 않고, 예를 들어, 절연 표면을 갖는 기판 혹은 절연 기판이 사용된다. 구체적으로는, 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 바륨보로실리케이트 유리와 같은 전자공업용으로 사용되는 각종 유리 기판, 석영 기판, 세라믹 기판, 또는 사파이어 기판 등을 들 수 있다. 대면적화가 가능하고, 저렴한 유리 기판을 사용하면, 저비용화, 생산성 향상이 가능하게 되어, 바람직하다.
단결정 반도체 기판(112n)과 기판(100)을 접합하기 전에, 단결정 반도체 기판(112n) 측, 및 기판(100) 측의 접합면은, 충분히 청정화시켜 두는 것이 바람직하다. 접합면에 미소한 먼지 등의 입자가 존재함으로써, 접합 불량이 생기는 것을 방지하기 위해서이다. 예를 들어, 주파수 100kHz 내지 2MHz의 초음파와 순수를 사용한 초음파 세정, 메가소닉(megasonic) 세정, 또는 질소와 건조 공기와 순수를 사용한 2유체 세정 등에 의하여, 접합면을 세정하여 청정화하는 것이 바람직하다. 또한, 세정에 사용하는 순수에 이산화 탄소 등을 첨가하여, 저항률을 5MΩcm 이하로 내려, 정전기의 발생을 방지하도록 하여도 좋다.
단결정 반도체 기판(112n) 측의 접합면과, 기판(100) 측의 접합면을 접촉시켜, 반데르발스 힘(Van der Waals force)이나 수소 결합을 작용시켜 접합을 형성한다. 도 14c에서는, 단결정 반도체 기판(112n) 위에 형성된 절연층(102) 표면과, 기판(100)의 일 표면을 접촉시켜 접합한다. 예를 들어, 중첩한 단결정 반도체 기판(112n)과 기판(100)의 일 개소를 가압함으로써, 접합면 전체 영역에 반데르발스 힘이나 수소 결합을 확대할 수 있다. 접합면의 한쪽 또는 양쪽이 친수성 표면을 갖는 경우에는, 수산기나 물분자가 접착제로서 작용하고, 나중에 열 처리를 행함으로써 물 분자가 확산하고, 잔류 성분이 실란올기(Si-OH)를 형성하여 수소 결합으로 접합을 형성한다. 또한, 이 접합부는, 수소가 빠져 나와, 실록산 결합(O-Si-O)이 형성됨으로써 공유 결합이 되어, 더욱 강고한 접합이 된다.
접합면은, 단결정 반도체 기판(112n) 측의 접합면과, 기판(100) 측의 접합면이 각각 평균 면 거칠기(Ra 값)가 0.5nm 이하, 또한 0.3nm 이하인 것이 바람직하다. 또한, 단결정 반도체 기판(112n) 측의 접합면 및 기판(100) 측의 접합면의 평균 면 거칠기(Ra 값)의 합계가 0.7nm 이하, 바람직하게는 0.6nm 이하, 보다 바람직하게는 0.4nm 이하인 것이 바람직하다. 또한, 단결정 반도체 기판(112n) 측의 접 합면과, 기판(100) 측의 접합면이 각각 순수에 대한 접촉각이 20° 이하, 바람직하게는 10° 이하, 보다 바람직하게는 5° 이하인 것이 바람직하다. 또한, 단결정 반도체 기판(112n) 측의 접합면 및 기판(100) 측의 접합면의 순수에 대한 접촉 각도의 합계가 30° 이하, 바람직하게는 20° 이하, 보다 바람직하게는 10° 이하이면 좋다. 접합면이 상기의 조건을 만족시키면, 접합을 양호하게 행할 수 있고, 강고한 접합을 형성할 수 있다.
또한, 접합면에 원자 빔, 혹은 이온 빔을 조사한 후, 또는 접합면을 플라즈마 처리 혹은 라디칼 처리를 행한 후에, 접합을 행하여도 좋다. 상술한 바와 같은 처리를 행함으로써, 접합면을 활성화할 수 있고, 접합을 양호하게 행할 수 있다. 예를 들어, 아르곤 등의 불활성 가스 중성 원자 빔, 혹은 불활성 가스 이온 빔을 조사하여 접합면을 활성화할 수도 있고, 접합면에 산소 플라즈마나 질소 플라즈마, 혹은 산소 라디칼이나 질소 라디칼을 노출시킴으로써 활성화할 수도 있다. 접합면의 활성화를 도모함으로써, 절연층과 유리 기판 등과 같이 상이한 재료를 주성분으로 하는 기체끼리여도, 저온(예를 들어, 400℃ 이하) 처리로 접합을 형성할 수 있다. 또한, 오존 첨가수, 산소 첨가수, 수소 첨가수, 또는 순수 등으로 접합면을 처리함으로써, 접합면을 친수성으로 하고, 상기 접합면의 수산기를 증대시킴으로써, 강고한 접합을 형성할 수도 있다.
단결정 반도체 기판(112n)과 기판(100)을 중첩한 후는, 열 처리 및/또는 가압 처리를 행하는 것이 바람직하다. 열 처리 및/또는 가압 처리를 행함으로써, 접합 강도를 높일 수 있다. 열 처리를 행할 때는, 온도 범위는 기판(100)의 변형점 온도 이하로, 또 단결정 반도체 기판(112n)에 형성한 취화층(114)에서 체적 변화가 일어나지 않는 온도로 하고, 바람직하게는 200℃ 이상 410℃ 미만으로 한다. 이 열 처리는, 접합을 행한 장치, 또는 접합을 행한 장소에서 그대로 연속적으로 행하는 것이 바람직하다. 가압 처리를 행하는 경우는, 기판(100) 및 단결정 반도체 기판(112n)의 내압성을 고려하여, 접합면에 대하여 수직인 방향으로 압력이 가해지도록 행한다. 또한, 접합 강도를 높이는 열 처리와 연속하여, 후술하는 취화층(114)을 경계로 하여 단결정 반도체 기판(112n)을 분할하는 열 처리를 행하여도 좋다.
또한, 기판(100) 측에 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층 또는 질화산화 실리콘층 등의 절연층을 형성하고, 상기 절연층을 사이에 두고, 단결정 반도체 기판(112n)과 접합하여도 좋다. 예를 들어, 기판(100) 측에 형성한 절연층과, 단결정 반도체 기판(112n) 측에 형성한 절연층(102)을 접합면으로 하여 접합할 수도 있다.
단결정 반도체 기판(112n)을 박편화하고, 표층을 분리하여 기판(100) 위에 고정된 단결정 반도체층(113n)을 형성한다(도 15a 참조).
본 형태에서 나타내는 바와 같이, 취화층(114)을 형성한 경우, 단결정 반도체 기판(112n)은 열 처리에 의하여 분할할 수 있다. 열 처리는, 가열로 또는 고주파 발생 장치를 사용한 마이크로파 등의 고주파에 의한 유전 가열 등에 의하여 행한다. 단결정 반도체 기판(112n)을 분할하기 위한 바람직한 열 처리 온도는, 410℃ 이상 단결정 반도체 기판(112n)의 변형점 온도 미만 및 기판(100)의 변형점 온도 미만으로 한다. 410℃ 이상의 열 처리를 행함으로써, 취화층(114)에 형성된 미 소한 공동의 체적 변화가 일어나, 취화층(114) 또는 취화층(114) 근방을 경계로 하여 단결정 반도체 기판(112n)을 분할할 수 있다.
또한, 열 처리는, 레이저 빔의 조사 또는 램프의 조사 등으로 대표되는, 급속 가열(RTA: Rapid Thermal Annealing)에 의하여 행할 수도 있다. 급속 가열 처리는, 단결정 반도체 기판(112n)의 변형점 및 기판(100)의 변형점보다 약간 높은 온도까지 가열할 수 있다.
또한, 분리된 단결정 반도체층(113n)에는, 제 1 전극(104)과 접하는 표면 측에 제 1 불순물 반도체층(111n+)이 형성되어 있다. 상기 분할할 때의 열 처리에서, 제 1 불순물 반도체층(111n+)에 포함되는 불순물 원소를 활성화할 수 있다.
취화층(114)을 경계로 하여 단결정 반도체 기판(112n)을 분할함으로써, 상기 단결정 반도체 기판(112n)으로부터 단결정 반도체층(113n)을 분리할 수 있다. 이 때, 단결정 반도체 기판(112n)으로부터 단결정 반도체층(113n)이 분리된 단결정 반도체 기판(117)이 얻어진다. 분리된 단결정 반도체 기판(117)은, 재생 처리를 행한 후, 반복하여 이용할 수 있다. 단결정 반도체 기판(117)은 광전 변환 장치를 제작하는 단결정 반도체 기판으로서 이용하여도 좋고, 그 이외의 용도로 유용하여도 좋다. 단결정 반도체층(113n)을 분리하는 단결정 반도체 기판으로서, 단결정 반도체 기판(117)을 이용하는 사이클을 반복함으로써, 1장의 원료가 되는 단결정 반도체 기판으로부터 복수개의 광전 변환 장치를 제작할 수도 있게 된다.
또한, 취화층(114)을 경계로 하여 단결정 반도체 기판(112n)을 분할함으로써, 박편화된 단결정 반도체층(113n)의 분할면(분리면)에 요철(凹凸)이 생기는 경 우가 있다. 분할면의 요철은, 단결정 반도체층(113n) 위에 적층되어 가는 층에도 반영할 수 있고, 완성되는 광전 변환 장치의 광 입사면을 요철 구조로 할 수 있다. 광 입사면 측에 형성된 요철은, 표면 텍스처로서 기능할 수 있고, 광의 흡수율을 향상시킬 수 있다. 상술한 바와 같이, 전압에 의하여 가속된 이온을 조사하고, 열 처리에 의하여 분할함으로써, 화학 에칭 등을 행하지 않고, 표면 텍스처 구조를 형성할 수 있다. 따라서, 비용 삭감 및 공정 단축을 도모하면서, 광전 변환 효율의 향상을 실현할 수 있다.
또한, 기판(100) 위에 고정된 단결정 반도체층(113n)을 형성한 후, 열 처리나 레이저 처리를 행함으로써, 단결정 반도체층(113n)의 결정성 회복이나 데미지 회복을 도모하여도 좋다. 열 처리는, 가열로, RTA 등에 의하여, 상기 분할을 위한 열 처리보다 고온 또는 장시간을 행하는 것이 바람직하다. 물론, 기판(100)의 변형점을 초과하지 않는 정도의 온도로 행한다. 또한, 레이저 처리는 광원(레이저 발진기)으로서 YAG 레이저 및 YVO4 레이저로 대표되는 고체 레이저의 제 2 고조파(532nm), 제 3 고조파(355nm), 또는 제 4 고조파(266nm)나 엑시머 레이저(XeCl(308nm), KrF(248nm), ArF(193nm))를 사용한다. 예를 들어, YAG 레이저의 제 2 고조파인 파장 532nm의 레이저 빔을 단결정 반도체층(113n)에 대하여 조사함으로써, 단결정 반도체층(113n)의 결정성을 회복한다. 단결정 반도체층(113n)에 대하여, 열 처리나 레이저 처리를 행함으로써, 취화층(114)의 형성이나 단결정 반도체 기판(112n)의 분할로 인해 손상된 결정성 회복이나 데미지 회복을 도모할 수 있다.
또한, 단결정 반도체 기판을 박편화한 후, 고상 성장(고상 에피택셜 성장)이나 기상 성장(기상 에피택셜 성장) 등의 에피택셜 성장 기술을 이용하여, 단결정 반도체층(113n)의 후막화를 도모하여도 좋다. 에피택셜 성장 기술을 이용함으로써, 박편화하여 형성하는 단결정 반도체층의 두께를 얇게 할 수 있다. 결과적으로, 단결정 반도체층이 분리된 단결정 반도체 기판을 두껍게 남길 수 있으므로, 반복하여 이용하는 횟수를 증가시킬 수 있다. 따라서, 반도체 기판을 효율적으로 이용할 수 있고, 성자원화에 기여할 수 있다.
예를 들어, 박편화하여 형성한 단결정 반도체층 위에 비단결정 반도체층을 성막한 후, 열 처리에 의하여 고상 성장시켜 단결정 반도체층(113n)을 후막화할 수 있다. 또한, 박편화하여 형성한 단결정 반도체층 위에 반도체 재료 가스를 수소 등의 희석 가스에 의하여, 희석한 반응 가스를 사용하여, 플라즈마 CVD법에 의하여 반도체층을 성막함으로써, 상기 반도체층의 성막과 동시에 기상 성장시켜 단결정 반도체층(113n)을 후막화할 수 있다. 그 이외, 박편화하여 형성한 단결정 반도체층 위에 결정성이 높은 제 1 반도체층(예를 들어, 미결정 반도체의 성막 조건으로 형성한 반도체층)을 얇게 형성하고, 상기 제 1 반도체층보다 결정성이 낮은 제 2 반도체층(예를 들어, 제 1 반도체층보다 성막 속도가 빠른 반도체층)을 두껍게 형성한 후, 열 처리를 행함으로써 고상 성장시켜 단결정 반도체층(113n)을 후막화할 수 있다. 또한, 상기 결정성이 높은 제 1 반도체층은 박편화하여 형성한 단결정 반도체층의 결정성의 영향을 크게 받게 되어, 기상 성장할 경우도 있다. 그렇지 만, 그 결정성은, 단결정인 것에 한정되지 않고, 나중에 형성되는 결정성이 낮은 제 2 반도체층과의 관계에 있어서, 결정성이 높으면 좋다.
또한, 박편화하여 형성한 단결정 반도체층 위에 에피택셜 성장을 이용하여 후막화한 영역은, 후막화할 때의 반응 가스에 일 도전형을 부여하는 불순물 원소를 첨가하지 않으면, 종 결정이 된 영역이 나타내는 도전형의 영향을 받지 않는 경우가 많다. 이 경우, 도 15a의 단결정 반도체층(113n)은, n형의 단결정 반도체 영역 위에 i형의 단결정 반도체 영역이 적층된 구성이 된다. 또한, 일 도전형을 부여하는 불순물 원소를 첨가한 반응 가스를 사용함으로써, 에피택셜 성장한 영역을 n형 반도체 또는 p형 반도체로 할 수 있다. 예를 들어, 도 15a의 단결정 반도체층(113n)이 n형의 단결정 반도체 영역 위에 p형의 단결정 반도체 영역이 적층된 구성이 된다.
단결정 반도체층(113n) 위에 제 2 불순물 반도체층(115p)을 형성한다(도 15b 참조).
제 2 불순물 반도체층(115p)은, CVD법 등에 의하여, 상기 제 1 불순물 반도체층(111n+)과 반대의 도전형을 부여하는 불순물 원소를 포함하는 반도체층을 형성한다. 또는 이온 도핑법, 이온 주입법, 또는 레이저 도핑법에 의하여 단결정 반도체층(113n)의 표면 측(단결정 반도체층(113n)의 분할면 측)에 일 도전형을 부여하는 불순물 원소(제 1 불순물 반도체층(111n+)과 반대의 도전형을 부여하는 불순물 원소)를 도입하여 제 2 불순물 반도체층(115p)을 형성할 수도 있다.
본 형태에서는, 제 1 불순물 반도체층(111n+)을 형성하기 위하여, 플라즈마 CVD법에 의하여 p형을 부여하는 불순물 원소(예를 들어, 붕소)를 포함하는 반도체층을 형성하고, p형의 제 2 불순물 반도체층(115p)을 형성한다. 예를 들어, 반도체 재료 가스(예를 들어, 실란)나 희석 가스(예를 들어, 수소)를 포함하는 반응 가스에, 여기서는 p형을 부여하는 불순물 원소를 포함하는 가스인 도핑 가스(예를 들어, 디보란)를 더하여, 제 2 불순물 반도체층(115p)을 형성한다.
플라즈마 CVD 장치의 반응실 내에 있어서, 실란이나 수소를 포함하는 반응 가스에 붕소를 포함하는 도핑 가스(예를 들어, 디보란)를 더하여, 글로우 방전 플라즈마에 의하여 제 2 불순물 반도체층(115p)을 형성한다. 글로우 방전 플라즈마의 생성은, 1MHz 이상 20MHz 이하, 대표적으로는 13.56MHz의 고주파 전력, 또는 30MHz보다 크고 300MHz 정도까지의 VHF대의 고주파 전력, 대표적으로는 27.12MHz, 60MHz를 인가함으로써 행해진다. 기판의 가열 온도는, 100℃ 이상 300℃ 이하, 바람직하게는 120℃ 이상 220℃ 이하로 한다. 각종 가스의 유량, 인가하는 전력 등의 성막 조건을 바꿈으로써, 미결정 반도체 또는 비정질 반도체를 형성할 수 있다. 또한, 상기 붕소를 포함하는 도핑 가스 대신에, n형을 부여하는 불순물 원소를 포함하는 도핑 가스를 사용하면, n형의 반도체층을 형성할 수 있다.
또한, 제 2 불순물 반도체층(115p)을 형성하기 전에 단결정 반도체층(113n) 위에 형성된 자연 산화층 등의 반도체와 상이한 재료층은 제거한다. 자연 산화층은 불산을 사용한 웨트 에칭 또는 드라이 에칭에 의하여 제거할 수 있다. 또한, 제 2 불순물 반도체층(115p)을 형성할 때, 반도체 재료 가스를 도입하기 전에 수소와 희 가스의 혼합 가스, 예를 들어, 수소와 헬륨의 혼합 가스, 혹은 수소와 헬륨 과 아르곤의 혼합 가스를 사용하여 플라즈마 처리를 함으로써, 자연 산화층이나 대기 분위기 원소(산소, 질소 또는 탄소)를 제거할 수 있다.
이상으로, 제 1 유닛 셀(110)이 형성된다. 제 1 유닛 셀(110)의 광전 변환을 행하는 주요부는, 단결정 반도체층으로 형성된다.
제 2 불순물 반도체층(115p) 위에, 제 3 불순물 반도체층(131n), 비단결정 반도체층(133i) 및 제 4 불순물 반도체층(135p)을 형성한다(도 15c 참조).
제 3 불순물 반도체층(131n)은, CVD법 등에 의하여, 상기 제 2 불순물 반도체층(115p)과 반대의 도전형을 부여하는 불순물 원소를 포함하는 반도체층을 형성한다. 본 형태에서는, 플라즈마 CVD법에 의하여, n형을 부여하는 불순물 원소(예를 들어, 인)를 포함하는 미결정 반도체층을 형성하고, n형의 제 3 불순물 반도체층(131n)을 형성한다.
비단결정 반도체층(133i)은 상술한 바와 같이, 반도체 재료 가스에 대하여 희석 가스의 유량비를 1배 이상 10배 미만, 바람직하게는 1배 이상 6배 이하로 하여 반응 공간에 도입하고, 소정의 압력을 유지하고, 플라즈마, 대표적으로는 글로우 방전 플라즈마를 생성하여 제 3 불순물 반도체층(131n) 위에 성막한다. 반도체 재료 가스의 희석량을 제어하여 피막의 성막을 행함으로써, 비정질 구조(137) 중에 제 3 불순물 반도체층(131n)으로부터 결정(139)이 성장한 비단결정 반도체층(133i)을 형성할 수 있다.
제 4 불순물 반도체층(135p)은, CVD법 등에 의하여, 상기 제 3 불순물 반도체층(131n)과 반대의 도전형을 부여하는 불순물 원소를 포함하는 반도체층을 형성 한다. 본 형태에서는, 플라즈마 CVD법에 의하여, p형을 부여하는 불순물 원소(예를 들어, 붕소)를 포함하는 미결정 반도체층을 형성하고, p형의 제 4 불순물 반도체층(135p)을 형성한다.
이상으로, 제 2 유닛 셀(130)이 형성된다. 제 2 유닛 셀(130)의 광전 변환을 행하는 주요부는, 막 두께 방향으로, 연속적으로 존재하여 관통하는 결정을 비정질 구조 중에 포함하는 비단결정 반도체층으로 형성된다.
제 4 불순물 반도체층(135p) 위에 제 2 전극(142)을 형성한다(도 16a 참조).
본 형태에서는, 제 2 전극(142) 측을 광 입사면으로 하므로, 제 2 전극(142)은 투명 도전 재료를 사용하여 스퍼터링법 또는 진공 증착법으로 형성한다. 투명 도전 재료로서는, 산화 인듐·주석합금, 산화 아연, 산화 주석, 산화 인듐, 산화 아연합금 등의 산화물 금속을 사용한다. 또한, 산화물 금속 등의 투명 도전 재료 대신에 도전성 고분자 재료를 사용할 수도 있다. 도전성 고분자 재료로서는, π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 및/또는 그 유도체, 폴리피롤 및/또는 그 유도체, 폴리티오펜 및/또는 그 유도체, 이들의 2종 이상의 공중합체 등을 들 수 있다. 도전성 고분자 재료를 사용하는 경우, 도전성 고분자를 용매에 용해시켜, 도포법, 코팅법, 액적 토출법, 또는 인쇄법 등의 습식법에 의하여, 제 2 전극(142)을 형성할 수 있다.
또한, 제 1 전극(104)의 일부를 노출시키는 에칭용 마스크로서 이용할 수 있도록, 쉐도우 마스크 등을 사용하여 제 2 전극(142)을 선택적으로 형성하는 것이 바람직하다.
제 1 전극(104) 위에 형성된 제 1 유닛 셀(110) 및 제 2 유닛 셀(130)을 선택적으로 에칭하여, 제 1 전극(104)을 일부 노출시킨다. 또한, 제 2 전극(142)과 접속하는 보조 전극(144)을 형성한다(도 16b 참조).
본 형태에서는, 제 2 전극(142)을 마스크로 하여, 제 1 유닛 셀(110) 및 제 2 유닛 셀(130)을 에칭하고, 제 1 전극(104)의 일부를 노출시킨다. 상기 에칭은, 제 1 전극(104)과 제 1 전극(104) 위에 적층된 층(단결정 반도체층(113n), 제 2 불순물 반도체층(115p), 제 3 불순물 반도체층(131n), 비단결정 반도체층(133i), 및 제 4 불순물 반도체층(135p))과의 에칭 선택비를 충분히 높게 취할 수 있는 조건에서 행하면 좋다. 예를 들어, NF3, 또는 SF6 등의 불소계 가스를 사용한 드라이 에칭에 의하여, 제 1 유닛 셀(110) 및 제 2 유닛 셀(130)을 에칭할 수 있다. 또한, 본 형태에서는, 제 2 전극(142)을 마스크로서 사용하는 예를 나타내므로, 에칭용의 마스크를 새로 형성할 필요가 없다. 물론, 레지스트나 절연층을 사용하여 마스크를 형성할 수도 있다.
제 2 전극(142) 측을 광 입사면으로 하기 위하여, 선택적으로 보조 전극(144)을 형성하여, 제 2 전극(142) 측으로부터 광을 받아들일 수 있도록 한다. 또한, 보조 전극(144)의 형상은, 한정되지 않지만, 광 입사면을 덮는 면적을 가능한 한 작게 하는 것이 바람직하고, 예를 들어, 상면으로부터 보았을 때, 격자 형상, 빗 형상, 또는 빗살 형상이 되도록 형성하는 것이 바람직하다. 보조 전극(144)은, 니켈, 알루미늄, 은, 연석(鉛錫; 땜납) 등을 사용하여, 인쇄법에 의하 여 형성한다. 예를 들어, 니켈 페이스트나 은 페이스트를 사용하여 스크린 인쇄법에 의하여, 보조 전극(144)을 형성한다.
도전성 페이스트를 사용하여, 스크린 인쇄법에 의하여 전극을 형성하는 경우, 그 두께는 수μm 내지 수백μm 정도가 될 수 있다. 다만, 도 16b 및 도 12는 모식도이고, 반드시 실제의 치수를 도시하는 것이 아니다.
이상으로, 도 12에 도시하는 적층형의 광전 변환 장치를 형성할 수 있다.
또한, 보조 전극(144)을 형성하는 공정에서, 제 1 전극(104)과 접하는 보조 전극을 형성할 수도 있다. 제 2 전극(142)과 접속하는 보조 전극(144)이나 제 1 전극(104)과 접속하는 보조 전극의 유무나 형상은, 적절히 실시자가 결정할 수 있다. 또한, 보조 전극을 형성함으로써, 전극을 접속하는 자유도가 높아지고, 직렬 접속시킨 집적형 광전 변환 장치 모듈 등을 제작하기 쉽게 할 수 있다.
또한, 제 2 전극(142) 위에 반사 방지층으로서 기능하는 패시베이션층을 형성하여도 좋다. 예를 들어, 질화 실리콘층, 질화산화 실리콘층, 또는 플루오르화 마그네슘층 등을 형성하면 좋다. 반사 방지층으로서 기능하는 패시베이션층을 형성함으로써, 광 입사면에서의 반사를 저감할 수 있다.
또한, 본 형태에서는, 제 1 불순물 반도체층(111n+), 단결정 반도체층(113n), 및 제 3 불순물 반도체층(131n)을 n형 반도체로 하고, 제 2 불순물 반도체층(115p), 및 제 4 불순물 반도체층(135p)을 p형 반도체로 하는 예를 나타냈지만, 물론 n형 반도체와 p형 반도체는 서로 바꿔 형성할 수 있다.
또한, 본 형태에서는 제 1 유닛 셀(110) 위에, 피막의 막 두께 방향으로 관 통하는 결정이 비정질 구조 중에 존재하는 비단결정 반도체층을 갖는 제 2 유닛 셀(130)을 형성하는 예를 나타냈지만, 또한, 제 2 유닛 셀(130) 위에 비단결정 반도체층을 갖는 유닛 셀을 적층하여도 좋다. 그 경우, 광 입사 측에 가까울수록, 반도체층 중의 결정이 차지하는 비율이 작아지도록 하는 것이 바람직하다. 이것은, 결정의 비율이 작을수록 비정질 구조가 지배적으로 되어, 단파장 영역 광의 흡수에 적합하기 때문이다.
또한, 본 형태에 따른 반도체층의 성막은, 상기 실시형태 1에 있어서의 도 3 및 도 4에 도시하는 플라즈마 CVD장치를 사용할 수 있다. 구체적인 설명은, 상기 실시형태 1과 마찬가지다. 본 형태에서는, 도 3 및 도 4에 도시하는 바와 같은 구성의 플라즈마 CVD장치의 반응실(반응 공간) 내에 반응 가스를 도입하여 생성하고, 제 2 불순물 반도체층(115p) 내지 제 4 불순물 반도체층(135p)을 형성할 수 있다.
제 2 불순물 반도체층(115p) 내지 제 4 불순물 반도체층(135p)을 형성하는 일례를 나타낸다. 우선, 피처리체로서 단결정 반도체층(113n)까지 형성된 기판(100)이 반입된 반응실(1)에 제 1 반응 가스를 도입하여 플라즈마를 생성하고, 단결정 반도체층(113n) 위에 제 2 불순물 반도체층(115p; p형 반도체층)을 형성한다. 다음에, 기판(100)을 대기에 노출시키지 않으며 반응실(1)로부터 반출하고, 상기 기판(100)을 반응실(2)로 이동시키고, 상기 반응실(2)에 제 2 반응 가스를 도입하여 플라즈마를 생성하고, 제 2 불순물 반도체층(115p) 위에 제 3 불순물 반도체층(131n; n형 반도체층)을 형성한다. 그리고, 기판(100)을 대기에 노출시키지 않으며 반응실(2)로부터 반출하고, 상기 기판(100)을 반응실(3)로 이동시키고, 상 기 반응실(3)에 제 3 반응 가스를 도입하여 플라즈마를 생성하고, 제 3 반도체층(131n) 위에 비단결정 반도체층(133i; i형 반도체층)을 형성한다. 그리고, 기판(100)을 대기에 노출시키지 않으며 반응실(3)로부터 반출하고, 상기 기판(100)을 반응실(1)로 이동시키고, 상기 반응실(1)에 제 4 반응 가스를 도입하여 플라즈마를 생성하고, 비단결정 반도체층(133i) 위에 제 4 불순물 반도체층(135p; p형 반도체층)을 형성한다.
또한, 본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 7)
본 형태에서는 상기 실시형태와 상이한 광전 변환 장치의 제작 방법에 대하여 설명한다.
상기 실시형태 6에서는, 도 13b 내지 도 14b를 참조하여 (1) 단결정 반도체 기판(112n)의 일 표면 위에 절연층(101)을 형성하고, 단결정 반도체 기판(112n)의 소정의 깊이의 영역에 취화층(114)을 형성하고, 또한 절연층(101)이 형성된 면 측으로부터 일 도전형을 부여하는 불순물 원소를 도입하여 제 1 불순물 반도체층(111n+)을 형성한 후, 절연층(101)을 제거하고 제 1 전극(104), 절연층(102)을 적층 형성하는 예를 설명하였다.
여기서, 취화층(114), 제 1 불순물 반도체층(111n+), 제 1 전극(104), 및 절연층(102)의 형성 순서나 형성 방법은 하나가 아니라, 적어도 이하에 나타내는 (2) 내지 (4)를 들 수 있다.
(2) 단결정 반도체 기판의 일 표면 위에 절연층을 형성하고, 상기 절연층이 형성된 면 측으로부터 일 도전형을 부여하는 불순물 원소를 도입하여 제 1 불순물 반도체층(111n+)을 형성하고, 단결정 반도체 기판의 소정의 깊이의 영역에 취화층을 형성한다. 단결정 반도체 기판 위의 절연층을 제거한 표면 위에 제 1 전극과 절연층을 형성한다.
(3) 단결정 반도체 기판의 일 표면 위에 제 1 전극을 형성하고, 단결정 반도체 기판의 소정의 깊이의 영역에 취화층을 형성한다. 제 1 전극이 형성된 면 측으로부터 일 도전형을 부여하는 불순물 원소를 도입하여 제 1 불순물 반도체층을 형성하고, 제 1 전극 위에 절연층을 형성한다.
(4) 단결정 반도체 기판의 일 표면 위에 제 1 전극을 형성하고, 상기 제 1 전극이 형성된 면 측으로부터 일 도전형을 부여하는 불순물 원소를 도입하여 제 1 불순물 반도체층을 형성하고, 단결정 반도체 기판의 소정의 깊이의 영역에 취화층을 형성한다. 제 1 전극 위에 절연층을 형성한다.
이상과 같이, 본 발명의 일 형태에 따른 광전 변환 장치의 제작 순서는, 하나의 순서에 한정되는 것은 아니라, 적절히 실시자가 결정할 수 있다.
또한, 본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 8)
본 실시형태에서는 상기 실시형태와 상이한 구성의 광전 변환 장치를 도시한다. 구체적으로는, 일 도전형의 불순물 반도체층과 비단결정 반도체층의 접합부에, 상기 일 도전형의 불순물 반도체층과 같은 도전형으로 저농도의 불순물 반도체층을 형성하는 예를 나타낸다.
도 17a 내지 도 17c는, 유닛 셀이 2층 적층된 탠덤형 광전 변환 장치를 도시한다. 도 17a에서는, 절연층(102)을 사이에 두고, 제 1 전극(104)이 형성된 기판(100) 측으로부터, 제 1 유닛 셀(110)과 제 2 유닛 셀(130)과 제 2 전극(142)이 배치되어 있다. 제 1 유닛 셀(110)은 제 1 전극(104)과 접하는 측으로부터 제 1 불순물 반도체층(111n+)이 형성된 단결정 반도체층(113n), 및 제 2 불순물 반도체층(115p)이 배치되어 있다. 제 2 유닛 셀(130)은 제 1 유닛 셀(110)의 제 2 불순물 반도체층(115p)과 접하는 측으로부터, 제 3 불순물 반도체층(131n), 저농도 불순물 반도체층(132n-), 피막의 성막 방향으로 관통하는 결정이 존재하는 비단결정 반도체층(133i), 및 제 4 불순물 반도체층(135p)이 배치되어 있다. 또한, 보조 전극(144)은 여기서는 도시하지 않는다.
제 2 유닛 셀(130)을 구성하는 제 3 불순물 반도체층(131n)과 비단결정 반도체층(133i) 사이에 저농도 불순물 반도체층(132n-)을 형성한다. 저농도 불순물 반도체층(132n-)은, 제 3 불순물 반도체층(131n)과 같은 도전형을 부여하는 불순물 원소를 포함하고, 또 제 3 불순물 반도체층(131n)보다 불순물 농도가 낮은 반도체층으로 한다.
일 도전형의 불순물 반도체층과, i형 반도체층의 접합부에, 상기 일 도전형의 불순물 반도체층과 같은 도전형으로 저농도의 불순물 반도체층이 존재함으로써, 반도체 접합 계면에 있어서의 캐리어 수송성이 개선된다. 예를 들어, 도 17a에 있어서, 제 1 전극(104) 측으로부터, n+npnn-ip(또는 n+nipnn-ip)로 배치한다. 비단결정 반도체층에서 광전 변환을 행하는 주요부를 구성하는 제 2 유닛 셀(130)에 있 어서, n-가 존재함으로써, 캐리어 수송성이 개선되고, 고효율화에 기여시킬 수 있다. 또한, 저농도의 불순물 반도체층에 있어서의 불순물 농도를, 일 도전형의 불순물 반도체층으로부터 i형 반도체층에 걸쳐, 계단 형상으로 감소하는 분포, 또는 연속적으로 감소하는 분포로 함으로써, 캐리어 수송성은 더 개선된다. 또한, 저농도 불순물 반도체층을 형성함으로써, 계면 준위 밀도가 저감되어, 확산 전위가 향상됨으로써, 광전 변환 장치의 개방 전압이 높아진다. 또한, 저농도 불순물 반도체층은, 미결정 반도체, 대표적으로는 미결정 실리콘으로 형성하면 된다.
도 17b에서는, 절연층(102)을 사이에 두고, 제 1 전극(104)이 형성된 기판(100) 측으로부터, 제 1 불순물 반도체층(111n+)이 형성된 단결정 반도체층(113n), 및 제 2 불순물 반도체층(115p)이 적층된 제 1 유닛 셀(110)과, 제 3 불순물 반도체층(131n), 비단결정 반도체층(133i), 저농도 불순물 반도체층(134p-), 및 제 4 불순물 반도체층(135p)이 적층된 제 2 유닛 셀(130)과, 제 2 전극(142)이 배치되어 있는 예를 도시한다. 또한, 보조 전극(144)은 여기서는 도시하지 않는다.
저농도 불순물 반도체층(134p-)은, 제 4 불순물 반도체층(135p)과 같은 도전형을 부여하는 불순물 원소를 포함하고, 또 제 4 불순물 반도체층(135p)보다 불순물 농도가 낮은 반도체층으로 한다. 예를 들어, 도 17b는 제 1 전극(104) 측으로부터 n+npnip-p(또는 n+nipnip-p)로 배치한다. 제 2 유닛 셀(130)에 있어서, p-가 존재함으로써, 캐리어 수송성이 개선된다.
도 17c에서는, 절연층(102)을 사이에 두고, 제 1 전극(104)이 형성된 기 판(100) 측으로부터, 제 1 불순물 반도체층(111n+)이 형성된 단결정 반도체층(113n), 및 제 2 불순물 반도체층(115p)이 적층된 제 1 유닛 셀(110)과, 제 3 불순물 반도체층(131n), 저농도 불순물 반도체층(132n-), 비단결정 반도체층(133i), 저농도 불순물 반도체층(134p-), 및 제 4 불순물 반도체층(135p)이 적층된 제 2 유닛 셀(130)과, 제 2 전극(142)이 배치되어 있는 예를 도시한다. 예를 들어, 도 17c는 제 1 전극(104) 측으로부터 n+npnn-ip-p(n+nipnn-ip-p)로 배치한다. 제 2 유닛 셀(130)에 있어서, n- 및 p-가 존재함으로써, 캐리어 수송성이 개선된다.
또한, 본 형태에서는, 탠덤형 광전 변환 장치에 대하여 설명하였지만, 제 2 유닛 셀(130) 위에 광전 변환을 행하는 주요부의 에너지 갭이 제 2 유닛 셀(130)보다 좁은 셀을 적층한 스택형의 광전 변환 장치에도 적용할 수 있다.
또한, 본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 9)
본 형태에서는, 동일 기판 위에 복수의 광전 변환 셀을 형성하고, 상기 복수의 광전 변환 셀을 직렬 접속하여 광전 변환 장치를 집적화한, 집적형 광전 변환 장치의 예를 설명한다. 이하, 상면도 및 단면도를 참조하여 설명한다.
도 18에 도시하는 상면도에 있어서, 동일 기판(1000) 위에, 소자 분리된 복수의 보텀 셀(B1 …Bn)이 형성되어 있다. 보텀 셀(B1 …Bn)은, 단결정 반도체 기판을 박편화하여 기판에 고정된 단결정 반도체층을 갖는 셀이다.
도 18에서는, 얇은 종이(직사각형) 형상의 보텀 셀이 스트라이프 형상으로 복수 형성되어 있는 예의 상면도를 도시한다. 이와 같은 보텀 셀(B1 …Bn)은 미리 원하는 형상 및 개수로 분리할 수 있도록 가공한 단결정 반도체 기판을 박편화하고, 기판(1000) 위에 단결정 반도체 기판을 고정하여 형성할 수 있다. 보텀 셀(B1 …Bn)과 기판(1000) 사이에는, 전극이 형성된다.
소자 분리된 복수의 보텀 셀을 형성하는 일례의 단면도를 도 21a 내지 도 21d에 도시한다. 도 21a 내지 도 21d는, 도 18의 파선 X-Y로 절단한 단면에 대응한다. 여기서는 기판(1000) 위에 형성된 복수의 보텀 셀(B1 …Bn) 중, 인접하는 보텀 셀(B2) 및 보텀 셀(B3)을 사용하여 설명한다.
단결정 반도체 기판(1100) 위에 제 1 전극층(1004) 및 절연층(1002)을 적층 형성함과 함께, 단결정 반도체 기판(1100)의 소정의 깊이에 취화층(1014)을 형성한다(도 21a 참조). 제 1 전극층(1004) 위에 형성되는 절연층(1002)은, 접합면의 평활성을 양호하게 함으로써, 기판과 접합하기 쉽게 하기 위하여 형성된다. 또한, 도시하지 않지만, 단결정 반도체 기판(1100)의 제 1 전극층(1004)과 접하는 측에 일 도전형의 제 1 불순물 반도체층을 형성한다.
단결정 반도체 기판(1100)을 제 1 전극층(1004) 및 절연층(1002)이 적층 형성된 측으로부터 선택적으로 에칭하여, 원하는 형상으로 가공한다(도 21b 참조). 단결정 반도체 기판(1100)을 에칭함으로써 홈을 형성하고, 원하는 형상 및 면적을 갖는 볼록부를 형성한다. 여기서는, 도 18에 도시하는 얇은 종이형상으로 볼록부 를 형성한다. 이하, 피처리체를 선택적으로 에칭함으로써 홈을 형성하는 것을 "홈 가공부"라고도 한다.
홈 가공은, 잔존시키고자 하는 영역을 선택적으로 마스크로 덮어, 에칭한다. 또한, 절연층(1002) 측으로부터 취화층(1014)이 형성된 깊이보다 깊게 되도록 에칭하는 것이 바람직하다. 취화층(1014)보다 깊게 에칭하여 홈 가공함으로써, 볼록부를 박편화하여 복수로 분할된 단결정 반도체층을 용이하게 기판(1000)에 접합할 수 있다.
홈 가공은, 포토리소그래피법 및 에칭법에 의하여 행하면 좋다. 포토리소그래피법에 의하여 레지스트 마스크를 형성하고, 드라이 에칭이나 웨트 에칭에 의하여 레지스트 마스크 하방의 단결정 반도체 기판(1100)을 에칭한다. 또한, 홈 가공에 의하여 레지스트 마스크 아래의 절연층(1002) 및 제 1 전극층(1004)이 에칭되어, 분리한 절연층(I1 내지 In)(도 21b에 도시한 것은 절연층(I2 및 I3))과, 분리한 제 1 전극(E1 내지 En)(도 21b에 도시한 것은 절연층(E2 및 E3))이 형성된다.
단결정 반도체 기판(1100)의 절연층(I2 및 I3)이 형성된 측과, 기판(1000)을 대향시키고, 중첩하여 접합한다(도 21c 참조). 단결정 반도체 기판(1100)은 홈 가공되어 있고, 절연층 및 제 1 전극이 형성된 볼록부가 기판(1000)에 접합된 상태가 된다.
단결정 반도체 기판(1100)을 박편화하여 절연층(I1 내지 In) 및 제 1 전극(E1 내지 En)이 형성된 표층을 분리하고, 기판(1000) 위에 단결정 반도체층(S1 내지 Sn)을 형성한다. 여기서, 기판(1000) 위에는, 홈 가공에 의하여 형성된 볼록부가 접합된다. 결과적으로, 복수로 분할된 단결정 반도체층(S1 내지 Sn), 제 1 전극(E1 내지 En), 및 절연층(I1 내지 In)의 적층체가 기판(1000) 위에 형성된다. 도 21d에는, 단결정 반도체 기판(1100)의 제 1 전극(E2) 및 절연층(I2)이 형성된 볼록부, 및 제 1 전극(E3) 및 절연층(I3)이 형성된 볼록부가 기판(1000)에 접합되어 박편화되고, 단결정 반도체층(S2), 제 1 전극(E2) 및 절연층(I2)의 적층체와, 단결정 반도체층(S3), 제 1 전극(E3) 및 절연층(I3)의 적층체가 기판(1000) 위에 형성된 것이 도시되어 있다. 또한, 단결정 반도체층이 원하는 두께에 부족한 경우에는, 에피택셜 성장 기술을 이용하여 후막화하면 좋다.
상술한 바와 같은 공정을 거쳐, 기판(1000) 위에 형성된 단결정 반도체층의 표면 측에 제 1 불순물 반도체층과는 반대의 도전형의 불순물 원소를 도입하여 제 2 불순물 반도체층을 형성함으로써, 도 18에 도시하는 바와 같이, 소자 분리된 복수의 보텀 셀(B1 …Bn)을 형성할 수 있다. 도 22a는, 기판(1000) 위에 인접하는 보텀 셀(B2 및 B3)이 형성되어 있는 것을 도시한다.
도 22a에 있어서, 보텀 셀(B2 및 B3)은, 도 12에 도시하는 제 1 유닛 셀에 상당하고, 일 도전형의 제 1 불순물 반도체층을 포함하는 단결정 반도체층 위에 상 기 제 1 불순물 반도체층과 반대의 도전형의 제 2 불순물 반도체층이 적층된 구성을 가진다. 단결정 반도체층은, 단결정 반도체 기판을 박편화하여 형성된다. 단결정 반도체층 위에 형성하는 제 2 불순물 반도체층은 단결정 반도체층의 표면 측에 일 도전형을 부여하는 불순물 원소를 도입하여 형성할 수도 있고, 플라즈마 CVD법에 의하여 성막할 수도 있다. 보텀 셀을 구성하는 단결정 반도체층의 두께는, 1μm 이상 10μm 이하, 바람직하게는 2μm 이상 8μm 이하로 한다. 단결정 반도체 기판을 박편화하여 형성한 단결정 반도체층의 두께가 얇은 경우는, 에피택셜 성장 기술을 이용하여 후막화하는 것이 바람직하다.
보텀 셀(B2)의 하방과 접하여 제 1 전극(E2)이 형성되고, 보텀 셀(B3)의 하방과 접하여 제 1 전극(E3)이 형성된다. 또한, 제 1 전극(E2)과 기판(1000) 사이에는, 절연층(I2)이 형성되고, 제 1 전극(E3)과 기판(1000) 사이에는, 절연층(I3)이 형성된다.
도 22b에 있어서, 플라즈마 CVD법에 의하여 보텀 셀(B1 내지 Bn)(도시하는 것은 보텀 셀(B2 및 B3) 위를 덮도록 기판(1000) 위에 전면적으로 톱 셀을 형성하는 반도체층(1030)을 성막한다. 톱 셀은, 도 12에 도시하는 제 2 유닛 셀(130)에 상당하여, 일 도전형의 제 3 불순물 반도체층과, 비단결정 반도체층과, 제 3 불순물 반도체층과 반대의 도전형의 제 4 불순물 반도체층이 적층된 구성을 가진다. 제 3 불순물 반도체층, 비단결정 반도체층 및 제 4 불순물 반도체층의 적층 구조로 nip 접합(또는 pin접합)이 형성된다. 비단결정 반도체층은 비정질 구조 중에 복수의 결정이 이산하여 존재하고 있다. 한 쌍의 불순물 반도체층(제 3 불순물 반도체층 및 제 4 불순물 반도체층)은 내부 전계를 형성하기 위하여 비단결정 반도체층에 접합되어 있고, 결정은 비단결정 반도체층을 관통한다. 톱 셀을 구성하는 비단결정 반도체층의 두께는, 0.1μm 이상 0.5μm 이하, 바람직하게는 0.2μm 이상 0.3μm 이하로 한다.
도 19 및 도 22c에 도시하는 바와 같이, 레이저 가공법에 의하여, 톱 셀을 형성하는 반도체층을 관통하는 개구(C1 내지 Cn)를 형성하고, 소자 분리된 복수의 톱 셀(T1 …Tn)을 형성한다. 레이저 가공법에 의하여, 인접하는 보텀 셀끼리의 사이(예를 들어, 보텀 셀(B2)과 보텀 셀(B3) 사이)를 관통하도록 개구(C1 내지 Cn)(예를 들어, 개구(C3))를 형성하고, 소자 분리된 톱 셀(T1 …Tn)(예를 들어, 톱 셀(T2 및 T3))을 형성한다. 이와 같이, 인접하는 보텀 셀끼리의 사이를 관통하도록 개구(C1 내지 Cn)를 형성하여 소자 분리된 톱 셀(T1 …Tn)을 형성함으로써, 소자 분리된 광전 변환 셀(P1 내지 Pn)이 형성된다. 또한, 소자 분리되어 있는 보텀 셀(B1 내지 Bn)의 일 단부가 노출되도록 개구(C1 내지 Cn)를 형성한다. 보텀 셀(B1 내지 Bn)의 일 단부를 노출시킴으로써, 보텀 셀(B1 내지 Bn) 아래의 제 1 전극(E1 내지 En)을 노출시킨다.
톱 셀로서 형성된 반도체층은, 수백nm 정도로 얇으므로, 레이저 가공에 의하여 용이하게 관통하여 개구를 형성할 수 있다. 또한, 보텀 셀을 형성하는 반도체층은, 수μm 정도로 두꺼우므로 레이저 가공되기 어렵다. 따라서, 톱 셀을 형성하는 반도체층이 제거되어, 보텀 셀의 단부가 잔존하여 노출된다.
도 22d에 있어서, 복수의 톱 셀(T1 내지 Tn) 위, 및 개구(C1 내지 Cn)를 덮도록, 기판(1000) 위에 전면적으로 투명 전극층(1042)을 형성한다. 투명 전극층(1042)은, 개구(C1 내지 Cn)를 충전하도록 형성되기 때문에, 개구(C1 내지 Cn)에서 노출되어 있는 보텀 셀(B1 내지 Bn)의 단부와 접한다. 투명 전극층(1042)은 도 12에 도시하는 제 2 전극(142)을 형성하는 재료를 적용할 수 있고, 투명 도전 재료를 사용하여 스퍼터링법이나 진공 증착법으로 형성한다. 또한, 도전성 고분자 재료를 사용하여 투명 전극층(1042)을 형성하여도 좋다.
도 20 및 도 22e에 도시하는 바와 같이, 레이저 가공법에 의하여, 투명 전극층(1042)을 관통하는 개구(H1 내지 Hn), 개구(H1' 내지 Hm)를 형성하고, 소자 분리된 제 2 전극(D1 내지 Dn)을 형성한다. 개구(H1 내지 Hn)는, 개구(C1 내지 Cn)와 어긋난 위치에 형성함으로써, 인접하는 보텀 셀끼리를 전기적으로 접속할 수 있다. 도 22e의 경우에는, 광전 변환 셀(P2)과 광전 변환 셀(P3)은 제 2 전극(D2)에 의하여, 전기적으로 접속되어 있다. 제 2 전극(D2)은 광전 변환 셀(P2) 위에 형성되고, 또 개구(C3)에서 노출되어 있는 광전 변환 셀(P3) 아래의 제 1 전극(E3)과 접하여 광전 변환 셀(P2)과 광전 변환 셀(P3)은 직렬로 접속된다. 본 형태에서는, 개구(Cq+1)에 있어서, 제 2 전극(Dq)과 제 1 전극(Eq+1)이 전기적으로 접속되는 구성이 된다.
또한, 개구(H1 내지 Hn)를 형성할 때, 도 22e에 도시하는 바와 같이, 하방의 톱 셀까지 제거되는 경우도 있지만, 적어도 투명 전극층(1042)이 선택적으로 제거되어, 소자 분리된 제 2 전극이 형성되면 좋다.
이상으로, 동일 기판 위에 복수의 광전 변환 셀(P1 내지 Pn)을 직렬로 접속한 집적형 광전 변환 장치를 얻을 수 있다.
본 형태에 따른 광전 변환 장치는, 복수의 광전 변환 셀이 직렬로 접속된 집적형 광전 변환 장치이다. 본 형태에 나타낸 바와 같이, 광전 변환 셀이 복수로 분리되어, 상기 광전 변환 셀을 직렬로 접속함으로써, 원하는 전압이 얻어지는 집적형 광전 변환 장치를 제공할 수 있다. 또한, 본 형태에 따른 광전 변환 장치를 구성하는 개개의 광전 변환 셀은, 보텀 셀 위에 톱 셀이 적층된 구조를 가진다. 보텀 셀은 주요부가 단결정 반도체층으로 형성되고, 톱 셀은 비정질 구조 중에 복수의 결정이 존재하는 비단결정 반도체층으로 형성된다. 그래서, 광범위로 흡수 파장 대역을 갖고, 광 열화에 의한 특성 저하도 거의 없기 때문에, 광전 변환 특성이 향상된 집적형 광전 변환 장치를 얻을 수 있다.
또한, 본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
도 1은 본 발명의 일 형태에 따른 셀을 도시하는 모식도.
도 2는 본 발명의 일 형태에 따른 광전 변환 장치를 도시하는 모식도.
도 3은 본 발명의 일 형태에 따른 광전 변환 장치의 제작에 적용할 수 있는 플라즈마 CVD 장치의 도면.
도 4는 복수의 반응실을 구비한 멀티 챔버 플라즈마 CVD 장치의 구성을 도시하는 도면.
도 5a 및 도 5b는 본 발명의 일 형태에 따른 광전 변환 장치의 다른 형태를 도시하는 모식도.
도 6a 내지 도 6c는 본 발명의 일 형태에 따른 광전 변환 장치의 다른 형태를 도시하는 모식도.
도 7a 내지 도 7c는 집적형 광전 변환 장치의 제조 공정을 도시하는 단면도.
도 8은 집적형 광전 변환 장치의 제조 공정을 도시하는 단면도.
도 9a 내지 도 9c는 집적형 광전 변환 장치의 제조 공정을 도시하는 단면도.
도 10은 집적형 광전 변환 장치의 제조 공정을 도시하는 단면도.
도 11은 본 발명의 일 형태에 따른 광전 변환층을 적용한 광 센서 장치를 도시하는 도면.
도 12는 본 발명의 일 형태에 따른 광전 변환 장치를 도시하는 모식도.
도 13a 내지 도 13c는 본 발명의 일 형태에 따른 광전 변환 장치의 제작 방법을 도시하는 단면도.
도 14a 내지 도 14c는 본 발명의 일 형태에 따른 광전 변환 장치의 제작 방법을 도시하는 단면도.
도 15a 내지 도 15c는 본 발명의 일 형태에 따른 광전 변환 장치의 제작 방법을 도시하는 단면도.
도 16a 및 도 16b는 본 발명의 일 형태에 따른 광전 변환 장치의 제작 방법을 도시하는 단면도.
도 17a 내지 도 17c는 본 발명의 일 형태에 따른 광전 변환 장치의 다른 형태를 도시하는 모식도.
도 18은 집적형 광전 변환 장치의 제조 공정을 도시하는 상면도.
도 19는 집적형 광전 변환 장치의 제조 공정을 도시하는 상면도.
도 20은 집적형 광전 변환 장치의 제조 공정을 도시하는 상면도.
도 21a 내지 도 21d는 집적형 광전 변환 장치의 제조 공정을 도시하는 단면도.
도 22a 내지 도22e는 집적형 광전 변환 장치의 제조 공정을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
2: 기판 4: 전극
6: 전극 10: 제 1 유닛 셀
20: 제 2 유닛 셀 30: 제 3 유닛 셀
11p: p형 제 1 불순물 반도체층 11n: n형 제 2 불순물 반도체층
13i: 제 1 반도체층 15: 결정
17: 비정질 구조 21p: p형 제 3 불순물 반도체층
21n: n형 제 4 불순물 반도체층 23i: 제 2 반도체층
25: 결정 27: 비정질 구조
31p: p형 제 5 불순물 반도체층 31n: n형 제 6 불순물 반도체층
33i: 제 3 반도체층 35: 결정
37: 비정질 구조

Claims (19)

  1. 기판 위의 제 1 불순물 원소를 포함하는 제 1 반도체층과;
    상기 제 1 반도체층 위의 비정질층과 결정을 포함하는 제 2 반도체층과;
    상기 제 2 반도체층 위의 제 2 불순물 원소를 포함하는 제 3 반도체층을 포함하고,
    상기 결정은 상기 제 1 반도체층과 상기 제 3 반도체층의 사이를 관통하는, 광전 변환 장치.
  2. 제 1 항에 있어서,
    제 1 전극과 제 2 전극을 더 포함하고,
    상기 제 1 반도체층, 상기 제 2 반도체층, 및 상기 제 3 반도체층은 상기 제 1 전극과 상기 제 2 전극 사이에 배치되는, 광전 변환 장치.
  3. 제 1 항에 있어서,
    상기 기판과 상기 제 1 반도체층 사이에 배치된 단결정 반도체층을 더 포함하는, 광전 변환 장치.
  4. 제 1 항에 있어서,
    상기 결정은 침 형상, 원추 형상, 원주 형상, 다각추 형상, 또는 다각주 형상을 갖는, 광전 변환 장치.
  5. 제 1 항에 있어서,
    상기 제 1 반도체층 및 상기 제 3 반도체층은 각각 미결정 반도체층인, 광전 변환 장치.
  6. 제 1 항에 있어서,
    상기 제 1 반도체층 및 상기 제 3 반도체층의 한쪽은 n형 반도체층이고, 상기 제 1 반도체층 및 상기 제 3 반도체층의 다른 한쪽은 p형 반도체층이고, 상기 제 2 반도체층은 i형 반도체층인, 광전 변환 장치.
  7. 기판 위의 제 1 불순물 원소를 포함하는 제 1 반도체층과;
    상기 제 1 반도체층 위의 제 1 비정질층과 제 1 결정을 포함하는 제 2 반도체층과;
    상기 제 2 반도체층 위의 제 2 불순물 원소를 포함하는 제 3 반도체층과;
    상기 제 3 반도체층 위의 제 3 불순물 원소를 포함하는 제 4 반도체층과;
    상기 제 4 반도체층 위의 제 2 비정질층과 제 2 결정을 포함하는 제 5 반도체층과;
    상기 제 5 반도체층 위의 제 4 불순물 원소를 포함하는 제 6 반도체층을 포함하고,
    상기 제 1 결정은 상기 제 1 반도체층과 상기 제 3 반도체층의 사이를 관통하고,
    상기 제 2 결정은 상기 제 4 반도체층과 상기 제 6 반도체층의 사이를 관통하는, 광전 변환 장치.
  8. 제 7 항에 있어서,
    제 1 전극과 제 2 전극을 더 포함하고,
    상기 제 1 반도체층, 상기 제 2 반도체층, 상기 제 3 반도체층, 상기 제 4 반도체층, 상기 제 5 반도체층, 및 상기 제 6 반도체층은 상기 제 1 전극과 상기 제 2 전극 사이에 배치되는, 광전 변환 장치.
  9. 제 7 항에 있어서,
    상기 기판과 상기 제 1 반도체층 사이에 배치된 단결정 반도체층을 더 포함하는, 광전 변환 장치.
  10. 제 7 항에 있어서,
    상기 제 1 결정과 상기 제 2 결정은 각각 침 형상, 원추 형상, 원주 형상, 다각추 형상, 또는 다각주 형상을 갖는, 광전 변환 장치.
  11. 제 7 항에 있어서,
    상기 제 1 반도체층, 상기 제 3 반도체층, 상기 제 4 반도체층, 및 상기 제 6 반도체층은 각각 미결정 반도체층인, 광전 변환 장치.
  12. 제 7 항에 있어서,
    상기 제 1 반도체층 및 상기 제 3 반도체층의 한쪽, 및 상기 제 4 반도체층 및 상기 제 6 반도체층의 한쪽은 n형 반도체층들이고, 상기 제 1 반도체층 및 상기 제 3 반도체층의 다른 한쪽, 및 상기 제 4 반도체층 및 상기 제 6 반도체층의 다른 한쪽은 p형 반도체층들이고, 상기 제 2 반도체층 및 상기 제 5 반도체층은 i형 반도체층들인, 광전 변환 장치.
  13. 제 7 항에 있어서,
    상기 제 2 반도체층의 체적에 대한 상기 제 1 결정의 체적의 비율은 상기 제 5 반도체층의 체적에 대한 상기 제 2 결정의 체적의 비율보다 작은, 광전 변환 장치.
  14. 제 7 항에 있어서,
    상기 제 2 반도체층의 두께는 상기 제 5 반도체층의 두께보다 얇은, 광전 변환 장치.
  15. 기판 위에 제 1 불순물 원소를 포함하는 제 1 반도체층을 형성하는 단계와;
    상기 제 1 반도체층 위에 비정질층과 결정을 포함하는 제 2 반도체층을 형성하는 단계와;
    상기 제 2 반도체층 위에 제 2 불순물 원소를 포함하는 제 3 반도체층을 형성하는 단계를 포함하고,
    상기 결정은 상기 제 1 반도체층과 상기 제 3 반도체층의 사이를 관통하도록 형성되는, 광전 변환 장치의 제작 방법.
  16. 제 15 항에 있어서,
    상기 결정은 반도체 재료 가스와 상기 반도체 재료 가스에 대하여 희석 가스의 유량비를 1배 이상 6배 이하로 한 희석 가스를 포함하는 반응 가스를 반응실 내에 도입함으로써 생성된 플라즈마를 사용하여 형성되는, 광전 변환 장치의 제작 방법.
  17. 제 15 항에 있어서,
    상기 결정은 반도체 재료 가스와 상기 반도체 재료 가스에 대하여 희석 가스의 유량비를 1배 이상 6배 이하로 한 희석 가스를 포함하는 반응 가스를 반응실 내에 도입함으로써 생성된 플라즈마를 사용하여 형성되고,
    상기 반도체 재료 가스는 수소화 실리콘, 불화 실리콘, 또는 염화 실리콘이고,
    상기 희석 가스는 수소인, 광전 변환 장치의 제작 방법.
  18. 제 15 항에 있어서,
    단결정 반도체 기판에 취화층을 형성하는 단계와;
    상기 단결정 반도체 기판에 제 1 불순물 반도체층을 형성하는 단계와;
    상기 단결정 반도체 기판 위에 제 1 전극을 형성하는 단계와;
    상기 제 1 전극 위에 절연층을 형성하는 단계와;
    상기 절연층과 상기 제 1 전극을 사이에 두고 상기 단결정 반도체 기판과 제 2 기판을 접착하는 단계와;
    상기 제 2 기판 위에 단결정 반도체층을 남겨 상기 단결정 반도체 기판을 분리하는 단계와;
    상기 단결정 반도체층 위에 제 2 불순물 반도체층을 형성하는 단계를 더 포함하는, 광전 변환 장치의 제작 방법.
  19. 제 15 항에 있어서,
    단결정 반도체 기판에 취화층을 형성하는 단계와;
    상기 단결정 반도체 기판에 제 1 불순물 반도체층을 형성하는 단계와;
    상기 단결정 반도체 기판 위에 제 1 전극을 형성하는 단계와;
    상기 제 1 전극 위에 절연층을 형성하는 단계와;
    상기 절연층과 상기 제 1 전극을 사이에 두고 상기 단결정 반도체 기판과 제 2 기판을 접착하는 단계와;
    상기 제 2 기판 위에 단결정 반도체층을 남겨 상기 단결정 반도체 기판을 분리하는 단계와;
    상기 단결정 반도체층 위에 제 2 불순물 반도체층을 형성하는 단계를 더 포함하고,
    상기 제 2 기판의 표면과 상기 절연층의 표면은 각각 평균 면 거칠기를 0.5nm 이하로 하는, 광전 변환 장치의 제작 방법.
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