KR20090115652A - Chip fuse and chip fuse manufacturing method - Google Patents
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Abstract
Description
본 발명은, 칩 퓨즈 및 그 제조방법에 관한 것으로서, 또한 상세하게는, 열전도성의 낮은 막에 의해 퓨즈 요소부의 상층 및 하층이 형성되어 이루어지는 칩 퓨즈 및 그 제조방법에 관한 것이다. BACKGROUND OF THE
칩 퓨즈에 관하여 이미 개시되어 있는 기술로서는, 특허문헌 1에 기재된 것이 있다. 이것은 무기질의 기판의 상면에 실리콘 수지막을 형성하고, 이 실리콘 수지막 상에 퓨즈막을 형성하고, 또한, 퓨즈막 상에 실리콘 수지에 의해 보호막을 형성한 칩 퓨즈에 관한 것으로서, 기판 상면의 실리콘 수지막의 두께로서, 10㎛가 예시되어 있다. As a technique already disclosed regarding a chip fuse, there exist some described in
이 특허문헌 1에서는, 실리콘 수지를 사용함으로써, 프린트 배선판과의 접속부의 땜납의 용융, 발화를 저지하는 것이 기술되어 있는데, 퓨즈 엘리먼트의 재료 및 전열면적 등을 바꾸어도, 용단특성의 자유도가 제한되어버리는 과제는 남겨진다. In
이것 이외에도, 칩 퓨즈를 제조하는 방법에 관한 특허문헌 2에는, 퓨즈 엘리먼트의 발열량과 주변의 부재로의 방열량의 밸런스에 의해, 용단할 때까지의 온도상승이 결정되고, 용단시간이 정해지는 것이 기재되어 있다. 그리고, 이 용단시간 에 영향을 주는 인자는 저항값, 전열면적, 열전달율이며, 저항값은 발열량에 대한 인자이며, 또한, 전열면적과 열전달율은 방열량에 대한 인자이며, 칩 퓨즈의 용단특성의 자유도를 높이기 위해서는, 이들 인자에 대하여 검토할 필요가 있는 취지가 기재되어 있다. In addition to this, Patent Document 2 relating to a method for manufacturing a chip fuse describes that the temperature rise until melting is determined by the balance between the heat generation amount of the fuse element and the heat dissipation amount to the peripheral member, and the melting time is determined. It is. The factors influencing the melt time are the resistance value, the heat transfer area and the heat transfer rate, the resistance value is a factor for the calorific value, and the heat transfer area and the heat transfer rate are factors for the heat dissipation rate. In order to increase, the effect that these factors need to examine is described.
그렇지만, 이 특허문헌 2에서는, 퓨즈 엘리먼트 주위의 부재의 재질이나 전열면적에 대해서는, 구체적으로 검토되어 있지 않고, 퓨즈 엘리먼트로부터 주위의 부재로의 방열량을 제어하는 수단이나 방법에 대해서는 개시되어 있지 않다. However, in this patent document 2, the material and heat transfer area of the member around the fuse element have not been examined in detail, and no means or method for controlling the amount of heat radiation from the fuse element to the surrounding member is disclosed.
특허문헌 1: 일본 특허공개 평11-96886호 공보Patent Document 1: Japanese Patent Application Laid-Open No. 11-96886
특허문헌 2: 일본 특허공개 평9-320445호 공보Patent Document 2: Japanese Patent Application Laid-Open No. 9-320445
(발명의 개시)(Initiation of invention)
(발명이 해결하고자 하는 과제)(Tasks to be solved by the invention)
본 발명은 상기 과제를 해결하는 것으로, 그 목적은 용단특성의 자유도가 제한되지 않고, 정격전류에 대하여 고배율에서의 용단시간이 짧아지는 것을 방지함과 아울러, 정격전류에 대한 저배율에서의 용단시간을 짧게 할 수 있는 칩 퓨즈 및 그 제조방법을 제공하는 것이다. SUMMARY OF THE INVENTION The present invention solves the above problems, and its object is not to limit the degree of freedom of melting characteristics, to prevent shortening of the melting time at high magnification with respect to the rated current, and to reduce the melting time at low magnification with respect to the rated current. The present invention provides a chip fuse and a method of manufacturing the same.
또 본 발명은 상술한 바와 같은 칩 퓨즈를 정밀도 좋게, 또한 비교적 용이하게 형성하는 것이 가능한 칩 퓨즈의 제조방법을 제공하는 것이다. Moreover, this invention provides the manufacturing method of the chip fuse which can form the chip fuse as mentioned above with precision and comparatively easy.
(과제를 해결하기 위한 수단)(Means to solve the task)
본 발명에서는, 이하에 기재하는 (1) 내지 (3)의 수단에 의해, 상기 과제가 해결된다. In this invention, the said subject is solved by the means of (1)-(3) described below.
(1) 열전도성이 낮은 막 재료로 이루어지는 제 1 축열층이 절연기판 상에 형성되고, 당해 제 1 축열층의 위에 절연기판에 접촉하지 않도록 퓨즈막이 형성되고, 당해 퓨즈막은 양단에 배치되는 표면 전극부 사이에 퓨즈 요소부를 갖는 것이며, 당해 퓨즈 요소부의 위에 열전도성이 낮은 막 재료로 이루어지는 제 2 축열층이 형성되고, 상기 제 1 축열층이 상기 제 2 축열층보다도 두껍게 형성된 것인 칩 퓨즈.(1) A first heat storage layer made of a film material having low thermal conductivity is formed on an insulating substrate, and a fuse film is formed so as not to contact the insulating substrate on the first heat storage layer, and the fuse film is disposed at both ends thereof. And a fuse element portion between the portions, wherein a second heat storage layer made of a low thermal conductivity film material is formed on the fuse element portion, and the first heat storage layer is formed thicker than the second heat storage layer.
(2) 열전도성이 낮은 막 재료로 이루어지는 상기 제 1 축열층 및 상기 제 2 축열층이 감광기를 함유하는 B 스테이지 상태(반경화 상태)의 시트 형상 재료로부터 형성된 것인 상기 (1)에 기재된 칩 퓨즈.(2) The chip according to the above (1), wherein the first heat storage layer and the second heat storage layer made of a film material having low thermal conductivity are formed from a sheet-like material in a B stage state (semi-cured state) containing a photosensitive device. fuse.
(3) 절연기판 상에 제 1 축열층이 형성되고, 제 1 축열층 상에 퓨즈막이 형성되고, 퓨즈막은 양단에 배치되는 표면 전극부 사이에 퓨즈 요소부를 갖고, 퓨즈 요소부 상에 제 2 축열층이 형성되는 칩 퓨즈의 제조방법으로서, 감광기를 함유하고, 거의 균일한 두께로 형성된 B 스테이지 상태(반경화 상태)의 시트 형상 재료를 절연기판 상에 소정 매수 중첩하여 제 1 축열층을 형성하는 공정과, 절연기판에 접촉하지 않도록 제 1 축열층 상에 퓨즈막을 형성함과 아울러, 표면 전극부의 사이에 퓨즈 요소부를 형성하는 공정과, 상기 제 1 축열층에 사용한 동일한 B 스테이지 상태의 시트 형상 재료를 양쪽 표면 전극부 사이에 소정 매수 중첩하여 제 2 축열층을 형성하는 공정을 포함하고, 상기 제 1 축열층의 형성 공정에서는, 상기 제 2 축열층의 형성 공정보다도, 중첩하는 B 스테이지 상태의 시트 형상 재료의 매수를 많게 하는 것을 특징으로 하는 칩 퓨즈의 제조방법.(3) A first heat storage layer is formed on the insulating substrate, a fuse film is formed on the first heat storage layer, and the fuse film has a fuse element portion between the surface electrode portions disposed at both ends, and a second heat storage on the fuse element portion. A method of manufacturing a chip fuse in which a layer is formed, wherein a first heat storage layer is formed by stacking a predetermined number of sheet-like materials in a B-stage state (semi-cured state) containing a photosensitive device and having a substantially uniform thickness on an insulating substrate. Forming a fuse element between the surface electrode portion and forming a fuse film on the first heat storage layer so as not to contact the insulating substrate; and a sheet-like material in the same B stage state used for the first heat storage layer. Forming a second heat storage layer by overlapping a predetermined number of surfaces between both surface electrode portions, and in the step of forming the first heat storage layer, the step of forming the second heat storage layer The manufacturing method of the chip fuse characterized by increasing the number of sheets of sheet-like material in the B-stage state.
본 발명에서, 제 1 축열층 및 제 2 축열층을 구성하는 열전도성이 낮은 막 재료는 열전도율이 0.1∼0.4W/m℃ 정도의 막 재료인 것이 바람직하고, 예를 들면, 아크릴레이트 수지, 에폭시 수지 등의 수지 재료 및 감광기를 함유하는 시트 형상 재료를 사용하여 형성하는 것이 가능하다. In the present invention, the film material having low thermal conductivity constituting the first heat storage layer and the second heat storage layer is preferably a film material having a thermal conductivity of about 0.1 to 0.4 W / m ° C. For example, an acrylate resin and an epoxy It is possible to form using the sheet-like material containing resin materials, such as resin, and a photosensitive device.
(발명의 효과)(Effects of the Invention)
본 발명의 칩 퓨즈는 열전도성이 낮은 막 재료로 이루어지는 축열층을 각각 퓨즈막의 상하에 설치하고, 하층의 축열층을 상층의 축열층보다도 두껍게 형성한 것이기 때문에, 용단특성의 자유도가 제한되지 않고, 정격전류에 대하여 고배율에서의 용단시간이 짧아지는 것을 방지하고, 정격전류에 대한 저배율에서의 용단시간을 짧게 하는 것이 가능하게 되었다. In the chip fuse of the present invention, since a heat storage layer made of a film material having low thermal conductivity is provided above and below the fuse film, and a lower heat storage layer is formed thicker than the heat storage layer of the upper layer, the degree of freedom of melting characteristics is not limited. It is possible to prevent the melting time at high magnification from being shortened with respect to the rated current, and to shorten the melting time at low magnification with respect to the rated current.
즉, 칩 퓨즈에 통전하여 퓨즈 요소부의 온도가 상승하면, 그 열은 하방으로 전해져 제 1 축열층에 축적되고, 한편, 상방으로 전해진 열은 제 2 축열층에 축적된다. 일반적으로, 절연기판쪽이 공기보다도 열전도율이 높은 것이기 때문에, 제 1 축열층을 제 2 축열층보다도 두껍게 형성함으로써, 제 1 축열층으로부터 절연기판을 통하여 하방으로 빠져나가는 열을 억제하고, 이것에 의해 열량이 적은 저배율에서는 열을 가둠으로써 용단시간을 짧게 하는 것이 가능하게 되었다. 또 제 1 축열층보다도 비교적 얇게 형성된 제 2 축열층에 의해, 열량이 많은 고배율에서는 열을 방출함으로써 용단시간이 짧아지는 것의 방지가 가능하게 되었다. That is, when the temperature of the fuse element portion rises while the chip fuse is energized, the heat is transferred downward to accumulate in the first heat storage layer, while the heat transferred upward is accumulated in the second heat storage layer. In general, since the insulating substrate has a higher thermal conductivity than air, the first heat accumulating layer is formed thicker than the second heat accumulating layer, thereby suppressing heat escaping downward from the first heat accumulating layer through the insulating substrate. At low magnification with less calories, it is possible to shorten the melting time by trapping heat. In addition, the second heat storage layer formed relatively thinner than the first heat storage layer makes it possible to prevent heat from shortening by releasing heat at a high magnification with a large amount of heat.
또 본 발명의 칩 퓨즈의 제조방법에서는, 절연기판 상에 거의 균일한 두께에 형성된 B 스테이지 상태의 시트 형상 재료를 소정 매수 중첩하여 제 1 축열층을 형성하고, 이 제 1 축열층 상에 설치한 퓨즈막 상에, 또한 동일한 B 스테이지 상태의 시트 형상 재료를 소정 매수 중첩하여 제 2 축열층을 형성한다. 이들 시트 형상 재료는 그 두께가 균일성이 풍부한 것이기 때문에, 중첩하는 매수를 조정하면, 제 1 및 제 2 축열층을 원하는 두께로 정밀도 좋게 또한 비교적 용이하게 형성할 수 있다. In the method for manufacturing a chip fuse of the present invention, a first heat storage layer is formed by stacking a predetermined number of sheet-like materials in a B-stage state formed on a substantially uniform thickness on an insulating substrate, and provided on the first heat storage layer. A second heat storage layer is formed on the fuse film by stacking a predetermined number of sheet-like materials in the same B stage state. Since these sheet-like materials are rich in uniformity, by adjusting the number of sheets to overlap, the first and second heat storage layers can be formed with a desired thickness with high accuracy and relatively easily.
도 1(a)∼(d)는 칩 퓨즈의 제조과정을 도시한 평면도이다. 1A to 1D are plan views illustrating a manufacturing process of a chip fuse.
도 2(e)∼(h)는 도 1에 이어지는 제조과정을 도시한 평면도이다. 2 (e) to 2 (h) are plan views illustrating a manufacturing process following FIG. 1.
도 3(a)는 도 2의 A-A선을 따른 단면도, (b)는 도 2의 B-B선을 따른 단면도이다. (A) is sectional drawing along the A-A line of FIG. 2, (b) is sectional drawing along the B-B line of FIG.
도 4는 본 발명의 칩 퓨즈와 종래예의 용단특성을 비교한 그래프이다. 4 is a graph comparing the melting characteristics of the chip fuse and the conventional example of the present invention.
도 5는 도 4에서의 저배율 범위를 확대하여 도시한 그래프이다. FIG. 5 is an enlarged graph of the low magnification range in FIG. 4.
도 6은 도 4에서의 고배율 범위를 확대하여 도시한 그래프이다. 6 is an enlarged graph illustrating the high magnification range in FIG. 4.
(부호의 설명)(Explanation of the sign)
10 칩 퓨즈 11 집합 절연기판10
12 제 1 축열층 13 퓨즈막12 First heat storage layer 13 fuse film
13a 표면 전극부 13b 퓨즈 요소부13a
14 용단부 15 제 2 축열층14
(발명을 실시하기 위한 최선의 형태)(The best mode for carrying out the invention)
이하, 도면을 참조하여 본 발명의 실시형태에 대하여 설명하는데, 본 발명은 이것에 한정되는 것은 아니다. EMBODIMENT OF THE INVENTION Hereinafter, although embodiment of this invention is described with reference to drawings, this invention is not limited to this.
도 1(a)∼(d) 및 도 2(e)∼(h)는 본 발명의 칩 퓨즈(10)를 제조하는 공정을 도시한 평면도이고, 도 3(a)는 도 2(h)의 A-A선, 도 3(b)는 도 2(h)의 B-B선에서의 칩 퓨즈(10)의 단면도이다. 1 (a)-(d) and 2 (e)-(h) are plan views showing the process of manufacturing the
칩 퓨즈(10)는 절연기판(11) 상에 열전도성이 낮은 막 재료로 이루어지는 제 1 축열층(12)이 형성되고, 제 1 축열층(12) 상에 퓨즈막(13)이 설치되고, 퓨즈막(13)은 양단에 배치된 표면 전극부(13a)와, 이들 양단의 표면 전극부(13a)를 접속하도록 비교적 좁은 폭으로 형성된 퓨즈 요소부(13b)를 갖고, 표면 전극부(13a)의 일부분과 퓨즈 요소부(13b)의 전면에 Ni와 Sn 도금막 또는 Sn 도금막이 형성되고, 이 도금막이 용단부(14)가 된다. 또한, 용단부(14) 위에는, 용단부(14)보다도 약간 넓은 영역에 열전도성이 낮은 막 재료로 이루어지는 제 2 축열층(15)이 설치되고, 제 2 축열층(15) 상에 보호층(16)이 형성되고, 절연기판(11)의 이면측의 양단에 이면 전극(17)이 설치되고, 절연기판(11)의 양단면에 단면 전극(18)이 설치되고, 전극 도금막(19)이 표면 전극(13a), 단면 전극(18) 및 이면 전극(17)을 덮도록 설치된다. In the
여기에서, 절연기판(11)으로서는 알루미나 기판을 사용하고, 또 제 1 축열층(12) 및 제 2 축열층(15)을 구성하는 열전도성이 낮은 막 재료는 열전도율이 0.1∼0.4W/m℃ 정도의 막 재료인 것이 바람직하고, 예를 들면, 아크릴레이트 수지, 에폭시 수지 등의 수지 재료 및 감광기를 함유하는 두께 30㎛ 정도의 B 스테이지 상 태(반경화 상태)의 시트 형상 재료를 각각 소정 매수 사용할 수 있다. 예를 들면, 제 1 축열층(12)은 전술의 B 스테이지 상태의 시트 형상 재료를 2장 겹치고, 제 2 축열층(15)은 동일한 B 스테이지 상태의 시트 형상 재료를 1장 사용하여 형성하면, 제 1 축열층(12)을 제 2 축열층(15)보다도 두껍게 형성할 수 있다. 이 아크릴레이트 수지, 에폭시 수지 등의 수지 재료 및 감광기를 함유하는 B 스테이지 상태의 시트 형상 재료를 경화한 것은 에칭액에 대한 내약품성이 우수하고, 또한 열전도성이 낮은 것이다. Here, an alumina substrate is used as the
제 1 축열층(12)은 절연기판(11)의 1차 분할홈(11a)과 2차 분할홈(11b)의 소정 개소를 제외하고, 절연기판(11)의 거의 전면을 피복하는 것이며, 이 제 1 축열층(12)이 제거된 제거부(12a)는, 도 1(b), (c)에 도시한 바와 같은 형상 및 배치, 즉, 1차 분할홈(11a)과 2차 분할홈(11b)의 소정 길이에 걸치는 가늘고 긴 범위로 형성된다. 퓨즈막(13)은 절연기판(11)에 접촉하지 않도록, 도 1(d)에 도시한 바와 같은 형상으로 제 1 축열층(12) 상에 적층된다. The first
이상과 같이 제 1 축열층(12)을 제 2 축열층(15)보다도 두껍게(깊이), 예를 들면, 거의 2배의 두께로 형성함으로써, 용단특성의 자유도가 제한되지 않고, 정격전류에 대하여 고배율에서의 용단시간이 짧아지는 것을 방지하고, 정격전류에 대한 저배율에서의 용단시간을 짧게 하는 것이 가능하게 된다. As described above, the first
다음에, 정격전류 1A의 칩 퓨즈(10)의 제조방법에 대하여, 도 1 및 도 2를 참조하여 설명한다. 칩 퓨즈를 제조하기 위한 집합 절연기판으로서, 알루미나의 순도가 96% 정도의 알루미나 기판을 사용한다. 칩 퓨즈(10)는 집합 절연기판 상에 복수층에 걸쳐 각 구성을 형성하고, 종방향, 횡방향으로 절단함으로써 제조하는 것인데, 도 1(a), (b)에서는 집합 절연기판 상의 복수 구획을 도시하고, 도 1(c), (d) 및 도 2(e)∼(h)에서는 집합 절연기판 상의 1구획, 즉, 하나의 칩 퓨즈가 되는 구획의 평면도를 도시했다. Next, the manufacturing method of the
[집합 절연기판의 홈 설치 공정][Home installation process of integrated insulation board]
최초에, 레이저 등의 수단에 의해 집합 절연기판(11)에 절단용의 1차 분할홈(11a)과 2차 분할홈(11b)을 설치한다. 집합 절연기판에는, 미리 1차 분할홈(11a)과 2차 분할홈(11b)이 형성된 것도 있고, 이러한 집합 절연기판을 사용하는 경우에는, 홈의 설치 공정은 생략된다. First, the
[제 1 축열층의 형성 공정][Formation process of first heat storage layer]
제 1 축열층(12)을 형성하기 위하여, 집합 절연기판(11) 상에 소정 매수의 시트 형상 재료를 첩부한다. 시트 형상 재료는 아크릴레이트 수지, 에폭시 수지 등의 수지 재료 및 감광기를 포함하고, 두께 30㎛ 정도로 형성된 B 스테이지 상태의 것을 사용한다. 첩부 공정은 이 B 스테이지 상태의 시트 형상 재료의 1장을 집합 절연기판(11) 상에 첩부하고, 소정 온도로 가열하고, 소정 압력으로 가압한 후에, 또한, 또 1장의 시트 형상 재료를 그 위에 마찬가지로 가열하면서 가압하여 붙여 포갠다. 가열, 가압된 2장의 시트 형상 재료는 접착 후에 두께 56㎛ 정도로 된다. 이와 같이, B 스테이지 상태의 시트 형상 재료를 소정 매수만 포갬으로써, 제 1 축열층(12)의 두께를 높은 정밀도로 조정할 수 있다. In order to form the first
다음에 시트 형상 재료 상에 포토마스크를 통하여 자외선 500mJ/cm2로 노광한 후, 탄산나트륨 용액 1wt%에 수분간 침지하고, 시트 형상 재료를 도 1(b), (c)에 도시한 형상으로 형성한다. 이것에 의해, 제거부(12a)가 제거된 제 1 축열층(12)이 절연기판(11) 상에 형성된다. Next, after exposing to ultraviolet-ray 500mJ / cm <2> through a photomask on a sheet-like material, it is immersed in 1 wt% of sodium carbonate solutions for several minutes, and the sheet-like material is formed in the shape shown to FIG. 1 (b), (c). do. As a result, the first
시트 형상 재료로서 감광기를 포함하는 것을 사용하고, 상기한 바와 같은 공정을 실시함으로써, 제 1 축열층(12)의 평면 형상의 치수 정밀도를 높일 수 있어, 용단특성의 편차를 저감할 수 있다. By using a photosensitive device as the sheet-like material and carrying out the above-described steps, the dimensional accuracy of the planar shape of the first
[퓨즈막의 형성 공정][Fuse Film Formation Step]
제 1 축열층(12)을 형성한 집합 절연기판(11) 상에 두께가 거의 3㎛ 정도의 전해 구리박 또는 압연 구리박을 첩부한다. 이 첩부 공정은 상온보다도 높은 온도에서 소정 압력을 소정 시간 가함으로써 행해진다. 다음에, 전해 구리박 상에 네거티브 타입의 드라이 필름을 붙이거나, 또는 액상의 레지스트를 도포하고, 그 위로부터 포토마스크를 통하여 노광한 후, 전해 구리박을 에칭하여 드라이 필름 또는 액상 레지스트를 박리시킨다. 이상과 같은 공정에 의해, 퓨즈막(13)을 도 1(d)에 도시한 바와 같은 평면 형상으로 형성한다. An electrolytic copper foil or a rolled copper foil having a thickness of about 3 μm is affixed on the collective insulating
[퓨즈막 용단부의 형성 공정][Formation process of fuse film melt end]
퓨즈막(13)에서의 퓨즈 요소부(13b)의 전면과, 이 양측에 연속되는 표면 전극부(13a)의 일부분에는, 전기도금법에 의해, Ni와 Sn 도금막 또는 Sn 도금막을 설치함으로써, 도 2(e)에 도시한 바와 같은 용단부(14)를 형성하고, 이것에 의해 퓨 즈막(13)에 M 효과를 주어 용단특성을 얻는다. Ni and Sn plating films or Sn plating films are provided on the front surface of the
[제 2 축열층의 형성 공정] [Formation process of second heat storage layer]
다음에 도 2(f)에 도시한 바와 같이, 용단부(14)를 모두 덮는 범위로 제 2 축열층(15)을 형성한다. 제 2 축열층(15)도, 제 1 축열층(12)과 같은 두께 30㎛ 정도로 형성된 B 스테이지 상태의 시트 형상 재료를 사용하고, 이 시트 형상 재료의 1장을 집합 절연기판(11)의 전역에 첩부하고, 소정 온도로 가열하면서 소정 압력으로 접착한다. 이 1장의 시트 형상 재료는 접착 후에 두께 25㎛ 정도로 된다. 접착한 시트 형상 재료에는 포토마스크를 통하여 자외선을 노광하고, 그 후에, 탄산나트륨 용액에 수분간 침지하고, 도 1(g)에 도시한 형상으로 형성한다. Next, as shown in FIG. 2 (f), the second
[보호층의 형성 공정][Formation process of protective layer]
다음에 제 2 축열층(15)을 모두 덮도록, 이것보다 약간 넓은 범위로 보호층(16)을 형성한다. 보호층(16)은 스크린인쇄에 의해 에폭시계 수지 재료로 형성되는 막이며, 이것에 의해 은폐성이나 기계적 강도가 향상된다. Next, the
[이면 전극, 단면 전극 등의 형성 공정][Formation process of backside electrode, end face electrode, etc.]
보호층(16)을 형성한 후에, 집합 절연기판(11)의 이면측에 스크린인쇄법으로 은 페이스트를 도포하고 가열 접착하여, 이면 전극(17)을 형성한다. 다음에, 집합 절연기판을 1차 분할홈(11a)을 따라 절단하여 좁고 긴 모양의 절연기판을 형성하고, 이 좁고 긴 모양 절연기판의 장변방향의 측면에 은 페이스트를 도포하고 가열 접착하는 것, 또는 스퍼터법에 의해, Cr막과 Ni막을 성막함으로써 단면 전극(18)을 형성한다. 또한, 좁고 긴 모양의 절연기판을 2차 분할홈(11b)을 따라 절단하고, 1 개씩의 칩 형상으로 하고, 배럴도금법에 의해, Cu막, Ni막 및 Sn막으로 이루어지는 전극 도금막(19)을 차례로 형성하면, 도 2(h) 및 도 3에 도시한 바와 같이, 본 발명의 칩 퓨즈(10)가 완성된다. After the
다음에, 도 4는 본 발명의 1실시형태인 정격전류 1A의 칩 퓨즈와, 비교예의 칩 퓨즈의 용단특성을 비교한 그래프이다. 도 5은 도 4에서의 정격전류비가 낮은 범위를 확대한 그래프이고, 도 6은 도 4에서의 정격전류비가 높은 범위를 확대한 그래프이다. Next, FIG. 4 is a graph comparing the melting characteristics of the chip fuse of the rated current 1A according to the embodiment of the present invention and the chip fuse of the comparative example. 5 is an enlarged graph of a range in which the rated current ratio is low in FIG. 4, and FIG. 6 is an enlarged graph of a range in which the rated current ratio is high in FIG. 4.
여기에서, 샘플 C는 본 발명의 1실시형태이며, 제 1 축열층이 거의 60㎛, 제 2 축열층이 거의 30㎛로 형성된 것이다. Here, Sample C is one embodiment of the present invention, wherein the first heat storage layer is formed to be approximately 60 µm, and the second heat storage layer is formed to be approximately 30 µm.
한편, 샘플 A, B, D의 칩 퓨즈는 비교예이며, 어느 샘플도, 제 1 축열층과 제 2 축열층의 상대적인 두께의 관계가 본 발명에 의한 칩 퓨즈와는 상이한 것인데, 이것 이외의 구성은 본 발명의 칩 퓨즈와 동일하게 형성된 것이다. 샘플 A는 제 1 축열층이 거의 30㎛, 제 2 축열층이 거의 30㎛로 형성된 것이다. 샘플 B는 제 1 축열층이 거의 30㎛, 제 2 축열층이 거의 60㎛로 형성된 것이다. 샘플 D는 제 1 축열층이 거의 60㎛, 제 2 축열층이 거의 60㎛로 형성된 것이다. On the other hand, the chip fuses of samples A, B, and D are comparative examples, and the relationship between the relative thicknesses of the first heat storage layer and the second heat storage layer is different from that of the chip fuse according to the present invention. Is formed in the same manner as the chip fuse of the present invention. Sample A is formed with a first heat storage layer of approximately 30 μm and a second heat storage layer of approximately 30 μm. Sample B is formed with a first heat storage layer of approximately 30 μm and a second heat storage layer of approximately 60 μm. Sample D is formed with a first heat storage layer of about 60 μm and a second heat storage layer of about 60 μm.
본 발명의 1실시형태인 샘플 C와, 샘플 D(제 1 축열층이 샘플 C와 동일한 두께)를 비교하면, 정격전류비가 낮은 범위에서는, 도 5에 도시한 바와 같이, 샘플 C쪽이 샘플 D보다도 용단시간이 짧다. 한편, 정격전류비가 높은 범위에서는, 도 6에 도시한 바와 같이, 샘플 C쪽이 샘플 D보다도 용단시간이 길다. 이것으로부터, 본 발명의 칩 퓨즈는 정격전류에 대하여 고배율에서의 용단시간이 짧아지는 것을 방지하여, 정격전류에 대한 저배율에서의 용단시간을 짧게 하는 것이 가능하게 되는 것을 알 수 있다. When the sample C which is one embodiment of the present invention and the sample D (the first heat storage layer has the same thickness as the sample C) are compared, in the range where the rated current ratio is low, the sample C is the sample D as shown in FIG. 5. Melting time is shorter than that. On the other hand, in the range where the rated current ratio is high, as shown in Fig. 6, the melting time of the sample C is longer than that of the sample D. From this, it is understood that the chip fuse of the present invention can shorten the melting time at high magnification with respect to the rated current, and shorten the melting time at low magnification with respect to the rated current.
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