KR20090113001A - Ｓｏｉ 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 전하 저장 능력을 개선하여 센싱 마진을 향상시킬 수 있는 SOI 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 SOI 소자는, 실리콘 기판과 매몰 절연막 및 실리콘층의 적층 구조를 포함하며, 상기 실리콘층 내에 상기 매몰 절연막 부분을 노출시키는 홈이 SOI 기판; 상기 홈의 표면 상에 형성된 절연막; 상기 절연막 및 실리콘층 상에 형성된 에피 실리콘층; 상기 홈 상부의 에피 실리콘층 부분 상에 형성된 게이트; 및 상기 게이트 양측의 에피 실리콘층 부분 내에 상기 절연막과 양측에서 접하도록 형성된 접합 영역;을 포함한다.

Description

ＳＯＩ 소자 및 그의 제조방법{SOI DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 SOI 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게, 전하 저장 능력을 개선하여 센싱 마진을 향상시킬 수 있는 SOI 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 고집적화, 고속화 및 저전력화가 진행됨에 따라, 벌크 실리콘(Bulk Silicon)으로 이루어진 기판을 대신하여 SOI(Silicon On Insulator) 기판 이용한 반도체 소자(이하, SOI 소자)가 주목되고 있다. 이는, 상기 SOI 기판에 형성된 소자가 벌크 실리콘으로 이루어진 기판에 형성된 소자와 비교해서 작은 접합 용량(Junction Capacitance)에 의한 동작 속도의 고속화, 낮은 문턱 전압에 의한 저전압화 및 완전한 소자분리에 의한 래치-업(latch-up)의 제거 등의 장점을 갖기 때문이다.
이하에서는, 종래 기술에 따른 SOI 소자를 간략하게 설명하도록 한다.
상기 SOI 소자는 소자 전체를 지지하는 실리콘 기판과, 소자가 형성되는 실리콘층 및 상기 실리콘 기판과 실리콘층 사이에 형성된 매몰 절연막으로 이루어지 는 SOI 기판 상에 형성된다.
그리고, 상기 SOI 소자는 상기 SOI 기판의 실리콘층에 형성된 게이트와 상기 게이트 양측의 실리콘층 내에 형성된 접합 영역을 포함한다. 여기서, 상기 접합 영역은 상기 매몰 절연막과 그 하단부가 접하도록 형성되기 때문에, 상기 게이트 아래의 실리콘층 부분, 즉, SOI 소자의 바디(Body) 부분은 상기 접합 영역과 매몰 산화막에 의해 차단되어 플로팅된다.
그러므로, 이러한 SOI 소자는 상기 접합 영역과 매몰 절연막에 의해 차단된 바디 부분이 플로팅된 FBC(Floating Body Cell) 구조를 가지며, 상기 플로팅된 바디 부분에 전하를 저장할 수 있으므로 캐패시터를 형성할 필요가 없으며, 이에 따라, 셀 사이즈를 감소시킬 수 있다.
그러나, 전술한 종래 기술은 반도체 소자의 고집적화 추세에 부합하여 셀 사이즈가 감소함에 따라 상기 바디 부분의 부피가 감소하며, 이 때문에, 상기 바디 부분의 전하 저장 능력이 저하된다. 그 결과, 전술한 종래 기술의 경우에는 문턱 전압의 조절이 용이하지 않으며, 이로 인해, 센싱 마진이 저하된다.
본 발명은 전하 저장 능력을 개선할 수 있는 SOI 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 센싱 마진을 향상시킬 수 있는 SOI 소자 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 SOI 소자는, 실리콘 기판과 매몰 절연막 및 실리콘층의 적층 구조를 포함하며, 상기 실리콘층 내에 상기 매몰 절연막 부분을 노출시키는 홈이 SOI 기판; 상기 홈의 표면 상에 형성된 절연막; 상기 절연막 및 실리콘층 상에 형성된 에피 실리콘층; 상기 홈 상부의 에피 실리콘층 부분 상에 형성된 게이트; 및 상기 게이트 양측의 에피 실리콘층 부분 내에 상기 절연막과 양측에서 접하도록 형성된 접합 영역;을 포함한다.
상기 매몰 절연막은 산화막을 포함한다.
상기 절연막은 고유전체 물질로 이루어진다.
상기 고유전체 물질은 질화막, Al2O3막 및 ZrO2막 중 어느 하나이다.
상기 접합 영역은 상기 실리콘층의 내부까지 연장되어 상기 매몰 절연막 부분과 그 하단부가 접하도록 형성된다.
본 발명의 실시예에 따른 SOI 소자의 제조방법은, 실리콘 기판과 매몰 절연막 및 실리콘층의 적층 구조를 포함하는 SOI 기판의 상기 실리콘층을 식각하여, 상기 매몰 절연막 부분을 노출시키는 홈을 형성하는 단계; 상기 홈의 표면을 포함하는 실리콘층 상에 절연막을 형성하는 단계; 상기 실리콘층이 노출되도록 상기 절연막 및 실리콘층을 CMP하는 단계; 상기 노출된 실리콘층 및 절연막 상에 에피 실리콘층을 형성하는 단계; 상기 홈 상부의 에피 실리콘층 부분 상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 에피 실리콘층 부분 내에 상기 절연막과 양측에서 접하도록 접합 영역을 형성하는 단계;를 포함한다.
상기 매몰 절연막은 산화막을 포함한다.
상기 절연막은 고유전체 물질로 형성한다.
상기 고유전체 물질은 질화막, Al2O3막 및 ZrO2막 중 어느 하나를 포함한다.
상기 질화막은 2∼20Å의 두께를 갖도록 형성한다.
상기 절연막 및 실리콘층의 CMP는, 150∼300Å의 실리콘층이 제거되도록 수행한다.
상기 에피 실리콘층을 형성하는 단계는, 상기 노출된 실리콘층으로부터 상기 절연막을 포함한 홈을 매립하도록 에피 실리콘층을 성장시키는 단계; 및 상기 에피 실리콘층의 표면을 CMP하는 단계;를 포함한다.
상기 에피 실리콘층은 SEG 방식으로 성장시킨다.
상기 에피 실리콘층의 CMP는, 200∼1000Å의 에피 실리콘층이 잔류되도록 수행한다.
상기 접합 영역은 상기 실리콘층의 내부까지 연장되어 상기 매몰 절연막 부분과 그 하단부가 접하도록 형성한다.
본 발명은 SOI 기판의 실리콘층을 식각하여 홈을 형성하고, 상기 홈의 표면 상에 고유전체 물질을 사용하여 절연막을 형성하며, 상기 절연막을 포함하는 홈 및 실리콘층 상에 에피 실리콘층을 성장시킴으로써, 게이트 하부의 바디 부분 부피를 증가시킬 수 있다.
따라서, 본 발명은 바디 부분의 부피를 증가시킴으로써, SOI 소자의 전하 저장 능력을 개선할 수 있으며, 이를 통해, SOI 소자의 센싱 마진을 향상시키는 등 셀 특성 및 소자 특성을 효과적으로 개선할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 SOI 소자를 설명하기 위한 단면도이다.
도시된 바와 같이, 실리콘 기판(100)과 매몰 절연막(102) 및 실리콘층(104a)의 적층 구조를 포함하는 SOI 기판(106)의 상기 실리콘층(104a) 내에 홈(H)이 형성되어 있다. 상기 매몰 절연막(102)은, 예컨대, 산화막을 포함하며, 상기 홈(H)은, 바람직하게, 상기 매몰 절연막(102) 부분을 노출시키도록 형성되어 있다. 그리고, 상기 홈(H)의 표면 상에 절연막(110a)이 형성되어 있다. 여기서, 상기 절연막(110a)은 고유전체 물질로 이루어져 있으며, 상기 고유전체 물질은, 예컨대, 질화막, Al2O3막 및 ZrO2막 중 어느 하나이다.
상기 절연막(110a) 및 실리콘층(104a) 상에 상기 절연막(110a)을 포함하는 홈(H)을 매립하도록 에피 실리콘층(112a)이 형성되어 있다. 상기 홈(H) 상부의 에피 실리콘층(112a) 부분 상에 게이트(120)가 형성되어 있으며, 상기 게이트(120) 양측의 에피 실리콘층(112a) 부분 내에 상기 절연막(110a)과 양측에서 접하도록 접 합 영역(124)이 형성되어 있다. 상기 게이트(120)는, 예컨대, 게이트 절연막(114)과 게이트 도전막(116) 및 게이트 하드마스크막(118)을 포함하며, 상기 게이트의 양측벽에는 스페이서(122)가 형성되어 있다.
한편, 본 발명의 다른 실시예로서, 도 2에 도시된 바와 같이, 상기 접합 영역(124a)은 상기 실리콘층(104a)의 내부까지 연장되어 상기 매몰 절연막(102) 부분과 그 하단부가 접하도록 형성되는 것도 가능하다.
이상에서와 같이, 본 발명의 실시예에 따른 SOI 소자는 홈(H)이 구비된 실리콘층(104a)을 포함하는 SOI 기판(106)에 구현되고, 상기 홈(H)의 표면 상에는 고유전율을 갖는 절연막(110a)이 형성되어 있으므로, 상기 게이트(120) 아래의 에피 실리콘층(112a) 부분, 즉, 바디 부분의 부피가 증가된다.
그러므로, 본 발명은 상기 바디 부분의 부피가 증가되어 SOI 소자의 전하 저장 능력을 효과적으로 개선할 수 있으며, 이를 통해, 센싱 마진을 향상시킬 수 있다. 따라서, 본 발명은 셀 특성 및 소자 특성을 효과적으로 개선할 수 있다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 SOI의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 실리콘 기판(100)과 매몰 절연막(102) 및 실리콘층(104)의 적층 구조를 포함하는 SOI 기판(106)을 마련한다. 상기 매몰 절연막(102)은, 예컨대, 산화막을 포함한다.
그런 다음, 상기 SOI 기판(106) 상에 상기 실리콘층(104) 부분을 노출시키는 마스크 패턴(108)을 형성한다. 상기 마스크 패턴(108)을 식각 마스크로 이용하여, 상기 노출된 실리콘층(104) 부분을 식각하여 홈(H)을 형성한다. 상기 홈(H)은, 바람직하게, 상기 매몰 절연막(102) 부분을 노출시키도록 형성한다.
도 3b를 참조하면, 상기 홈(H)이 형성된 SOI 기판(106)의 결과물로부터 마스크 패턴을 제거한다. 그리고 나서, 상기 홈(H)의 표면을 포함하는 실리콘층(104) 상에 절연막(110)을 형성한다. 상기 절연막(110)은 고유전체 물질로 형성하며, 예컨대, 질화막, Al2O3막 및 ZrO2막 중 어느 하나, 바람직하게, 질화막으로 형성한다. 상기 질화막은 2∼20Å의 두께를 갖도록 형성한다.
도 3c를 참조하면, 상기 실리콘층(104a)이 노출되도록 상기 절연막(110a) 및 실리콘층(104a)을 CMP(Chemical Mechanical Polishing)한다. (104→104a, 110→110a) 상기 절연막(110a) 및 실리콘층(104a)의 CMP는, 상기 실리콘층(104a)이, 바람직하게, 150∼300Å의 두께가 제거되도록 수행한다.
도 3d를 참조하면, 상기 노출된 실리콘층(104a)으로부터, 예컨대, SEG(Selective Epitaxial Growth) 방식을 통해 에피 실리콘층(112)을 성장시킨다. 상기 에피 실리콘층(112)은, 바람직하게, 상기 절연막(110a)을 포함한 홈(H)을 매립하도록 성장시킨다.
도 3e를 참조하면, 상기 에피 실리콘층(112a)의 표면을 CMP한다. (112→112a) 상기 에피 실리콘층(112a)의 CMP는 상기 에피 실리콘층(112a)이 바디 부분으로 활용될 만한 적절한 두께, 바람직하게, 200∼1000Å 두께의 에피 실리콘층(112a)이 잔류되도록 수행한다.
도 3f를 참조하면, 상기 CMP된 에피 실리콘층(112a) 상에 게이트 절연막(114)과 게이트 도전막(116) 및 게이트 하드마스크막(118)을 차례로 형성한다. 이어서, 상기 게이트 하드마스크막(118)과 게이트 도전막(116) 및 게이트 절연막(114)을 식각하여, 홈(H) 상부의 에피 실리콘층(112a) 부분 상에 게이트(120)를 형성한다. 상기 게이트(120)의 양측벽에 스페이서(122)를 형성한다.
도 3g를 참조하면, 상기 게이트(120) 양측의 에피 실리콘층(112a) 부분 내에 상기 절연막(110a)과 양측에서 접하도록 접합 영역(124)을 형성한다. 상기 접합 영역(124)은, 예컨대, N형 이온주입층으로 형성한다. 그 결과, 상기 게이트(120) 하부의 에피 실리콘층(112a) 부분이 상기 접합 영역(124)과 절연막(110a)에 의해 차단되어, 플로팅 바디가 형성된다.
한편, 본 발명의 다른 실시예로서, 도 2에 도시된 바와 같이, 상기 접합 영역(124a)은 상기 실리콘층(104a)의 내부까지 연장되어 상기 매몰 절연막(102) 부분과 그 하단부가 접하도록 형성하는 것도 가능하다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 SOI 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명의 실시예에서는 SOI 기판에 구비된 홈의 표면 상에 고유전체 물질을 사용하여 절연막을 형성하고, 상기 절연막이 형성된 홈 및 실리콘층 상에 에피 실리콘층을 형성함으로써, SOI 소자의 바디 부피를 종래보다 증가시킬 수 있다.
따라서, 본 발명은 종래보다 부피가 증가된 바디 부분에 종래보다 많은 양의 전하를 저장할 수 있으므로, SOI 소자의 전하 저장 능력을 효과적을 개선할 수 있다. 그러므로, 본 발명은 문턱 전압을 용이하게 조절하여 센싱 마진을 향상시킬 수 있으며, 이를 통해, 셀 특성 및 소자 특성을 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 SOI 소자를 설명하기 위한 단면도.
도 2는 본 발명의 다른 실시예에 따른 SOI 소자를 설명하기 위한 단면도.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 SOI의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 실리콘 기판 102 : 매몰 절연막
104, 104a : 실리콘층 106 : SOI 기판
108 : 마스크 패턴 H : 홈
110, 110a : 절연막 112, 112a : 에피 실리콘층
114 : 게이트 절연막 116 : 게이트 도전막
118 : 게이트 하드마스크막 120 : 게이트
122 : 스페이서 124, 124a : 접합 영역

Claims (15)

  1. 실리콘 기판과 매몰 절연막 및 실리콘층의 적층 구조를 포함하며, 상기 실리콘층 내에 상기 매몰 절연막 부분을 노출시키는 홈이 SOI 기판;
    상기 홈의 표면 상에 형성된 절연막;
    상기 절연막 및 실리콘층 상에 형성된 에피 실리콘층;
    상기 홈 상부의 에피 실리콘층 부분 상에 형성된 게이트; 및
    상기 게이트 양측의 에피 실리콘층 부분 내에 상기 절연막과 양측에서 접하도록 형성된 접합 영역;
    을 포함하는 SOI 소자.
  2. 제 1 항에 있어서,
    상기 매몰 절연막은 산화막을 포함하는 것을 특징으로 하는 SOI 소자.
  3. 제 1 항에 있어서,
    상기 절연막은 고유전체 물질로 이루어진 것을 특징으로 하는 SOI 소자.
  4. 제 3 항에 있어서,
    상기 고유전체 물질은 질화막, Al2O3막 및 ZrO2막 중 어느 하나인 것을 특징 으로 하는 SOI 소자.
  5. 제 1 항에 있어서,
    상기 접합 영역은 상기 실리콘층의 내부까지 연장되어 상기 매몰 절연막 부분과 그 하단부가 접하도록 형성된 것을 특징으로 하는 SOI 소자.
  6. 실리콘 기판과 매몰 절연막 및 실리콘층의 적층 구조를 포함하는 SOI 기판의 상기 실리콘층을 식각하여, 상기 매몰 절연막 부분을 노출시키는 홈을 형성하는 단계;
    상기 홈의 표면을 포함하는 실리콘층 상에 절연막을 형성하는 단계;
    상기 실리콘층이 노출되도록 상기 절연막 및 실리콘층을 CMP하는 단계;
    상기 노출된 실리콘층 및 절연막 상에 에피 실리콘층을 형성하는 단계;
    상기 홈 상부의 에피 실리콘층 부분 상에 게이트를 형성하는 단계; 및
    상기 게이트 양측의 에피 실리콘층 부분 내에 상기 절연막과 양측에서 접하도록 접합 영역을 형성하는 단계;
    를 포함하는 SOI 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 매몰 절연막은 산화막을 포함하는 것을 특징으로 하는 SOI 소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 절연막은 고유전체 물질로 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 고유전체 물질은 질화막, Al2O3막 및 ZrO2막 중 어느 하나를 포함하는 것을 특징으로 하는 SOI 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 질화막은 2∼20Å의 두께를 갖도록 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.
  11. 제 6 항에 있어서,
    상기 절연막 및 실리콘층의 CMP는, 150∼300Å의 실리콘층이 제거되도록 수행하는 것을 특징으로 하는 SOI 소자의 제조방법.
  12. 제 6 항에 있어서,
    상기 에피 실리콘층을 형성하는 단계는,
    상기 노출된 실리콘층으로부터 상기 절연막을 포함한 홈을 매립하도록 에피 실리콘층을 성장시키는 단계; 및
    상기 에피 실리콘층의 표면을 CMP하는 단계;
    를 포함하는 것을 특징으로 하는 SOI 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 에피 실리콘층은 SEG 방식으로 성장시키는 것을 특징으로 하는 SOI 소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 에피 실리콘층의 CMP는, 200∼1000Å의 에피 실리콘층이 잔류되도록 수행하는 것을 특징으로 하는 SOI 소자의 제조방법.
  15. 제 6 항에 있어서,
    상기 접합 영역은 상기 실리콘층의 내부까지 연장되어 상기 매몰 절연막 부분과 그 하단부가 접하도록 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.
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