KR20090097002A - 파워-온 신호 발생 회로 - Google Patents

Abstract

본 발명은 공정, 전압 및 온도 변화에 따른 변동이 적은 파워-온 신호 발생 회로에 대하여 개시된다. 파워-온 신호 발생 회로는, 외부 전원 전압을 수신하여 클램핑되는 제1 노드의 전압과 제2 노드의 전압을 발생하는 레벨 검출부, 제2 노드의 전압에 응답하여 외부 전원 전압에 대한 트리거 포인트인 트립 전압을 제공하는 증폭부, 그리고 증폭부의 출력을 버퍼링하여 파워-온 신호를 발생하는 버퍼부를 포함한다.

파워-온 신호 발생 회로, 공정, 전압 및 온도 변화, 트랩핑, 트립 전압

Description

파워-온 신호 발생 회로{Power-on signal generator with PVT variation immunity}

본 발명은 반도체 집적 회로에 관한 것으로, 공정, 전압 및 온도 변화에 따른 변동이 적은 파워-온 신호 발생 회로에 관한 것이다.

일반적으로, 반도체 집적 회로는 외부로부터 전원이 인가되는 순간 곧바로 전원 전압 레벨에 응답하여 동작하는 것이 아니라, 전원 전압의 레벨이 일정 레벨 이상으로 상승된 후에 동작하게 된다. 전원 전압 레벨이 안정화되기 이전에 집적 회로의 내부 회로들이 동작하게 되면, 래치-업(latch-up) 등으로 인하여 집적 회로가 파괴되는 현상이 발생한다. 이러한 이유로 집적 회로에 전원이 인가될 때 집적 회로를 초기화시키는 파워-온 신호를 필요로 한다. 또한, 파워-온 신호는 집적 회로 전체의 정상 동작에 직접적으로 영향을 미치므로, 공정, 전압 및 온도 변화에 따른 변동이 최소일 것이 요구된다.

본 발명의 목적은 공정, 전압 및 온도 변화에 따른 변동이 적은 파워-온 신호를 발생하는 파워-온 신호 발생 회로를 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 파워-온 신호 발생 회로는, 외부 전원 전압을 수신하여 클램핑되는 제1 노드의 전압과 제2 노드의 전압을 발생하는 레벨 검출부, 제2 노드의 전압에 응답하여 외부 전원 전압에 대한 트리거 포인트인 트립 전압을 제공하는 증폭부, 그리고 증폭부의 출력을 버퍼링하여 파워-온 신호를 발생하는 버퍼부를 포함한다.

본 발명의 실시예들에 따라, 레벨 검출부는, 외부 전원 전압과 제1 노드 사이에 연결되는 제1 저항, 제1 노드와 제3 노드 사이에 연결되는 제2 저항, 제3 노드가 그 드레인에 연결되고 제1 노드가 그 게이트에 연결되는 제1 엔모스 트랜지스터, 제1 엔모스 트랜지스터의 소스가 그 드레인에 연결되고 외부 전원 전압이 그 게이트에 연결되고 접지 전압이 그 게이트에 연결되는 제2 엔모스 트랜지스터, 제1 노드가 그 소스에 연결되고 제3 노드가 그 게이트에 연결되고 접지 전압이 그 드레인에 연결되는 피모스 트랜지스터, 제1 노드와 제2 노드 사이에 연결되는 제3 저항, 그리고 제2 노드와 접지 전압 사이에 연결되는 제4 저항을 포함할 수 있다.

본 발명의 실시예들에 따라, 증폭부는, 제2 노드에 그 게이트들이 연결되고 외부 전원 전압과 그 출력 사이에 직렬 연결되는 다수개의 피모스 트랜지스터와, 제2 노드에 그 게이트들이 연결되고 그 출력과 접지 전압 사이에 직렬 연결되는 다수개의 엔모스 트랜지스터들을 포함할 수 있다.

본 발명의 실시예들에 따라, 파워-온 신호 발생부는 외부 전원 전압의 레벨에 따라 증폭부의 출력을 리셋시키는 리셋부를 더 포함할 수 있고, 리셋부는 외부 전원 전압이 그 게이트에 연결되고 증폭부의 출력이 그 소스에 연결되고 접지 전압이 그 드레인에 연결되는 피모스 트랜지스터를 포함할 수 있다.

상기 목적을 달성하기 위하여, 본 발명의 다른 면에 따른 파워-온 신호 발생 회로는, 외부 전원 전압을 수신하여 기준 전압을 발생하는 기준 전압 발생부, 기준 전압에 응답하여 외부 전원 전압에 대한 트리거 포인트인 트립 전압을 제공하는 증폭부, 그리고 증폭부의 출력을 버퍼링하여 파워-온 신호를 발생하는 버퍼부를 포함한다.

본 발명의 실시예들에 따라, 기준 전압 발생부는, 차동 전압 발생부와 OP-앰프부로 구성된 피이드백 루프를 통하여 기준 전압을 발생하는 밴드갭 레퍼런스 회로로 구성될 수 있다.

본 발명의 파워-온 신호 발생 회로에 의하면, 클램핑되는 제1 및 제2 노드들의 전압을 이용하여 외부 전원 전압에 대한 트리거 포인트인 트립 전압을 제공하기 때문에, 공정 및 온도 변화에 안정적인 파워-온 신호를 발생한다. 또한, 파워-온 신호 발생 회로는 공정 및 온도 변화에 안정적인 기준 전압을 발생하는 밴드갭 레퍼런스 회로를 이용하여 외부 전원 전압에 대한 트리거 포인트인 트립 전압을 제공 하기 때문에, 공정 및 온도 변화에 안정적인 파워-온 신호를 발생한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 제1 실시예에 따른 파워-온 신호 발생 회로를 설명하는 도면이다. 도 1을 참조하면, 파워-온 신호 발생 회로(100)는 외부 전원 전압(EVCC)의 레벨을 검출하여 파워-온 신호(VCCH)를 발생한다. 파워-온 신호 발생 회로(100)는 레벨 검출부(110), 증폭부(120), 리셋부(130) 및 버퍼부(140)를 포함한다.

레벨 검출부(110)는, 외부 전원 전압(EVCC)과 접지 전압(VSS) 사이에 직렬 연결되는 제1 저항(R1), 제2 저항, 제1 엔모스 트랜지스터(MN1), 그리고 제2 엔모스 트랜지스터(MN2)를 포함한다. 제1 저항(R1)과 제2 저항(R2) 사이의 연결 노드는 제1 노드(NO_A)가 된다. 제1 엔모스 트랜지스터(MN1)의 게이트는 제1 노드(NO_A)에 연결되고, 제2 엔모스 트랜지스터(MN2)의 게이트는 외부 전원 전압(EVCC)에 연결된다.

레벨 검출부(110)는, 제1 노드(NO_A)와 접지 전압(VSS) 사이에, 제3 저항(R3)과 제4 저항(R4)이 직렬 연결된다. 제3 저항(R3)과 제4 저항(R4) 사이의 연 결 노드는 제2 노드(NO_B)가 된다. 제2 저항(R2)과 제1 엔모스 트랜지스터(MN1) 사이의 연결 노드는 제3 노드(NO_C)가 된다. 레벨 검출부(110)는, 그 소스에 제1 노드(NO_A)가 연결되고, 그 게이트에 제3 노드(NO_C)가 연결되고, 그 드레인에 접지 전압(VSS)이 연결되고, 제1 노드(NO_A)가 그 백 바이어스에 연결되는 제1 피모스 트랜지스터(MP1)를 더 포함한다.

증폭부(120)는 레벨 검출부(110)의 제2 노드(NO_B) 전압에 대한 트리거 포인터인 트립 전압(Vtrip)을 제공한다. 증폭부(120)는 외부 전원 전압(EVCC)과 접지 전압(VSS) 사이에 직렬 연결되는 제2 내지 제4 피모스 트랜지스터들(MP2, MP3, MP4)과 제3 내지 제5 엔모스 트랜지스터들(MN3, MN4, MN5)을 포함한다. 트립 전압(Vtrip)은 제2 내지 제4 피모스 트랜지스터들(MP2, Mp3, MP4)을 턴온시키는 전압 레벨이다. 증폭부(120)의 출력 전압은 커패시터(C1)에 충전된다.

본 실시예에서는 증폭부(120)가 3개의 피모스 트랜지스터들(MP2, MP3, MP4)과 3개의 엔모스 트랜지스터들(MN3, MN4, MN5)로 구성되는 예로 설명되고 있으나, 이에 한정되지 않고, 설정되는 트립 전압(Vtrip)에 따라 복수개의 피모스 트랜지스터들과 엔모스 트랜지스터들로 다양하게 구성될 수 있다.

리셋부(130)는, 외부 전원 전압(EVCC)이 완전히 파워-업되어 안정화된 후 전압 레벨이 낮아지는 경우, 증폭부(120)의 출력을 리셋시킨다. 리셋부(130)는 증폭부(120)의 출력이 그 소스에 연결되고, 외부 전원 전압(EVCC)이 그 게이트에 연결되고, 접지 전압(VSS)이 그 드레인에 연결되는 제5 피모스 트랜지스터(MP5)로 구성된다. 제5 피모스 트랜지스터(MP5)는, 외부 전원 전압(EVCC)이 초기 파워-업 시에 는 증폭부(120)의 출력이 접지 전압(VSS)이기 때문에, 턴오프 상태에 있다. 이 후, 외부 전원 전압(EVCC)이 완전히 파워-업된 후 전원 전압이 낮아지면, 증폭부(120)의 출력이 외부 전원 전압(EVCC) 레벨이기 때문에, 턴온된다.

버퍼부(140)는 증폭부(120)의 출력을 버퍼링하여 파워-온 신호(VCCH)로 출력한다. 버퍼부(140)는 증폭부(120)의 출력을 입력하는 짝수개의 인버터 체인으로 구성된다.

파워-온 신호 발생 회로(100)의 동작은 도 2a 및 도 2b의 그래프와 연계하여 설명된다. 외부 전원 전압(EVCC)이 인가됨에 따라 제1 및 제3 노드(NO_A, NO_C)의 전압 레벨들이 증가한다. 제1 노드(NO_A)의 전압 레벨과 제3 노드(NO_C)의 전압 레벨 차가 제1 피모스 트랜지스터(MP1)의 문턱 전압(Vtp) 정도가 될 때까지, 도 2a에 도시된 바와 같이, 외부 전원 전압(EVCC) 레벨을 따라 제1 노드(NO_A)의 전압 레벨이 증가하다가 일정해진다. 제2 노드(NO_B)의 전압 레벨은 제1 노드(NO_A)의 전압 레벨을 제1 및 제4 저항들에 의해 분배되어 결정된다. 증폭부(120)의 트립 전압(Vtrip) 레벨은 외부 전원 전압(EVCC)에 따라 증가한다. 제2 노드(NO_B)의 전압 레벨과 트립 전압(Vtrip) 레벨이 같아지는 시점에서 증폭부(120)의 트리거 포인터가 결정된다. 이에 따라, 도 2b에 도시된 바와 같이, 외부 전원 전압(EVCC)의 레벨이 트립 전압(Vtrip) 레벨이 될 때까지, 접지 전압(VSS) 레벨의 파워-온 신호(VCCH)를 발생한다. 외부 전원 전압(EVCC)의 레벨이 트립 전압(Vtrip) 레벨 이상이 되면, 파워-온 신호(VCCH)는 외부 전원 전압(EVCC) 레벨로 발생된다.

한편, 파워-업된 외부 전원 전압(EVCC) 레벨로 파워-온 신호(VCCH)가 발생된 후 외부 전원 전압(EVCC)의 레벨이 낮아지는 경우, 리셋부(130)의 제5 피모스 트랜지스터(MP5)가 턴온되어 증폭부(120)의 출력이 접지 전압(VSS)이 된다. 이에 따라, 파워-온 신호(VCCH)는 접지 전압(VSS) 레벨로 발생된다.

도 3은 본 발명의 제2 실시예에 따른 파워-온 신호 발생 회로를 설명하는 도면이다. 도 3을 참조하면, 파워-온 신호 발생 회로(300)는, 도 1의 파워-온 신호 발생부(100)와 비교하여, 레벨 검출부(110) 대신에 기준 전압 발생 회로(310)를 구비한다는 점에서 차이가 있고, 나머지 구성 요소들은 동일하다.

기준 전압 발생 회로(310)는, 외부 전원 전압(EVCC)를 수신하여 기준 전압(VREF)을 발생하는 밴드갭 레퍼런스 회로로 구성될 수 있다. 기준 전압(VREF)의 레벨은 앞서 설명한 도 1의 증폭부(120)의 트립 전압(Vtrip) 레벨이 되도록 설정된다. 밴드갭 레퍼런스 회로는, 통상적으로 차동 전압 발생부와 OP-앰프부로 구성된 피이드백 루프를 통하여 기준 전압(VREF)을 발생하는 데, 공정 및 온도 변화에 안정적인 기준 전압(VREF)을 발생한다.

파워-온 신호 발생부(300)는, 도 2b에 도시된 바와 같이, 외부 전원 전압(EVCC) 레벨이 트립 전압(Vtrip) 레벨이 될 때까지 접지 전압(VSS) 레벨의 파워-온 신호(VCCH)를 발생하다가, 외부 전원 전압(EVCC) 레벨이 트립 전압(Vtrip) 레벨 이상이 되면, 파워-온 신호(VCCH)는 외부 전원 전압(EVCC) 레벨로 발생된다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

도 1은 본 발명의 제1 실시예에 따른 파워-온 신호 발생 회로를 설명하는 도면이다.

도 2a 및 도 2b는 도 1의 파워-온 신호 발생 회로의 동작을 설명하는 그래프들이다.

도 3은 본 발명의 제2 실시예에 따른 파워-온 신호 발생 회로를 설명하는 도면이다.

Claims (12)

1. 외부 전원 전압을 수신하여 클램핑되는 제1 노드의 전압과 제2 노드의 전압을 발생하는 레벨 검출부;

   상기 제2 노드의 전압에 응답하여 상기 외부 전원 전압에 대한 트리거 포인트인 트립 전압을 제공하는 증폭부; 및

   상기 증폭부의 출력을 버퍼링하여 파워-온 신호를 발생하는 버퍼부를 구비하는 것을 특징으로 하는 파워-온 신호 발생부.
2. 제1항에 있어서, 상기 레벨 검출부는

   외부 전원 전압과 상기 제1 노드 사이에 연결되는 제1 저항;

   상기 제1 노드와 제3 노드 사이에 연결되는 제2 저항;

   상기 제3 노드가 그 드레인에 연결되고, 상기 제1 노드가 그 게이트에 연결되는 제1 엔모스 트랜지스터;

   상기 제1 엔모스 트랜지스터의 소스가 그 드레인에 연결되고, 상기 외부 전원 전압이 그 게이트에 연결되고, 접지 전압이 그 게이트에 연결되는 제2 엔모스 트랜지스터;

   상기 제1 노드가 그 소스에 연결되고, 상기 제3 노드가 그 게이트에 연결되고, 상기 접지 전압이 그 드레인에 연결되는 피모스 트랜지스터;

   상기 제1 노드와 상기 제2 노드 사이에 연결되는 제3 저항; 및

   상기 제2 노드와 상기 접지 전압 사이에 연결되는 제4 저항을 구비하는 것을 특징으로 하는 파워-온 신호 발생부.
3. 제1항에 있어서, 상기 증폭부는

   상기 제2 노드에 그 게이트들이 연결되고, 상기 외부 전원 전압과 그 출력 사이에 직렬 연결되는 다수개의 피모스 트랜지스터; 및

   상기 제2 노드에 그 게이트들이 연결되고, 상기 그 출력과 접지 전압 사이에 직렬 연결되는 다수개의 엔모스 트랜지스터들을 구비하는 것을 특징으로 하는 파워-온 신호 발생부.
4. 제1항에 있어서, 상기 파워-온 신호 발생부는

   상기 증폭부의 출력과 접지 전압 사이에 연결되는 커패시터를 더 구비하는 것을 특징으로 하는 파워-온 신호 발생부.
5. 제4항에 있어서, 상기 파워-온 신호 발생부는

   상기 외부 전원 전압의 레벨에 따라 상기 증폭부의 출력을 리셋시키는 리셋부를 더 구비하는 것을 특징으로 하는 파워-온 신호 발생부.
6. 제5항에 있어서, 상기 리셋부는

   상기 외부 전원 전압이 그 게이트에 연결되고, 상기 증폭부의 출력이 그 소 스에 연결되고, 접지 전압이 그 드레인에 연결되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 파워-온 신호 발생부.
7. 외부 전원 전압을 수신하여 기준 전압을 발생하는 기준 전압 발생부;

   상기 기준 전압에 응답하여 상기 외부 전원 전압에 대한 트리거 포인트인 트립 전압을 제공하는 증폭부; 및

   상기 증폭부의 출력을 버퍼링하여 파워-온 신호를 발생하는 버퍼부를 구비하는 것을 특징으로 하는 파워-온 신호 발생부.
8. 제7항에 있어서, 상기 기준 전압 발생부는

   차동 전압 발생부와 OP-앰프부로 구성된 피이드백 루프를 통하여 상기 기준 전압을 발생하는 밴드갭 레퍼런스 회로로 구성되는 것을 특징으로 하는 파워-온 신호 발생부.
9. 제7항에 있어서, 상기 증폭부는

   상기 제2 노드에 그 게이트들이 연결되고, 상기 외부 전원 전압과 그 출력 사이에 직렬 연결되는 다수개의 피모스 트랜지스터; 및

   상기 제2 노드에 그 게이트들이 연결되고, 상기 그 출력과 접지 전압 사이에 직렬 연결되는 다수개의 엔모스 트랜지스터들을 구비하는 것을 특징으로 하는 파워-온 신호 발생부.
10. 제7항에 있어서, 상기 파워-온 신호 발생부는

    상기 증폭부의 출력과 접지 전압 사이에 연결되는 커패시터를 더 구비하는 것을 특징으로 하는 파워-온 신호 발생부.
11. 제10항에 있어서, 상기 파워-온 신호 발생부는

    상기 외부 전원 전압의 레벨에 따라 상기 증폭부의 출력을 리셋시키는 리셋부를 더 구비하는 것을 특징으로 하는 파워-온 신호 발생부.
12. 제11항에 있어서, 상기 리셋부는

    상기 외부 전원 전압이 그 게이트에 연결되고, 상기 증폭부의 출력이 그 소스에 연결되고, 접지 전압이 그 드레인에 연결되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 파워-온 신호 발생부.

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