KR20090092292A - 회로 다이의 패키징 방법 및 전자 디바이스 - Google Patents

회로 다이의 패키징 방법 및 전자 디바이스

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KR20090092292A
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버디 엔조만
젱 펭 시옹
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에이저 시스템즈 인크
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Abstract

회로 다이를 몰드에 의해 정의된 영역에 배치한다. 그 다음에 몰딩 재료를 상기 영역에 유입하여 회로 다이를 캡슐화한다. 몰딩 재료를 실질적으로 경화시키기 전에, 회로 다이의 표면 위에서부터 몰딩 재료의 적어도 일부분을 제거하여 캡슐화 재료 내에 리세스 영역을 생성한다. 그 다음에 방열판을 리세스 영역 내 및 캡슐화 재료의 상부면 위에 배치한다. 방열판은, 리세스 영역과 실질적으로 정렬되며 보다 양호한 방열을 위해 방열판과 스페이서 사이의 거리를 감소시키는 다운셋(downset)을 가질 수 있다.

Description

회로 다이의 패키징 방법 및 전자 디바이스{HIGH THERMAL PERFORMANCE PACKAGING FOR CIRCUIT DIES}
본 발명은 일반적으로 회로 다이의 패키징에 관한 것이다. 보다 구체적으로는, 본 발명은 실질적으로 몰딩 재료를 개재하지 않고 회로 다이 위에 배치된 방열판(heat spreader)을 제공하는 방법 및 관련 회로 패키지를 개시한다.
회로 크기가 지속적으로 작아짐에 따라, 회로 다이로부터 열을 제거하는 방법을 제공하는 것이 더욱 중요해지고 있다. 실제로, 전자 디바이스의 속도 및 밀도에 있어 중요한 제한 요소는 동작 시에 그러한 디바이스가 발하는 열을 효과적으로 제거하는 능력이다. 이를 위해, 많은 회로 패키지에서 일반적으로 방열판이 이용된다.
도 1은 FSBGA(Fully Molded and Separated Ball Grid Array)에 대한 종래기술에서의 캡슐화 단계를 도시한 것이다. 부분적으로 형성된 FSBGA 디바이스(10)는 서로 부착된 회로 다이(20), 스페이서(30) 및 기판(40)을 포함한다. 회로 다이(20)는 실리콘 기판, GaAs 기판, 실리콘 온 글라스 기판 등과 같은 당해 분야에 공지되어 있는 어떠한 다이일 수도 있다. 스페이서(30)는 또한, 높은 열 전도 특성을 위해 선택될 수 있으며 통상 실리콘으로 이루어지는 이들 기판 재료들 중 어느 하나일 수 있다. 제 1 접착층(12)은 스페이서(30)의 후면을 회로 다이(20)의 활성 표면(22)에 부착한다. 스페이서(30)는 기본적으로 비활성 다이이며, 회로 다이(20)의 표면으로부터 열을 내보내는 역할을 한다. 따라서 스페이서(30)는 통상적으로 임의의 외부 회로에 전기접속되지 않는다. 제 2 접착층(14)은 회로 다이(20)의 후면(25)을 기판(40)에 부착한다. 제 2 접착층(14)은 전기 전도성이거나 비전도성일 수 있지만, 일반적으로 보다 큰 열 방산 특성을 제공하도록 전도성이다. 기판(40)은 통상적으로 적층물(laminate)이며, 비전도성 영역(42) 및 전도성 영역(44)을 포함한다. 비전도성 영역(42)은, 예를 들어 BT(Bismaleimide Triazine)와 같은 유기 재료로 이루어지고, 전도성 영역(44)은 구리, 알루미늄 등으로 이루어진다. 전도성 재료로 채워진 비아(46)는 상부면(41) 상의 전도성 영역(44)과 기판(40)의 하부 표면(49) 상의 각각의 대향하는 영역을 전기 접속하는 전도성 경로를 제공한다. 본드 와이어(50)는 회로 다이(20)의 활성 표면(22) 상의 패드(24)와 기판(40)의 상부면(41) 상의 대응 웨지(wedge)(48)를 전기 접속한다. 웨지(48)는 비아(46)와 전기적으로 연결되며, 따라서 전도성 영역(44)을 경유하여 기판(40)의 하부 표면과 전기 접속된다.
부분적으로 형성된 FSBGA 디바이스(10)는 몰드(60) 내에 배치되어 캡슐화 공정을 거친다. 도 1에는 단일 디바이스(10)가 도시되어 있지만, 통상적으로는 복수의 디바이스(10)가 동시에 몰드(60) 내에 캡슐화된다. 몰드(60)는 상부 플레이트(62)와 하부 플레이트(64)를 포함하며, 상부 플레이트(62)와 하부 플레이트(64) 사이의 공동(66)은 도 2에 도시된 몰딩 재료(70)로 채워진다. 그러나, 최대량의 열이 회로 다이(20)로부터 빠져 나오도록 하기 위해, 스페이서(30)의 상부면은 노출된 채로 유지되는 것이 매우 바람직하다. 즉, 캡슐화 공정 동안에 몰딩 재료(70)가 상부면(32)을 덮어서는 안 된다.
캡슐화 공정은 예를 들어 플라스틱 제품을 만드는데 이용되는 주입 몰딩 절차와 유사하다. 상당한 양의 압력이 공동(66) 내의 몰딩 재료(70)에 가해질 수 있으며, 그 결과, 스페이서(30)의 상부면(32)과 상부 몰드 플레이트(62) 사이의 작은 갭에 의해서도 상부면(32) 위에 몰드 플래시(mold flash)가 생성될 수 있다. 따라서, 상부면(32)은 캡슐화 공정 동안에 상부 몰드 플레이트(62)와 높이가 같다.
문제를 더욱 복잡하게 하여, 관련 압력으로 인해, 상당한 양의 힘이 상부 몰드 플레이트(62) 및 하부 몰드 플레이트(64) 사이에 가해진다. 그러면 회로 다이(20), 스페이서(30) 및 접착층(12, 14)의 두께를 정확하게 제어하기 위해 극도의 주의가 기울여져야 한다. 만약 디바이스(10)가 너무 두꺼우면, 몰드(60)에 의해 스페이서(30)에 가해진 압력이 회로 다이(20)를 비교적 약하게 하여, 심지어 스페이서(30)가 파괴될 수 있다. 반면에, 디바이스(10)가 너무 얇으면, 몰드 플래시가 스페이서(30)의 상부면(32)에 형성되어, 디바이스(10)의 방열 특성을 심각하게 열화시킬 것이다. 캡슐화 공정 동안에 보다 큰 공차를 제공하기 위해, 박막(68)이 상부 몰드 플레이트(62)의 내부면 위에 배치될 수 있다. 박막(68)은 전기 디바이스(10)에 대해 완충층(cushioning layer) 역할을 하며, 몰드 플래시를 방지하기 위한 밀봉층 역할을 한다. 몰딩 공정은 단방향(single-sided)이며, 하부면(49)은 어떠한 몰드 플래시도 생성하지 않는다. 몰딩 재료(70)는 기판(40)의 상부면 위에서만 흐른다.
캡슐화 공정 후에, 도 2에 도시된 바와 같이 몰딩 재료(70)가 공동(66)을 채운다. 몰딩 재료(70)의 상부면(72)은 스페이서(30)의 상부면(32)과 동일 평면에 있으며, 스페이서의 상부면은 몰딩 재료(70)로 덮여지지 않고 방열을 최대화하도록 노출되어 있다. 그 후에, 몰딩 재료(70)는 몰딩 재료(70)를 경화시키는 경화 공정을 거친다. 이것은 통상 열 경화 공정이며, 이는 오븐에서 수행된다. 그 다음에 솔더 볼 탑재 공정이 수행되어, 도 3에 도시된 바와 같이 복수의 솔더 볼(80)을 기판(40)의 하부면(49)의 각각의 전도성 영역(44) 상에 배치한다. 싱귤레이션 단계는 여러 FSBGA 디바이스를 서로로부터 분리하여 각각의 FSBGA 패키지를 제공하며, 그 후에 방열판 부착 단계가 수행된다.
도 4에 도시된 바와 같이, 몰딩 재료(70)의 상부면(72)과 스페이서(30)의 상부면(32) 위에 접착층(16)을 배치함으로써 방열판 부착 단계가 시작된다. 접착층(16)은 우수한 열 전도 특성을 갖도록 선택될 수 있다. 도 5에 도시된 바와 같이, 그 다음에 방열판(90)이 접착층(16)에 부착된다. 방열판(90)은 구리와 같은 높은 열 전도 재료로 이루어지는 것이 바람직하며, 그 표면적을 최대화하도록 핀(fin) 또는 돌출부를 추가로 구비할 수도 있다. 방열판(90)은 비교적 얇은 접착층(16)을 제외하고는 스페이서(30)의 상부면(32)과 거의 직접적으로 접촉하기 때문에, FSBGA 디바이스(10)는 우수한 열 방산 특성을 나타낸다. 그 다음에, 접착층(16)은 통상적으로 오븐에서 수행되는 열 공정인 경화 공정을 거쳐서 방열판(90)을 상부면(72, 32)에 고정시키고, 그 다음에 최종 레이저 마킹 단계가 수행되어 FSBGA 디바이스(10)를 완료한다.
종래기술의 캡슐화 공정은 회로 다이(20), 스페이서(30) 및 접착층(12, 14)의 두께에 대해 매우 엄격한 공차가 유지될 것을 요구한다. 다이 두께 공차는 접착층에 대한 공차와 마찬가지로 통상적으로 ±12.5㎛ 내이다. 이것은 박막(68)이 사용된 경우에도 여전히 그러한데, 그 이유는 박막(68)은 다이 크래킹(cracking)을 방지하기에 충분한 완충 효과를 제공하지 않을 수도 있기 때문이다. 또한, 박막(68)에 의한 캡슐화는 보다 고비용의 절차이며, 따라서 제조 비용이 높아진다. 따라서, 회로 다이에 대한 개선된 캡슐화 공정이 요구된다.
도 1은 회로 부품에 대한 종래기술의 캡슐화 공정을 도시한 도면.
도 2는 종래기술의 캡슐화 공정을 완료한 후의 도 1의 회로 부품을 도시한 도면.
도 3은 솔더 볼 실장 공정을 완료한 후의 회로 부품을 도시한 도면.
도 4는 방열판 부착 단계 전의 도 3에 도시된 회로 부품의 상부면 위에 배치된 접착층을 도시한 도면.
도 5는 방열판 부착 단계 후의 도 4의 회로 부품을 도시한 도면.
도 6은 본 발명의 순서도.
도 7은 회로 부품에 대한 캡슐화 공정의 제 1 실시예를 도시한 도면.
도 8은 캡슐화 공정을 완료한 후의 도 7의 회로 부품을 도시한 도면.
도 9는 몰딩 재료 제거 단계를 완료한 후의 도 8의 회로 부품을 도시한 도면.
도 10은 솔더 볼 실장 공정을 완료한 후의 도 9의 회로 부품을 도시한 도면.
도 11은 방열판 부착 단계 전의 도 10에 도시된 회로 부품의 상부면 위에 배치된 접착층을 도시한 도면.
도 12a는 다운셋을 갖는 제 1 실시예의 방열판이 부착된 도 11의 회로 부품을 도시한 도면.
도 12b는 다운 셋을 갖는 제 2 실시예의 방열판이 부착된 도 11의 회로 부품을 도시한 도면.
도 13은 회로 부품에 대한 제 2 실시예의 캡슐화 공정을 도시한 도면.
도 14는 캡슐화 공정을 완료한 후의 도 13의 회로 부품을 도시한 도면.
도 15는 몰딩 재료 제거 단계를 완료한 후의 도 14의 회로 부품을 도시한 도면.
도 16은 솔더 볼 실장 공정을 완료한 후의 도 15의 회로 부품을 도시한 도면.
도 17은 방열판 부착 단계 전의 도 16에 도시된 회로 부품의 상부면 위에 배치된 접착층을 도시한 도면.
도 18은 다운셋을 갖는 부착된 방열판을 구비한 도 17의 회로 부품을 도시한 도면.
본 발명의 목적은 보다 넓은 범위의 공차를 제공하여 캡슐화 공정을 단순화하는 회로 다이 캡슐화 방법을 제공하는 것이다. 본 발명의 다른 목적은 캡슐화 공정 동안에 크래킹과 같은 회로 다이에 대한 손상을 방지하는 것이다. 본 발명의 또 다른 목적은 캡슐화 공정의 비용을 저감하는 것이다.
상기 및 다른 목적에 따르면, 본 발명의 일측면은 회로 다이를 캡슐화하는 방법을 제시한다. 회로 다이는 몰드에 의해 정의된 영역에 배치된다. 그 다음에 몰딩 재료가 그 영역에 유입되어 회로 다이를 캡슐화한다. 몰딩 재료의 적어도 일부분은 회로 다이의 표면 위에서 제거되어 몰딩 재료에 리세스 영역을 생성한다. 그 다음에 방열판이 리세스 영역 내 및 몰딩 재료의 상부면 위에 배치될 수 있다. 방열판은 리세스 영역과 실질적으로 정렬하는 다운셋(downset)을 가질 수도 있다.
다른 측면에서, 본 발명은 기판, 기판에 전기 접속된 외부 접촉부, 기판에 전기 접속되어 제 1 표면 및 제 2 표면을 갖는 회로 다이를 포함하는 전자 디바이스를 제시한다. 제 2 표면은 기판에 기계적으로 결합된다. 몰딩 재료는 기판의 적어도 일부분과 회로 다이의 적어도 일부분을 캡슐화한다. 몰딩 재료는 제 1 표면의 적어도 일부분 주위의 리세스 영역을 형성한다. 전자 디바이스는 또한 리세스 영역 내에 배치되는 다운셋을 갖는 방열판을 더 포함한다.
이하, 예를 통해 회로 다이 및 관련 전자 디바이스의 패키징 방법을 설명한다. 이하의 설명에서, 재료, 방법 등의 목록은 배타적이라기보다는 포괄적인 의미이며, 단순히 관련 재료, 방법 등의 잠재적으로 보다 큰 집합의 부분집합을 나타내는 것으로 이해해야 한다. 또한, 도면에 도시된 항목들은 축척되지 않고 하기 설명을 단순화하는 방식으로 도시되어 있다. 또한, "상부(top)", "하부(bottom)" 등과 같은 방향을 나타내는 단어들은 최종 제품의 바람직한 방향을 참조하여 취한 것이 아니며, 이들 단어는 단지 설명의 편의를 위해 도면을 참조하여 사용된다.
본 발명의 패키징 방법의 일실시예의 순서도가 도 6에 도시되어 있다. 또한 도 7을 참조하면, 패키징 방법의 제 1 실시예는 회로 부품(110)을 몰드(160)에 배치하는 단계(101)에서 시작한다. 회로 부품(110)은 당해 기술분야에 공지되어 있는 표준 방법들에 의해 형성되며, 제 1 접착층(114)을 갖는 기판(140)에 결합된 다이(120)와, 제 2 접착층(112)에 의해 회로 다이(120)의 활성 표면(122)에 결합된 스페이서(130)를 포함할 수 있다. 스페이서(130)는 예를 들어 실리콘 스페이서일 수 있다. 와이어 본드(150)는 회로 다이(120)의 활성 표면을 기판(140)에 전기 접속시킬 수 있다. 기판(140)은 적층된 구조를 가질 수 있으며, 당해 기술에 공지되어 있는 바와 같이 전도성 영역(144)과 절연 영역(142)을 포함한다. 따라서 회로 부품(110)은 예를 들어 FSBGA 모듈의 중앙 전자기기를 제공할 수 있다.
회로 부품(110)은 종래기술의 회로 부품과 실질적으로 동일할 수 있지만, 본 발명의 방법에 의해 제공된 단계들로 인해, 회로 다이(120), 스페이서(130) 및 접착층(112, 114)의 두께에 대한 보다 덜 엄격한 공차를 갖는다. 예를 들면, 디바이스(110)에 대한 총 공차가 종래기술의 ±25㎛로부터 약 ±150㎛까지 증가될 수 있다. 기판(140)의 하부면(149)은, 몰드(160)의 공동(166) 내에 위치할 때, 하부 몰드 플레이트(164)의 내부면과 동일 평면을 이룬다. 하부면(149)은, 당해 기술분야에 공지되어 있는 바와 같이, 기판(140) 상의 로케이팅 홀과 하부 몰드 플레이트(164) 상의 로케이팅 핀의 조합에 의해 하부 몰드 플레이트(164)에 고정될 수 있다. 종래기술의 캡슐화 공정에서와 같이, 단방향 몰딩 공정이 행해질 때, 기판(140)의 하부면(149) 위에 몰드 플래시는 형성되지 않을 것이다. 그러나, 종래기술과 달리, 캡슐화 공정이 수행되고 도 8에 도시된 바와 같이 몰딩 재료(170)가 공동(166)에 유입될 때, 상부 몰드 플레이트(162)는 스페이서(130)의 상부면(132)과 접촉하지 않는다. 대신에, 갭(169)이 상부 몰드 플레이트(162)의 내부면과 전자 디바이스(110)의 상부면(132) 사이에 존재한다. 갭(169)의 높이(즉, 상부면(132)과 상부 몰드 플레이트(162)의 내부면 사이의 거리)는, 예를 들면 25㎛ 내지 100㎛일 수 있고, 바람직하게는 25㎛ 내지 75㎛일 수 있다. 갭(169) 때문에, 상부 몰드 플레이트(162)가 스페이서(130)에 접촉해서 스페이서를 파괴시키고 나아가 회로 다이를 파괴시킬 위험은 없다. 따라서, 회로 다이(120), 스페이서(130) 및 접착층(112, 114)의 각 두께에 대한 공차가 갭(169)의 높이에 비례하여 커질 수 있다. 또한, 몰딩 공정에 갭(169)이 도입되므로, 상부 몰드 플레이트(162)의 내부면을 커버하는 박막을 제공할 필요가 없다. 보다 고비용의 필름 지원 기술을 필요로 하지 않고 종래의 몰딩 공정을 수행할 수 있다.
단계 102에 나타낸 바와 같이, 몰딩 공정을 수행하며, 여기서 당해 분야에 공지된 임의의 적절한 방법에 의해 몰딩 재료(170)가 공동 영역(166)에 유입되어, 도 8에 도시된 캡슐화된 제품을 생성한다. 도시된 바와 같이, 몰딩 재료(170)는 회로 다이(120), 스페이서(130) 및 기판(140)의 상부면의 적어도 일부분을 모두 덮어 완전히 캡슐화하는 연속적인 상부면(172)을 형성한다. 그러나, 몰딩 재료(170)는 기판(140)의 하부면은 거의, 이상적으로는 전혀 덮지 않는다. 스페이서(130)의 상부면(132) 위의 몰딩 재료(170)의 두께는 도 7에 나타낸 갭(169)의 높이와 실질적으로 같은데, 예를 들면 25㎛ 내지 100㎛일 수 있다. 몰딩 재료(170)는 에폭시 몰딩 화합물과 같은 임의의 적절한 물질로 이루어질 수 있다.
캡슐화된 회로 부품(110)이 몰드(160)로부터 제거될 때, 몰딩 재료는 실질적으로 비경화된다. 따라서 몰딩 재료(170)는 경화된 상태에 비해 비교적 부드럽고, 따라서 후속 단계(103)에서 보다 쉽게 제거될 수 있다. 단계 103에 도시된 바와 같이, 상부면(172)을 형성하며 회로 다이(120) 위의 연장으로서 스페이서(130)의 상부의 노출가능한 표면(132) 위에 위치하는 몰딩 재료(170)의 적어도 일부분이 제거된다. 그러나, 다른 실시예에서는 몰딩 재료(170)가 경화 후에 제거되며, 따라서 단계 103 및 104의 순서가 바뀔 수 있다. 몰딩 재료(170)를 제거하면, 스페이서(130)의 상부면의 적어도 일부분이 노출될 수 있는데, 스페이서는 그러한 노출에 견디도록 설계될 수 있다. 일부 실시예에서는, 도 9에 도시된 바와 같이, 결과의 FSBGA 디바이스의 열 특성을 최대화하기 위해 상부면(132) 위의 모든 또는 거의 모든 몰딩 재료가 제거된다. 따라서, 회로 다이(120) 위의 많은 또는 심지어 거의 모든 몰딩 재료가 제거될 수 있다. 이것에 의해, 몰딩 재료(170)의 상부면(172)에 상부면(132)과 그 연장으로서 회로 다이(120) 위에 위치하여 이 상부면과 정렬되는 리세스 영역(174)이 생성된다. 몰딩 재료(170) 내의 리세스 영역(174)은 부분적으로 상부면(132)을 노출시킬 수 있으며, 소정 실시예에서는 상부면(132)을 완전히 노출할 수도 있다. 일반적으로, 상부면(132) 위에서부터 제거되는 몰딩 재료(170)가 많을수록 전자 디바이스의 열적 특성은 더 양호하다. 그러나, 스페이서(130)의 측벽(139)이 몰딩 재료(170)로 덮이는 한 스페이서(130)는 몰딩 재료(170)에 의해 부분적으로 캡슐화된다.
임의의 적절한 방법을 이용하여 몰딩 재료(170)를 제거할 수도 있다. 제거는 레이저 방사, 애시드 에칭(acid etching) 및 기계적 연마에 의해 이루어질 수 있지만, 이들에 한정되지는 않는다. 일실시예에서는, 레이저를 이용하여 몰딩 재료(170)를 제거한다. 이 레이저는 후속 레이저 마킹 단계(109)서 사용되는 것과 동일한 디바이스일 수도 있다. 예를 들어, 몰딩 재료(170)의 상부면(172)에 대해 표면 스캐닝 기법을 이용하는 약 100W의 파워 레벨 및 약 1064 nm의 파장의 YAG(Yttrium aluminium garnet) 레이저를 이용할 수 있다. 레이저 스캐닝은 균일한 레이저 에칭을 위한 빔 팽창 망원경에 의해 달성될 수 있다. 레이저 방사에 의해 분리된 열 에너지는 노출된 몰딩 재료(170)를 증발시킨다. 그러나, 스페이서(130)는, 예를 들어, 실리콘 칩일 수 있으며, 약 1410℃와 같은 비교적 높은 용융 온도를 가질 수 있다. 따라서 레이저 파워는 약 330℃ 내지 약 390℃의 분해 온도를 가질 수 있는 몰딩 화합물(170)을 제거할 정도로 충분히 높고, 스페이서(130)에 큰 손상을 주지 않을 정도로 충분히 낮다. 몰딩 재료(170)가 실질적으로 경화되기 전에 몰딩 재료(170)의 제거가 이루어지면, 레이저에 의해 보다 낮은 파워 레벨을 이용하여 제거를 완료할 수 있다. 그러나, 제거 공정이 수행되기 전에 몰딩 재료(170)가 실질적으로 경화되면, 보다 높은 레이저 파워 및 보다 긴 노출 시간이 필요할 수 있다. 프리몰드(pre-mold) 및 포스트몰드(post-mold) 제거 파라미터에서의 차는 몰딩 재료(170)에 사용된 화합물의 유형에 의존한다.
소정의 실시예에서, 단계 103에서 몰딩 재료(170)의 제거 후에, 단계 104로 나타낸 바와 같이 나머지 몰딩 재료(170)는 경화 공정을 거친다. 경화 공정(104)은 나머지 몰딩 재료(170)를 경화시키며, 예를 들어 약 2 내지 6시간 동안 약 175℃에서 오븐에서 수행된다. 전술한 바와 같이, 다른 실시예에서는, 보다 긴 연마 시간, 상이한 애시드 조 조성 또는 보다 높은 레이저 파워가 요구될 수도 있지만, 포스트 몰드 경화 공정(104)이 몰딩 재료 제거 단계 103 전에 수행된다. 단계 105에 나타낸 바와 같이 그리고 도 10에 도시된 바와 같이, 당해 기술분야에 공지된 솔더 볼 실장 절차를 수행하여 복수의 솔더 볼(180)을 기판(140)의 하부면(149)의 전도성 영역(144)에 부착한다. 이들 솔더 볼(180)은 예를 들어 GSBGA 회로 디바이스의 BGA(182)를 형성할 수 있으며, 부품(110)을 외부 회로와 전기 접속시키기 위해 전자 디바이스의 외부 접촉부를 제공할 수 있다. 진공 지원 핀을 통해 솔더 볼(180)을 이송시키는 자동화된 볼 실장 머신의 사용과 같은 당해 분야에 공지된 임의의 적절한 방법을 이용하여 솔더 볼(180)을 형성할 수도 있다.
솔더 볼(180) 실장 단계 105의 끝에서, 도면에는 도시하지 않았지만, 존재하는 것은 각각의 회로 부품(110) 및 BGA(182)를 각각 가지며 단일 몰딩 단계 102로부터 몰딩 재료(170)와 함께 본딩되는 비교적 크고 연속적인 여러 FSBGA 디바이스의 패키지이다. 단계 106에서, 다양한 디바이스가 당해 분야에서 공지된 싱귤레이션 공정에서 서로로부터 분리되어, 후속하는 방열판 부착 및 레이저 마킹 단계를 별도로 거치는 각각의 디바이스를 생성한다. 싱귤레이션은 기계적인 다이싱 소우(dicing saw)에 의해 수행될 수 있다. 싱귤레이션은 또한 예를 들어 워터젯(water jet) 또는 레이저에 의해 수행될 수 있다.
도 11에 도시된 바와 같이, 스페이서(130)의 노출된 상부면(132) 및 몰딩 재료(170)의 나머지 상부면(172) 위에 접착층(116)을 증착시킴으로써 방열판 부착 단계 107을 시작할 수 있다. 접착층(116)은 약 3 W/mk와 같은 우수한 열 전도 특성을 갖도록 선택될 수 있으며, 예를 들어 써멀 그리스(thermal grease) 또는 높은 열 전도도를 갖는 다른 접착제와 같은 접착제를 포함할 수 있다. 접착층(116)은 분사 팁(dispensing tip)을 갖는 분사기에 의해 형성될 수 있으며 25㎛ 내지 100㎛ 범위의 두께를 갖는다. 그 다음에, 도 12a에 도시된 바와 같이, 접착층(116) 위에 방열판(190)을 배치하여 접착층에 부착하는데, 특히 몰딩 재료(170) 내의 리세스 영역(174) 위에 배치한다. 방열판(190)의 상부면(191)은 리세스 영역(174)과 정렬하도록 위치하며 크기가 정해진 다운셋(194)을 포함할 수도 있다. 이와 유사하게, 방열판(190)의 하부면(199)은 리세스 영역(174)을 채우거나 층을 이루도록 형성되는 다운셋(196)을 가지며, 하부면(199)의 나머지는 몰딩 재료(170)의 상부면(172)과 정렬된다. 비교적 얇은 접착층(116)만이 몰딩 재료(170)의 상부면(172) 및 스페이서(130)의 상부면(132)으로부터 방열판의 하부면(199)을 분리시키며, 따라서 방열판(190), 스페이서(130) 및 회로 다이(120) 사이의 열 전도도가 최대화된다. 다른 실시예를 도 12b에 도시하였는데, 여기서 방열판(190')의 상부면(191')은 다운셋을 갖지 않지만, 하부면(199')은 리세스 영역(174) 내부와 위에 배치되어 정렬되는 다운셋(196')을 갖는다.
단계 108 및 109는 FSBGA 디바이스의 제조를 완료한다. 단계 108에서, 접착층(116)을 경화하여, 방열판(190, 190')을 FSBGA 디바이스의 상부면(132, 172) 위에 고정한다. 예를 들어 열 경화를 이용하여 접착층(116)을 경화한다. 단계 109에서, 레이저를 사용하여 방열판(190, 190') 상에 식별 마킹들 등을 에칭할 수 있다. 그렇게 사용된 레이저는 회로 다이(120) 위의 몰딩 재료(170)를 제거하기 위해 단계 103에서 사용되는 것과 동일한 레이저일 수 있다.
본 발명은 FSBGA 디바이스에만 한정되지는 않는다. 반면에, 본 발명의 방법은 다이 또는 스페이서의 표면의 적어도 일부분이 캡슐화 재료로부터 노출되는 것이 바람직한 임의의 회로 다이에 적용될 수 있다. 예를 들어 도 13을 참고하면, 플라스틱 볼 그리드 어레이(PBGA)를 제공하는데 사용된 표준 플립칩 회로 부품(210)이 몰드(260) 내에 위치하는 것으로 도시되어 있다. 회로 부품(210)은 당해 기술분야에 의해 제공된 임의의 그러한 표준 부품일 수 있으며 솔더 볼(224) 등에 의해 기판(240) 상의 접촉부(244)에 전기적으로 본딩된 활서 표면(222)을 갖는 회로 다이(220)를 포함한다. 솔더 볼(224)은 예를 들면 주석-납 또는 주석-은-구리 합금으로 이루어질 수 있다. 적층된 기판(240)은 기판(240)의 하부면(249) 상의 대응 전기 접촉부(244)가 회로 다이(220)의 활성 표면(222)에 전기 접속하게 한다.
기판(240)의 하부면(249)은, 몰드(260) 내에 위치할 때 하부 몰드 플레이트(264)와 동일 평면상에 위치한다. 상부 몰드 플레이트(262)는, 회로 다이(220)의 후면(229)과 상부 몰드 플레이트(262)의 내부면 사이에 갭(269)이 존재하도록 하부 몰드 플레이트(264)로부터 이격된다. 갭(269)은 예컨대 25㎛ 내지 100㎛의 폭을 가질 수 있다. 그 다음에 몰드(260) 내의 공동 영역을 채우는, 특히 도 14에 도시된 바와 같이 몰딩 재료(270)로 갭(269)을 채우는 몰딩 프로세스를 수행한다. 일실시예에서, 몰딩 재료(270)가 실질적으로 경화되기 전에, 제거 절차를 수행하여 회로 다이(220)의 후면(229) 위에서부터 몰딩 재료(270)의 적어도 일부분을 제거하여, 도 15에 도시된 바와 같이 몰딩 재료(270) 내에 리세스 영역(274)을 생성한다. 다른 실시예에서, 몰딩 재료(270)는 경화 후에 제거될 수도 있다. 어느 경우든, 리스세 영역(274)은 회로 다이(220)의 후면(229)의 일부 또는 전부를 노출시킬 수 있다. 그러나, 모든 몰딩 재료(270)가 후면(229)으로부터 제거되더라도, 몰딩 재료(270)가 회로 다이(220)의 활성 표면(222)과 기판(240)의 상부면 사이에 존재하는 한, 회로 다이(220)는 여전히 몰딩 재료(270)에 의해 부분적으로 캡슐화될 수 있다. 또한, 몰딩 재료(270)는 회로 다이(220)의 측벽(도시되어 있지 않음)을 덮을 수 있다. 이전의 실시예와 관련하여 논의한 방법과 같은 임의의 적절한 방법을 이용하여 몰딩 재료(270)를 제거하여 회로 다이(220) 위에 리세스 영역(274)을 형성할 수 있다. 예를 들면, 레이저 에칭 절차를 이용하여 몰딩 재료(270)를 제거할 수 있다.
예컨대 약 175℃에서 약 2 내지 6 시간 동안 오븐에서 나머지 몰딩 재료(270)를 경화한 다음에, 도 16에 도시된 바와 같이, 솔더 볼 실장 절차를 수행하여 기판(240)의 하부면(249) 상에 볼 드리드 어레이(282)를 형성한다. 싱귤레이션 후에, 방열판을 개별화된 PBGA 패키지에 부착할 수 있다. 도 17에 도시된 바와 같이, 접착층(216)은 몰딩 재료(270)의 상부면(272) 및 회로 다이(220)의 노출된 후면(229) 위에 증착될 수 있다. 그 다음에, 도 18에 도시된 바와 같이, 방열판(290)의 하부면(299)을 접착층(216)에 부착할 수 있다. 하부면(299)은 리세스 영역(274)과 정렬되어 리세스 영역 내에 위치하는 다운셋(296)을 가질 수 있다. 따라서 하부면(299)은 몰딩 재료(270)의 상부면(272) 및 회로 다이(220)의 노출된 표면(229)의 윤곽을 따를 수 있다. 그 다음에 접착층(216)은 종래의 경화 공정을 거치며, 마지막으로 전체 PBGA 패키지가 레이저 마킹을 거칠 수 있다.
상부 몰드 플레이트와 회로 부품의 상부면 사이에 갭을 도입함으로써, 본 발명은 몰드에 의한 회로 다이의 우연한 크러싱 또는 파괴를 방지한다. 이것은 수율을 향상시키는 것을 돕는다. 회로 부품의 두께에 대한 공차가 크게 완화되며, 제조 비용이 절감되고, 박막 몰딩 기술을 이용할 필요가 없고, 제조 비용을 더욱 절감한다. 경화 전 또는 후에 회로 다이 위의 몰딩 재료를 제거할 수 있으며, 따라서 우수한 열 특성을 갖는 전자 패키지를 만들 수 있다.
이상, 특정 실시예를 참조하여 본 발명을 설명하였지만, 이들 실시예는 본 발명의 원리 및 응용의 예일 뿐이다. 따라서, 첨부한 청구범위에 의해 한정되는 본 발명의 사상 및 범주로부터 벗어나지 않고 예시적인 실시예에 대한 수많은 변형예들이 만들어질 수 있으며, 다른 구성이 안출될 수 있다.

Claims (14)

  1. 회로 다이의 패키징 방법으로서,
    회로 다이를 포함하는 회로 부품(circuit component)을 몰딩 재료로 캡슐화하는 단계와,
    상기 회로 다이 위의 상기 몰딩 재료의 적어도 일부분을 제거하여 상기 몰딩 재료 내에 리세스 영역(recessed region)을 생성하는 단계와,
    상기 몰딩 재료의 상기 리세스 영역 위에 방열판(heat spreader)을 배치하는 단계를 포함하는
    패키징 방법.
  2. 제 1 항에 있어서,
    상기 리세스 영역 주위의 상기 몰딩 재료의 표면 위에 상기 방열판을 배치하는 단계를 더 포함하는
    패키징 방법.
  3. 제 2 항에 있어서,
    상기 몰딩 재료 및 리세스 영역 위에 상기 방열판을 배치하기 전에 상기 리세스 영역 내 또는 그 주위의 상기 표면의 적어도 일부분 위에 접착층을 배치하는 단계를 더 포함하는
    패키징 방법.
  4. 제 2 항에 있어서,
    상기 방열판은 상기 리세스 영역과 실질적으로 정렬하는 다운셋(downset)을 갖는
    패키징 방법.
  5. 제 4 항에 있어서,
    상기 리세스 영역을 생성하고 상기 회로 다이와 상기 방열판 사이의 거리를 최소화하도록, 상기 회로 다이의 적어도 일부분 위의 실질적으로 모든 상기 몰딩 재료가 제거되는
    패키징 방법.
  6. 제 1 항에 있어서,
    경화 공정을 수행하여 상기 몰딩 재료를 경화시키는 단계를 더 포함하는
    패키징 방법.
  7. 제 6 항에 있어서,
    상기 경화 공정은 상기 리세스 영역을 생성한 후에 수행되는
    패키징 방법.
  8. 제 1 항에 있어서,
    상기 몰딩 재료의 일부분을 제거하는데 레이저를 사용하는
    패키징 방법.
  9. 제 1 항에 있어서,
    상기 회로 다이를 캡슐화하는 단계는
    몰드(mold)에 의해 정의된 공동 내에 상기 회로 부품을 배치하는 단계 -상기 공동은 상기 회로 부품과 몰드 플레이트 사이에 갭을 형성함- 와,
    몰딩 재료를 상기 공동에 유입하여 상기 갭을 채우는 단계를 포함하는
    패키징 방법.
  10. 제 9 항에 있어서,
    상기 몰드를 형성하는 상부 몰드 플레이트와 하부 몰드 플레이트 사이의 거리는 상기 회로 부품의 높이보다 실질적으로 더 큰
    패키징 방법.
  11. 전자 디바이스로서,
    기판과,
    상기 기판에 전기 접속된 외부 접촉부와,
    상기 기판에 전기 접속되어 있으며, 제 1 표면 및 제 2 표면을 포함하는 회로 다이 -상기 제 2 표면은 상기 기판에 기계적으로 결합됨- 와,
    상기 기판의 적어도 일부분과 상기 회로 다이의 적어도 일부분을 캡슐화하며, 상기 제 1 표면 위에 리세스 영역을 형성하는 몰딩 재료와,
    상기 리세스 영역 내에 배치된 다운셋을 갖는 방열판을 포함하는
    전자 디바이스.
  12. 제 11 항에 있어서,
    상기 리세스 영역과 상기 회로 다이의 제 1 표면 사이에 배치된 스페이서를 더 포함하는
    전자 디바이스.
  13. 제 12 항에 있어서,
    상기 스페이서의 상부면은 몰딩 재료에 의해 덮이지 않는
    전자 디바이스.
  14. 제 11 항에 있어서,
    상기 제 1 표면은 상기 몰딩 재료에 의해 덮이지 않는
    전자 디바이스.
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