KR20090090326A - 양자 프로세서 요소들의 국부적 프로그래밍을 위한 시스템들, 방법들 및 장치 - Google Patents

양자 프로세서 요소들의 국부적 프로그래밍을 위한 시스템들, 방법들 및 장치 Download PDF

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Abstract

확장성 있는 양자 프로세서 구조를 위한 시스템들, 방법들 및 장치. 장치 제어 파라미터(들)를 구현하는 신호를 메모리 레지스터에 공급하고, 상기 신호를 아날로그 신호로 변환하고, 상기 아날로그 신호를 하나 이상의 프로그램가능 소자에 제공함으로써 양자 프로세서는 국부적으로 프로그램가능 하다.
양자 프로세서, 프로그래밍, 확장성, 큐비트 파라미터 제어

Description

양자 프로세서 요소들의 국부적 프로그래밍을 위한 시스템들, 방법들 및 장치{SYSTEMS, METHODS AND APPARATUS FOR LOCAL PROGRAMMING OF QUANTUM PROCESSOR ELEMENTS}
본 시스템들, 방법들 및 장치는 확장 가능한 양자 계산(scalable quantum computing) 및 양자 프로세서 요소들의 국부적 프로그래밍(local programming)에 관한 것이다.
<관련 출원에 대한 상호참조>
본 출원은 2006년 12월 5일에 출원된 미국 특허 가출원 제60/868,654호의 이익을 미국 특허법 35 U.S.C. 119(e)에 의거하여 주장하고 그 전체가 그대로 참조자료로서 본 출원에 추가된다.
튜링 기계(Turing machine)는 1936년에 아란 튜링(Alan Turing)에 의해 기술된 이론적인 계산 시스템이다. 어떤 다른 튜링 기계라도 효과적으로 모사(simulate) 할 수 있는 튜링 기계를 범용 튜링 기계(Universal Turing Machine, UTM)라 한다. 처치-튜링 명제(Church-Turing thesis)는 어떠한 실질적인 계산 모델도 UTM의 능력들(capabilities)과 동등하거나 그 부분집합(subset)에 해당하는 능력을 갖는다고 언명한다.
양자 컴퓨터는 계산 수행을 위해 하나 이상의 양자 효과를 이용하는 어떤 물리적 시스템이다. 어떤 다른 양자 컴퓨터라도 효과적으로 모사할 수 있는 양자 컴퓨터를 범용 양자 기계(Universal Quantum Computer, UQC)라 한다.
1981년에 리차드 피. 페인맨(Richard P. Feynman)은 양자 컴퓨터들이 특정 계산 문제들을 UTM보다 효율적으로 푸는데 사용될 수 있을 것이라는 처치-튜링 명제를 무력화하는(invalidate) 제안을 하였다. 예로서 페인맨의 "컴퓨터들을 이용한 물리현상의 모사" (International Journal of Theoretical Physics, Vol. 21, 1982, pp. 467-488) 참조. 예를 들어, 페인맨은 양자 컴퓨터가 어떤 다른 양자 시스템들을 모사하는데 사용될 수 있으며, 이 경우에 모사되는 양자 시스템의 어떤 특성들은 UTM을 사용하여 가능한 것보다 지수적으로(exponentially) 빠르게 계산하는 것이 가능하다고 지적하였다.
<양자 계산에 대한 접근방식>
양자 컴퓨터들의 설계 및 운용에 대하여 몇 가지 일반적인 접근방식들이 있다. 그 중의 하나는 양자 계산의 "회로 모델(circuit model)" 이다. 이 접근 방식에서는 어떤 알고리즘의 번역된(compiled) 표현인 일련의 논리적 게이트들(logical gates)에 의해 큐비트들(qubits)이 조작된다. 회로 모델 양자 컴퓨터들의 실용적인 구현에 여러 심각한 장애가 있다. 회로 모델에서는 단일 게이트 시간(single-gate time) 보다 훨씬 긴 시간 동안 큐비트들이 결맞음(coherent) 상태를 유지하여야 한다는 것이 요구된다. 이러한 요구사항은 회로 모델 양자 컴퓨터들이 동작을 위해 총괄적으로 양자 오류 보정(quantum error correction)이라 불리는 연산들을 요구한다는 것에 기인한다. 회로 모델 양자 컴퓨터의 큐비트들이 단일 게이트 시간의 1,000배에 해당하는 시간 동안 양자 결맞음 상태를 유지할 수 없으면 양자 오류 보정이 수행될 수 없다. 회로 모델 양자 컴퓨터들의 기본적인 정보 단위들을 형성하는데 충분한 결맞음을 갖는 큐비트들을 개발하는데 많은 연구가 집중되어 왔다. 예로서, 솔, 피. 더불유. (Shor,P. W.)의 "양자 알고리즘 입문" (arXiv.org:quant-ph/0005003, 2001, pp. 1-27) 참조. 실제적인 회로 모델 양자 컴퓨터들의 설계와 운영을 위해 충분한 수준으로 큐비트의 결맞음을 증가시키지 못함이 이 방식을 아직 제약하고 있다.
양자 계산에 대한 다른 접근방식은 결합된 양자 시스템들의 시스템이 자연적 물리적으로 전개(evolution)되는 것을 하나의 계산 시스템으로 사용하는 것을 포함한다. 이 접근 방식은 양자 게이트들과 회로들을 중요하게 사용하지 않는다. 그 대신에, 결합된 양자 시스템들의 시스템의 최종 상태가 풀어야 할 문제에 대한 해답에 관한 정보를 포함하도록, 알려진 초기의 해밀토니안(Hamiltonian)으로부터 시작하여, 그것은 결합된 양자 시스템들의 시스템-여기서, 풀어야 할 문제가 시스템의 해밀토니안형태로 부호화됨-의 유도된(guided) 물리적 전개에 의존한다. 이 접근 방식은 긴 큐비트 결맞음 시간을 요구하지 않는다. 이 접근 방식의 예로는 단열 양자 계산, 클러스터-상태 양자 계산, 단방향 양자 계산, 양자 어닐링(annealing) 및 고전적 어닐링을 들 수 있고, 예를 들어, 파르히, 이. (Farhi, E.)등의 "양자 단열 전개 알고리즘 대(vs.) 모사된 어닐링" (arXiv.org:quant-ph/0201031, 2002, pp 1-16)에 설명되어 있다.
<양자 컴퓨터의 실시예들>
양자 컴퓨터는 계산 문제들을 풀기 위해 중첩(superposition) 및 얽힘(entanglement)과 같은 양자 역학적 현상을 직접적으로 사용하는 임의의 계산 장치이다. 지금까지, 양자 컴퓨터들의 물리적 구현으로서 많은 다른 시스템들이 제안되고 연구되어 왔다. 이러한 시스템들의 예들로 다음과 같은 장치들이 있다: 이온 트랩들(ion traps), 양자 점들(quantum dots), 조화 진동자들(harmonic oscillators), 공동 양자 전기역학 장치들(cavity quantum electrodynamics devices, QED), 광자들 및 비선형 광학 매체들, 이종중합체들, 클러스터-상태들, 애니온들(anyons), 위상 시스템들(topological systems), 핵자기공명(NMR) 기반 시스템들 및 반도체들에서의 스핀들에 기반을 둔 시스템들. 이러한 시스템들에 관한 추가적 배경 지식은 다음을 참조: 닐슨(Nielsen)과 추앙(Chuang)의 "양자 계산 및 양자 정보"(Cambridge University Press, Cambridge, 2000, pp. 277-352) 윌리암스(Williams)와 크리어워터(Clearwater)의 "양자 계산에 대한 탐험" (Springer-Verlag, New York, Inc. 1998, pp. 241-265) 닐슨(Nielsen)과 미첼 에이.(Micheal A.)의 "클러스터-상태 양자 계산" (arXiv.org:quant-ph/0504097v2 , 2005, pp 1-15) 및 브레넨(Brennen)과 가빈 케이.(Gavin K.) 등의 "왜 누구나 애니온들을 이용한 계산에 관심을 가져야 하는가?" (arXiv.org:quant-ph/0704.2241, 2007, pp 1-19).
요약하자면, 이온 트랩 양자 컴퓨터의 예로서 전자기장들을 통하여 자유 공간에 구속된 이온들을 이용하는 컴퓨터 구조가 있다. 각 이온의 안정적인 전자적 상태들에 의해 큐비트들이 표현될 수 있다. 양자 점 양자 컴퓨터의 예로서 작은 영역들에 구속된 전자들을 이용하는 컴퓨터 구조가 있는데, 각 점이 다른 점들로부터 고립되도록 전자들의 에너지가 양자화될 수 있다. 조화 진동자의 예로서 포물선형 퍼텐셜 우물 속의 입자를 이용하는 컴퓨터 구조가 있다. 광학적 광양자 컴퓨터의 예로서 큐비트들이 빔 분리기들, 편광 필터들, 위상 이동기들 등을 이용하여 조작될 수 있는 개별적인 광학적 광자들에 의해 표현되는 컴퓨터 구조가 있다. 공동 QED 양자 컴퓨터의 예로서 광학 공동 내에서 제한된 수의 광학 모드들에 결합된 단원자들(single atoms)을 이용하는 컴퓨터 구조가 있다. NMR 양자 컴퓨터의 예로서 분자 샘플을 포함하는 원자들에서 적어도 하나의 핵의 스핀 상태들에서 큐비트들이 부호화되는 컴퓨터 구조가 있다. 이종중합체 양자 컴퓨터의 예로서 원자들의 선형 어레이를 메모리 셀들로 사용하는 컴퓨터 구조가 있는데, 여기서 원자들의 상태가 이진 산술의 기반을 제공한다. 반도체들에서 전자 스핀들을 이용하는 양자 컴퓨터의 예로서 케인(Kane) 컴퓨터가 있는데, 여기서 주개 원자들(donor atoms)은, 예를 들어, 실리콘의 결정 격자에 내장된다. 위상 양자 컴퓨터의 예로서 애니온들이라 불리고 그의 세계 선들(world lines)이 교차하여 3차원 시공간에서 노끈들(braids)을 형성하는 2차원 "준입자(quasiparticles)"를 사용하는 컴퓨터 구조가 있다. 그리고 이 노끈들이 컴퓨터 구조를 형성하는 논리 게이트들로서 사용될 수 있다. 마지막으로, 클러스터-상태 양자컴퓨터의 예로서 클러스터-상태라 지칭되는, 하나의 양자 상태에 얽힌 복수의 큐비트들을 사용하는 컴퓨터 구조가 있다. "클러스터-상태"는 일반적으로 특정한 양자 계산 방식을 지칭하고, 또한 이 분야의 당업자는 본 시스템들, 방법들 및 장치가 여러 하드웨어적 구현 및 알고리즘적 접근방식을 포함하는 모든 형태의 양자 계산을 포함할 수 있다고 인식할 것이다. 당업자는 또한 여기에 기재된 양자 컴퓨터들의 여러 실시예들에 대한 서술들이 오직 양자 계산에 대한 몇 개의 다른 물리적 구현들의 예로서 의도된 것이라는 것을 인식할 것이다. 본 시스템들, 방법들 및 장치는 결코 이러한 설명들에 의해 제한되거나 설명들에 국한되지 않는다. 당업자는 또한 양자 프로세서가 상기 서술된 시스템들 이외의 시스템에서도 구현될 수 있다고 인식할 것이다.
<큐비트>
상기한 바와 같이, 큐비트들은 양자 컴퓨터에 대한 정보의 기본적인 단위들로 사용될 수 있다. UTM들에서 비트(bit)의 경우와 같이, 큐비트들은 적어도 두 개의 다른 양들을 지칭할 수 있으며 큐비트가 정보가 저장되는 실제의 물리적 소자를 지칭할 수 있고, 또한 큐비트가 물리적 소자로부터 추상화된 정보의 단위 자체를 지칭할 수도 있다.
큐비트들은 고전적인 디지털 비트의 개념을 일반화한다. 고전적인 정보저장 소자는 대개 "0"과 "1"로 식별되는 두 가지의 이산적 상태들을 부호화할 수 있다. 물리적으로 이러한 두 이산적 상태들은 고전적인 정보저장 소자의, 자기장, 전류 또는 전압의 방향이나 크기 등과 같은, 서로 다르고 구별되는 두 가지 물리적 상태들에 의해 표현되는데, 비트의 상태를 부호화하는 물리량은 고전물리 법칙에 따라 거동한다. 큐비트 또한 "0"과 "1"로 식별될 수 있는 두 가지의 이산적 물리적 상태들을 포함한다. 물리적으로 이러한 두 이산적 상태들은 양자 정보저장 소자의, 자 기장, 전류 또는 전압의 방향이나 크기 등과 같은, 서로 다르고 구별되는 두 가지 물리적 상태들에 의해 표현되는데, 비트의 상태를 부호화하는 물리량은 양자물리 법칙들에 따라 거동한다. 만약 이 상태들을 저장하는 물리량이 양자역학적으로 거동한다면, 그 소자는 추가로 0과 1의 중첩에 위치될 수 있다. 즉, 큐비트는 동시에 "0"과 "1" 상태에 존재할 수 있고, 양 상태들에서 동시에 계산을 수행할 수 있다. 일반적으로, N 큐비트들은 2N 상태들의 중첩에 있을 수 있다. 양자 알고리즘들은 특정 계산을 빠르게 하기 위해 중첩 특성을 이용한다.
표준 표기법에서, 큐비트의 기저 상태들(basis states)은 상태들(|0〉, |1〉)로 지칭된다. 양자 계산 동안, 어떤 큐비트의 상태는 일반적으로 기저 상태들의 중첩이 있어서 상기 큐비트는 기저 상태(|0〉)를 취할, 0이 아닌 확률과 기저 상태(|1〉)를 취할, 0이 아닌 확률을 동시에 갖는다. 수학적으로, 기저 상태들의 중첩은 상기 큐비트의 전체적인 상태(|Ψ〉로 나타냄)가 형태(|Ψ〉= a|0〉+ b|1〉)를 갖는다는 것을 의미하는데, 여기서 a와 b는 각각 확률(|a|2)과 확률(|b|2)에 해당하는 계수이다. 계수(a)와 계수(b)는 각기 실수부와 허수부를 갖기 때문에 상기 큐비트의 위상이 특징 지워질 수 있다. 큐비트의 양자적 특성은 주로 그 큐비트가 기저 상태들의 결맞는 중첩에 존재할 수 있는 능력에서 유도된 것이고, 큐비트의 상태가 위상을 가질 수 있게 한다. 큐비트는 비결맞음(decoherence)의 원천들로부터 충분히 분리될 경우에 기저 상태들의 결맞는 중첩으로 존재할 수 있는 능력을 보유한다.
큐비트를 이용한 계산을 완결하기 위해, 그 큐비트의 상태가 측정(즉, 판독(read out))된다. 대개, 큐비트가 측정될 때, 그 큐비트의 양자적 특성이 일시적으로 상실되고 기저 상태들의 중첩은 기저 상태(|0〉)이거나 기저 상태(|1〉)로 붕괴되어 고전적인 비트와의 유사성이 나타난다. 붕괴 후에 큐비트의 실제 상태는 판독 연산 직전의 확률(|a|2)과 확률(|b|2)에 의해 결정된다.
<초전도 큐비트들>
양자 계산에 대한 하드웨어적 접근방식의 하나는 알루미늄이나 니오비움과 같은 초전도 재료들로 형성된 집적회로들을 사용하는 것이다. 초전도 집적회로들을 설계하고 제조하는데 채용되는 기술들 및 공정들은 고전적인 집적회로들에 채용되는 그것들과 유사하다.
초전도 큐비트들은 초전도 집적회로에 포함될 수 있는 초전도 소자의 한 유형이다. 초전도 큐비트들은 정보를 부호화하는데 사용되는 물리적 특성에 따라 몇 가지 카테고리들로 구분될 수 있다. 예를 들면, 마크린(Makhlin) 등의 논문(Reviews of Modern Physics 73, 2001, pp. 357-400)에 논의된 바와 같이, 그들은 전하(charge), 플럭스(flux) 및 위상 소자들로 구분될 수 있다. 전하 소자들은 그 소자의 전하 상태들에 정보를 저장하고 조작하는데, 요소 전하들(elementary charges)은 쿠퍼 쌍(Cooper pairs)으로 불리는 전자들의 쌍으로 이루어진다. 하나의 쿠퍼 쌍은 2e의 전하를 갖고, 예를 들면, 포논 상호작용(phonon interaction)에 의해 결합된 두 개의 전자들로 구성된다. 예로서, 닐슨 및 추앙의 저서 (양자 계산 및 양자 정보, Cambridge University Press, Cambridge, 2000, pp. 343-345) 참조. 플럭스 소자들은 상기 소자의 어떤 부분을 통과하는 자기 플럭스(magnetic flux)에 연관된 변수에 정보를 저장한다. 위상 소자들은 그 위상 소자의 두 영역들 사이에 존재하는 초전도 위상의 차이에 연관된 변수에 정보를 저장한다. 최근에, 전하, 플럭스 및 위상 자유도 중 둘 이상을 이용하는 혼성 소자들이 개발되었다. 예로서, 미국 특허 제6,838,694호 및 미국 특허출원 제2005-0082519호 참조.
사용될 수 있는 플럭스 큐비트들의 예로는 rf-SQUID들과 지속전류(persistent current) 큐비트들이 있으며, 상기 rf-SQUID들은 하나의 조셉슨 접합 또는 복합 접합(단일 조셉슨 접합이 두 개의 병렬 조셉슨 접합들로 대치됨)에 의해 차단되는 초전도 루프를 포함하며, 상기 지속전류 큐비트는 세 개의 조셉슨 접합들에 의해 차단되는 초전도 루프를 포함한다. 예로서, 무이즈(Mooij) 등의 논문(Science 285, 1036, 1999), 올란도(Orlando) 등의 논문(Phys. Rev. B 60, 15398, 1999) 참조. Il' 이체브(Il'ichev) 등의 논문(Phys. Rev. Lett. 91, 097906, 2003), 브래터(Blatter) 등의 논문(Phys. Rev. B 63, 174511, 2001), 프리드만(Friedman) 등의 논문(Nature 406, 43, 2000) 등에서 초전도 큐비트들의 다른 예들을 찾아볼 수 있다. 또한, 혼성 전하-위상 큐비트들도 사용될 수 있다.
상기 큐비트들은 상응하는 국부적 바이어스 소자(local bias device)를 포함할 수 있다. 상기 국부적 바이어스 소자들은 초전도 큐비트에 가깝게 외부 플럭스 바이어스를 상기 큐비트에 제공하는 금속 루프를 포함할 수 있다. 상기 국부적 바이어스 소자는 또한 복수 개의 조셉슨 접합들을 포함할 수 있다. 상기 양자 프로세 서에서 각 초전도 큐비트는 상응하는 국부적 바이어스 소자를 갖거나, 국부적 바이어스 소자들이 큐비트들보다 그 수가 적을 수 있다. 어떤 실시예들에서는, 전하 기반 판독 및 국부적 바이어스 소자들이 사용될 수 있다. 상기 판독 소자(들)는 복수의 dc-SQUID 자력계들을 포함할 수 있는데, 각 dc-SQUID 자력계는 토폴로지 내의 다른 큐비트에 유도적으로(inductively) 연결된다. 상기 판독 소자는 전압 또는 전류를 공급할 수 있다. dc-SQUID 자력계들은 대개 적어도 하나의 조셉슨 접합에 의해 차단되는 초전도 재료의 루프를 포함한다.
<초전도 양자 프로세서>
컴퓨터 프로세서는 초전도 양자 프로세서와 같은 양자 프로세서처럼 아날로그 프로세서의 형태를 취할 수 있다. 초전도 양자 프로세서는 여러 개의 큐비트들 (예를 들면, 둘 이상의 초전도 큐비트들)과 관련된 국부적 바이어스 소자들을 포함할 수 있다. 본 시스템들, 방법들 및 장치에 관련되어 사용될 수 있는 초전도 양자 프로세서들의 더 구체적 사항과 실시예들은 다음에 서술되어 있다: 미국 특허 공개 제2006-0225165호 미국 특허 가출원 제60/872,414호 (2007년 1월 12일 출원, 명칭 "연결된 프로세서 토폴로지를 위한 시스템, 장치들 및 방법들"); 미국 특허 가출원 제60/956,104호 (2007년 8월 16일 출원, 명칭 "연결된 프로세서 토폴로지를 위한 시스템들, 장치들 및 방법들"); 미국 특허 가출원 제60/986,554호 (2007년 11월 8일 출원, 명칭 "아날로그 처리를 위한 시스템들, 장치들 및 방법들").
초전도 양자 프로세서는 개별적인 큐비트 쌍들을 선택적으로 결합시킬 수 있는 복수의 결합기들(coupling devices)을 포함할 수 있다. 초전도 결합기들의 예로 는 플럭스에 의해 큐비트들을 결합시키는 rf-SQUID들과 dc-SQUID들이 있다. SQUID들은 하나의 조셉슨 접합(rf-SQUID) 또는 두 개의 조셉슨 접합(dc-SQUID)에 의해 차단되는 초전도 루프를 포함한다. 상기 결합기들은, 연결된 토폴로지 내에서 사용되는 방식에 따라, 강자성 및 반강자성 결합을 모두 할 수 있다. 플럭스 결합인 경우, 강자성 결합은 평행 플럭스들이 에너지적으로 선호됨을 의미하고, 반강자성 결합은 반평행(anti-parallel) 플럭스들이 에너지적으로 선호됨을 의미한다. 대안으로, 전하 기반 결합기들이 사용될 수 있다. 다른 결합기들의 예를 다음에서 찾아볼 수 있다: 미국 특허 공개 제2006-0147154호 및 미국 특허 가출원 제60/886,253호(2007년 1월 23일 출원, 명칭 "제어 가능하게 큐비트들을 결합하기 위한 시스템들, 장치들 및 방법들"). 큐비트들 사이에, 예를 들어, 강자성 또는 반강자성 결합을 제공하기 위해, 결합기들의 개별적인 결합강도는 0에서 최대값 사이에서 조절될 수 있다.
구현되는 구체적인 하드웨어에 관계없이, 하나의 큐비트의 관리는 여러 파라미터에 대한 제어를 요구할 수 있다. 종래에는, 이러한 요구사항은 각 큐비트와의 외부 통신(즉, 양자 프로세서 구조의 외부로부터의 통신)을 필요로 하였다. 그러나 양자 컴퓨터의 전체적인 처리능력은 시스템 내 큐비트들의 수와 함께 증가한다. 따라서, 종래의 슈퍼컴퓨터들의 능력을 넘어서는 고용량 양자 컴퓨터들은 많은 수의 큐비트들을 관리해야만 하고, 각 개별 큐비트에 대하여 여러 파라미터의 외부 제어를 사용하는 종래의 접근방식은 큐비트 파라미터들의 프로그래밍을 위한 복잡한 시스템을 요구한다.
따라서, 양자 프로세서들의 확장성은 큐비트 파라미터 제어 시스템의 복잡도에 의해 제한되므로, 확장성 있는 큐비트 파라미터 제어 시스템에 대한 필요성이 본 발명의 분야에 있다.
적어도 하나의 실시예는 복수의 프로그램가능 소자들 및 메모리 관리 시스템을 포함하는 양자 프로세서로 요약될 수 있는데, 상기 각 프로그램가능 소자는 적어도 하나의 통신 관로에 연결되고, 상기 메모리 관리 시스템은 적어도 하나의 상기 통신 관로를 통하여 적어도 하나의 프로그램가능 소자에 연결된다.
적어도 하나의 실시예는 적어도 하나의 프로그램가능 소자를 포함하는 양자 프로세서에 대한 프로그래밍 방법으로 요약될 수 있는데, 상기 프로그래밍 방법은 적어도 하나의 프로그램가능 소자 제어 파라미터를 구현하는 데이터 신호를 사용하여 적어도 하나의 정보 저장 소자를 국부적으로 프로그래밍하는 단계 상기 데이터 신호를 아날로그 신호로 변환하는 단계 및 상기 아날로그 신호를 상기 프로그램가능 소자에 제공하는 단계를 포함한다.
도면들에서, 동일한 참조 부호는 유사한 구성요소 또는 동작을 가리킨다. 도면들에서, 구성요소들의 크기들 및 상대적인 위치들은 일정한 비례로 그려진 것이 아닐 수 있다. 예를 들면, 여러 가지 구성요소들의 형태들과 각도들은 일정한 비례로 그려진 것이 아니고 이중의 일부는 가독성을 높이기 위해 임의로 확대 및 배치된다. 또한, 구성요소들의 형태들은 해당 요소들의 실제 형태에 관한 정보를 전달하고자 그려진 것이 아니고, 단지 도면들에서 인식의 편의를 위해 선택된 것이다.
도 1A는 본 시스템들, 방법들 및 장치에 따른 양자 프로세서 요소들의 국부적 프로그래밍에 대한 실시예를 보여주는 개략도이다.
도 1B는 양자 프로세서 요소들의 국부적 프로그래밍에 대한 다른 실시예를 보여주는 개략도이다.
도 2A 및 2B는 각기 양자 프로세서 요소들에 대한 프로그래밍 방법과 판독 방법의 실시예들을 보여주는 흐름도이다.
도 3은 디멀티플렉서 회로를 통한 양자 프로세서의 국부적 프로그래밍에 대한 실시예를 보여주는 개략도이다.
다음의 기술에서, 어떤 구체적인 사항들은 개시된 여러 실시예들에 대한 완전한 이해를 제공하기 위해 포함된 것이다. 그러나 실시예들이 이러한 제시된 사항들의 일부가 없이, 또는 다른 방법들, 구성요소들, 및 재료들 등과 함께 실시 가능할 수 있다는 것을 본 발명의 당업자는 인지하게 될 것이다. 다른 예들에서, 양자 소자들, 결합 소자들, 및 마이크로프로세서들과 구동회로를 포함하는 제어 시스템들과 같이, 양자 프로세서들에 관련된 널리 알려진 구조들은 본 시스템들, 방법들 및 장치의 실시예들에 대한 기술을 불필요하게 흐리지 않도록 도시되지 않거나 상세하게 기술되지 않았다. 본 명세서를 통틀어, 단어 "요소(element)" 및 "요소들(elements)"은 양자 프로세서들과 연관된 모든 구조들, 시스템들 및 장치들과 더 불어 이들에 관련된 프로그래밍 가능한 파라미터들을 포괄하도록, 그러나 그들에 한정되지 않도록, 사용된다.
후속의 명세서 및 청구항들을 통틀어, 문맥에 의하여 다르게 해석될 필요가 없는 한, 단어 "포함하다(comprise)"와 그 변형들인 "포함하다(comprises)" 및 "포함하는(comprising)"은 개방적 및 포괄적인 의미 즉, "포함하되, 이에 한정되지 않는"의 의미로 해석되어야 한다.
본 명세서에서 "일 실시예" ("one embodiment", "an embodiment") 또는 "다른 실시예"("another embodiment")에 대한 참조는 해당 실시예와 관련하여 언급된 특정한 특징, 구성 또는 특성이 적어도 하나의 실시예에 포함되었다는 것을 뜻한다. 따라서, 이 명세서의 여러 곳에 나타난 "실시예에서" 또는 "다른 실시예에서"가 반드시 동일한 실시예를 가리킬 필요는 없다. 더욱이, 특정한 특징들, 구성들 또는 특성들이 어떤 적절한 형태로 하나 이상의 실시예에서 결합될 수도 있다.
본 명세서 및 첨부된 청구항들에 사용된 바와 같이, 단수형("a," "an" 및 "the")의 지시대상은 내용에 의하여 분명하게 달리 해석되지 않는 한 복수형의 지시대상을 포함한다는 것에 유의한다. 따라서, 예를 들어, "양자 프로세서"는 단일 양자 프로세서 또는 둘 이상의 양자 프로세서들을 지칭한다. 또한, 내용에 의하여 분명하게 달리 해석되지 않는 한, "또는(or)"의 의미는 "및/또는(and/or)"의 의미를 포함하는 것으로 사용됨에 유의하여야 한다.
덧붙여, 비록 본 명세서 및 후속 청구항들의 일부가 초전도 플럭스 큐비트들을 포함하는 양자 프로세서에서 본 개시 내용을 적용하는 것을 기술하고 있으나, 본 기술 분야의 당업자는 여기서 기술된 방법들이 용이하게 개조되어 다른 형태의 양자 프로세서들에 적용될 수 있다는 것을 이해할 것이다.
여기에 사용된 표제어들(headings)은 단지 편의를 위하여 제공된 것이고 실시예들의 범위 또는 의미를 해석하는 것이 아니다.
본 시스템들, 방법들 및 장치에 따라, 양자 프로세서 요소들에 대한 국부적 프로그래밍을 포함하는 확장성 있는 양자 계산 기법이 기술된다. 본 명세서 및 후속 청구항들을 통틀어, "양자 프로세서"라는 용어는 적어도 두 개의 큐비트 및 적어도 두 개의 큐비트들 사이의 정보 교환을 위한, 큐비트 결합기(qubit coupler)와 같은, 적어도 하나의 소자를 포함하는 시스템을 기술하는데 사용된다. 양자 프로세서의 어떤 실시예들은 수십, 수백, 수천, 또는 수백만 개의 큐비트들과 큐비트 결합기들을 포함할 수 있다. 어떤 실시예들에서는, 양자 프로세서의 구성요소들이 초전도 양자 프로세서 칩과 같은 단일 구조에 완전히 포함될 수 있다. 다른 실시예들에서는, 양자 프로세서의 구성요소들이 복수의 구조들에 그 사이의 정보 교환 수단과 함께 분산될 수 있다.
도 1A에, 메모리 관리 시스템(101)과 세 개의 프로그램가능 소자들(121,122,123)을 포함하는 양자 프로세서(100)의 실시예가 도시되어 있다. 본 명세서 및 후속 청구항들에 걸쳐서, "프로그램가능 소자(programmable device)" 및 "프로그램가능 소자들"이라는 용어는 양자 프로세서에서 프로그래밍이 요청되는 여러 가지 구성요소들 중의 하나를 서술하는데 사용된다. 프로그램가능 소자들의 예로서 큐비트들, 큐비트 결합기들, 큐비트들 및 큐비트 결합기들의 특정 구성요소들 등이 있다. 예를 들어, 초전도 플럭스 큐비트는 닫힌 초전도 전류 경로 및 복합 조셉슨 접합의 두 가지 구성요소들을 포함할 수 있고, 다른 데이터 신호들이 이 구성요소들 모두에 개별적으로 프로그램될 수 있다.
단순히 도 1A에 나타난 소자들을 확장함으로써 양자 프로세서(100)가 어떠한 개수의 소자들이라도 포함하도록 확장될 수 있다는 것을 당업자는 인식할 것이다. 더구나, 도 1A에는 양자 프로세서(100)가 단일한 물리적 구조로 나타나 있지만, 양자 프로세서(100)의 구성요소들은 통신 관로들(conduits)의 시스템에 의해 통신 가능하도록 연결된 복수의 별도의 물리적 단위들로 나누어질 수 있다. 예를 들면, 양자 프로세서(100)는 복수의 구분되는 프로세서 칩들 또는 하나의 다중-칩 모듈을 포함할 수 있는데, 여기서 공간적으로 분리된 구성요소들은 통신 관로들의 시스템에 의해 통신 가능하도록 연결될 수 있다. 본 명세서 및 후속 청구항들에 걸쳐서, "통신 관로" 또는 복수의 "통신 관로"에 대한 참조는, 전기 배선, 전도성 트레이스(traces), 자기(유도) 결합, 용량 결합, 섬유광학 등을 포함하되 이들에 제한되지 않는, 모든 신호 전달 수단을 포괄한다.
도 1A에서, 메모리 관리 시스템(101)은 일련의 메모리 레지스터들(111,112,113)을 포함하는데, 상기 메모리 레지스터들(111,112,113)은 양자 프로세서(100)의 각 프로그램가능 소자(121-123)에 대해 N-비트 디지털 신호와 같은 데이터를 표현하는 신호들을 관리하는(administer)데 사용된다. 여기서, 용어 "관리하다(administer)", "관리하는(administering)", "관리(administration)" 등은 데이터 신호들의 발생, 관리, 저장, 조작, 전달 등을 포괄하되 이들에 제한되지는 않 는 방식으로 사용된다는 것을 당업자는 이해할 것이다. 프로그램가능 소자들(121-123)의 거동에 영향을 미치는 여러 파라미터를 표현하기 위해 N-비트 신호들은 프로그램될 수 있다. 예를 들어, 8-비트 신호들 및 직렬로 연결된 8-비트 메모리 레지스터들(111-113)이 도 1A에 나타나 있으나, 당업자는 임의의 비트 길이 또는 해상도의 신호들이 사용될 수 있다는 것을 이해할 것이며, 또한, 당업자는 메모리 레지스터들(111-113)이 다른 방식으로 연결되거나 또는 전혀 연결되지 않을 수도 있다는 것을 이해할 것이다: 즉, 그들은 병렬로 연결되거나, X-Y 주소지정가능 어레이 형태로 연결되거나, 또는 디멀티플렉서 회로를 통하여 적어도 하나의 패킷 라우터를 포함하는 네트워크 형태로 연결될 수도 있고 또는 그들은 독립적으로 제어될 수 있고 각기 통신 선로들(A, B, C, D)을 보유할 수도 있다.
도 1A에 나타난 바와 같이, 메모리 레지스터들(111-113)에 의해 관리되는 데이터 신호들은 디지털 신호이지만, 당업자는 다른 형태의 데이터 신호들 또한 사용될 수 있다는 것을 인식할 것이다. 프로그램가능 소자들(121-123)에 인가되기 전에, 상기 디지털 신호들은 디지털-아날로그 변환기들(DAC, 131, 132, 133)에 의해 아날로그 신호들로 변환될 수 있다. 각 DAC(131-133)는 N-비트 신호의 디지털 비트들을 받아 이 N-비트 디지털 신호를 이용하여 적어도 하나의 프로그램가능 소자들(121-123)에 공급될 수 있는 적어도 하나의 아날로그 신호를 생성할 수 있다. 어떤 실시예들에서는, 도 1A에 나타난 바와 같이, 이러한 관리가 중간 결합기들(141, 142, 143)을 통하여 달성될 수 있다. 상기 중간 결합기들(141-143) 각각은 결합기 활성화 선에 연결될 수 있고, 상기 결합기 활성화 선에 의해 활성화/비활성화될 수 있다. 어떤 실시예들에서는, 중간 결합기들(141-143)이 도 1A에 나타난 바와 같이 하나의 결합기 활성화 선에 직렬로 연결될 수 있다. 따라서, 이러한 실시예들에서는, 상응하는 중간 결합기들(141-143) 중의 하나가 결합기 활성화 선에 의해 활성화될 때에, 신호가 DAC들(131-133) 중의 하나로부터 프로그램가능 소자들(121-123) 중의 하나로 오직 제공 또는 인가된다. 예를 들면, 중간 결합기(141)가 결합기 활성화 선에 의해 활성화될 때, 신호가 DAC(131)로부터 프로그램가능 소자(121)로 제공된다. 어떤 실시예들에서는, 결합기 활성화 선이 아날로그 변수일 수 있는데 이 경우에 중간 결합기들(141-143)이 DAC들(131-133)과 프로그램가능 소자들(121-123) 사이에 제어 가능한 수준의 부분 결합(partial coupling)을 제공할 수 있다. 어떤 실시예들에서는, 결합기 활성화 선이 온/오프로만 제어가능 할 수 있는데 이 경우에 중간 결합기들(141-143)이 DAC들(131-133)과 프로그램가능 소자들(121-123) 사이에 제어 가능한 온/오프 결합만을 제공할 수 있다. 본 시스템들, 방법들 및 장치의 다른 실시예들에서는, 중간 결합기들(141-143)이 생략되는 대신 신호들이 DAC들(131-133)로부터 프로그램가능 소자들(121-123)로 직접 결합될 수 있다.
본 시스템들, 방법들 및 장치에 따르면, 외부 입력이 통신 선로들(A-D)을 통한 N-비트 신호들의 프로그래밍을 포함하고, 어떤 실시예들에서는, 적어도 하나의 결합기 활성화 선을 통한 중간 결합기들(141-143)의 제어를 더 포함하는 동안에, 제어 통신의 적어도 일부가 양자 프로세서(100) 내에 포함될 수 있다. 그러므로 양자 프로세서(100)를 외부의 시스템에 연결하는데 요구되는 통신 선로들의 수가 크게 감소하여 양자 프로세서(100)의 프로그램가능 소자들의 수에 대해 실질적으로 독립적으로 된다.
신호의 방향에 따라, 디지털 신호들을 아날로그 신호들로, 아날로그 신호들을 디지털 신호들로, 또는 양쪽 연산을 동시에 또는 교대로 변환하는데 DAC가 적용될 수 있다고 당업자는 인식할 것이다. 그러므로 도 1A에 나타난 시스템은 또한 역으로 동작될 수 있는데, 이때 프로그램가능 소자들(121-123)로부터 나온 신호들은 중간 결합기들(141-143)을 통하여 DAC들(131-133)에 결합된다. 그리고 상기 신호들은 메모리 레지스터들(111-113)에 제공 또는 인가될 수 있는 디지털 표현으로 변환되어 외부 판독 시스템으로 전달될 수 있다.
본 시스템들, 방법들 및 장치는 특정한 형태의 양자 프로세서 및 그에 연관된 프로그램가능 소자들과 연계되지 않는다. 오히려, 본 시스템들, 방법들 및 장치는 어떤 형태의 양자 프로세서에라도 적용될 수 있다. 어떤 실시예들에서는, 양자 프로세서(100)가 복수의 프로그램 가능한 큐비트 결합기들에 의해 결합되는 복수의 초전도 플럭스 큐비트들을 포함하는 초전도 양자 프로세서일 수 있는데, 그 예로는 다음에 기술된 것들이 있다: 미국 특허 공개 제2006-0225165호 및 제2006-0147154호, 그리고 해리스, 알.(Harris, R.)등의 "초전도 플럭스 큐비트들을 위한 부호 및 크기 조절 가능한 결합기" (arXiv.org: cond-mat/0608253, 2006, pp 1-5). 이러한 큐비트들과 이들에 연관된 결합기들은 플럭스 신호들을 감당하도록 설계되기 때문에, 메모리 레지스터들(111-113)로부터 나오는 N-비트 신호들은 이산적 자기 플럭스 양자들(discrete magnetic flux quanta)의 형태로 관리될 수 있다. 그러면, 메모리 레지스터들(111-113)은 단일 플럭스 양자(SFQ) 시프트 레지스터들이나 플럭스 기반 초전도 시프트 레지스터들과 같은 초전도 시프트 레지스터들의 형태가 될 수 있는데, 그 예로는 다음에 기술된 것이 있다: 미국 특허 가출원 제60/913,980호(2007년 4월 25일 출원, 명칭 "단열 초전도 큐비트 논리 소자들과 방법들"). 어떤 실시예들에서는, 상기 초전도 시프트 레지스터들이 도 1A에 나타난 바와 같이 직렬로 연결되거나, 그들이 병렬로 연결되거나, 그들이 X-Y 주소지정 가능한 어레이 형태로 연결되거나, 또는 그들이 라우팅 시스템에 연결될 수도 있다. 각 레지스터에 적재된 N-비트 신호는 초전도 시프트 레지스터들 내에서 이산적 자기 플럭스 양자들에 의해 디지털 방식으로 표현될 수 있다. 각 초전도 시프트 레지스터(111-113)는 초전도 DAC(131-133)에 유도적으로 또는 직류적으로(galvanically) 결합될 수 있는데, 상기 디지털 자기 플럭스 양자들은 적어도 하나의 아날로그 초전도 전류를 발생하는데 사용될 수 있다. 따라서, 어떤 실시예들에서는, 메모리 레지스터(111)와 같은 메모리 레지스터 및 DAC(131)과 같은 DAC가 동일한 물리적 구조 내에 구현될 수 있다. 초전도 DAC들의 예들이 다음에 기술되어 있다: 미국 특허 가출원 제60/917,884호(2007년 5월 14일 출원, 명칭 "초전도 인턱터 사다리꼴 회로를 이용한 확장 가능한 초전도 플럭스 디지털-아날로그 변환"); 미국 특허 가출원 제60/917,891호(2007년 5월 14일 출원, 명칭 "확장 가능한 초전도 플럭스 디지털-아날로그 변환기를 위한 시스템들, 방법들 및 장치"); 미국 특허 가출원 제60/975,487호(2007년 9월 26일 출원, 명칭 "차동 초전도 플럭스 디지털-아날로그 변환기를 위한 시스템들, 방법들 및 장치").
어떤 실시예들에서는, DAC에 의해 출력되는 상기 적어도 하나의 초전도 전류 는 적어도 하나의 프로그램가능 소자(121-123)에 결합기 활성화 선을 활성화함으로써 적어도 하나의 중간 결합기(141-143)를 통하여 유도적으로 결합될 수 있다. 다른 실시예들에서는, 상기 적어도 하나의 초전도 전류는 적어도 하나의 프로그램가능 소자(121-123)에 유도적으로 직접적으로 결합될 수 있다. 앞서 기술한 바와 같이, 어떤 실시예들에서는, 시스템이 또한 역으로 동작되어, 하나 이상의 프로그램가능 소자들(121-123)로부터 나온 아날로그 입력에 근거하여 SFQ 시프트 레지스터들로부터 디지털 출력을 산출할 수 있다.
본 시스템들, 방법들 및 장치의 어떤 실시예들에서는, 복수의 DAC들이 단일 프로그램가능 소자에 결합될 수 있다. 도 1B는 양자 프로세서 요소들의 국부적 프로그래밍에 대한 이러한 실시예를 보여주는 개략도이다. 도 1B에서 두 DAC들(132,133)이 메모리 레지스터들(112,113) 각각에 결합되어 있는 동시에 상기 두 DAC들(132,133)이 단일 프로그램가능 소자(124)에 결합된 것을 제외하고, 도 1B에 나타낸 실시예는 도 1A에 나타낸 실시예와 유사하다. 이러한 결합 방식은 프로그램가능 소자(124)가 초기 상태(X)로부터 프로그램된 상태(Y)로 프로그램되는 비율(rate)에 대한 제어를 제공할 수 있어서, 임의의 파형 발생기를 효과적으로 구현한다. 도 1A에 나타낸 실시예에서, 각 프로그램가능 소자(121-123)는 하나의 DAC(131-133)에 각기 결합되므로, 각 프로그램가능 소자(121-123)는 같은 시간에 같은 비율로 프로그램된다. 그러나 도 1B에 나타낸 실시예에서는, 하나의 프로그램가능 소자(124)가 두 DAC들(132,133)에 결합되어 프로그램가능 소자(124)가 프로그램되는 시간과 비율에 대한 어느 정도의 제어가 가능하다. 도 1B에서 단지 하나의 프로그램가능 소자(124)가 두 DAC들(132,133)에 결합되는 것으로 나타나 있지만, 양자 프로세서 내의 모든 또는 임의 개수의 프로그램가능 소자들이 둘 또는 임의 개수의 DAC에 결합될 수 있다는 것을 당업자는 인식할 것이다.
도 2A는 본 시스템들, 방법들 및 장치의 실시예에 따른 양자 프로세서(예를 들어, 도 1A의 양자 프로세서(100))의 요소들을 프로그래밍하는 방법(200)을 보여주는 흐름도이다. 도 2A는 모든 소자들을 단수형으로 참조하지만, 당업자는 방법(200)이 복수의 소자들에 적용될 수 있다는 것을 인식할 것이다. 방법(200)의 단계(201)에서, 하나의 이진 신호가 메모리 레지스터(도 1A에서 메모리 레지스터들(111-113)의 하나 또는 그 이상과 같은)에 프로그램 또는 기록된다. 단계(202)에서, 상기 이진 신호는 아날로그 신호로 변환된다. 단계(203)에서, 상기 아날로그 신호가 양자 프로세서의 하나 이상의 프로그램가능 소자들(도 1A에서 프로그램가능 소자들(121-123)과 같은)에 전달 또는 인가된다. 따라서, 단계들(201-203)이 양자 프로세서의 범위(dimensions) 내에서 모두 완결될 수 있으므로, 외부 프로그래밍 시스템들과의 통신의 필요성이 줄어든다.
도 2B는 상기 방법(200)을 실질적으로 역으로 가동하여 판독가능 소자들로부터 정보를 판독하는 방법(250)을 보여주는 흐름도이다. 도 2B는 모든 소자들을 단수형으로 참조하지만, 당업자는 방법(250)이 복수의 소자들에 적용될 수 있다는 것을 인식할 것이다. 단계(251)에서, 하나의 신호가 판독가능 소자로부터 출력 또는 판독되어 디지털 표현으로 변환된다. 단계(252)에서, 상기 신호의 디지털 표현이 타 시스템으로 출력되거나 타 시스템에 의해 판독된다. 역시, 단계들(251,252)이 양자 프로세서의 범위 내에서 완결될 수 있으므로, 외부 프로그래밍 시스템들과의 통신의 필요성이 줄어든다.
전술한 바와 같이, 메모리 레지스터들(111-113)과 같은 데이터 저장 소자들을 프로그램하기 위해 다양한 결합 방식들이 구현될 수 있다. 예를 들어, 도 1A 및 1B에 도시된 바와 같이 메모리 레지스터들(111-113)은 통신 선로들(A-D)에 직렬로 결합될 수 있다. 다른 실시예들에서는, 메모리 레지스터들(111-113)이 유사한 통신 선로들에 병렬로 결합될 수 있다. 본 시스템들, 방법들 및 장치의 어떤 실시예들에서는, 상기 데이터 저장 소자들이 라우팅 시스템을 통해 프로그램될 수 있는데, 이러한 라우팅 시스템의 예가 디멀티플렉서 회로이다.
도 3은 디멀티플렉서 회로(350)를 통한 양자 프로세서(300)의 국부적 프로그래밍에 대한 실시예를 보여주는 개략도이다. 도 3을 참조하면, 양자 프로세서(300)는 메모리 관리 시스템(301)을 포함하는데, 상기 메모리 관리 시스템(301)은 데이터 저장 소자들(311-313)에 신호를 배분하는데 사용될 수 있는 디멀티플렉서 회로(350)를 포함한다는 것을 제외하고는 도 1A의 메모리 관리 시스템(101)과 유사하다. 동작시에, 디멀티플렉서(350)는 통신 선로들(A, B) 중에서 적어도 하나를 통해 신호를 수신할 수 있고, 내부의 라우팅 절차들을 통해 상기 신호를 특정 출력 채널로 향하게 할 수 있다. 특정 출력 채널은 데이터 저장 소자들(311-313) 중의 적어도 하나에 해당할 수 있다. 디멀티플렉서의 일반적인 동작은 본 발명의 분야에 알려져 있다 그러므로, 당업자는 디멀티플렉서(350)가 추가적인 신호 입력 선로들을 포함할 수 있다고 인식할 것이다. 어떤 실시예들에서는, 디멀티플렉서(350)가 논리 적인 이진 트리를 형성하도록 논리적 열들을 지어 배치된 복수의 라우팅 소자들을 포함할 수 있다. 라우팅 소자들의 각 논리적 열이 하나의 신호 입력 선로에 의해 제어되도록 디멀티플렉서(350)가 추가적인 신호 입력 선로들(미도시)을 포함할 수 있다.
예시된 실시예들에 대한 위의 서술은 모든 사항을 망라하거나 실시예를 개시된 정확한 형태로 제한하고자 하는 것이 아니다. 특정 실시예들이나 예들이 여기에 예시의 목적으로 서술되었으나, 당업자가 인식할 수 있듯이, 개시의 사상 및 범위를 벗어남이 없이 여러 균등한 변형들이 만들어질 수 있다. 여기에 제공된 여러 실시예의 내용(teachings)은, 앞서 일반적으로 설명된 바람직한 양자 계산 시스템들, 방법들 및 장치에만 아니라, 다른 양자 계산 시스템들, 방법들 및 장치에 적용될 수 있다.
예를 들면, 전술된 상세한 서술은 블록도들, 개략도들 및 예들을 사용하여 시스템들, 방법들 및 장치에 대한 여러 가지 실시예들을 제시하였다. 이러한 블록도들, 개략도들 및 예들이 하나 이상의 기능 및/또는 동작을 포함하는 한, 이 블록도들, 순서도들 또는 예들에 포함된 각 기능 및/또는 동작은 개별적 및/또는 집단적으로 광범위한 하드웨어, 소프트웨어, 펌웨어 또는 이들의 조합에 의해 구현될 수 있다는 것을 당업자는 이해할 것이다.
전술한 여러 실시예들이 결합되어 추가적인 실시예들을 제공할 수 있다.
본 명세서에서 참조된 미국 특허들, 미국 특허 공개들, 미국 특허출원들, 해외 특허들, 해외 특허출원들 및 비특허 공개 자료들의 모든 것은 다음의 것을 포함 하되 이들에 한정되지는 않으며: 미국 특허 제6,838,694호 미국 특허공개 제2005-0082519호 미국 특허공개 제2006-0225165호 미국 특허 가출원 제60/872,414호 (2007년 1월 12일 출원, 명칭 "연결된 프로세서 토폴로지를 위한 시스템, 장치들 및 방법들"); 미국 특허 가출원 제60/956,104호 (2007년 8월 16일 출원, 명칭 "연결된 프로세서 토폴로지를 위한 시스템들, 장치들 및 방법들") 미국 특허 가출원 제60/986,554호 (2007년 11월 8일 출원, 명칭 "아날로그 처리를 위한 시스템들, 장치들 및 방법들"); 미국 특허 공개 제2006-0225165호 미국 특허 공개 제2006-0147154호 미국 특허 가출원 제60/913,980호 (2007년 4월 25일 출원, 명칭 "단열 초전도 큐비트 논리 소자들 및 방법들"); 미국 특허 가출원 제60/917,884 (2007년 5월 14일 출원, 명칭 "초전도 인턱터 사다리꼴 회로를 이용한 확장 가능한 초전도 플럭스 디지털-아날로그 변환"); 미국 특허 가출원 제60/917,891 (2007년 5월 14일 출원, 명칭 "확장 가능한 초전도 플럭스 디지털-아날로그 변환기를 위한 시스템들, 방법들 및 장치"); 및 미국 특허 가출원 제60/975,487 (2007년 9월 26일 출원, 명칭 "차동 초전도 플럭스 디지털-아날로그 변환기를 위한 시스템들, 방법들 및 장치")은 그대로 모든 목적을 위해 본 명세서에 참조자료로 추가된다. 실시예들의 측면들은 다른 실시예를 제공하기 위해, 필요시에, 여러 특허, 출원들 및 공개자료들의 시스템들, 회로들 및 개념들을 채용하여 변경될 수 있다.
이러한 그리고 다른 변경들이 상기한 상세한 서술에 비추어 실시예에 가해질 수 있다. 일반적으로 다음의 청구항들에서 사용된 용어는 명세서에 개시된 실시예 들 및 청구항들을 한정하기 위한 것으로 해석되어서는 안 되고, 청구항들에 허용된 균등성의 전 범위와 함께 모든 가능한 실시예들을 포함하기 위한 것으로 해석되어야 한다. 따라서, 본 발명의 범위는 다음의 청구항들에 의해서만 해석되고 정의되어야 할 것이다.

Claims (35)

  1. 복수의 프로그램가능 소자들 및
    메모리 관리 시스템을 포함하며, 각각의 상기 프로그램가능 소자는 적어도 하나의 통신 관로에 연결되며 상기 메모리 관리 시스템은 적어도 하나의 상기 통신 관로를 통하여 적어도 하나의 프로그램가능 소자에 연결되는 것을 특징으로 하는 양자 프로세서.
  2. 제 1항에 있어서,
    적어도 하나의 프로그램가능 소자 및 상기 메모리 관리 시스템의 적어도 일부는 임계온도 이하에서 초전도하는 재료로 형성되는 것을 특징으로 하는 양자 프로세서.
  3. 제 1항에 있어서,
    상기 프로그램가능 소자들은 초전도 플럭스 큐비트들, 초전도 전하 큐비트들, 초전도 위상 큐비트들, 초전도 혼성 큐비트들, 양자 점들, 포획된 이온들(trapped ions), 포획된 중성 원자들, 큐비트 결합기들, 초전도 큐비트 결합기들, 불순물들, 핵 스핀 큐비트들, 전자 스핀 큐비트들 및 광 큐비트들로 이루어진 그룹에서 선택되는 것을 특징으로 하는 양자 프로세서.
  4. 제 1항에 있어서,
    적어도 하나의 통신 관로는 둘 이상의 프로그램가능 소자들 사이에서 통신하는 것을 특징으로 하는 양자 프로세서.
  5. 제 1항에 있어서,
    상기 메모리 관리 시스템은 복수의 구성요소들을 포함하고, 적어도 하나의 통신 관로는 적어도 하나의 프로그램가능 소자 및 상기 메모리 관리 시스템의 적어도 하나의 구성요소 사이에서 통신하는 것을 특징으로 하는 양자 프로세서.
  6. 제 1항에 있어서,
    상기 메모리 관리 시스템은 복수의 구성요소들을 포함하고, 적어도 하나의 통신 관로는 상기 메모리 관리 시스템의 둘 이상의 구성요소들 사이에서 통신하는 것을 특징으로 하는 양자 프로세서.
  7. 제 1항에 있어서,
    상기 메모리 관리 시스템은 디지털-아날로그 변환기(DAC)를 포함하는 것을 특징으로 하는 양자 프로세서.
  8. 제 7항에 있어서,
    상기 디지털-아날로그 변환기(DAC)는 초전도 플럭스 디지털-아날로그 변환 기(DAC)를 포함하고, 디지털 신호들은 이산적 자기 플럭스 양자들에 의해 표현되는 것을 특징으로 하는 양자 프로세서.
  9. 제 1항에 있어서,
    상기 메모리 관리 시스템은 디지털 정보를 저장할 수 있는 적어도 하나의 소자를 포함하는 것을 특징으로 하는 양자 프로세서.
  10. 제 9항에 있어서,
    디지털 정보를 저장할 수 있는 적어도 하나의 소자는 메모리 레지스터를 포함하는 것을 특징으로 하는 양자 프로세서.
  11. 제 10항에 있어서,
    적어도 두 메모리 레지스터들이 통신 가능하게 서로 직렬로 결합되고, 상기 결합은 적어도 하나의 통신 관로에 의해 이루어지는 것을 특징으로 하는 양자 프로세서.
  12. 제 9항에 있어서,
    상기 메모리 관리 시스템은 라우팅 시스템을 포함하고, 디지털 정보를 저장할 수 있는 적어도 두개의 소자가 적어도 하나의 통신 관로를 통해 상기 라우팅 시스템에 통신 가능하도록 결합되는 것을 특징으로 하는 양자 프로세서.
  13. 제 12항에 있어서,
    상기 라우팅 시스템은 디멀티플렉서 회로를 포함하는 것을 특징으로 하는 양자 프로세서.
  14. 제 10항에 있어서,
    상기 메모리 관리 시스템은 적어도 하나의 디지털-아날로그 변환기(DAC)를 포함하고, 디지털 신호들이 적어도 하나의 메모리 레지스터 및 적어도 하나의 DAC 사이에서 관리되는(administered) 것을 특징으로 하는 양자 프로세서.
  15. 제 14항에 있어서,
    적어도 하나의 메모리 레지스터 및 적어도 하나의 디지털-아날로그 변환기(DAC)는 자기 플럭스 양자들의 형태로 디지털 신호들을 관리하도록 구성되는 것을 특징으로 하는 양자 프로세서.
  16. 제 15항에 있어서,
    상기 자기 플럭스 양자들은 직류적(galvanic) 결합을 통해 상기 적어도 하나의 메모리 레지스터 및 상기 적어도 하나의 디지털-아날로그 변환기(DAC) 사이에서 관리되는 것을 특징으로 하는 양자 프로세서.
  17. 제 15항에 있어서,
    상기 자기 플럭스 양자들은 유도결합을 통해 상기 적어도 하나의 메모리 레지스터 및 상기 적어도 하나의 디지털-아날로그 변환기(DAC) 사이에서 관리되는 것을 특징으로 하는 양자 프로세서.
  18. 제 14항에 있어서,
    적어도 하나의 디지털-아날로그 변환기(DAC)는 적어도 하나의 프로그램가능 소자에 통신 가능하게 결합되어, 데이터 신호들이 그들 사이에 결합될 수 있는 것을 특징으로 하는 양자 프로세서.
  19. 제 14항에 있어서,
    적어도 두개의 디지털-아날로그 변환기들(DACs)이 하나의 프로그램가능 소자에 통신 가능하게 결합되어, 데이터 신호들이 그들 사이에 제어된 비율로 결합될 수 있는 것을 특징으로 하는 양자 프로세서.
  20. 제 18항에 있어서,
    상기 데이터 신호들이 상기 적어도 하나의 디지털-아날로그 변환기(DAC) 및 상기 적어도 하나의 프로그램가능 소자 사이에서 유도결합을 통해 관리되는 것을 특징으로 하는 양자 프로세서.
  21. 제 20항에 있어서,
    상기 적어도 하나의 디지털-아날로그 변환기(DAC) 및 상기 적어도 하나의 프로그램가능 소자 사이의 상기 유도결합은 중간 결합기에 의해 조정되는(mediated) 것을 특징으로 하는 양자 프로세서.
  22. 제 21항에 있어서,
    적어도 하나의 중간 결합기는 상기 적어도 하나의 디지털-아날로그 변환기 (DAC) 및 상기 적어도 하나의 프로그램가능 소자에 유도적으로 결합되는 것을 특징으로 하는 양자 프로세서.
  23. 제 22항에 있어서,
    상기 중간 결합기는 활성화 통신 관로에 통신 가능하도록 결합되고, 상기 중간 결합기는 상기 활성화 통신 관로를 통해 활성 상태와 비활성 상태 사이를 전환할 수 있는 것을 특징으로 하는 양자 프로세서.
  24. 제 23항에 있어서,
    복수의 중간 결합기들이 상기 활성화 통신 관로에 직렬로 연결되고, 상기 각 중간 결합기는 상기 활성화 통신 관로에 의해 활성 상태와 비활성 상태 사이를 전환할 수 있는 것을 특징으로 하는 양자 프로세서.
  25. 제 23항에 있어서,
    상기 활성화 통신 관로는 상기 활성 상태와 비활성 상태 사이의 아날로그 변수인 것을 특징으로 하는 양자 프로세서.
  26. 제 9항에 있어서,
    디지털 정보를 저장할 수 있는 적어도 하나의 소자는 초전도 플럭스 기반 시프트 레지스터를 포함하는 것을 특징으로 하는 양자 프로세서.
  27. 제 26항에 있어서,
    상기 초전도 플럭스 기반 시프트 레지스터는 단일 플럭스 양자(SFQ) 시프트 레지스터를 포함하는 것을 특징으로 하는 양자 프로세서.
  28. 적어도 하나의 프로그램가능 소자를 포함하는 양자 프로세서의 프로그래밍 방법에 있어서,
    적어도 하나의 프로그램가능 소자 제어 파라미터를 구현하는 데이터 신호를 사용하여 적어도 하나의 정보 저장 소자를 국부적으로 프로그래밍하는 단계;
    상기 데이터 신호를 아날로그 신호로 변환하는 단계; 및
    상기 아날로그 신호를 상기 프로그램가능 소자에 제공하는(administering) 단계를 포함하는 양자 프로세서 프로그래밍 방법.
  29. 제 28항에 있어서,
    상기 데이터 신호를 아날로그 신호로 변환하는 단계는 그 크기(magnitude)가 상기 데이터 신호에 비례하는 아날로그 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 양자 프로세서 프로그래밍 방법.
  30. 제 29항에 있어서,
    상기 아날로그 신호를 상기 프로그램가능 소자에 제공하는 단계는 상기 아날로그 신호를 중간 결합기에 제공하는 단계를 포함하는 것을 특징으로 하는 양자 프로세서 프로그래밍 방법.
  31. 제 30항에 있어서,
    상기 중간 결합기는 활성 상태 및 비활성 상태로 구성가능하고, 상기 중간 결합기가 활성 상태에 있을 때 상기 중간 결합기는 상기 아날로그 신호를 상기 프로그램가능 소자에 제공하는 것을 특징으로 하는 양자 프로세서 프로그래밍 방법.
  32. 제 30항에 있어서,
    상기 중간 결합기는 활성 상태 및 비활성 상태 사이에서 조정가능(tunable) 하고, 상기 중간 결합기가 비활성 상태를 벗어날 때 상기 중간 결합기는 상기 아날로그 신호의 적어도 일부를 상기 프로그램가능 소자에 제공하는 것을 특징으로 하는 양자 프로세서 프로그래밍 방법.
  33. 제 28항에 있어서,
    상기 적어도 하나의 프로그램가능 소자 제어 파라미터를 구현하는 데이터 신호를 사용하여 적어도 하나의 정보 저장 소자를 프로그래밍하는 단계는 복수의 프로그램가능 소자들을 직렬로 프로그래밍하는 단계를 포함하는 것을 특징으로 하는 양자 프로세서 프로그래밍 방법.
  34. 제 28항에 있어서,
    상기 적어도 하나의 프로그램가능 소자 제어 파라미터를 구현하는 데이터 신호를 사용하여 적어도 하나의 정보 저장 소자를 프로그래밍하는 단계는 상기 데이터 신호를 해당하는 정보 저장 소자로 라우팅하는 단계를 포함하는 것을 특징으로 하는 양자 프로세서 프로그래밍 방법.
  35. 제 34항에 있어서,
    상기 적어도 하나의 프로그램가능 소자 제어 파라미터를 구현하는 데이터 신호를 사용하여 적어도 하나의 정보 저장 소자를 프로그래밍하는 단계는 복수의 프로그램가능 소자들을 디멀티플렉서 회로를 사용하여 프로그래밍하는 단계를 포함하는 것을 특징으로 하는 양자 프로세서 프로그래밍 방법.
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