KR20090089256A

KR20090089256A - 저항 금속판 저 저항칩 저항기 및 그 제조 방법

Info

Publication number: KR20090089256A
Application number: KR1020090009669A
Authority: KR
Inventors: 다츠키 히라노
Original assignee: 가마야 덴끼 가부시끼가이샤
Priority date: 2008-02-18
Filing date: 2009-02-06
Publication date: 2009-08-21
Also published as: TW200949866A; CN101515497A; CN101515497B; TWI395233B; JP4537465B2; KR101064534B1; JP2009194316A

Abstract

본 발명은 높은 신뢰성을 가지는 1mΩ 미만의 저 저항칩 저항기를 번잡한 공정을 거치지 않고 제조 가능하게 하는 방법을 제공하는 것을 목적으로 한다. 저항 금속판(11)의 일방의 면 또는 양면에 납재(12)에 의해 구리판(13)을 납땜하고, 표면으로부터 산화막을 제거한 후에 구리판의 표면의 전역에 주석 도금막(14)을 형성함으로써 집합 복층판체(20)를 형성하고, 집합 복층판체를 원하는 폭으로 스트립형상으로 절단하여 스트립형상 복층판체(22)를 형성하고, 스트립형상 복층판체의 주석 도금막이 형성된 일방의 면 또는 양면으로부터 단변 방향의 대략 중앙을 소정 폭으로 장변 방향으로 절삭하고, 주석 도금막, 구리판, 납재, 및 저항 금속판과 납재와의 적어도 확산층을 제거하여 오목부(15)를 일방의 면 또는 양면에 형성하고, 오목부의 바닥면에 보호막(16)을 형성한 후에 스트립형상 복층판체를 원하는 폭으로 절단하여 칩형상의 저항기(10)를 제조하는 것을 특징으로 한다.

저항 금속판, 구리판, 산화막, 집합 복층판체, 주석 도금막, 납재, 확산층, 보호막, 저 저항칩 저항기

Description

저항 금속판 저 저항칩 저항기 및 그 제조 방법{LOW RESISTANCE CHIP RESISTOR OF RESISTANCE METAL PLATE AND ITS MANUFACTURING METHOD}

본 발명은 저항 금속판 저 저항칩 저항기 및 그 제조 방법에 관한 것이다.

모터나 스위칭 레귤레이터의 제어 회로에 통전했을 때의 전류를 검출하는 션트 저항기 등의 전자 부품에서는, 합금으로 이루어지는 판형상의 금속 저항체의 양단에 전극층이 형성된 금속판 칩 저항기가 종래부터 사용되고 있고, 그 저항값은 비교적 낮게 수mΩ 내지 1Ω정도로 설정되어 있다. 이와 같은 금속판 칩 저항기에 대해서, 저항 온도 계수 및 전류 특성을 안정시키고, 인덕턴스값을 낮게 억제하며, 전류 검출을 고정밀도화하고자 하는 요망이 있어, 이것에 부응하는 칩 저항기의 제조 방법이 일본 특허 출원 공개 2003-115401호(JP-2003-115401-A)에 기재되어 있다.

즉, JP-2003-115401-A에는, 금속 저항체의 양단부에 구리 등의 고도전성 재료의 박편을 압착 또는 융착에 의해 고정하여 전극을 형성하고, 금속 저항체의 측면을 길이 방향을 따라 깎아내거나, 또는 금속 저항체의 상하면을 두께 방향으로 깎아내고, 그 깎기 가공의 치수를 조정함으로써 저항값을 조정하고, 금속 저항체의 노출면에 보호막을 마련하는 저 저항기의 제조 방법이 기재되어 있다.

이 저 저항기의 제조 방법에서는, 금속 저항체의 측면 또는 상하면을 깎아내면서 저항값을 조정하는 공정에 시간이 너무 걸려 생산성이 저하된다는 문제가 있고, 또 구리 등의 고도전성 재료의 박편을 금속 저항체에 압착 또는 융착하기 위한 구체적인 방법에 대한 기재도 없어, JP-2003-115401-A의 방법을 실제의 생산 현장에 도입하는 것은 곤란하다.

또 일본 특허 출원 공개 평 11-97203호(JP-11-97203-A)에는, 세라믹스 기판의 표면에 망가닌, 콘스탄탄 등의 구리 합금으로 이루어지는 시트형상 저항체를 겹침과 아울러, 이면에 구리판을 겹쳐, 은납 등을 사용한 활성화 금속법에 의해 일체로 접합하고, 시트형상 저항체의 양단에 전류, 전압 검출용의 본딩 전극부를 설치한 션트 저항 소자가 기재되어 있다.

그러나 세라믹스 기판과 시트형상 저항체(저항 금속판)를 활성 금속을 포함하는 납재로 접합하는 경우, 그 납재가 고가이고, 접합 시간이 너무 걸려서 생산성이 저하된다는 과제가 있다.

본 발명은 상기 과제를 해결하는 것으로, 그 목적은 검지하는 전류값이 비교적 높아, 예를 들어 5A 이상인 경우에는, 저항값이 1mΩ 미만의 저항 금속판 저 저항칩 저항기가 필요하기 때문에, 높은 신뢰성을 가지는 1mΩ 미만의 저 저항칩 저항기를 번잡한 공정을 거치지 않고 제조 가능하게 하는 방법을 제공하는 것에 있다.

또 본 발명의 다른 목적은 검지하는 전류값이 비교적 높아, 예를 들어 5A 이상인 경우에는, 저항값이 1mΩ 미만의 저항 금속판 저 저항칩 저항기가 필요하기 때문에, 번잡한 공정을 거치지 않고 제조 가능한 1mΩ 미만의 저 저항의 저항 금속판 칩 저항기를 제공하는 것에 있다.

본 발명에서는 이하에 기재하는 (1) 내지 (5)의 수단에 의해, 상기 과제가 해결된다.

(1) 본 발명에서는, 저항 금속판의 일방의 면 또는 양면에 구리판을 납땜하고, 표면으로부터 산화막을 제거한 후에 상기 구리판의 표면의 전역에 주석 도금막을 형성함으로써 집합 복층판체를 형성하고, 당해 집합 복층판체를 원하는 폭으로 스트립형상으로 절단하여 스트립형상 복층판체를 형성하고, 당해 스트립형상 복층판체의 주석 도금막이 형성된 일방의 면 또는 양면으로부터, 단변 방향의 대략 중앙을 소정 폭으로 장변 방향으로 절삭하고, 주석 도금막, 구리판, 납재, 및 저항 금속판과 납재와의 적어도 확산층을 제거하여 오목부를 일방의 면 또는 양면에 형성하고, 당해 오목부의 바닥면에 보호막을 형성한 후에 상기 스트립형상 복층판체를 원하는 폭으로 절단하여 칩형상의 저항기를 제조하는 것을 특징으로 하는 저항 금속판 저 저항칩 저항기의 제조 방법이 제공된다.

(2) 본 발명에서는, 상기 저항 금속판이 구리를 90중량% 이상 함유하는 합금인 상기 (1)에 기재된 저항 금속판 저 저항칩 저항기의 제조 방법이 제공된다.

(3) 본 발명에서는, 구리-은 2원 합금으로 이루어지는 납재에 의해, 상기 저항 금속판과 상기 구리판을 납땜하는 것을 특징으로 하는 상기 (1)에 기재된 저항 금속판 저 저항칩 저항기의 제조 방법이 제공된다.

(4) 본 발명에서는, 폴리아미드이미드 수지를 함유하는 재료에 의해, 상기 오목부의 바닥면에 보호막을 형성하는 것을 특징으로 하는 상기 (1)에 기재된 저항 금속판 저 저항칩 저항기의 제조 방법이 제공된다.

(5) 본 발명에서는, 저항 금속판의 일방의 면 또는 양면에 구리판을 납땜하고, 표면으로부터 산화막을 제거하고, 상기 구리판의 표면의 전역에 주석 도금막을 형성함으로써 집합 복층판체를 형성하고, 집합 복층판체를 원하는 폭으로 스트립형상으로 절단하고, 스트립형상의 복층판체의 주석 도금막이 형성된 일방의 면 또는 양면으로부터 단변 방향의 대략 중앙을 소정 폭으로 장변 방향으로 절삭하고, 주석 도금막, 구리판, 납재, 및 저항 금속판과 납재와의 적어도 확산층을 제거하여 오목부를 일방의 면 또는 양면에 형성하고, 당해 오목부의 바닥면에 보호막을 형성한 후에 스트립형상 복층판체를 원하는 폭으로 칩형상으로 절단하여 형성된 것인 저항 금속판 저 저항칩 저항기가 제공된다.

또한 스트립형상의 복층판체의 주석 도금막이 형성된 일방의 면 또는 양면으로부터 단변 방향의 대략 중앙을 소정 폭으로 장변 방향으로 절삭하고, 주석 도금막, 구리판, 납재, 및 저항 금속판과 납재와의 적어도 확산층을 제거하여 오목부를 일방의 면 또는 양면에 형성하는 공정에서는, 오목부의 절삭 깊이는, 예를 들어 샘플링한 스트립형상의 복층판체에 대해서, 현미경 등을 사용하여 단면을 육안 등으로 계측함으로써, 저항 금속판과 납재와의 확산층을 확실히 제거할 수 있는 깊이로 설정한다. 따라서, 이 공정에서는 확산층에 더하여 저항 금속판도 약간의 두께가 절삭된다.

본 발명에서는, 저항 금속판의 편면 또는 양면에 구리판을 납땜하고, 구리판의 표면의 전역에 주석 도금막을 형성하여 이루어지는 스트립형상의 복층판체에 대해서, 주석 도금막이 형성된 편면 또는 양면으로부터 단변의 대략 중앙을 소정 폭으로 장변 방향으로 절삭함으로써, 주석 도금막, 구리판, 납재, 및 저항 금속판과 납재와의 확산층을 일괄하여 편면 또는 양면으로부터 제거하여 오목부를 형성하고, 오목부의 바닥면에 보호막을 형성한 후에, 스트립형상 복층판체를 원하는 폭으로 절단하여 칩형상의 저항기를 제조하므로, 개개의 칩형상의 저항기에 대해서 깎아내기 공정을 실시할 필요가 없고, 높은 신뢰성을 가지는 1mΩ 미만의 저 저항칩 저항기를 효율적으로 제조하는 것이 가능해졌다.

본 발명에서는, 저항 금속판으로서, 구리를 90중량% 이상 함유하는 합금을 사용하기 때문에, 이 편면 또는 양면에 납땜되는 구리판과의 사이에서, 팽창 계수에 그다지 차이가 생기지 않고, 납땜 공정에서의 고온 처리 후에도 휨이 발생하지 않아, 휨에 의한 가공 정밀도의 저하를 방지할 수 있다.

본 발명에서는, 구리-은 2원 합금으로 이루어지는 납재에 의해, 저항 금속판과 구리판을 납땜하므로, 저항 금속판과 구리판을 오믹 접촉(옴성 접촉 또는 Ohmic contact)하는 것이 가능해진다.

본 발명에서는, 폴리아미드이미드 수지를 함유하는 재료에 의해, 오목부의 바닥면에 보호막을 형성하므로, 저항 금속판과의 내환경성을 고려한 특성을 보증할 수 있다.

이하, 도면을 참조하여 본 발명의 실시형태에 대해서 설명하는데, 본 발명은 이것에 한정되는 것은 아니다.

도 1은 일 실시형태의 저항 금속판 저 저항칩 저항기(10)의 사시도이며, 도 2는 상이한 실시형태의 저항 금속판 저 저항칩 저항기(30)의 사시도이다.

도 1의 저항 금속판 저 저항칩 저항기(10)는 저항 금속판(11)의 일방의 면에 납재(12)에 의해 전극으로서의 구리판(13)을 납땜하고, 구리판(13) 상에 주석 도금막(14)을 형성하고, 대략 중앙부로부터 주석 도금막(14), 구리판(13), 납재(12), 및 납재(12)와 저항 금속판(11)과의 확산층을 제거하여 오목부(15)를 형성하고, 이 오목부(15)의 바닥면에 보호막(16)을 형성한 것이다.

또 도 2의 저항 금속판 저 저항칩 저항기(30)는 저항 금속판(31)의 양면에 납재(32, 32)에 의해 구리판(33, 33)을 납땜하고, 양쪽의 구리판(33, 33) 상에 주석 도금막(34, 34)을 형성하고, 양면의 대략 중앙부로부터 주석 도금막(34, 34), 구리판(33, 33), 납재(32, 32), 및 납재(32, 32)와 저항 금속판(31)과의 적어도 확산층을 제거하여 오목부(35, 35)를 양면에 형성하고, 양쪽의 오목부(35, 35)의 바닥면에 보호막(36, 36)이 형성된 것이다.

여기서, 상기 저항 금속판(11, 31)은 구리를 90중량% 이상 함유하는 합금의 판체를 사용 가능하며, 이와 같은 합금으로서는, 예를 들어 Cu와 Ni를 함유하는 합금, Cu와 Mn과 Sn을 함유하는 합금, Cu와 Mn과 Sn과 Ge를 함유하는 합금 등을 들 수 있다. 또 상기 납재(12, 32)는 구리-은 2원의 공정 합금으로 이루어지는 납재, 예를 들어 JIS.Z.3261에서 BAg-8이라고 규정된 은납을 사용할 수 있다. BAg-8은 Ag를 72%, Cu를 28% 함유하고, 용융 온도는 고상선 및 액상선이 모두 780℃의 은납이다. 상기 보호막(16, 36)은 실리콘 커플링제 또는 실리카를 함유하는 무기-유기 복합 재료인 폴리아미드이미드로 형성할 수 있다.

그 다음에 도 1의 저항 금속판 저 저항칩 저항기(10)의 제조 방법에 대해서, 도 1 및 도 3을 참조하여 설명한다.

예를 들어 길이 13mm, 폭 6.3mm의 저항 금속판 저 저항칩 저항기(10)를 제조하는 경우에는, 가장 먼저 구리를 90중량% 이상 함유하는 합금 판체로 이루어지는 저항 금속판(11)의 편면에, 구리-은 2원의 공정 합금으로 이루어지는 납재(12)를 사용하여 구리판(13)을 수소 분위기 노 내에서 피크 온도 850℃로 납땜한다.

여기서, 저항 금속판(11)은 예를 들어 두께 0.5mm의 합금 판체를 사용하고, 납재(12)는 예를 들어 두께 0.05mm의 BAg-8을 사용하며, 구리판(13)은 예를 들어 두께 0.2mm의 무산소 구리판을 사용하고, 이들은 모두 세로 500mm정도, 가로 200mm정도의 것을 사용한다.

저항 금속판(11)으로서 구리를 90중량% 이상 함유하는 합금 판체를 사용하고, 전극으로서의 구리판(13)에 무산소 구리판을 사용함으로써, 이들 저항 금속판(11)과 구리판(13)은 팽창계수가 대략 동일해지고, 납땜했을 때의 휨의 발생을 방지할 수 있다. 반대로, 구리 함유율이 90% 미만의 합금을 사용한 경우, 예를 들어 망가닌(Cu 85%, Mn 12%, Ni 2%, Fe 1%)의 합금판에 전극으로서의 구리판을 납땜한 경우에는 휨이 커져버리기 때문에, 본 발명에서는, 구리 함유율이 90% 이상의 합금 판체를 사용하는 것이 바람직하다.

또 구리-은 2원의 공정 합금으로 이루어지는 납재(12)를 사용했기 때문에, 저항 금속판(11)과 구리판(13)은 오믹 접촉하고, 전극으로서의 구리판(13) 부근의 전기 저항을 매우 낮게 억제하는 것이 가능해진다.

저항 금속판(11)의 편면에 구리판(13)을 납땜한 후, 수산화나트륨, 규산나트륨을 주성분으로 하는 용액에 의해 알칼리 탈지를 행하여 금속 표면에 부착된 유지분을 제거하고, 그 다음에 희황산의 수용액 중에 침지하여 산화막을 제거한다. 산화막의 제거 후, 구리판(13)의 전면에 전기 도금법에 의해 두께 대략 5μm의 주석 도금막(14)을 형성한다.

이상과 같은 공정을 실시함으로써, 도 3(a)에 도시한 바와 같이, 저항 금속판(11)의 편면에 납재(12)로 구리판(13)이 접합되고, 이 구리판(13) 상에 주석 도 금막(14)이 형성된 집합 복층판체(20)가 형성된다. 집합 복층판체(20)는, 예를 들어 세로 500mm정도, 가로 200mm정도, 두께 1.0mm정도로 형성된다.

그 다음에 집합 복층판체(20)를 도 3(a)의 점선(21)으로 도시한 바와 같이 소정의 폭(W1)으로 스트립형상으로 절단하여 스트립형상 복층판체(22)를 형성한다. 이 스트립형상 복층판체(22)의 절단 폭(W1)(단변의 길이(W1))은 제조하고자 하는 저항 금속판 저 저항칩 저항기(10)의 길이가 되는 부위이기 때문에, 여기서는 13mm로 설정되고, 또 장변의 길이는 예를 들어 500mm정도가 된다.

그 다음에 스트립형상 복층판체(22)의 단변 방향의 대략 중앙을 도 3(c)에 도시한 바와 같이 폭(W2), 예를 들어 폭 4mm로 장변 방향으로 깎는다. 이 깎기 가공에서는 주석 도금막(14)이 형성된 편면으로부터, 주석 도금막(14), 구리판(13), 납재(12), 및 납재(12)와 저항 금속판(11)과의 확산층까지를 제거하여 오목부(15)를 형성한다.

또한 납재(12)와 저항 금속판(11)과의 확산층(23)은, 도 3(d)에 도시한 바와 같이, 주석 도금막(14)의 표면으로부터 대략 d1=0.3mm정도의 깊이까지 깎아내고, 오목부(15)에서의 저항 금속판(11)을 대략 d2=0.46mm정도의 두께로 하여, 확산층(23)을 확실히 제거한다.

도 3(c)에 도시한 바와 같이, 스트립형상 복층판체(22)의 편면, 단변 방향의 대략 중앙에 장변 방향으로 연장되는 오목부(15)를 형성하면, 이 오목부(15)의 바닥면, 즉 저항 금속판(11)이 노출되어 있는 면에, 도 3(e)에 도시한 바와 같이 보호막(16)을 형성한다. 보호막(16)은 실리콘 커플링제 또는 실리카를 함유하는 무 기-유기 복합 재료인 폴리아미드이미드에 의해 형성한다. 보호막(16)을 형성한 후, 스트립형상 복층판체(22)를 도 3(e)의 2점 쇄선(24)으로 도시한 바와 같이 소정 길이(여기서는 6.3mm)로 절단하면, 저항 금속판 저 저항칩 저항기(10)가 완성된다.

이상과 같은 공정을 실시함으로써, 저항값이 1.0mΩ 미만이고 높은 신뢰성을 가지는 저항 금속판 저 저항칩 저항기(10)의 제조가 가능해진다.

그 다음에 도 2 및 도 4를 참조하여 저항 금속판 저 저항칩 저항기(30)의 제조 방법에 대해서 설명한다.

예를 들어 길이 13mm, 폭 6.3mm의 저항 금속판 저 저항칩 저항기(30)를 제조하는 경우에는, 가장 먼저 구리를 90중량% 이상 함유하는 합금 판체로 이루어지는 저항 금속판(31)의 양면에, 구리-은 2원의 공정 합금으로 이루어지는 납재(32, 32)에 의해, 구리판(33, 33)을 수소 분위기 노 내에서 피크 온도 850℃로 납땜한다.

여기서, 저항 금속판(31)은 예를 들어 두께 0.5mm의 합금 판체를 사용하고, 납재(32)는 예를 들어 두께 0.05mm의 BAg-8을 사용하며, 구리판(33)은 예를 들어 두께 0.2mm의 무산소 구리판을 사용하고, 이들은 모두 세로 500mm정도, 가로 200mm정도의 것을 사용할 수 있다.

그 다음에, 수산화나트륨, 규산나트륨을 주성분으로 하는 용액에 의해 알칼리 탈지를 행하여 금속 표면에 부착된 유지분을 제거하고, 희황산의 수용액 중에 침지하여 산화막을 제거한다. 그 후에, 저항 금속판(31)의 양면에 고착된 구리판(33, 33)의 전면에, 전기 도금법에 의해 두께 대략 5μm의 주석 도금막(34, 34) 을 각각 형성한다.

이상과 같은 공정을 거쳐, 도 4(a)에 도시한 바와 같이, 저항 금속판(31)의 양면에 납재(32, 32)로 구리판(33, 33)이 접합되고, 이들 구리판(33, 33) 상에 각각 주석 도금막(34, 34)이 형성된 집합 복층판체(40)가 형성된다. 이 집합 복층판체(40)는, 예를 들어 세로 500mm정도, 가로 200mm정도, 두께 1.0mm정도로 형성된다.

그 다음에, 집합 복층판체(40)를 도 4(a)의 점선(41)으로 도시한 바와 같이 소정의 폭(W3)으로 스트립형상으로 절단하여 스트립형상 복층판체(42)를 형성한다. 이 스트립형상 복층판체(42)의 절단 폭(W3)(단변의 길이(W3))은 제조하고자 하는 저항 금속판 저 저항칩 저항기(30)의 길이가 되는 부위이기 때문에, 여기서는 13mm로 설정되고, 또 장변의 길이는 예를 들어 500mm정도가 된다.

그 다음에, 스트립형상 복층판체(42)의 양면으로부터 단변 방향의 대략 중앙을, 도 4(c)에 도시한 바와 같이 폭(W4), 예를 들어 폭 4mm로 장변 방향으로 각각 깎는다. 이 스트립형상 복층판체(42)의 양면의 깎기 가공에서는, 주석 도금막(34, 34)이 형성된 양면으로부터 주석 도금막(34, 34), 구리판(33, 33), 납재(32, 32), 및 납재(32, 32)와 저항 금속판(31)과의 확산층(44)까지를 제거하여 오목부(35, 35)를 형성한다.

또한 납재(32)와 저항 금속판(31)과의 확산층(43)은, 도 4(d)에 도시한 바와 같이, 주석 도금막(34, 34)의 양면으로부터 대략 d3=0.3mm정도의 깊이까지 깎아내고, 오목부(35, 35)에서의 저항 금속판(31)을 대략 d4=0.4mm정도의 두께로 하여, 확산층(44)을 확실히 제거한다.

도 4(c)에 도시한 바와 같이, 스트립형상 복층판체(42)의 양면의 단변 방향의 대략 중앙에 장변 방향으로 연장되는 오목부(35, 35)를 형성하면, 오목부(35, 35)의 각각 바닥면, 즉 저항 금속판(31)이 노출되어 있는 양면에, 폴리아미드이미드 등에 의해 보호막(36, 36)을 형성한다. 보호막(36)을 형성한 후, 스트립형상 복층판체(42)를 도 4(e)의 2점 쇄선(45)으로 도시한 바와 같이 소정 길이(여기서는 6.3mm)로 절단하면, 저항 금속판 저 저항칩 저항기(30)이 완성된다. 이상과 같은 공정에 의해, 저항값이 1.0mΩ 미만이고 높은 신뢰성을 가지는 저항 금속판 저 저항칩 저항기(30)의 제조가 가능해진다.

그 다음에 도 5는, 본 발명에 의한 저항 금속판 저 저항칩 저항기(10)와 비교예의 각 온도에서의 저항 온도 계수(TCR)의 그래프이며, 도 5의 범례에 병기한 저항값은 실온 25℃에서의 저항값이다.

여기서, 샘플 A는 납재로서 BCuP-3을 사용하고, d2=0.39mm의 두께로 형성된 저항 금속판 저 저항칩 저항기이며, 실온 25℃에서 0.61mΩ을 나타냈다. BCuP-3은 JIS.Z.3264에 규정된 납재이며, 인(P)을 6%, 은(Ag)을 5%, 구리(Cu)를 89% 함유한다.

샘플 B는 납재로서 BAg-8을 사용하고, d2=0.41mm의 두께로 형성된 저항 금속판 저 저항칩 저항기이며, 실온 25℃에서 0.56mΩ을 나타냈다. BAg-8은 JIS.Z.3261에 규정된 납재이며, 은(Ag)을 72%, 구리(Cu)를 28% 함유한다.

샘플 C는 납재로서 P-Cu계의 것을 사용하고, d2=0.39mm의 두께로 형성된 저 항 금속판 저 저항칩 저항기이며, 실온 25℃에서 0.68mΩ을 나타냈다. P-Cu계의 납재는 주로 인(P) 및 구리(Cu)만을 함유하는 것이다.

샘플 A, C는 d2=0.39mm, 샘플 B는 d2=0.41mm이며, 이들의 두께는 대략 동일하기 때문에, 이들 샘플 A, B, C의 TCR 및 저항값을 그대로 비교하면, 납재로서 구리-은 2원 합금으로 이루어지는 BAg-8을 사용한 샘플 B의 저항값이 실온 25℃에서는 가장 낮고, TCR도 대체로 작아지는 것을 알 수 있다.

도 1은 본 발명의 일 실시형태의 사시도이다.

도 2는 도 1과는 상이한 실시형태의 사시도이다.

도 3은 도 1의 저항 금속판 저 저항칩 저항기를 제조하는 각 공정을 도시한 도면이다.

도 4는 도 2의 저항 금속판 저 저항칩 저항기를 제조하는 각 공정을 도시한 도면이다.

도 5는 본 발명에 의한 저항 금속판 저 저항칩 저항기의 각 온도에서의 저항 온도 계수의 그래프이며, 범례에 병기한 저항값은 실온 25℃에서의 저항값이다.

<부호의 설명>

10…저항 금속판 저 저항칩 저항기 11…저항 금속판

12…납재 13…구리판

14…주석 도금막 15…오목부

16…보호막 20…집합 복층판체

22…스트립형상 복층판체 23…확산층

30…저항 금속판 저 저항칩 저항기 31…저항 금속판

32…납재 33…구리판

34…주석 도금막 35…오목부

36…보호막 40…집합 복층판체

42…스트립형상 복층판체 43…확산층

Claims

저항 금속판의 일방의 면 또는 양면에 구리판을 납땜하고, 표면으로부터 산화막을 제거한 후에, 상기 구리판의 표면의 전역에 주석 도금막을 형성함으로써 집합 복층판체를 형성하고,

당해 집합 복층판체를 원하는 폭으로 스트립형상으로 절단하여 스트립형상 복층판체를 형성하고,

당해 스트립형상 복층판체의 주석 도금막이 형성된 일방의 면 또는 양면으로부터, 단변 방향의 대략 중앙을 소정 폭으로 장변 방향으로 절삭하고, 주석 도금막, 구리판, 납재, 및 저항 금속판과 납재와의 적어도 확산층을 제거하여 오목부를 일방의 면 또는 양면에 형성하고, 당해 오목부의 바닥면에 보호막을 형성한 후에, 상기 스트립형상 복층판체를 원하는 폭으로 절단하여 칩형상의 저항기를 제조하는 것을 특징으로 하는 저항 금속판 저 저항칩 저항기의 제조 방법.
제1항에 있어서, 상기 저항 금속판이 구리를 90중량% 이상 함유하는 합금인 것을 특징으로 하는 저항 금속판 저 저항칩 저항기의 제조 방법.
제1항에 있어서, 구리-은 2원 합금으로 이루어지는 납재에 의해, 상기 저항 금속판과 상기 구리판을 납땜하는 것을 특징으로 하는 저항 금속판 저 저항칩 저항기의 제조 방법.
제1항에 있어서, 폴리아미드이미드 수지를 함유하는 재료에 의해, 상기 오목부의 바닥면에 보호막을 형성하는 것을 특징으로 하는 저항 금속판 저 저항칩 저항기의 제조 방법.
저항 금속판의 일방의 면 또는 양면에 구리판을 납땜하고, 표면으로부터 산화막을 제거하고, 상기 구리판의 표면의 전역에 주석 도금막을 형성함으로써 집합 복층판체를 형성하고, 집합 복층판체를 원하는 폭으로 스트립형상으로 절단하고, 스트립형상의 복층판체의 주석 도금막이 형성된 일방의 면 또는 양면으로부터, 단변 방향의 대략 중앙을 소정 폭으로 장변 방향으로 절삭하고, 주석 도금막, 구리판, 납재, 및 저항 금속판과 납재와의 적어도 확산층을 제거하여 오목부를 일방의 면 또는 양면에 형성하고, 당해 오목부의 바닥면에 보호막을 형성한 후에 스트립형상 복층판체를 원하는 폭으로 칩형상으로 절단하여 형성된 것인 것을 특징으로 하는 저항 금속판 저 저항칩 저항기.