KR20090089170A - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 소자분리용 절연막 물질인 SOD(Spin-On Dielectric)막의 기계적 응력(Mechanical Stress)에 기인하는 불량 발생을 억제시킬 수 있는 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자는, 제1트렌치를 구비한 제1지역 및 상기 제1트렌치 보다 낮은 깊이의 제2트렌치를 구비한 제2지역으로 구획된 반도체 기판과, 상기 제1트렌치 내에 제1절연막과 제2절연막의 이중막이 매립되어 구성된 제1소자분리막과, 상기 제2트렌치 내에 제2절연막의 단일막이 매립되어 구성된 제2소자분리막을 포함한다.

Description

반도체 소자 및 그의 제조방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 소자분리용 절연막 물질인 SOD(Spin-On Dielectric)막의 기계적 응력에 기인하는 불량 발생을 억제시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 디자인 룰이 감소됨에 따라 소자분리막으로부터 발생되는 기계적 응력(Mechanical Stress)이 트랜지스터의 특성에 악영향을 미치고 있음은 물론 심한 경우에는 페일(fail)을 유발하고 있다.
상기 소자분리막은 통상 STI(Shallow Trench Isolation) 공정을 통해 형성되며, 소자분리용 절연막의 재질로서 기존에는 HDP-산화막(이하, "HDP막"이라 칭함)이 주로 이용되어 왔으나, 최근에 들어서는 상기 HDP막 보다 갭-매립(gap-fill)이 보다 용이한 SOD(Spin-On Dielectric)막이 이용되고 있다. 상기 SOD막은 스핀-온 방식에 따라 절연 물질을 도포한 후, 이렇게 도포된 절연 물질을 어닐링을 통해 산화 처리하는 것에 의해 형성된다.
그런데, 상기 SOD막은 갭 매립이 용이하다는 이점이 있어서 소자분리용 절연 막 물질로서 각광받고 있지만, 반도체 기판에 인장 응력(tensile stress)를 가하게 되어 슬립(Slip) 현상이나 실리콘 디스로케이션(Si dislocation)을 유발시키고, 그 결과, 불량 발생의 원인이 되고 있다.
여기서, 상기 SOD막이 유발시키는 응력에 의한 불량은 셀 지역이 아닌 주변회로 지역에서는 주로 발생하고 있으며, 이러한 불량이 주변회로 지역에서만 발생함에도 불구하고 반도체 소자의 신뢰성 및 제조 수율이 크게 저하되고 있다.
본 발명은 소자분리용 절연막이 인가하는 기계적 응력에 기인하는 불량 발생을 방지한 반도체 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 소자분리용 절연막이 인가하는 기계적 응력에 기인하는 불량 발생을 방지함으로써 신뢰성 및 제조 수율을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을
일 견지에서, 반도체 소자는, 제1트렌치를 구비한 제1지역 및 상기 제1트렌치 보다 낮은 깊이의 제2트렌치를 구비한 제2지역으로 구획된 반도체 기판; 상기 제1트렌치 내에 제1절연막과 제2절연막의 이중막이 매립되어 구성된 제1소자분리막; 상기 제2트렌치 내에 제2절연막의 단일막이 매립되어 구성된 제2소자분리막;을 포함한다.
상기 제1지역은 셀 지역이고, 상기 제2지역은 주변회로 지역이다.
상기 제1트렌치는 3000∼3500Å 깊이를 가지며, 상기 제2트렌치는 1500∼2000Å 깊이를 갖는다.
상기 제1절연막은 SOD막을 포함하고, 상기 제2절연막은 HDP막을 포함한다.
다른 견지에서, 반도체 소자의 제조방법은, 제1지역 및 제2지역으로 구획된 반도체 기판의 상기 제1지역에 제1트렌치를 형성하는 단계; 상기 반도체 기판의 제2지역에 상기 제1트렌치 보다 낮은 깊이를 갖는 제2트렌치를 형성하는 단계; 상기 제1트렌치 내의 저면부에 제1절연막을 매립하는 단계; 및 상기 제1트렌치 및 제2트렌치 내에 제2절연막을 매립하여, 상기 제1지역에 제1절연막과 제2절연막의 이중막으로 구성된 제1소자분리막을 형성하고 상기 제2지역에 제2절연막의 단일막으로 구성된 제2소자분리막을 형성하는 단계;를 포함한다.
상기 제1트렌치를 형성하는 단계는, 상기 반도체 기판 상에 제1지역의 제1소자분리막 형성 영역만을 선택적으로 노출시키는 제1하드마스크를 형성하는 단계; 상기 제1하드마스크를 식각 마스크로 이용해서 상기 노출된 제1지역의 제1소자분리막 형성 영역을 식각하는 단계; 및 상기 제1하드마스크를 제거하는 단계;를 포함한다.
상기 제2트렌치를 형성하는 단계는, 상기 반도체 기판 상에 제1트렌치를 덮으면서 상기 제2지역의 제2소자분리막 형성 영역만을 선택적으로 노출시키는 제2하드마스크를 형성하는 단계; 상기 제2하드마스크를 식각 마스크로 이용해서 상기 노출된 제2지역의 제2소자분리막 형성 영역을 식각하는 단계; 및 상기 제2하드마스크를 제거하는 단계;를 포함한다.
상기 제1지역은 셀 지역을 구성하고, 상기 제2지역은 주변회로 지역을 구성한다.
상기 제1트렌치는 3000∼3500Å 깊이로 형성하고, 상기 제2트렌치는 1500∼2000Å 깊이로 형성한다.
상기 제1절연막은 SOD막으로 형성하고, 상기 제2절연막은 HDP막으로 형성한다.
본 발명은, 셀 지역에서의 소자분리용 절연막 물질로는 SOD막과 HDP막의 이중막을 적용하고, 반면, 주변회로 지역에서의 소자분리용 절연막 물질서는 SOD막을 제외한 HDP막의 단일막을 적용함으로써 주변회로 영역에서의 상기 SOD막의 기계적 응력에 기인하는 불량 발생을 방지할 수 있다.
따라서, 본 발명은 소자분리용 절연막 물질인 SOD막의 기계적 응력에 의한 불량 발생을 억제시킬 수 있는 바, 반도체 소자의 신뢰성 및 제조 수율을 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도이다.
도시된 바와 같이, 본 발명의 반도체 소자는 셀 지역(C/R)과 주변회로 지역(P/R)간의 소자분리용 절연막 물질이 서로 다르게 적용된다. 즉, 최소 디자인 룰 이 적용된 셀 지역(C/R)에서의 제1트렌치(T1)의 매립 물질로서는 SOD막(112)과 HDP막(114)의 이중막이 적용되며, 반면, 주변회로 지역(P/R)에서의 제2트렌치(T2)의 매립 물질로서는 HDP막(114)의 단일막이 적용된다. 따라서, 상기 셀 지역(C/R)의 제1소자분리막(110a)은 SOD막(112)과 HDP막(114)의 이중막으로 구성되며, 상기 주변회로 지역(P/R)의 제2소자분리막(110b)은 HDP막(114)의 단일막으로 구성된다.
또한, 본 발명은 이를 위하여 셀 지역(C/R)에서의 제1트렌치(T1)의 깊이와 주변회로 지역(P/R)에서의 제2트렌치(T2)의 깊이를 서로 다르게 적용한다. 즉, 셀 지역(C/R)보다 주변회로 지역(P/R)의 트렌치 깊이를 낮게 적용하여 상기 주변회로 지역(P/R)의 갭-매립이 HDP막(114) 만으로 가능하도록 한다.
이와 같은 본 발명의 반도체 소자는 주변회로 지역에서의 갭-매립이 SOD막 없이 HDP막의 단일막으로만 이루어지므로, 상기 주변회로 지역에서 발생하고 있는 SOD막의 인장 응력에 기인하는 슬립 현상 또는 실리콘 디스로케이션에 의한 불량을 해결할 수 있다.
따라서, 본 발명의 반도체 소자는 소자분리용 절연막 물질로서 SOD막이 적용됨에 기인하는 주변회로 지역에서의 기계적 응력에 의한 불량 발생이 억제 또는 방지되므로, 신뢰성이 개선되며, 또한, 제조 수율이 향상된다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 제1지역 및 제2지역, 즉, 셀 지역(C/R) 및 주변회로 지역(P/R)으로 구획된 반도체 기판(100) 상에 감광막을 도포한 후, 이를 노광 및 현 상해서 상기 셀 지역(C/R)에서의 제1소자분리막 형성 영역만을 선택적으로 노출시키는 제1하드마스크(102)를 형성한다. 상기 제1하드마스크(102)는 바람직하게 감광막으로 형성하지만, 상기 감광막 이외에 패드산화막과 패드질화막의 적층막으로 형성하는 것도 가능하다.
도 2b를 참조하면, 상기 감광막으로 이루어진 제1하드마스크(102)를 식각 마스크로 이용해서 노출된 셀 지역(C/R)에서의 제1소자분리막 형성 영역을 식각하여 제1깊이를 갖는 제1트렌치(T1)를 형성한다. 상기 제1트렌치(T1)는, 예를들어, 3000∼3500Å 깊이로 형성한다.
도 2c를 참조하면, 상기 제1트렌치(T1)가 형성된 기판 결과물에 대해 공지의 공정, 예를들어, 산소 플라즈마 에싱(O2 plasma ashing) 공정을 진행해서 상기 제1트렌치(T1) 형성시에 식각 마스크로 사용한 감광막으로 이루어진 제1하드마스크를 제거한다.
도 2d를 참조하면, 셀 지역(C/R)에 형성된 제1트렌치(T1)를 덮도록 반도체 기판(100) 상에 감광막을 도포한 후, 이를 노광 및 현상해서 상기 셀 지역(C/R)에 형성된 제1트렌치(T1)를 덮으면서 상기 주변회로 지역(P/R)에서의 제2소자분리막 형성 영역만을 선택적으로 노출시키는 제2하드마스크(104)를 형성한다.
한편, 상기 제2하드마스크(104)는 상기 제1하드마스크와 마찬가지로 바람직하게 감광막으로 형성하지만, 패드산화막과 패드질화막의 적층막으로 형성하는 것도 가능하며, 또한, 그 이외에 상기 반도체 기판(100)과 식각 선택비를 갖는 다른 물질로 형성하는 것도 가능하다.
도 2e를 참조하면, 상기 제2하드마스크(104)을 식각 마스크로 이용해서 노출된 주변회로 지역(P/R)에서의 제2소자분리막 형성 영역을 식각하여 제2트렌치(T2)를 형성한다. 상기 제2트렌치(T2)는 상기 제1트렌치(T1)보다 낮은 제2깊이, 예를들어, 1500∼2000Å의 깊이를 갖도록 형성한다.
도 2f를 참조하면, 상기 주변회로 지역(P/R)에 제2트렌치(T1)가 형성된 기판 결과물에 대해서, 예를들어, 산소 플라즈마 에싱 공정을 진행하여 상기 제2트렌치(T2) 형성시에 식각 마스크로 사용한 감광막으로 이루어진 제2하드마스크를 제거한다.
도 2g를 참조하면, 상기 셀 지역(C/R)에 제1트렌치(T1)가, 그리고, 상기 주변회로 지역(P/R)에 제2트렌치(T2)가 형성된 반도체 기판(100) 상에 상기 제1트렌치(T1) 및 제2트렌치(T2)가 매립되도록 제1절연막, 바람직하게, SOD막(112)을 형성한다. 그런다음, 상기 제1트렌치(T1)의 저면부에만 잔류되도록 상기 SOD막(112)를 에치백하여 리세스시킨다.
여기서, 상기 주변회로 지역(P/R) 지역의 제2트렌치(T2) 깊이는 상기 셀 지역(C/R)의 제1트렌치(T1)보다 낮은 깊이를 갖기 때문에, 상기 SOD막(112)의 에치백시, 상기 주변회로 지역(P/R)의 제2트렌치(T2) 내에 매립된 SOD막은 완전히 제거된다. 따라서, 상기 SOD막(112)의 에치백은 주변회로 지역(P/R)의 제2트렌치(T2) 내에 매립된 SOD막(112)이 완전히 제거되도록 하는 조건으로 수행함이 바람직하다.
도 2h를 참조하면, 저면부가 상기 SOD막(112)으로 매립된 셀 지역(C/R)의 제1트렌치(T1) 및 상기 주변회로 지역(P/R)의 제2트렌치(T2)를 매립하도록 반도체 기 판(100) 상에 HDP막(114)을 형성한다. 그런다음, 상기 HDP막(114)을 에치백 또는 CMP(Chemical Mechanical Polishing)하여 상기 셀 지역(C/R)의 제1트렌치(T1) 내에 SOD막(112)과 HDP막(114)의 이중막으로 구성된 제1소자분리막(110a)을 형성하고, 동시에, 상기 주변회로 지역(P/R)의 제2트렌치(T2) 내에 HDP막(114)의 단일막으로 구성된 제2소자분리막(110b)을 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정들을 차례로 진행하여 상기 제1 및 제2소자분리막(110a, 110b)에 의해 한정된 셀 지역 및 주변회로 지역에서의 각 활성영역에 트랜지스터를 포함한 도전 패턴들을 형성하여 본 발명에 따른 반도체 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명은 주변회로 지역에서의 소자분리막을 HDP막의 단일막만으로 구성하기 때문에 갭-매립 물질인 SOD막의 기계적 응력, 즉, 인장 응력에 기인하는 상기 주변회로 지역에서의 불량 발생은 근본적으로 일어나지 않는다. 따라서, 본 발명은 반도체 소자의 신뢰성을 향상시킬 수 있음은 물론 제조 수율을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
- 도면의 주요 부분에 대한 부호의 설명 -
100 : 반도체 기판 102 : 제1하드마스크
104 : 제2하드마스크 110a : 제1소자분리막
110b : 제2소자분리막 C/R : 셀 지역
P/R : 주변회로 지역 T1 : 제1트렌치
T2 : 제2트렌치

Claims (12)

  1. 제1트렌치를 구비한 제1지역 및 상기 제1트렌치 보다 낮은 깊이의 제2트렌치를 구비한 제2지역으로 구획된 반도체 기판;
    상기 제1트렌치 내에 제1절연막과 제2절연막의 이중막이 매립되어 구성된 제1소자분리막;
    상기 제2트렌치 내에 제2절연막의 단일막이 매립되어 구성된 제2소자분리막;
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 제1지역은 셀 지역이고, 상기 제2지역은 주변회로 지역인 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서, 상기 제1트렌치는 3000∼3500Å 깊이를 갖는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서, 상기 제2트렌치는 1500∼2000Å 깊이를 갖는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서, 상기 제1절연막은 SOD막을 포함하고, 상기 제2절연막은 HDP막을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제1지역 및 제2지역으로 구획된 반도체 기판의 상기 제1지역에 제1트렌치를 형성하는 단계;
    상기 반도체 기판의 제2지역에 상기 제1트렌치 보다 낮은 깊이를 갖는 제2트렌치를 형성하는 단계;
    상기 제1트렌치 내의 저면부에 제1절연막을 매립하는 단계; 및
    상기 제1트렌치 및 제2트렌치 내에 제2절연막을 매립하여, 상기 제1지역에 제1절연막과 제2절연막의 이중막으로 구성된 제1소자분리막을 형성하고 상기 제2지역에 제2절연막의 단일막으로 구성된 제2소자분리막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서, 상기 제1트렌치를 형성하는 단계는,
    상기 반도체 기판 상에 제1지역의 제1소자분리막 형성 영역만을 선택적으로 노출시키는 제1하드마스크를 형성하는 단계;
    상기 제1하드마스크를 식각 마스크로 이용해서 상기 노출된 제1지역의 제1소자분리막 형성 영역을 식각하는 단계; 및
    상기 제1하드마스크를 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 6 항에 있어서, 상기 제2트렌치를 형성하는 단계는,
    상기 반도체 기판 상에 제1트렌치를 덮으면서 상기 제2지역의 제2소자분리막 형성 영역만을 선택적으로 노출시키는 제2하드마스크를 형성하는 단계;
    상기 제2하드마스크를 식각 마스크로 이용해서 상기 노출된 제2지역의 제2소자분리막 형성 영역을 식각하는 단계; 및
    상기 제2하드마스크를 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 6 항에 있어서, 상기 제1지역은 셀 지역을 구성하고, 상기 제2지역은 주변회로 지역을 구성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 6 항에 있어서, 상기 제1트렌치는 3000∼3500Å 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 6 항에 있어서, 상기 제2트렌치는 1500∼2000Å 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 6 항에 있어서, 상기 제1절연막은 SOD막으로 형성하고, 상기 제2절연막은 HDP막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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