KR20100013983A - 반도체 메모리 소자의 제조 방법 - Google Patents

반도체 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 반도체 기판 상에 터널 절연막 및 제1 도전막을 형성하는 단계와, 상기 제1 도전막, 상기 터널 절연막 및 상기 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하는 단계와, 상기 소자 분리용 트렌치를 포함한 전체 구조 상에 절연막을 형성하는 단계와, 상기 제1 도전막이 노출되도록 연마 공정을 실시하여 소자 분리막을 형성하는 단계와, 상기 소자 분리막 및 상기 제1 도전막 상에 식각 정지막 및 버퍼막을 형성하는 단계와, 상기 버퍼막 및 상기 식각 정지막을 식각하여 상기 제1 도전막을 노출시키는 단계, 및 상기 제1 도전막 상에 제2 도전막을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법을 개시한다.
소자 분리막, EFH, 식각 정지막, 희생막

Description

반도체 메모리 소자의 제조 방법{Method of manufacturing a semiconductor memory device}
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 특히 균일한 EFH를 제어할 수 있는 반도체 메모리 소자의 제조 방법에 관한 것이다.
모든 반도체 소자에서는 각종 소자를 전기적으로 분리하기 위하여 소자 분리막을 형성한다. 종래에는 소자 분리막을 LOCOS(Local oxidation) 공정으로 형성하였으나, 이러한 경우 소자 분리막의 가장 자리에서 버즈 빅(Bird's beak)이 발생되어 소자의 전기적 특성 및 집적도를 저하시키는 문제점이 발생된다.
반도체 소자가 고집적화 되어감에 따라, 소자 분리막에 버즈 빅이 발생되는 것을 방지하면서 소자 분리막이 차지하는 면적을 최소화할 수 있도록 소자 분리막을 STI(Shallow Trench Isolation) 구조로 형성한다.
STI 구조의 소자 분리막을 형성하는 방법을 간략하게 설명하면 다음과 같다.
반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성한다. 이어 서, 패드 질화막 상부에 포토레지스트를 도포한 후 노광 및 현상 공정을 실시하여 소자 분리막이 형성될 영역인 소자 분리 영역이 정의된 포토레지스트 패턴을 형성한다. 이로써, 소자 분리막이 형성될 영역의 패드 질화막이 노출된다.
이 후, 식각 공정을 통해 소자 분리 영역의 패드 질화막을 제거한 후 하부에 노출된 패드 산화막을 순차적으로 제거한다. 이로써, 소자 분리 영역의 반도체 기판이 노출된다. 이어서, 소자 분리 영역의 반도체 기판을 소정 깊이까지 식각하여 트렌치를 형성한다. 이 후, 트렌치를 절연물질로 채워 소자 분리막을 형성한다. 이 후, 소자 분리막의 상단부를 식각하여 유효 필드 산화막의 잔류 높이(Effective Field Oxide Height; EFH)를 조절한다.
상술한 EFH를 제어하는 공정은 일반적으로 식각 공정을 이용하여 실시하는데 EFH는 후속 형성되는 유전체막의 표면적에 직접적으로 관여하여 반도체 메모리 소자의 커플링 비를 제어한다. 이에 따라 프로그램 또는 소거 동작시 속도 및 소자의 사이클링 특성에 영향을 주게 되어 균일하게 형성하여야 한다.
본 발명이 이루고자 하는 기술적 과제는 반도체 기판 상에 터널 절연막 및 플로팅 게이트용 제1 도전막을 형성한 후, 플로팅 게이트용 도전막, 터널 절연막 및 반도체 기판을 식각하여 소자 분리용 트렌치를 형성한 후 이를 절연막으로 채운후 플로팅 게이트용 도전막이 노출되도록 연마 공정을 실시함으로써, 균일한 높이를 갖는 소자 분리막을 형성할 수 있는 반도체 메모리 소자의 제조 방법을 개시한다.
본 발명의 제1 실시 예에 따른 반도체 메모리 소자의 제조 방법은 반도체 기판 상에 터널 절연막 및 제1 도전막을 형성하는 단계와, 상기 제1 도전막, 상기 터널 절연막 및 상기 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하는 단계와, 상기 소자 분리용 트렌치를 포함한 전체 구조 상에 절연막을 형성하는 단계와, 상기 제1 도전막이 노출되도록 연마 공정을 실시하여 소자 분리막을 형성하는 단계와, 상기 소자 분리막 및 상기 제1 도전막 상에 식각 정지막 및 버퍼막을 형성하는 단계와, 상기 버퍼막 및 상기 식각 정지막을 식각하여 상기 제1 도전막을 노출시키는 단계, 및 상기 제1 도전막 상에 제2 도전막을 형성하는 단계를 포함한다.
상기 제2 도전막을 형성하는 단계 이후에, 상기 버퍼막 및 상기 식각 정지막을 제거하는 단계, 및 상기 제2 도전막 및 상기 소자 분리막 상에 유전체막 및 콘 트롤 게이트용 도전막을 형성하는 단계를 포함한다.
상기 식각 정지막은 질화막 또는 카본막으로 형성한다. 상기 버퍼막은 질화막 또는 카본막으로 형성한다.
본 발명의 제2 실시 예에 따른 반도체 메모리 소자의 제조 방법은 반도체 기판 상에 터널 절연막, 제1 도전막, 제1 식각 정지막, 및 제1 버퍼막을 형성하는 단계와, 상기 제1 버퍼막, 상기 제1 식각 정지막, 상기 제1 도전막, 상기 터널 절연막 및 상기 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하는 단계와, 상기 소자 분리용 트렌치를 절연막으로 채워 소자 분리막을 형성하는 단계와, 상기 소자 분리막의 상단부를 식각하여 유효 필드 산화막 높이를 제어하는 단계와, 상기 소자 분리막 및 상기 제1 버퍼막 상에 제2 식각 정지막 및 제2 버퍼막을 형성하는 단계와, 상기 제1 버퍼막이 노출되도록 연마 공정을 실시한 후, 상기 버퍼막 및 상기 제1 식각 정지막을 제거하는 단계와, 상기 제1 도전막 상에 제2 도전막을 형성하는 단계를 포함한다.
상기 제2 도전막을 형성하는 단계 이후, 상기 제2 버퍼막 및 상기 제2 식각 정지막을 제거하는 단계, 및 상기 제2 도전막 및 상기 소자 분리막 상에 유전체막 및 콘트롤 게이트용 도전막을 형성하는 단계를 포함한다.
상기 유효 필드 산화막 높이를 제어하는 단계는 EOP(End of Point) 식각 공정을 이용하여 실시한다. 상기 소자 분리막의 상단부는 상기 제1 식각 정지막의 높이와 동일하도록 식각하여 상기 유효 필드 산화막 높이를 제어한다.
상기 제1 및 제2 식각 정지막은 질화막 또는 카본막으로 형성한다. 상기 제1 버퍼막은 질화막 또는 카본막으로 형성한다. 상기 제2 버퍼막은 산화막으로 형성한다.
본 발명의 제1 실시 예 및 제2 실시 예에 따르면, 반도체 기판 상에 터널 절연막 및 플로팅 게이트용 제1 도전막을 형성한 후, 플로팅 게이트용 도전막, 터널 절연막 및 반도체 기판을 식각하여 소자 분리용 트렌치를 형성한 후 이를 절연막으로 채운후 플로팅 게이트용 도전막이 노출되도록 연마 공정을 실시함으로써, 균일한 높이를 갖는 소자 분리막을 형성할 수 있는 반도체 메모리 소자의 제조 방법을 개시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 1a 내지 도 1e는 본 발명의 제1 실시 예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 터널 절연막(101) 및 플로팅 게이트용 제1 도전막(102)을 형성한다. 터널 절연막(101)은 산화막으로 형성하는 것이 바람직하다. 플로팅 게이트용 제1 도전막(102)은 폴리 실리콘막으로 형성하는 것이 바람직하다.
도 1b를 참조하면, 플로팅 게이트용 제1 도전막(102) 및 터널 절연막(101)을 식각하여 반도체 기판(100)의 소자 분리 영역을 노출시킨다. 이 후, 노출된 반도체 기판(100)을 소정 깊이 식각하여 소자 분리용 트렌치(103)를 형성한다. 이 후, 소자 분리용 트렌치(103)를 포함하는 전체 구조 상에 절연막을 형성한 후, 플로팅 게이트용 제1 도전막(102)이 노출되도록 화학기계연마(chemical mechanical polishing, CMP ) 공정을 실시하여 소자 분리막(104)을 형성한다. 화학기계연마공정으로 인하여 소자 분리막(104)은 균일한 높이를 갖도록 형성할 수 있다.
소자 분리막(104)의 EFH를 제어하기 위하여 플로팅 게이트용 제1 도전막(102) 형성 공정 시 최종적으로 형성되는 소자 분리막(104)의 높이만큼 플로팅 게이트용 제1 도전막(102)의 두께를 제어하는 것이 바람직하다.
도 1c를 참조하면, 소자 분리막(104) 및 플로팅 게이트용 제1 도전막(102)을 포함한 전체 구조 상에 식각 정지막(105) 및 버퍼막(106)을 형성한다. 식각 정지막(105) 및 버퍼막(106)은 각각 질화막 또는 카본막으로 형성하는 것이 바람직하며 서로 다른 막, 예를 들어 식각 정지막(105)은 질화막, 버퍼막(106)은 카본막으로 형성하는 것이 바람직하다. 이 후, 버퍼막 상에 포토 레지스트 패턴(107)을 형성한다. 포토 레지스트 패턴(107)은 소자 분리 영역 상에 형성하는 것이 바람직하다.
도 1d를 참조하면, 포토 레지스트 패턴을 이용한 식각 공정을 실시하여 버퍼막(106) 및 식각 정지막(105)을 식각하여 플로팅 게이트용 제1 도전막(102)의 상부 표면을 노출시킨다.
이 후, 플로팅 게이트용 제1 도전막(102)을 포함한 전체 구조 상에 플로팅 게이트용 제2 도전막(108)을 형성한다. 플로팅 게이트용 제2 도전막(108)은 폴리 실리콘막으로 형성하는 것이 바람직하다. 이 후, 버퍼막(106) 상부가 노출되도록 화학기계연마(chemical mechanical polishing, CMP ) 공정을 실시한다.
도 1e를 참조하면, 식각 공정을 실시하여 버퍼막 및 식각 정지막을 제거한다. 이 후, 소자 분리막(104) 및 플로팅 게이트용 제2 도전막(108)의 표면을 따라 유전체막(109)을 형성한다. 유전체막(109)은 제1 산화막(109a), 질화막(109b), 제2 산화막(109c)이 순차적으로 적층된 ONO구조로 형성하는 것이 바람직하다.
이 후, 유전체막(109)을 포함한 전체 구조 상에 콘트롤 게이트용 도전막(110)을 형성한다.
도 2a 내지 도 2f는 본 발명의 제2 실시 예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(200) 상에 터널 절연막(201), 플로팅 게이트용 제1 도전막(202), 제1 식각 정지막(203), 및 제1 버퍼막(204)을 순차적으로 적 층하여 형성한다. 터널 절연막(201)은 산화막으로 형성하는 것이 바람직하다. 플로팅 게이트용 제1 도전막(202)은 폴리 실리콘막으로 형성하는 것이 바람직하다. 제1 식각 정지막(203) 및 제1 버퍼막(204)은 각각 질화막 또는 카본막으로 형성하는 것이 바람직하며 서로 다른 막, 예를 들어 제1 식각 정지막(203)은 질화막, 제1 버퍼막(204)은 카본막으로 형성하는 것이 바람직하다.
도 2b를 참조하면, 제1 버퍼막(204), 제1 식각 정지막(203), 플로팅 게이트용 제1 도전막(202), 및 터널 절연막(201)을 식각하여 반도체 기판(200)의 소자 분리 영역을 노출시킨다.
이 후, 노출된 반도체 기판(200)을 소정 깊이 식각하여 소자 분리용 트렌치(205)를 형성한다. 이 후, 소자 분리용 트렌치(205)를 포함한 전체 구조 상에 절연막을 형성한 후, 제1 버퍼막(204)이 노출되도록 화학기계연마(chemical mechanical polishing, CMP ) 공정을 실시하여 소자 분리막(206)을 형성한다.
도 2c를 참조하면, 식각 공정을 실시하여 소자 분리막(206)의 상단부를 식각하여 유효 필드 산화막의 잔류 높이(Effective Field Oxide Height; EFH)를 조절한다. 이때 식각 공정은 소자 분리막(206)의 상단부 높이가 제1 식각 정지막(203)의 높이와 동일하도록 EOP(End of Point) 식각 공정을 이용하여 실시한다. 이로 인하여 소자 분리막(206)의 유효 필드 산화막의 잔류 높이(Effective Field Oxide Height; EFH)를 균일하게 형성할 수 있다.
이 후, 소자 분리막(206)을 포함한 전체 구조 상에 제2 식각 정지막(207)을 형성한다. 제2 식각 정지막(207)은 질화막 또는 카본막으로 형성하는 것이 바람직 하다. 제2 식각 정지막(207)은 제1 버퍼막(204)와 서로 다른막으로 형성하는 것이 바람직하다.
도 2d를 참조하면, 제2 식각 정지막(207)을 포함한 전체 구조 상에 제2 버퍼막(208)을 형성한다. 제2 버퍼막(208)은 산화막으로 형성하는 것이 바람직하다. 이 후, 제1 버퍼막(204)이 노출되도록 화학기계연마(chemical mechanical polishing, CMP ) 공정을 실시한다.
도 2e를 참조하면, 노출되는 제1 버퍼막(204) 및 제1 식각 정지막(203)을 제거한다. 이 후, 플로팅 게이트용 제1 도전막(202)을 포함한 전체 구조 상에 플로팅 게이트용 제2 도전막(209)을 형성한다. 플로팅 게이트용 제2 도전막(209)은 폴리 실리콘막으로 형성하는 것이 바람직하다.
이 후, 제2 버퍼막(208)이 노출되도록 화학기계연마(chemical mechanical polishing, CMP ) 공정을 실시한다.
도 2f를 참조하면, 제2 버퍼막을 제거한다. 이 후, 소자 분리막(206) 및 플로팅 게이트용 제2 도전막(209)의 표면을 따라 유전체막(210)을 형성한다. 유전체막(210)은 제1 산화막(210a), 질화막(210b), 제2 산화막(210c)이 순차적으로 적층된 ONO구조로 형성하는 것이 바람직하다.
이 후, 유전체막(210)을 포함한 전체 구조 상에 콘트롤 게이트용 도전막(211)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었 으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 본 발명의 제1 실시 예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a 내지 도 2f는 본 발명의 제2 실시 예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 절연막
102 : 플로팅 게이트용 제1 도전막 103 : 소자 분리용 트렌치
104 : 소자 분리막 105 : 식각 정지막
106 : 버퍼막 107 : 포토 레지스트 패턴
108 : 플로팅 게이트용 제2 도전막 109 : 유전체막
110 : 콘트롤 게이트용 도전막
200 : 반도체 기판 201 : 터널 절연막
202 : 플로팅 게이트용 제1 도전막 203 : 제1 식각 정지막
204 : 제1 버퍼막 205 : 소자 분리용 트렌치
206 : 소자 분리막 207 : 제2 식각 정지막
208 : 제2 버퍼막 209 : 플로팅 게이트용 제2 도전막
210 : 유전체막 211 : 콘트롤 게이트용 도전막

Claims (11)

  1. 반도체 기판 상에 터널 절연막 및 제1 도전막을 형성하는 단계;
    상기 제1 도전막, 상기 터널 절연막 및 상기 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하는 단계;
    상기 소자 분리용 트렌치를 포함한 전체 구조 상에 절연막을 형성하는 단계;
    상기 제1 도전막이 노출되도록 연마 공정을 실시하여 소자 분리막을 형성하는 단계;
    상기 소자 분리막 및 상기 제1 도전막 상에 식각 정지막 및 버퍼막을 형성하는 단계;
    상기 버퍼막 및 상기 식각 정지막을 식각하여 상기 제1 도전막을 노출시키는 단계; 및
    상기 제1 도전막 상에 제2 도전막을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제2 도전막을 형성하는 단계 이후에,
    상기 버퍼막 및 상기 식각 정지막을 제거하는 단계; 및
    상기 제2 도전막 및 상기 소자 분리막 상에 유전체막 및 콘트롤 게이트용 도 전막을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 식각 정지막은 질화막 또는 카본막으로 형성하는 반도체 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 버퍼막은 질화막 또는 카본막으로 형성하는 반도체 메모리 소자의 제조 방법.
  5. 반도체 기판 상에 터널 절연막, 제1 도전막, 제1 식각 정지막, 및 제1 버퍼막을 형성하는 단계;
    상기 제1 버퍼막, 상기 제1 식각 정지막, 상기 제1 도전막, 상기 터널 절연막 및 상기 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하는 단계;
    상기 소자 분리용 트렌치를 절연막으로 채워 소자 분리막을 형성하는 단계;
    상기 소자 분리막의 상단부를 식각하여 유효 필드 산화막 높이를 제어하는 단계;
    상기 소자 분리막 및 상기 제1 버퍼막 상에 제2 식각 정지막 및 제2 버퍼막을 형성하는 단계;
    상기 제1 버퍼막이 노출되도록 연마 공정을 실시한 후, 상기 버퍼막 및 상기 제1 식각 정지막을 제거하는 단계;
    상기 제1 도전막 상에 제2 도전막을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제2 도전막을 형성하는 단계 이후,
    상기 제2 버퍼막 및 상기 제2 식각 정지막을 제거하는 단계; 및
    상기 제2 도전막 및 상기 소자 분리막 상에 유전체막 및 콘트롤 게이트용 도전막을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  7. 제 5 항에 있어서,
    상기 유효 필드 산화막 높이를 제어하는 단계는 EOP(End of Point) 식각 공정을 이용하여 실시하는 반도체 메모리 소자의 제조 방법.
  8. 제 5 항에 있어서,
    상기 소자 분리막의 상단부는 상기 제1 식각 정지막의 높이와 동일하도록 식각하여 상기 유효 필드 산화막 높이를 제어하는 반도체 메모리 소자의 제조 방법.
  9. 제 5 항에 있어서,
    상기 제1 및 제2 식각 정지막은 질화막 또는 카본막으로 형성하는 반도체 메모리 소자의 제조 방법.
  10. 제 5 항에 있어서,
    상기 제1 버퍼막은 질화막 또는 카본막으로 형성하는 반도체 메모리 소자의 제조 방법.
  11. 제 5 항에 있어서,
    상기 제2 버퍼막은 산화막으로 형성하는 반도체 메모리 소자의 제조 방법.
KR1020080075747A 2008-08-01 2008-08-01 반도체 메모리 소자의 제조 방법 KR20100013983A (ko)

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