KR20090079818A - 고체 촬상 소자, 고체 촬상 소자의 제조 방법, 및 전자 정보 기기 - Google Patents
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Abstract
입사 광을 광전 변환해서 신호 전하를 생성하는 1 또는 복수의 수광부가 반도체 영역 표면 또는 반도체 기판 표면에 설치되고, 트랜지스터를 갖는 주변 회로가 설치된 본 발명에 의한 고체 촬상 소자가 제공되며, 상기 수광부 상에 설치된 반사 방지 막과 상기 트랜지스터의 게이트 사이드월 막은 동시에 성막된 공통 질화 막으로 형성되어 있다.
고체 촬상 소자, 반사 방지 막, 게이트 사이드월 막, 전자 정보 기기
Description
본 정규 출원은 2008년 1월 18일자로 출원된 일본 특허 출원 2008-009550호에 대한 35 U.S.C. §119(a) 하의 우선권을 주장하며, 그 내용은 여기에 참조문헌으로 포함되어 있다.
본 발명은 피사체로부터의 화상 광을 광전 변환해서 촬상하는 반도체 소자로 구성된 고체 촬상 소자, 고체 촬상 소자의 제조 방법, 및 고체 촬상 소자를 화상 입력 디바이스로서 촬상부에 이용한 디지털 카메라(예컨대, 디지털 비디오 카메라 및 디지털 스틸 카메라), 화상 입력 카메라(예컨대, 시큐리티 카메라 및 차장착용 카메라), 스캐너, 팩시밀리, 및 카메라 부착 휴대 전화 장치 등의 전자 정보 기기에 관한 것이다.
특허문헌 1은 상술한 종래의 고체 촬상 소자에서 CCD나 MOS 이미저의 화소부에 있어서의 포토다이오드의 반사 방지 기술을 위한 반사 방지 막으로서 SiON막을 이용하고, SiON막의 성막 시에 산소와 질소의 구성 비율을 하층으로부터 상층으로 변화시킴으로써 막의 굴절율을 점차 변경시키는 기술을 제안하고 있다. 그 결과, 종래의 기술에 비하여, 실리콘 표면이나 실리콘 산화 막 표면에서 입사 광이 반사되는 것을 억제해서 포토다이오드로의 입사 광량을 증가시킬 수 있다. 따라서, 포토다이오드에서 고감도가 얻어질 수 있다.
또한, 특허문헌 1의 종래 기술로서 포토다이오드 위를 실리콘 산화 막과 실리콘 질화 막의 적층 구조로 형성해서 이전 기술보다도 반사를 대폭 억제시키는 것이 개시되어 있다. 이 경우, 실리콘 기판 상에 게이트 절연 막으로서 기능하는 얇은 실리콘 산화 막이 형성되고, 얇은 실리콘 산화 막 상에 얇은 반사 방지 막으로서 기능하고 실리콘 산화 막의 굴절율보다 크고 실리콘 기판의 굴절율보다 작은 굴절율을 갖는 실리콘 질화 막이 형성되어 있다. 실리콘 산화 막은 대략 1.45의 굴절율을 갖는다. 실리콘 질화 막은 대략 2.0의 굴절율을 갖는다. 실리콘 질화 막은 350/(4n)㎚≤t≤450/(4n)㎚ 정도로 설정되며, t는 막 두께이고 n은 굴절율이다. 실리콘 산화 막 및 실리콘 질화 막은 암전류를 방지하기 위해 형성된다.
즉, 실리콘 질화 막의 막 두께는 350/(4n)㎚<t<450/(4n)㎚와 반사 방지 유효막 두께로 정의될 수 있다. 이 경우, n은 실리콘 질화 막의 굴절율이다.
또한, 특허문헌 2는 반도체 기판 상에 실리콘 산화 막, 다결정 실리콘 막 및 실리콘 질화 막을 이 순서로 적층함으로써 다중 간섭 효과를 이용해서 단파장 감도를 향상시킬 수 있고 충분히 양호한 컬러 화상을 얻는 방법을 개시하고 있다.
[특허문헌 1] 일본 특허 공개 2003-229562호 공보
[특허문헌 2] 일본 특허 공개 소 60-177778호 공보
상술한 특허문헌은 상술한 막 두께를 갖는 반사 방지 막으로서 실리콘 질화 막을 형성하는 종래의 구조를 기재하고 있다. 그러나, CM0S형 고체 촬상 소자 등의 화소부의 주변 회로가 포함될 경우에, 화소부 상의 반사 방지 막인 실리콘 질화 막이 형성된 후에, 개별적으로 실리콘 질화 막의 형성 전후의 공정으로 주변 회로인 트랜지스터의 게이트 사이드월 막이 형성된다. 그 결과, 막 두께가 상이한 2개의 실리콘 질화 막은 반사 방지 막용과 게이트 사이드월 막용으로 개별적으로 성막될 필요가 있으므로 성막 공정을 증가시킨다.
본 발명은 상기 종래의 문제를 해결하기 위해 의도되었다. 본 발명의 목적은 화소부 상의 반사 방지 막과 주변 회로인 트랜지스터의 게이트 사이드월 막을 공통 실리콘 질화 막으로 형성함으로써 제조 공정을 간략화하는 고체 촬상 소자; 고체 촬상 소자의 제조 방법; 및 고체 촬상 소자를 촬상부에 이용한 전자 정보 기기를 제공하는 것이다.
본 발명에 의한 고체 촬상 소자는 입사 광을 광전 변환해서 신호 전하를 생성하는 1 또는 복수의 수광부가 반도체 영역 표면 또는 반도체 기판 표면에 설치되고, 트랜지스터를 갖는 주변 회로가 설치된 고체 촬상 소자에 있어서, 상기 수광부 상에 설치된 반사 방지 막과 상기 트랜지스터의 게이트 사이드월 막이 동시에 성막된 공통 질화 막으로 형성되어 있음으로써 상기 목적을 달성한다.
바람직하게는, 본 발명에 의한 고체 촬상 소자에 있어서, 반사 방지 막은 상기 수광부 상에 실리콘 산화 막이 개재된 상태로 설치된 1층의 실리콘 질화 막으로 구성되어 있다.
더 바람직하게는, 본 발명에 의한 고체 촬상 소자에 있어서, 반사 방지 막은 상기 수광부 상에 실리콘 산화 막이 개재된 상태로 설치된 실리콘 질화 막과 실리콘 질화 막 상의 SiON막의 2층으로 구성되어 있다.
더 바람직하게는, 본 발명에 의한 고체 촬상 소자에 있어서, 반사 방지 막은 상기 수광부 상에 실리콘 산화 막이 개재된 상태로 설치된 저농도의 질화물을 갖는 실리콘 질화 막과 저농도의 질화물을 갖는 실리콘 질화 막 상에 고농도의 질화물을 갖는 실리콘 질화 막의 2층으로 구성되어 있다.
더 바람직하게는, 본 발명에 의하 고체 촬상 소자에 있어서, 게이트 사이드월 막은 실리콘 질화 막으로 구성되어 있다.
더 바람직하게는, 본 발명에 의한 고체 촬상 소자에 있어서, 게이트 사이드월 막은 실리콘 질화 막과 SiON막의 2층으로 구성되어 있다.
더 바람직하게는, 본 발명에 의한 고체 촬상 소자에 있어서, 게이트 사이드월 막은 저농도의 질화물을 갖는 실리콘 질화 막과 고농도의 질화물을 갖는 실리콘 질화 막의 2층으로 구성되어 있다.
더 바람직하게는, 본 발명에 의한 고체 촬상 소자에 있어서, 반사 방지 막의 막 두께는 게이트 사이드월 막의 막 두께를 얻기 위해 필요한 막 두께보다 더 얇게 설정되어 있다.
더 바람직하게는, 본 발명에 의한 고체 촬상 소자에 있어서, 반사 방지 막은 t(㎚)의 막 두께를 갖고, 30㎚<t<150㎚의 반사 방지 유효막 두께 범위 내로 설정되 어 있다.
더 바람직하게는, 본 발명에 의한 고체 촬상 소자에 있어서, 주변 회로는 1 또는 복수의 수광부의 주변 회로 및 수광부 각각의 주변 회로 중 적어도 어느 하나이다.
더 바람직하게는, 본 발명에 의한 고체 촬상 소자에 있어서, 주변 회로는 CCD 전하 전송로를 통해 전송된 신호 전하를 전압 변환해서 증폭 출력하는 출력 트랜지스터를 포함한다.
본 발명에 의한 고체 촬상 소자의 제조 방법은 입사 광을 광전 변환해서 신호 전하를 생성하는 1 또는 복수의 수광부가 반도체 영역 표면 또는 반도체 기판 표면에 설치되고, 트랜지스터를 갖는 주변 회로가 설치된 고체 촬상 소자의 제조 방법에 있어서, 상기 트랜지스터의 게이트 사이드월 막과 상기 수광부 상에 설치된 반사 방지 막을 이 순서로 동시에 성막되는 공통 질화 막을 이용해서 형성하는 반사 방지 막 및 사이드월 막 형성 공정을 포함함으로써 상기 목적을 달성한다.
바람직하게는, 본 발명에 의한 고체 촬상 소자의 제조 방법에 있어서, 반사 방지 막 및 사이드월 막 형성 공정은 상기 1 또는 복수의 수광부 및 상기 주변 회로의 영역 상에 질화 막을 성막하는 질화 막 성막 공정과, 상기 1 또는 복수의 수광부 또는 상기 복수의 수광부 각각을 마스킹해서 상기 주변 회로의 트랜지스터의 게이트 사이드월 막을 형성하는 사이드월 막 형성 공정과, 상기 수광부 위만을 개구한 마스크를 이용해서 상기 질화 막을 상기 반사 방지 막으로서 소정 두께로 형성하는 반사 방지 막 형성 공정을 포함한다.
더 바람직하게는, 본 발명에 의한 고체 촬상 소자의 제조 방법에 있어서, 반사 방지 막 및 사이드월 막 형성 공정은 상기 1 또는 복수의 수광부 및 상기 주변 회로의 영역 상에 제 1 질화 막을 성막하는 제 1 질화 막 성막 공정과, 상기 1 또는 복수의 수광부 또는 상기 복수의 수광부 각각을 마스킹해서 상기 주변 회로의 트랜지스터의 제 1 게이트 사이드월 막을 형성하는 제 1 사이드월 막 형성 공정과, 상기 1 또는 복수의 수광부 및 상기 주변 회로의 영역 상에 제 2 질화 막을 성막하는 제 2 질화 막 성막 공정과, 상기 1 또는 복수의 수광부 또는 상기 복수의 수광부 각각을 마스킹해서 상기 주변 회로의 트랜지스터의 제 2 게이트 사이드월 막을 상기 제 1 게이트 사이드월 막 상에 상기 제 2 질화 막으로부터 형성하는 제 2 사이드월 막 형성 공정과, 상기 수광부 위만을 개구한 마스크를 이용해서 상기 제 1 질화 막 및 상기 제 2 질화 막을 상기 반사 방지 막으로서 소정 두께로 형성하는 반사 방지 막 형성 공정을 포함한다.
더 바람직하게는, 본 발명에 의한 고체 촬상 소자의 제조 방법에 있어서, 반사 방지 막 및 사이드월 막 형성 공정은 상기 1 또는 복수의 수광부 및 상기 주변 회로의 영역 상에 제 1 질화 막을 성막하는 제 1 질화 막 성막 공정과, 상기 제 1 질화 막 상에 제 2 질화 막을 성막하는 제 2 질화 막 성막 공정과, 상기 1 또는 복수의 수광부 또는 상기 복수의 수광부 각각을 마스킹해서 상기 주변 회로부의 트랜지스터의 게이트 사이드월 막을 상기 제 1 질화 막 및 상기 제 2 질화 막으로부터 형성하는 사이드월 막 형성 공정과, 상기 수광부 위만을 개구한 마스크를 이용해서 상기 제 1 질화 막 및 제 2 질화 막을 상기 반사 방지 막으로서 소정 두께로 형성 하는 반사 방지 막 형성 공정을 포함한다.
더 바람직하게는, 본 발명에 의한 고체 촬상 소자의 제조 방법에 있어서, 반사 방지 막은 상기 수광부 상에 실리콘 산화 막이 개재된 상태로 설치된 1층의 실리콘 질화 막이다.
더 바람직하게는, 본 발명에 의한 고체 촬상 소자의 제조 방법에 있어서, 반사 방지 막은 상기 수광부 상에 실리콘 산화 막이 개재된 상태로 설치된 상기 제 1 질화 막으로서 기능하는 실리콘 질화 막과 제 2 질화 막으로서 기능하는 실리콘 질화 막 상의 SiON막의 2층 구조를 갖는다.
더 바람직하게는, 본 발명에 의한 고체 촬상 소자의 제조 방법에 있어서, 반사 방지 막은 상기 수광부 상에 실리콘 산화 막이 개재된 상태로 설치된 상기 제 1 질화 막으로서 기능하는 저농도의 질화물을 갖는 실리콘 질화 막과 저농도의 질화물을 갖는 실리콘 질화 막 상에 제 2 질화 막으로서 기능하는 고농도의 질화물을 갖는 실리콘 질화 막의 2층 구조를 갖는다.
더 바람직하게는, 본 발명에 의한 고체 촬상 소자의 제조 방법에 있어서, 상기 반사 방지 막 및 상기 사이드월 막은 각각 에칭 처리에 의해 형성된다.
본 발명의 전자 정보 기기는 본 발명에 의한 상기 고체 촬상 소자를 촬상부에 이용한다.
이하, 상기 구성을 갖는 본 발명의 작용이 설명될 것이다.
본 발명에 의하면, 수광부 상에 설치된 반사 방지 막과 이 수광부의 주변 회로인 트랜지스터의 게이트 사이드월 막은 동시에 성막된 공통 질화 막으로 형성되 어 있다. 따라서, 두꺼운 게이트 사이드월 막의 막 두께를 갖는 실리콘 질화 막을 우선 형성하고, 그 후에 화소부(수광부) 위를 개구한 마스크를 이용해서 화소부(수광부) 상에만 소망의 막 두께를 갖는 반사 방지 막을 형성한다. 상술한 바와 같이, 게이트 사이드월 막의 막 두께와 반사 방지 막의 막 두께가 서로 상이할 지라도 공통 실리콘 질화 막의 성막이 1회의 공정으로 종료됨으로써 종래의 2회의 공정에 비해서 제조 공정을 간략화한다.
CM0S형 고체 촬상 소자 등의 수광부와 주변 회로의 양방을 갖는 종래의 반도체 장치에서는 수광부 상의 반사 방지 막으로서 기능하는 실리콘 질화 막과 수광부의 주변 회로의 게이트 사이드월 막으로서 이용되는 실리콘 질화 막에 대해 필요한 막 두께가 상이하기 때문에 종래에는 2회의 공정으로 실리콘 질화 막이 성막되었다. 한편, 본 발명에 의하면, 상술한 바와 같이, 수광부 상에 설치된 반사 방지 막과 수광부 주변 회로의 게이트 사이드월 막이 동시에 성막된 공통 실리콘 질화 막으로 형성되어 실리콘 질화 막을 성막하는 1 공정은 반사 방지 막과 게이트 사이드월 막의 양자를 형성함으로써 제조 공정을 간략화할 수 있다.
본 발명의 이들 및 다른 장점은 첨부 도면을 참조하여 이하의 상세한 설명을 판독 및 이해함으로써 당업자에게 명백해질 것이다.
이하, 본 발명에 의한 고체 촬상 소자 및 고체 촬상 소자의 제조 방법의 실시형태 1~4, 및 본 발명에 의한 고체 촬상 소자 및 고체 촬상 소자의 제조 방법의 실시형태 1~4를 이용한 전자 정보 기기의 실시형태 5는 도면을 참조하여 설명될 것 이다.
(실시형태 1)
실시형태 1에 의한 고체 촬상 소자에는 입사 광을 광전 변환해서 신호 전하를 생성하는 1 또는 복수의 수광부가 반도체 표면 또는 반도체 기판 표면에 설치되어 있다. 또한, 1 또는 복수의 수광부의 주변부 또는 각 수광부의 주변부에 주변 회로가 설치되어 있다. 실시형태 1에 의한 고체 촬상 소자의 특징 구성은 각 수광부와 그 주변 회로를 동시에 제조할 때에 각 수광부 상에 설치된 반사 방지 막과 수광부의 주변 회로인 트랜지스터의 게이트 사이드월 막이 동시에 성막된 공통 실리콘 질화 막으로 형성되어 있다는 것이다. 이 게이트 사이드월 막은 트랜지스터가 확실히 온 오프 동작을 수행하고 트랜지스터에 소정의 전류가 흐르도록 소스와 드레인 사이의 거리를 설정하고 있다. 두꺼운 실리콘 질화 막이 필요한 트랜지스터 사이드월 막을 먼저 형성한 후, 반사 방지에 적합한 얇은 실리콘 질화 막이 되도록 실리콘 질화 막을 박막화하는 실시형태 1에 의한 고체 촬상 소자의 제조 방법은 도 1~도 4을 참조해서 설명될 것이다.
도 1은 본 발명의 실시형태 1에 의한 고체 촬상 소자의 제조 방법에 있어서의 실리콘 질화 막 성막 공정을 나타내는 화소부 및 그 주변 회로의 종단면도이다.
도 1의 질화 막 성막 공정에 나타낸 바와 같이, 2차원 매트릭스로 촬상 영역(화소부)에 복수의 수광부가 형성되어 있다. 또한, 반도체 기판(1) 또는 반도체 영역의 전체 면에 실리콘 산화 막인 게이트 산화 막(2)이 형성되어 있다. 각 수광부의 주변에 형성된 신호 판독 회로 등의 주변 회로나 촬상 영역(복수의 수광부)에 설치되어 각 수광부의 주변 회로를 구동하기 위한 드라이버 회로 등의 주변 회로가 반도체 기판(1) 또는 반도체 영역 상에 설치되어 있다. 주변 회로의 트랜지스터의 게이트 폴리실리콘(3)이 게이트 산화 막(2) 상의 적절한 위치에 제공되어 있다. 게이트 폴리실리콘(3) 및 게이트 산화 막(2) 상에, 즉 복수의 수광부 및 주변 회로의 영역 상에 실리콘 질화 막(4)이 성막된다. 실리콘 질화 막(4)은 주변 회로의 각 트랜지스터의 게이트 폴리실리콘(3)을 형성한 후 후술하는 게이트 사이드월 막(41)과 반사 방지 막(42)이 된다. 이 때의 실리콘 질화 막(4)의 막 두께는 게이트 사이드월 막을 형성하는데 필요한 막 두께로 설정된다.
여기서, 실리콘 질화 막(4)의 성막은 저압 CVD법 또는 확산 노에 의해서도 될 수 있다. 게이트 사이드월 막(41)의 게이트 사이드월 폭(A)(두께)이 30~120㎚의 범위에 있도록 실리콘 질화 막(4)의 두께는 50~200㎚의 범위에서 형성된다.
도 2는 본 발명의 실시형태 1에 의한 고체 촬상 소자의 제조 방법에 있어서의 게이트 사이드월 막 형성 공정을 나타내는 화소부 및 그 주변 회로의 종단면도이다.
도 2의 게이트 사이드월 막 형성 공정에 나타낸 바와 같이, 복수의 수광부는 레지스트 막(5)에 의해 마스킹되어 주변 회로의 트랜지스터의 게이트 사이드월 막(41)을 형성한다. 즉, 촬상 영역(화소부)에 형성된 복수의 수광부의 실리콘 질화 막(4a)은 레지스트 막(5)에 의해 마스킹되고 개구부는 주변 회로 상에 형성된다. 또한, 실리콘 질화 막(4)이 에칭 시간 동안 에칭 제거되고 에칭량(막 두께)이 제어됨으로써 트랜지스터의 게이트 사이드월 막(41)을 소정 폭(소정 두께)으로 형성한 다.
이 경우, 에칭은 드라이 에칭이며, 그 에칭 조건은 20~200mTorr의 압력; 섭씨 25~100도의 온도; 100~800W의 파워; C4F8/O2/Ar 또는 CF4/CHF3/O2/Ar의 가스 종; 및 상기 C4F8, CF4, CHF3, 및 O2에 대해서는 5~50sccm의 유량, 및 Ar에 대해서는 100~500sccm의 유량을 포함한다.
여기서, 게이트 사이드월 막(41)의 게이트 사이드월 폭(A)(두께)은 폴리 막 두께에 의존할 지라도 개략적으로 성막 두께의 60%이다. 예를 들면, 실리콘 질화 막(4)이 100㎚의 두께로 성막되면, 게이트 사이드월 막(41)의 게이트 사이드월 폭(A)(두께)은 60㎚가 된다.
도 3은 본 발명의 실시형태 1에 의한 고체 촬상 소자의 제조 방법에 있어서의 반사 방지 막 형성 공정을 나타내는 화소부 및 그 주변 회로의 종단면도이다.
도 3의 반사 방지 막 형성 공정에 나타낸 바와 같이, 실리콘 질화 막(4)은 각 수광부 위만을 개구한 레지스트 막(6)을 이용해서 반사 방지 막(42)으로서 소정 막 두께로 형성된다. 즉, 주변 회로측이 레지스트 막(6)에 의해 마스킹되고 실리콘 질화 막(4)을 에칭 제거하는 에칭 시간이 제어되어 반사를 억제하는 소망 막 두께의 반사 방지 막(42)을 형성한다. 또한, 레지스트 막(6)의 얼라인먼트 정밀도를 고려해서 실리콘 질화 막(4)의 단부를 포함하도록 주변 회로측은 레지스트 막(6)에 의해 마스킹된다.
이 경우, 드라이 에칭이 또한 사용되며, 그 에칭 조건은 20~200mTorr의 압 력; 섭씨 25~100도의 온도; 100~800W의 파워; C4F8/O2/Ar 또는 CF4/CHF3/O2/Ar의 가스 종; 및 상기 C4F8, CF4, CHF3, 및 O2에 대해서는 5~50sccm의 유량, 및 Ar에 대해서는 100~500sccm의 유량을 포함한다. 그러나, 이 경우에는 드라이 에칭 대신에 웨트 에칭이 사용될 수 있다.
그 후, 도 4에 나타낸 바와 같이 레지스트 막(6)이 제거된다. 그렇게 함으로써, 반사 방지 막(42)과 주변 회로의 트랜지스터의 게이트 사이드월 막(41)이 공통 재료 막으로서 실리콘 질화 막(4)에 의해 형성됨으로써 제조 공정을 간략화한다. 그 결과, 실시형태 1에 의한 고체 촬상 소자가 제조된다.
이 경우, 실리콘 질화 막(4)을 막의 재료로서 갖는 반사 방지 막(42)의 막 두께(t)(㎚)는 350/(4n)㎚<t<450/(4n)㎚의 반사 방지 유효 범위 내로 설정될 수 있으며, n은 실리콘 질화 막의 굴절율이다. 즉, 실리콘 질화 막(4)을 막의 재료로서 갖는 반사 방지 막(42)은 t(㎚)의 막 두께를 갖고 30㎚<t<150㎚의 반사 방지 유효막 두께 범위 내로 설정된다.
상술한 바와 같이, 실시형태 1에 의한 고체 촬상 소자의 제조 방법은 트랜지스터의 게이트 사이드월 막(41)과 수광부 상에 설치되는 반사 방지 막(42)을 이 순서로 동시에 성막되는 공통 실리콘 질화 막을 이용해서 형성하는 반사 방지 막 및 사이드월 막 형성 공정을 포함하고 있다.
실시형태 1에 의한 고체 촬상 소자는 화소부 상에 얇은 실리콘 산화 막(예를 들면, 게이트 산화 막)과, 그 위에 반사 방지 막(42)이 되는 실리콘 질화 막을 포 함한다. 또한, 실리콘 질화 막(SiN막)은 화소부 주변에 형성되는 각종 회로를 구성하는 트랜지스터의 게이트부의 게이트 사이드월 막(41)으로서 기능한다.
상술한 실시형태 1에 의하면, 수광부 상에 설치된 반사 방지 막(42)과 수광부의 주변 회로의 트랜지스터의 게이트 사이드월 막(41)이 동시에 성막된 공통 실리콘 질화 막(4)으로 형성되어 있기 때문에, 두꺼운 게이트 사이드월 막(41)의 두께의 실리콘 질화 막이 먼저 형성된 후, 화소부 위를 개구한 마스크를 이용해서 전술한 반사 방지 유효막 두께를 형성하도록 반사 방지 막(42)이 형성된다. 그 결과, 실리콘 질화 막(4)의 성막이 1회 공정으로 종료된다. 반사 방지 막의 형성과 이온 주입의 배리어로서 사용되는 게이트 사이드월의 형성이 2회의 공정으로 개별적으로 수행되는 종래 기술에 비해서 제조 공정이 간략화될 수 있다.
(실시형태 2)
상기 실시형태 1에서는 반사 방지 막으로서 게이트 산화 막(2) 상에 1층의 실리콘 질화 막(SiN막)이 형성되었다. 실시형태 2에서는 게이트 산화 막(2) 위를 반사 방지 막으로서 실리콘 질화 막(SiN막)과 SiON막의 2층 구조로 형성하였다. 상술한 바와 같이, 실리콘 질화 막 상에 SiON막이 적층되면 반사가 더 효율적으로 억제될 수 있다.
도 5는 본 발명의 실시형태 2에 의한 고체 촬상 소자의 제조 방법에 있어서의 질화 막 성막 공정을 나타내는 화소부 및 그 주변 회로의 종단면도이다.
도 5의 질화 막 성막 공정에 나타낸 바와 같이, 2차원 매트릭스로 촬상 영역(화소부)에 복수의 수광부가 형성되어 있다. 또한, 반도체 기판(11)의 전체 면 상에 게이트 산화 막(11)이 형성되어 있다. 각 수광부의 주변에 형성된 신호 판독 회로(증폭 트랜지스터나 리셋 트랜지스터를 포함함) 등의 주변 회로나 촬상 영역(화소부)의 주변에 설치된 각 수광부의 주변 회로를 구동하기 위한 드라이버 회로(다수의 프랜지스터를 포함함) 등의 주변 회로가 반도체 기판(11)에 제공되어 있다. 주변 회로의 트랜지스터의 게이트 폴리실리콘(13)이 게이트 산화 막(12) 상의 적절한 위치에 제공되어 있다. 게이트 폴리실리콘(13) 및 게이트 산화 막(12) 상에, 즉 복수의 수광부 및 주변 회로의 영역 상에 실리콘 질화 막(14)(SiN막)이 소정 막 두께로 성막된다. 실리콘 질화 막(14)은 주변 회로의 각 트랜지스터의 게이트 폴리실리콘(13)을 형성한 후, 후술하는 게이트 사이드월 막(141a)과 반사 방지 막의 실리콘 질화 막(142a)(SiN막)이 된다. 이 때의 실리콘 질화 막(14)(SiN막)의 막 두께는 게이트 사이드월 막을 형성하는데 필요한 막 두께로 설정된다.
여기서, 실리콘 질화 막(14)의 성막은 저압 CVD법 또는 확산 노에 의해서도 될 수 있다. 실리콘 질화 막(14)의 성막 두께는 게이트 사이드월 막(141a)의 게이트 사이드월 폭(A')이 30~120㎚(폭 15~60㎚)의 대략 반이 되도록 50~200㎚의 대략 반(두께 25~100㎚)으로 형성된다.
도 6은 본 발명의 실시형태 2에 의한 고체 촬상 소자의 제조 방법에 있어서의 게이트 사이드월 막 형성 공정을 나타내는 화소부 및 그 주변 회로의 종단면도이다.
도 6의 게이트 사이드월 막 형성 공정에 있어서, 복수의 수광부 또는 각 수광부 상의 실리콘 질화 막(142a)(SiN막)이 레지스트 막(15)에 의해 마스킹되어 주 변 회로의 트랜지스터의 게이트 사이드월 막(141a)을 형성한다. 즉, 촬상 영역(화소부)에 형성된 복수의 수광부의 실리콘 질화 막(142a)은 레지스트 막(15)에 의해 마스킹되고 개구부는 주변 회로 상에 형성된다. 또한, 실리콘 질화 막(14)(SiN막)은 에칭에 의해 제거됨으로써 트랜지스터의 게이트 사이드월 막(141a)을 형성한다.
이 경우, 에칭은 드라이 에칭이며, 그 에칭 조건은 20~200mTorr의 압력; 섭씨 25~100도의 온도; 100~800W의 파워; C4F8/O2/Ar 또는 CF4/CHF3/O2/Ar의 가스 종; 및 상기 C4F8, CF4, CHF3 및 O2에 대해서는 5~50sccm의 유량, 및 Ar에 대해서는 100~500sccm의 유량을 포함한다.
여기서, 게이트 사이드월 막(141a)의 게이트 사이드월 폭(A')(두께)은 폴리 막의 두께에 의존할 지라도 개략적으로 막 두께의 60%이다.
유사하게도, 복수의 수광부 및 주변 회로의 영역 상의 SiN막 상에 SiON막의 소정 두께가 형성된다. 복수의 수광부 또는 각 수광부 상의 SiON막(14a)은 동일한 레지스트 막(15)에 의해 마스킹되어 주변 회로부의 트랜지스터의 게이트 사이드월 막(141b)을 형성한다. 그 결과, 게이트 사이드월 막(141a)의 게이트 사이드월 폭(A')(두께)과 게이트 사이드월 막(141b)의 게이트 사이드월 폭(A")(두께)의 합계가 게이트 사이드월 폭(A)이 된다. 여기서, 게이트 사이드월 폭(A')과 게이트 사이드월 폭(A")이 동등하다.
도 7은 본 발명의 실시형태 2에 의한 고체 촬상 소자의 제조 방법에 있어서의 반사 방지 막 형성 공정을 나타내는 화소부 및 그 주변 회로의 종단면도이다.
도 7의 반사 방지 막 형성 공정에 나타낸 바와 같이, 수광부 위만을 개구한레지스트 막(16)을 이용해서 실리콘 질화 막(142a)(SiN막)과 SiON막(142b)의 2층 구조는 반사 방지 막(142)으로서 소정 두께로 형성된다. 즉, 주변 회로부 측은 레지스트 막(16)에 의해 마스킹되고, SiON막(142b)은 시간 제어로 에칭 제거되어 반사를 억제하는 소망 막 두께의 반사 방지 막(142)을 형성한다. 도 7에서는 에칭 제거 후의 SiON막(142b)의 막 두께와 실리콘 질화 막(142a)(SiN막)의 막 두께가 간소화를 위해 동등한 막 두께로 예시되지만; SiON막(142b)의 막 두께는 에칭 제거된 양만큼 에칭에 의해 얇아지게 된다.
이 경우, 드라이 에칭이 또한 사용되며, 그 에칭 조건은 20~200mTorr의 압력; 섭씨 25~100도의 온도; 100~800W의 파워; C4F8/O2/Ar 또는 CF4/CHF3/O2/Ar의 가스 종; 및 상기 C4F8, CF4, CHF3, 및 O2에 대해서는 5~50sccm의 유량, 및 Ar에 대해서는 100~500sccm의 유량을 포함한다. 그러나, 이 경우, 드라이 에칭 대신에 웨트 에칭이 사용될 수 있다.
그 후, 도 8에 나타낸 바와 같이 레지스트 막(16)이 제거된다. 그렇게 함으로써, 2층의 반사 방지 막(142)과 주변 회로의 트랜지스터의 게이트 사이드월 막(141a, 141b)이 실리콘 질화 막(14) 및 SiON막으로 공통 재료의 막으로서 형성되어 제조 공정을 간략화한다. 그 결과, 실시형태 2에 의한 고체 촬상 소자가 제조된다.
이 경우, 실리콘 질화 막(14)과 SiON막의 2층막을 막의 재료로서 갖는 반사 방지 막(142)의 합계 막 두께(t)(㎚)는 각각의 막의 합계이며, 반사 방지가 유효한 소정의 범위 내로 설정될 수 있다.
실시형태 2에 의한 고체 촬상 소자는 화소부 상의 얇은 실리콘 산화 막[예를 들면, 게이트 산화 막(2)]과, 실리콘 산화 막 상에 설치된 반사 방지 막으로서 기능하는 실리콘 질화 막(142a)(SiN막)과, 실리콘 질화 막(142a) 더 위에 반사 방지 막으로서 기능하는 SiON막(142b)을 포함한다. 또한, 실리콘 질화 막(142a)(SiN막)과 SiON막(142b)의 2층은 주변에 형성되는 각종 회로를 구성하는 트랜지스터의 게이트부의 사이드월 막(141a, 141b)으로서 기능한다.
상술한 바와 같이, 실시형태 2에 의하면, 수광부 상에 실리콘 산화 막(2)이 개재된 상태로 설치된 실리콘 질화 막(142a)(SiN막)과 SiON막(142b)의 2층막으로 형성된 반사 방지 막(142)과, 수광부의 주변 회로의 트랜지스터의 게이트 사이드월 막(141a, 141b)은 동시에 성막된 공통 실리콘 질화 막(14)(SiN막)과 SiON막의 2층막으로 형성되어 있다. 두꺼운 게이트 사이드월 막(141a, 141b)의 합계 막 두께인 실리콘 질화 막(14)(SiN막)과 SiON막의 2층막이 우선 각각 형성되고, 상기 형성 각각 후에, 화소부 위만을 개구한 마스크를 이용해서 소망 막 두께를 갖는 반사 방지 막(142)의 각 구성 막으로 형성된다. 그 결과, 질화 막(SiN막)과 SiON막의 2층막의 성막이 1회의 공정으로 완료된다. 반사 방지 막 형성과 이온 주입의 배리어로서 이용되는 게이트 사이드월 막 형성이 2회의 공정으로 개별적으로 수행되는 종래의 기술에 비해서 제조 공정이 간략화될 수 있다. 더욱이, 질화 막(SiN막)과 SiON막의 2층막이 연속적으로 형성되므로, 게이트 사이드월 막이 일괄 형성된 후에, 소망 막 두께의 반사 방지 막(142)이 형성될 수 있다. 이 경우에, 제조 공정이 더욱 간략화될 수 있다. 또한, 반사 방지 막이 2층 구조를 가질 경우에 상이한 2종류의 두께를 갖는 게이트 사이드월 막이 형성될 수도 있다.
(실시형태 3)
상기 실시형태 1에서는 반사 방지 막으로서 실리콘 산화 막(2) 상에 1층의 실리콘 질화 막(SiN막)이 형성된다. 실시형태 3에서는 실리콘 산화 막(2) 상에 반사 방지 막으로서 저농도의 질화물을 갖는 실리콘 질화 막(SiN막)과 고농도의 질화물을 갖는 실리콘 질화 막(SiN막)의 2층 구조가 형성된다. 질화물의 농도가 증가함에 따라 굴절율이 증가한다. 따라서, 저농도의 실리콘 질화 막(SiN막) 상에 고농도의 실리콘 질화 막(SiN막)이 적층되면, 상기 실시형태 2의 경우와 같이 반사가 더욱 효율적으로 억제될 수 있다.
도 9는 본 발명의 실시형태 3에 의한 고체 촬상 소자의 제조 방법에 있어서의 실리콘 질화 막 성막 공정을 나타내는 화소부 및 그 주변 회로의 종단면도이다.
도 9의 질화 막 성막 공정에 나타낸 바와 같이, 2차원 매트릭스로 촬상 영역(화소부)에 복수의 수광부가 형성되어 있다. 또한, 반도체 기판(21)의 전체 면에 게이트 산화 막(22)이 형성된다. 각 수광부의 주변에 형성된 신호 판독 회로(증폭 트랜지스터나 리셋 트랜지스터를 포함함) 등의 주변 회로나, 촬상 영역(화소부)에 제공된 각 수광부의 주변 회로를 구동하기 위한 드라이버 회로(다수의 트랜지스터를 포함함) 등의 주변 회로가 반도체 기판(21) 상에 형성되어 있다. 주변 회로의 트랜지스터의 게이트 폴리실리콘(23)은 게이트 산화 막(22) 상의 적절한 위치에 제 공되어 있다. 게이트 폴리실리콘(23) 및 게이트 산화 막(22) 상에, 즉 복수의 수광부 및 주변 회로의 영역 상에 저농도의 질화물을 갖는 실리콘 질화 막(24)(SiN막)이 소정 막 두께로 성막된다. 저농도의 질화물을 갖는 실리콘 질화 막(24)은 주변 회로의 각 트랜지스터의 게이트 폴리실리콘(23)을 형성한 후, 후술하는 게이트 사이드월 막(241a)과 반사 방지 막의 저농도의 질화물을 갖는 실리콘 질화 막(242a)이 된다. 이 때의 실리콘 질화 막(24)(SiN막)의 막 두께는 게이트 사이드월 막을 형성하는데 필요한 막 두께로 설정된다.
여기서, 저농도의 질화물을 갖는 실리콘 질화 막(24)의 성막은 저압 CVD법 또는 확산 노에 의해서도 될 수 있다. 게이트 사이드월 막(241a)의 게이트 사이드월 폭(A')이 30~120㎚(폭15~60㎚)의 대략 반이 되도록 실리콘 질화 막(24)의 두께는 50~200㎚의 대략 반(두께 25~100㎚)으로 형성된다.
도 10은 본 발명의 실시형태 3에 의한 고체 촬상 소자의 제조 방법에 있어서의 게이트 사이드월 막 형성 공정을 나타내는 화소부 및 그 주변 회로의 종단면도이다.
도 10의 게이트 사이드월 막 형성 공정에 나타낸 바와 같이, 복수의 수광부 또는 각 수광부 상의 저농도의 질화물을 갖는 실리콘 질화 막(24a)(SiN막)이 레지스트 막(25)에 의해 마스킹되어 주변 회로부의 트랜지스터의 게이트 사이드월 막(241a)을 형성한다. 즉, 촬상 영역(화소부)에 형성된 복수의 수광부의 실리콘 질화 막(24a)이 레지스트 막(25)에 의해 마스킹되고 개구부가 주변 회로 상에 형성된다. 또한, 저농도의 질화물을 갖는 실리콘 질화 막(24)(SiN막)이 에칭 제거됨으로 써 트랜지스터의 게이트 사이드월 막(241a)을 형성한다.
이 경우, 에칭은 드라이 에칭이며, 그 에칭 조건은 20~200mTorr의 압력; 섭씨 25~100도의 온도; 100~800W의 파워; C4F8/O2/Ar 또는 CF4/CHF3/O2/Ar의 가스 종; 및 상기 C4F8, CF4, CHF3, 및 O2에 대해서는 5~50sccm의 유량. 및 Ar에 대해서는 100~500sccm의 유량을 포함한다.
여기서, 게이트 사이드월 막(241a)의 게이트 사이드월 폭(A')(두께)은 폴리 막의 두께에 의존할 지라도, 개략적으로 막 두께의 60%이다.
마찬가지로, 복수의 수광부 및 그 주변 회로의 영역 상의 저농도의 질화물을 갖는 SiN막(242a) 상에 고농도의 질화물을 갖는 SiN막의 소정 두께가 성막된다. 복수의 수광부 또는 각 수광부 상의 저농도의 질화물을 갖는 SiN막(242a)이 레지스트 막(25)에 의해 마스킹되어 주변 회로부의 트랜지스터의 게이트 사이드월 막(241b)을 형성한다. 그 결과, 게이트 사이드월 막(241a)의 게이트 사이드월 폭(A')(두께)과 게이트 사이드월 막(241b)의 게이트 사이드월 폭(A")(두께)의 합계가 게이트 사이드월 폭(A)이 된다. 여기서, 게이트 사이드월 폭(A')과 게이트 사이드월 폭(A")이 동등하게 예시되어 있다.
도 11은 본 발명의 실시형태 3에 의한 고체 촬상 소자의 제조 방법에 있어서의 반사 방지 막 형성 공정을 나타내는 화소부 및 그 주변 회로의 종단면도이다.
도 11의 반사 방지 막 형성 공정에 나타낸 바와 같이, 수광부 위만을 개구한 레지스트 막(26)을 이용해서 저농도의 질화물을 갖는 실리콘 질화 막(242a)(저농도 의 SiN막)과 고농도의 질화물을 갖는 실리콘 질화 막(242b)(고농도의 SiN막)의 2층 구조의 소정 두께가 반사 방지 막(242)으로서 형성된다. 즉, 주변 회로부측이 레지스트 막(26)에 의해 마스킹되고, SiON 막(242b)(고농도의 SiN막)이 시간 제어로 에칭되어 반사를 억제하는 소망 막 두께의 반사 방지 막(242)을 형성한다.
이 경우도, 드라이 에칭이 또한 사용되며, 그 에칭 조건은 20~200mTorr의 압력; 섭씨 25~100도의 온도; 100~800W의 파워; C4F8/O2/Ar 또는 CF4/CHF3/O2/Ar의 가스 종; 및 상기 C4F8, CF4, CHF3, 및 O2에 대해서는 5~50sccm의 유량, 및 Ar에 대해서는 100~500sccm의 유량을 포함한다. 그러나, 이 경우, 드라이 에칭 대신에 웨트 에칭이 사용될 수 있다.
그 후, 도 12에 나타낸 바와 같이 레지스트 막(26)을 제거한다. 그렇게 함으로써, 2층의 반사 방지 막(242)과 주변 회로의 트랜지스터의 게이트 사이드월 막(241a 및 241b)이 저농도의 실리콘 질화 막(24) 및 고농도의 실리콘 질화 막으로 공통 재료의 막으로서 형성되어 제조 공정을 간략화한다. 그 결과, 실시형태 3에 의한 고체 촬상 소자가 제조된다.
이 경우, 저농도의 실리콘 질화 막(24)과 고농도의 실리콘 질화 막의 2층막을 막의 재료로서 갖는 반사 방지 막(242)의 합계 막 두께(t)(㎚)는 각각의 막 두께의 합계이며, 반사 방지가 유효한 소정 범위 내로 설정될 수 있다.
실시형태 3에 의한 고체 촬상 소자는 화소부 상의 얇은 실리콘 산화 막[예를 들면, 게이트 산화 막(22)]과, 실리콘 산화 막 상에 제공된 반사 방지 막으로서 기 능하는 저농도의 실리콘 질화 막(242a)(SiN막)과, 실리콘 질화 막(242a) 상에 반사 방지 막으로서 기능하는 고농도의 실리콘 질화 막(242b)(SiN막)을 포함한다. 또한, 저농도와 고농도의 질화 막(SiN막)의 2층은 주변에 형성되는 각종 회로를 구성하는 트랜지스터의 게이트부의 사이드월 막(241a 및 241b)으로서 기능한다.
상술한 실시형태 3에 의하면, 수광부 상에 게이트 산화 막(22)이 개재된 상태로 제공되는 저농도와 고농도의 질화 막(SiN막)의 2층막으로 형성되는 반사 방지 막(242)과, 수광부의 주변 회로의 트랜지스터의 게이트 사이드월 막(241a 및 241b)가 동시에 성막된 공통 저농도와 고농도의 질화 막(SiN막)의 2층막으로 형성되어 있다. 두꺼운 게이트 사이드월 막(241a 및 241b)의 합계 막 두께인 저농도와 고농도의 질화 막(SiN막)의 2층막이 먼저 각각 개별적으로 형성된다. 상기 형성 각각 후에, 화소부 위만을 개구한 마스크를 이용해서 소망 막 두께의 반사 방지 막(242)의 각 구성 막이 게이트 사이드월 막(241a 및 241b)이 형성된다. 그 결과, 저농도와 고농도의 질화 막(SiN막)의 2층막의 성막이 1회의 공정으로 완료된다. 반사 방지 막 형성과 이온 주입의 배리어로서 사용되는 게이트 사이드월의 형성이 2회의 공정으로 개별적으로 수행되는 종래 기술에 비해서, 제조 공정이 간략화될 수 있다. 더욱이, 저농도와 고농도의 질화 막(SiN막)의 2층막이 형성되고 나서 게이트 사이드월 막이 형성된 후에, 소망 막 두께의 반사 방지 막(242)이 형성될 수 있다.
상기 실시형태 1에 의한 반사 방지 막 및 사이드월 막 형성 공정은 1 또는 복수의 수광부 및 그 주변 회로의 영역 상에 실리콘 질화 막(4)을 성막하는 질화 막 성막 공정과, 1 또는 복수의 수광부 또는 복수의 수광부의 각각을 마스킹함으로 써 주변 회로의 트랜지스터의 게이트 사이드월 막(41)을 형성하는 사이드월 막 형성 공정과, 수광부 위만을 개구한 마스크를 이용해서 실리콘 질화 막(4)을 반사 방지 막(42)으로서 소정 두께로 형성하는 반사 방지 막 형성 공정을 포함하고 있다. 이것에 한하지 않고, 상기 실시형태 2 및 3에 의한 반사 방지 막 및 사이드월 막 형성 공정은 1 또는 복수의 수광부 및 주변 회로의 영역 상에 제 1 질화 막을 성막하는 제 1 질화 막 성막 공정과, 1 또는 복수의 수광부 또는 상기 복수의 수광부의 각각을 마스킹함으로써 주변 회로의 트랜지스터의 제 1 게이트 사이드월 막을 제 1 질화 막으로부터 형성하는 제 1 사이드월 막 형성 공정과, 1 또는 복수의 수광부 및 상기 주변 회로의 영역 상에 제 2 질화 막을 성막하는 제 2 질화 막 성막 공정과, 주변 회로의 트랜지스터의 제 2 게이트 사이드월 막을 형성하는 제 2 사이드월 막 형성 공정과, 수광부 위만을 개구한 마스크를 이용해서 제 1 질화 막 및 제 2 질화 막을 상기 반사 방지 막의 소정 막 두께로 형성하는 반사 방지 막 형성 공정을 포함할 수 있다. 대안으로, 실시형태 2 및 3에서의 반사 방지 막 및 사이드월 막 형성 공정은 1 또는 복수의 수광부 및 주변 회로의 영역 상에 제 1 질화 막을 성막하는 제 1 질화 막 성막 공정과, 제 1 질화 막 상에 제 2 질화 막을 성막하는 제 2 질화 막 성막 공정과, 1 또는 복수의 수광부 또는 복수의 수광부의 각각을 마스킹함으로써 주변 회로부의 트랜지스터의 게이트 사이드월 막을 제 1 질화 막 및 제 2 질화 막으로부터 형성하는 사이드월 막 형성 공정과, 수광부 위만을 개구한 마스크를 이용해서 제 1 질화 막 및 제 2 질화 막을 반사 방지 막의 소정 두께로 형성하는 반사 방지 막 형성 공정을 포함할 수 있다.
(실시형태 4)
상기 실시형태 1~3에서는 CMOS형 고체 촬상 소자의 경우가 설명되어 있고, 각 각 수광부의 주변부에 설치되는 주변 회로는 전하 전송 트랜지스터, 리셋 트랜지스터 및 증폭 트랜지스터(선택 트랜지스터를 포함할 수도 있음)를 포함한다. 또한, 복수의 수광부(촬상 영역)의 주변부에 설치되는 주변 회로는 판독 회로를 제어하는 드라이버 회로를 포함한다. 실시형태 4에서는 CCD형 고체 촬상 소자의 경우가 설명될 것이다.
실시형태 4는 실시형태 1~3의 수광부에 반사 방지 막을 제공한다는 점에서 동일하다. 다른 것은 각 수광부로부터의 신호 전하가 판독되어 수직 전송된 후, 신호 전하가 수평 전송되어 전하 검출부의 신호 출력 트랜지스터(주변 회로부의 트랜지스터)에서 증폭되어서 촬상 신호로서 출력되지만, 신호 출력 트랜지스터의 게이트에 게이트 사이드월 막을 형성한다는 점이다. 따라서, 본 발명이 CCD형 고체 촬상 소자에 적용되어 본 발명의 실시형태 4로 할 수 있다.
여기서, CMOS형 고체 촬상 소자와 CCD형 고체 촬상 소자의 특징이 간단히 설명될 것이다.
CMOS형 고체 촬상 소자는, CCD형 이미지 센서와 다르게, 수직 전송부를 사용하여 각 수광부로부터 신호 전하를 전송하고, 수평 전송부를 사용하여 수직 전송부로부터 신호 전하를 수평 방향으로 전송하는 CCD를 사용하지 않는다. 그 대신에, CMOS 이미지 센서는 메모리 디바이스와 같이 알루미늄 배선에 의해 형성되는 선택 제어 선을 사용하여 각 화소에 대해 수광부로부터 신호 전하를 판독해서 신호 전하 를 전압으로 변환한다. 그 후, CMOS 이미지 센서는 변환 전압에 따라 증폭된 촬상 신호를 선택된 화소로부터 순차 판독한다. 한편, CCD형 이미지 센서는 CCD를 구동하기 위한 복수의 정 부의 전원 전압을 필요로 하지만, CMOS 이미지 센서는 단일 전원으로 그 자체를 구동할 수 있어서 CCD형 이미지 센서에 비래 저소비 전력화나 저전압 구동을 가능하게 한다. 더욱이, CCD형 이미지 센서의 제조에 CCD 독자의 제조 프로세스가 이용되기 때문에, CMOS 회로에 일반적으로 이용되는 제조 프로세스를 CCD형 이미지 센서의 제조 방법에 직접 적용하는 것이 어렵다. 한편, CM0S형 이미지 센서는 CM0S 회로에 일반적으로 이용되는 제조 프로세스를 사용한다. 그러므로, 표시 제어용의 드라이버 회로나 촬상 제어용의 드라이버 회로, DRAM 등의 반도체 메모리, 및 논리 회로의 제조에 빈번히 이용되고 있는 CM0S 프로세스에 의해 논리 회로, 아날로그 회로, 및 아날로그 디지털 변환 회로 등이 동시에 형성될 수 있다. 즉, CM0S형 이미지 센서를 반도체 메모리, 표시 제어용의 드라이버 회로 및 촬상 제어용의 드라이버 회로가 형성되는 동일한 반도체 칩 상에 형성하는 것이 용이하다. 또한, CM0S형 이미지 센서 제조에 대하여도, CM0S형 이미지 센서가 반도체 메모리, 표시 제어용의 드라이버 회로 및 촬상 제어용의 드라이버 회로와 생산 라인을 공유하는 것이 용이하다.
(실시형태 5)
도 13은 본 발명의 실시형태 1~4 중 어느 하나에 의한 고체 촬상 소자를 포함하는 고체 촬상 장치를 촬상부에 이용한 본 발명의 실시형태 5의 전자 정보 기기의 개략 구성 예를 예시하는 블록도이다.
도 13에 있어서, 본 발명의 상술한 실시형태 5의 전자 정보 기기(90)는 실시형태 1의 고체 촬상 소자(10), 실시형태 2의 고체 촬상 소자(20), 실시형태 3의 고체 촬상 소자(30) 및 실시형태 4의 고체 촬상 소자(4O) 중 어느 하나로부터의 촬상 신호를 각종 신호 처리해서 컬러 화상 신호를 얻는 고체 촬상 장치(91)와, 고체 촬상 장치(91)로부터의 컬러 화상 신호를 소정 신호 처리가 기록용의 컬러 화상 신호에 행해진 후에 데이터 기록하는 메모리부(92)(예를 들면, 기록 미디어)와, 고체 촬상 장치(91)로부터의 컬러 화상 신호를 소정 신호 처리가 표시용의 컬러 화상 신호에 행해진 후에 표시 화면(예를 들면, 액정 표시 화면) 상에 표시하는 표시부(93)(예를 들면, 컬러 액정 표시 장치)와, 고체 촬상 장치(91)로부터의 컬러 화상 신호를 소정 신호 처리가 통신용의 화상 신호에 행해진 후에 통신하는 통신부(94)(예를 들면, 송수신 장치)와, 고체 촬상 장치(91)로부터의 컬러 화상 신호를 소정 신호 처리가 인쇄용에 행해진 후에 인쇄 데이터를 프린트아웃하는 화상 출력부(95)를 포함한다. 이것에 한하지 않고, 전자 정보 기기(90)는 고체 촬상 장치(91) 이외에, 메모리부(92)와, 표시부(93)와, 통신부(94)와, 화상 출력부(95) 중 어느 하나를 포함할 수 있다.
전자 정보 기기(90)로서는 디지털 카메라(예를 들면, 디지털 비디오 카메라 및 디지털 스틸 카메라), 화상 입력 카메라(예를 들면, 감시 카메라, 도어 폰 카메라, 차량 탑재 후방 감시 카메라를 포함하는 차량 탑재 카메라, 및 텔레비젼 카메라), 스캐너, 팩시밀리, 카메라 부착 휴대 전화 장치, 및 휴대 단말 장치(PDA) 등의 화상 입력 디바이스를 포함하는 전자 정보 기기가 생각될 수 있다.
그러므로, 본 발명의 실시형태 5에 의하면, 고체 촬상 장치(91)로부터의 컬러 화상 신호은 표시 화면 상에 양호하게 표시되고; 지면에 화상 출력부(95)를 사용하여 프린트아웃되고; 통신 데이터로서 유선 또는 무선을 통해 양호하게 통신되고; 메모리부(92)에서 소정 데이터 압축 처리를 행해서 양호하게 기억될 수 있으며; 각종 데이터 처리가 양호하게 행해질 수 있다.
상기 실시형태 1~4에서는 특별히 설명되지 않았지만, 수광부 상에 제공된 반사 방지 막과 트랜지스터의 게이트 사이드월 막이 동시에 성막된 공통 질화 막으로 형성되어 있으면 제조 공정을 간략화하는 본 발명의 목적이 달성될 수 있다.
이상과 같이, 본 발명은 바람직한 실시형태 1~5의 이용에 의해 예시되었다. 그러나, 본 발명은 상기 실시형태 1~5에 의거해서만 해석되지 않아야 된다. 본 발명의 범위는 특허청구범위에 의해서만 해석되어야 한다. 또한, 당업자는 본 발명의 구체적인 바람직한 실시형태 1~5의 기재로부터 본 발명의 기재 및 기술 상식에 의거해서 등가의 기술 범위를 실시할 수 있는 것이 이해된다. 더욱이, 본 명세서에 있어서 인용한 특허, 특허출원 및 참고문헌은 그 내용 자체가 구체적으로 본 명세서에 기재되어 있는 바와 같이 본 명세서에 대한 참고문헌으로서 인용되어야 하는 것이 이해된다.
본 발명은 피사체로부터의 화상 광을 광전 변환해서 촬상하는 반도체 소자로 구성된 고체 촬상 소자, 고체 촬상 소자의 제조 방법, 및 고체 촬상 소자를 화상 입력 디바이스로서 촬상부에 이용한 디지털 카메라(예를 들면, 디지털 비디오 카메 라 및 디지털 스틸 카메라), 화상 입력 카메라(예를 들면, 시큐리티 카메라 및 차량 탑재 카메라), 스캐너, 팩시밀리, 및 카메라 부착 휴대 전화 장치 등의 전자 정보 기기의 분야에 적용될 수 있다. 필요한 막 두께가 수광부 상의 반사 방지 막으로서 기능하는 실리콘 질화 막과 수광부의 주변 회로의 게이트 사이드월 막으로서 이용되는 실리콘 질화 막에 대해 상이하기 때문에 CM0S형 고체 촬상 소자 등과 같이 수광부와 주변 회로를 갖는 종래의 반도체 장치에서는 실리콘 질화 막이 2회의 공정으로 종래에 성막되었다. 한편, 상술한 본 발명에 의하면, 수광부 상에 제공된 반사 방지 막과 수광부 주변 회로의 게이트 사이드월 막이 동시에 성막된 공통 실리콘 질화 막으로 형성되기 때문에 1회의 실리콘 질화 막의 성막이 반사 방지 막과 게이트 사이드월 막을 형성하므로 제조 공정을 간략화할 수 있다.
각종 다른 수정은 본 발명의 범위 및 정신을 벗어나지 않고 당업자에 의해 용이하게 이루어질 수 있다. 따라서, 첨부된 특허청구범위는 여기에 정의된 기재에 한정되지 않고 넓게 해석되어야 한다.
도 1은 본 발명의 실시형태 1에 의한 고체 촬상 소자의 제조 방법에 있어서의 실리콘 질화 막 성막 공정을 나타내는 화소부 및 그 주변 회로의 종단면도이다.
도 2는 본 발명의 실시형태 1에 의한 고체 촬상 소자의 제조 방법에 있어서의 게이트 사이드월 막 형성 공정을 나타내는 화소부 및 그 주변 회로의 종단면도이다.
도 3은 본 발명의 실시형태 1에 의한 고체 촬상 소자의 제조 방법에 있어서의 반사 방지 막 형성 공정을 나타내는 화소부 및 그 주변 회로의 종단면도이다.
도 4는 본 발명의 실시형태 1에 의한 고체 촬상 소자의 제조 방법에 있어서의 반사 방지 막 형성 후의 레지스트 막 제거 공정을 나타내는 화소부 및 그 주변 회로의 종단면도이다.
도 5는 본 발명의 실시형태 2에 의한 고체 촬상 소자의 제조 방법에 있어서의 질화 막 성막 공정을 나타내는 화소부 및 그 주변 회로의 종단면도이다.
도 6은 본 발명의 실시형태 2에 의한 고체 촬상 소자의 제조 방법에 있어서의 게이트 사이드월 막 형성 공정을 나타내는 화소부 및 그 주변 회로의 종단면도이다.
도 7은 본 발명의 실시형태 2에 의한 고체 촬상 소자의 제조 방법에 있어서의 반사 방지 막 형성 공정을 나타내는 화소부 및 그 주변 회로의 종단면도이다.
도 8은 본 발명의 실시형태 2에 의한 고체 촬상 소자의 제조 방법에 있어서의 반사 방지 막 형성 후의 레지스트 막 제거 공정을 나타내는 화소부 및 그 주변 회로의 종단면도이다.
도 9는 본 발명의 실시형태 3에 의한 고체 촬상 소자의 제조 방법에 있어서의 실리콘 질화 막 성막 공정을 나타내는 화소부 및 그 주변 회로의 종단면도이다.
도 10은 본 발명의 실시형태 3에 의한 고체 촬상 소자의 제조 방법에 있어서의 게이트 사이드월 막 형성 공정을 나타내는 화소부 및 그 주변 회로의 종단면도이다.
도 11은 본 발명의 실시형태 3에 의한 고체 촬상 소자의 제조 방법에 있어서의 반사 방지 막 형성 공정을 나타내는 화소부 및 그 주변 회로의 종단면도이다.
도 12는 본 발명의 실시형태 3에 의한 고체 촬상 소자의 제조 방법에 있어서의 반사 방지 막 형성 후의 레지스트 막 제거 공정을 나타내는 화소부 및 그 주변 회로의 종단면도이다.
도 13은 본 발명의 실시형태 1~4 중 어느 하나에 의한 고체 촬상 소자를 포함하는 고체 촬상 장치를 촬상부에 이용한 본 발명의 실시형태 5의 전자 정보 기기의 모범적인 개략 구성을 예시하는 블록도이다.
[부호의 설명]
1, 11, 21: 반도체 기판 2, 12, 22: 게이트 산화 막
3, 13, 23: 게이트 폴리실리콘 4, 4a, 14, 142a: 실리콘 질화 막
14a, 142b: SiON막
24, 242a: 저농도의 질화물을 갖는 실리콘 질화 막
24a, 242b: 고농도의 질화물을 갖는 실리콘 질화 막
41, 141a, 141b, 241a, 241b: 게이트 사이드월 막
42, 142, 242: 반사 방지 막 5, 15, 25, 6, 16, 26: 레지스트 막
10, 20, 30, 40: 고체 촬상 소자 90: 전자 정보 기기
91: 고체 촬상 장치 92: 메모리부
93: 표시부 94: 통신부
95: 화상 출력부
Claims (20)
- 입사 광을 광전 변환해서 신호 전하를 생성하는 1 또는 복수의 수광부가 반도체 영역 표면 또는 반도체 기판 표면에 설치되고, 트랜지스터를 갖는 주변 회로가 설치된 고체 촬상 소자에 있어서:상기 수광부 상에 설치된 반사 방지 막과 상기 트랜지스터의 게이트 사이드월 막은 동시에 성막된 공통 질화 막으로 형성되어 있는 것을 특징으로 하는 고체 촬상 소자.
- 제 1 항에 있어서,상기 반사 방지 막은 상기 수광부 상에 실리콘 산화 막이 개재된 상태로 설치된 1층의 실리콘 질화 막으로 구성되어 있는 것을 특징으로 하는 고체 촬상 소자.
- 제 1 항에 있어서,상기 반사 방지 막은 상기 수광부 상에 실리콘 산화 막이 개재된 상태로 설치된 실리콘 질화 막과 상기 실리콘 질화 막 상의 SiON막의 2층으로 구성되어 있는 것을 특징으로 하는 고체 촬상 소자.
- 제 1 항에 있어서,상기 반사 방지 막은 상기 수광부 상에 실리콘 산화 막이 개재된 상태로 설치된 저농도의 질화물을 갖는 실리콘 질화 막과 저농도의 질화물을 갖는 실리콘 질화 막 상에 고농도의 질화물을 갖는 실리콘 질화 막의 2층으로 구성되어 있는 것을 특징으로 하는 고체 촬상 소자.
- 제 2 항에 있어서,상기 게이트 사이드월 막은 상기 실리콘 질화 막으로 구성되어 있는 것을 특징으로 하는 고체 촬상 소자.
- 제 3 항에 있어서,상기 게이트 사이드월 막은 상기 실리콘 질화 막과 상기 SiON막의 2층으로 구성되어 있는 것을 특징으로 하는 고체 촬상 소자.
- 제 4 항에 있어서,상기 게이트 사이드월 막은 저농도의 질화물을 갖는 실리콘 질화 막과 고농도의 질화물을 갖는 실리콘 질화 막의 2층으로 구성되어 있는 것을 특징으로 하는 고체 촬상 소자.
- 제 1 항에 있어서,상기 반사 방지 막의 막 두께는 상기 게이트 사이드월 막의 막 두께를 얻기 위해 필요한 막 두께보다 더 얇게 설정되어 있는 것을 특징으로 하는 고체 촬상 소자.
- 제 1 항에 있어서,상기 반사 방지 막은 t(㎚)의 막 두께를 갖고, 30㎚<t<150㎚의 반사 방지 유효 막 두께 범위 내로 설정되어 있는 것을 특징으로 하는 고체 촬상 소자.
- 제 1 항에 있어서,상기 주변 회로는 상기 1 또는 복수의 수광부의 주변 회로 또는 상기 수광부 각각의 주변 회로 중 적어도 어느 하나인 것을 특징으로 하는 고체 촬상 소자.
- 제 1 항에 있어서,상기 주변 회로는 CCD 전하 전송로를 통해 전송된 신호 전하를 전압 변환해서 증폭 출력하는 출력 트랜지스터를 포함하는 것을 특징으로 하는 고체 촬상 소자.
- 입사 광을 광전 변환해서 신호 전하를 생성하는 1 또는 복수의 수광부가 반도체 영역 표면 또는 반도체 기판 표면에 설치되고, 트랜지스터를 갖는 주변 회로가 설치된 고체 촬상 소자의 제조 방법에 있어서:상기 트랜지스터의 게이트 사이드월 막과 상기 수광부 상에 설치되는 반사 방지 막을 이 순서로 동시에 성막되는 공통 질화 막을 이용해서 형성하는 반사 방지 막 및 사이드월 막 형성 공정을 포함하는 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
- 제 12 항에 있어서,상기 반사 방지 막 및 사이드월 막 형성 공정은,상기 1 또는 복수의 수광부 및 상기 주변 회로의 영역 상에 질화 막을 성막하는 질화 막 성막 공정;상기 1 또는 복수의 수광부 또는 상기 복수의 수광부 각각을 마스킹해서 상기 주변 회로의 트랜지스터의 게이트 사이드월 막을 형성하는 사이드월 막 형성 공정; 및상기 수광부 위만을 개구한 마스크를 이용해서 상기 질화 막을 상기 반사 방지 막으로서 소정 두께로 형성하는 반사 방지 막 형성 공정을 포함하는 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
- 제 12 항에 있어서,상기 반사 방지 막 및 사이드월 막 형성 공정은,상기 1 또는 복수의 수광부 및 상기 주변 회로의 영역 상에 제 1 질화 막을 성막하는 제 1 질화 막 성막 공정;상기 1 또는 복수의 수광부 또는 상기 복수의 수광부 각각을 마스킹해서 상 기 주변 회로의 트랜지스터의 제 1 게이트 사이드월 막을 형성하는 제 1 사이드월 막 형성 공정;상기 1 또는 복수의 수광부 및 상기 주변 회로의 영역 상에 제 2 질화 막을 성막하는 제 2 질화 막 성막 공정;상기 1 또는 복수의 수광부 또는 상기 복수의 수광부 각각을 마스킹해서 상기 주변 회로의 트랜지스터의 제 2 게이트 사이드월 막을 상기 제 1 게이트 사이드월 막 상에 상기 제 2 질화 막으로부터 형성하는 제 2 사이드월 막 형성 공정; 및상기 수광부 위만을 개구한 마스크를 이용해서 상기 제 1 질화 막 및 상기 제 2 질화 막을 상기 반사 방지 막으로서 소정 두께로 형성하는 반사 방지 막 형성 공정을 포함하는 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
- 제 12 항에 있어서,상기 반사 방지 막 및 사이드월 막 형성 공정은,상기 1 또는 복수의 수광부 및 상기 주변 회로의 영역 상에 제 1 질화 막을 성막하는 제 1 질화 막 성막 공정;상기 제 1 질화 막 상에 제 2 질화 막을 성막하는 제 2 질화 막 성막 공정;상기 1 또는 복수의 수광부 또는 상기 복수의 수광부 각각을 마스킹해서 상기 주변 회로부의 트랜지스터의 게이트 사이드월 막을 상기 제 1 질화 막 및 상기 제 2 질화 막으로부터 형성하는 사이드월 막 형성 공정; 및상기 수광부 위만을 개구한 마스크를 이용해서 상기 제 1 질화 막 및 제 2 질화 막을 상기 반사 방지 막으로서 소정 두께로 형성하는 반사 방지 막 형성 공정을 포함하는 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
- 제 13 항에 있어서,상기 반사 방지 막은 상기 수광부 상에 실리콘 산화 막이 개재된 상태로 설치된 1층의 실리콘 질화 막인 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
- 제 14 항 또는 제 15 항에 있어서,상기 반사 방지 막은 상기 수광부 상에 실리콘 산화 막이 개재된 상태로 설치된 제 1 질화 막으로서 기능하는 실리콘 질화 막과 제 2 질화 막으로서 기능하는 실리콘 질화 막 상의 SiON막의 2층 구조를 갖는 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
- 제 14 항 또는 제 15 항에 있어서,상기 반사 방지 막은 상기 수광부 상에 실리콘 산화 막이 개재된 상태로 설치된 상기 제 1 질화 막으로서 기능하는 저농도의 질화물을 갖는 실리콘 질화 막과 저농도의 질화물을 갖는 실리콘 질화 막 상에 제 2 질화 막으로서 기능하는 고농도의 질화물을 갖는 실리콘 질화 막의 2층 구조를 갖는 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
- 제 12 항 내지 제 15 항 중 어느 한 항에 있어서,상기 반사 방지 막 및 상기 사이드월 막은 각각 에칭 처리에 의해 형성되는 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
- 제 1 항 내지 제 11 항 중 어느 한 항에 기재된 고체 촬상 소자를 촬상부에 이용한 것을 특징으로 하는 전자 정보 기기.
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