KR20090077034A - 화상 표시 장치 및 화상 표시 장치의 구동 방법 - Google Patents

화상 표시 장치 및 화상 표시 장치의 구동 방법 Download PDF

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Abstract

화면상에 있어서의 휘도 불균일이나 크로스 토크의 발생을 억제하면서 화상 표시 장치의 장수명화를 도모한다. 상기 목적을 달성하기 위해서, 화상 표시 장치는 전류량에 의해 발광 휘도가 변화되는 유기 EL 소자(1)와, 유기 EL 소자(1)에 대하여 전기적으로 접속된 제 1 전극과 제 2 전극 사이에 있어서의 전류량을 제 3 전극에 인가되는 전위에 의해 조정함으로써 유기 EL 소자(1)에 있어서의 전류량을 제어하는 구동 트랜지스터(2)와, 제 1 전극에 대하여 전기적으로 접속된 제 4 전극과 제 3 전극에 대하여 전기적으로 접속된 제 5 전극 사이에 있어서의 전류량을 제 6 전극에 인가되는 전위에 의해 조정하는 Vth 보상용 트랜지스터(3A)과, 제 3 전극에 대하여 전기적으로 접속된 제 7 전극과 제 8 전극을 갖는 커패시터(4)를 구비한다. 여기서, 제 5 전극과 제 6 전극 사이의 기생 용량(3Ags)이 제 4 전극과 제 6 전극 사이의 기생 용량(3Agd)보다도 큰 값으로 설정되어 있다.
화상 표시 장치

Description

화상 표시 장치 및 화상 표시 장치의 구동 방법{IMAGE DISPLAY DEVICE AND METHOD FOR DRIVING IMAGE DISPLAY DEVICE}
본 발명은 화상을 표시하는 장치에 관한 것이다.
종래부터, 전계 발광을 이용한 유기 EL(ELectroluminescent) 소자를 구비한 화상 표시 장치가 알려져 있다.
유기 EL 소자로서는 예를 들면, 발광층을 포함하는 유기층을 사이에 두고 투명 전극과 금속 전극을 대향 배치시킨 것이 있다. 이러한 구성의 유기 EL 소자에서는 투명 전극과 금속 전극 사이에 전압 또는 전류를 인가해서 발광층에 전류를 흘려보내면 발광층이 발광하고, 이 발광층으로부터 출사된 광이 투명 전극을 투과해서 외부로 방출된다. 또한, 일반적인 유기 EL 소자에서는 발광층의 전류 밀도와 휘도가 거의 비례하는 것이 알려져 있고, 종래예로서는 예를 들면 특허 문헌(일본 특허 공개 2006-309258호 공보) 등에 개시되어 있는 것이 있다.
그러나, 유기 EL 소자의 전류 밀도가 높으면 높을수록 유기 EL 소자의 열화가 촉진되어 유기 EL 소자의 단수명화, 나아가서는 화상 표시 장치의 단수명화를 초래한다.
본 발명은 상기 과제를 감안하여 이루어진 것이며, 화상 표시 장치의 장수명화를 도모할 수 있는 기술을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 본 발명의 제 1 실시형태에 의한 화상 표시 장치는 전류량에 의해 발광 휘도가 변화되는 발광 소자와, 제 1, 제 2, 제 3 전극을 구비하고, 상기 제 1 전극과 상기 제 2 전극 사이에 있어서의 전류량을 상기 제 3 전극에 인가되는 전위에 의해 조정하는 제 1 트랜지스터를 구비한다. 또한, 이 화상 표시 장치는 제 4, 제 5, 제 6 전극을 구비하고, 상기 제 4 전극과 상기 제 5 전극 사이에 있어서의 전류량을 상기 제 6 전극에 인가되는 전위에 의해 조정하는 제 2 트랜지스터와, 제 7, 제 8 전극을 구비하고, 상기 제 7 전극과 상기 제 8 전극 사이에서 용량을 형성하는 커패시터를 구비하고 있다. 또한, 상기 제 1 전극은 상기 발광 소자에 대하여 전기적으로 접속되어 있고, 상기 제 1 전극과 상기 제 2 전극 사이에 있어서의 전류량을 조정함으로써 상기 발광 소자에 있어서의 전류량이 제어된다. 또한, 상기 제 4 전극은 상기 제 1 전극에, 상기 제 5 전극은 상기 제 3 전극에, 각각 전기적으로 접속되고, 상기 제 7 전극이 상기 제 3 전극에 전기적으로 접속된다. 여기서, 상기 제 5 전극과 상기 제 6 전극 사이의 기생 용량이 상기 제 4 전극과 상기 제 6 전극 사이의 기생 용량보다도 큰 값으로 설정되어 있도록 했다.
본 발명의 제 2 실시형태에 의한 화상 표시 장치의 구동 방법은 제 1, 제 2, 제 3 전극을 구비하고, 상기 제 1 전극과 상기 제 2 전극 사이에 있어서의 전류량을 상기 제 3 전극에 인가되는 전위에 의해 조정하는 제 1 트랜지스터와, 제 4, 제 5, 제 6 전극을 구비하고, 상기 제 4 전극과 상기 제 5 전극 사이에 있어서의 전류량을 상기 제 6 전극에 인가되는 전위에 의해 조정하는 제 2 트랜지스터와, 제 7, 제 8 전극을 구비하고, 상기 제 7 전극과 상기 제 8 전극 사이에서 용량을 형성하는 커패시터를 구비한 화상 표시 장치의 구동 방법이다. 그리고, 상기 제 1 전극은 상기 발광 소자에 대하여 전기적으로 접속되어 있고, 상기 제 1 전극과 상기 제 2 전극 사이에 있어서의 전류량을 조정함으로써 상기 발광 소자에 있어서의 전류량이 제어되고, 상기 제 4 전극은 상기 제 1 전극에, 상기 제 5 전극은 상기 제 3 전극에, 각각 전기적으로 접속되고, 상기 제 7 전극이 상기 제 3 전극에 전기적으로 접속되어 있다. 여기서, 이 구동 방법이 상기 제 8 전극에 대하여 제 1 전위가 부여됨과 아울러 상기 제 2 트랜지스터가 상기 제 4 전극과 상기 제 5 전극 사이에서 전류가 흐를 수 있는 도통 상태로 설정되면서 상기 커패시터에 상기 제 1 트랜지스터의 역치 전압에 따른 전하가 축적됨으로써 상기 역치 전압이 보상되는 역치 보상 스텝과, 상기 제 8 전극에 대하여 제 2 전위가 부여됨과 아울러 상기 커패시터에 상기 발광 소자의 발광 휘도에 따른 전하가 축적되는 기록 스텝을 구비하도록 했다.
본 발명의 제 3 실시형태에 의한 화상 표시 장치의 구동 방법은 전류량에 의해 발광 휘도가 변화되는 발광 소자와, 제 1, 제 2, 제 3 전극을 구비하고, 상기 제 1 전극과 상기 제 2 전극 사이에 있어서의 전류량을 상기 제 3 전극에 인가되는 전위에 의해 조정하는 제 1 트랜지스터와, 제 4, 제 5, 제 6 전극을 구비하고, 상기 제 4 전극과 상기 제 5 전극 사이에 있어서의 전류량을 상기 제 6 전극에 인가되는 전위에 의해 조정하는 제 2 트랜지스터와, 제 7, 제 8 전극을 구비하고, 상기 제 7 전극과 상기 제 8 전극 사이에서 용량을 형성하는 커패시터를 구비한 화상 표시 장치의 구동 방법이다. 그리고, 상기 제 1 전극은 상기 발광 소자에 대하여 전기적으로 접속되어 있고, 상기 제 1 전극과 상기 제 2 전극 사이에 있어서의 전류량을 조정함으로써 상기 발광 소자에 있어서의 전류량이 제어되어 상기 제 4 전극은 상기 제 1 전극에, 상기 제 5 전극은 상기 제 3 전극에, 각각 전기적으로 접속되고, 상기 제 7 전극이 상기 제 3 전극에 전기적으로 접속되어 있다. 여기서, 이 구동 방법이 상기 제 2 전극에 대하여 제 1 전위가 부여됨과 아울러 상기 제 2 트랜지스터가 상기 제 4 전극과 상기 제 5 전극 사이에서 전류가 흐를 수 있는 도통 상태로 설정되면서 상기 커패시터에 상기 제 1 트랜지스터의 역치 전압에 따른 전하가 축적됨으로써 상기 역치 전압이 보상되는 역치 보상 스텝과, 상기 제 2 트랜지스터가 상기 도통 상태로부터 상기 제 4 전극과 상기 제 5 전극 사이에서 전류가 흐를 수 없는 비도통 상태로 이행하는 타이밍과 거의 동시에 상기 제 2 전극에 대하여 부여되는 전위가 상기 제 1 전위로부터 제 2 전위로 되는 스텝을 구비하도록 했다.
<용어에 관한 기재>
본 명세서에 있어서의 「게이트 전압」은 소스에 대한 게이트 전위를 말하고, 적절이 「Vgs」로 표현한다.
또한, 본 명세서에 있어서의 「역치 전압」은 트랜지스터가 오프 상태(소위 드레인 전류가 흐르지 않는 상태)로부터 온 상태(드레인 전류가 흐르는 상태)로 변해갈 때의 경계가 되는 게이트 전압을 말하고, 적절이 「역치 전압」을 「역치」라고 약칭한다.
도 1은 본 발명의 비교 대상 기술에 의한 화상 표시 장치의 화소 회로(7)를 예시한 도면이다.
도 2는 본 발명의 비교 대상 기술에 의한 화소 회로(7)에 있어서 발생하는 기생 용량을 모식적으로 나타낸 도면이다.
도 3은 본 발명의 비교 대상 기술에 의한 화상 표시 장치의 구동 파형을 나타낸 타이밍 차트이다.
도 4는 본 발명의 비교 대상 기술에 의한 화소 회로(7)의 동작을 예시한 회로도이다.
도 5는 본 발명의 비교 대상 기술에 의한 화소 회로(7)의 동작을 예시한 회로도이다.
도 6은 본 발명의 비교 대상 기술에 의한 화소 회로(7)의 동작을 예시한 회로도이다.
도 7은 본 발명의 비교 대상 기술에 의한 화소 회로(7)의 동작을 예시한 회로도이다.
도 8은 본 발명의 비교 대상 기술에 의한 화소 회로(7)의 동작을 예시한 회로도이다.
도 9는 본 발명의 비교 대상 기술에 의한 구동 트랜지스터에 있어서의 게이 트-소스간의 전압과 드레인-소스간의 전류의 관계를 예시한 도면이다.
도 10은 본 발명의 비교 대상 기술에 의한 Vth 보상 기간을 2㎳으로 설정했을 때의 구동 트랜지스터에 있어서의 게이트-소스간의 전압값의 경시 변화를 예시한 도면이다.
도 11은 본 발명의 비교 대상 기술에 의한 Vth 보상 기간을 2㎳으로 설정했을 때의 구동 트랜지스터에 있어서의 드레인-소스간의 전압값의 경시 변화를 예시한 도면이다.
도 12는 본 발명의 비교 대상 기술에 의한 Vth 보상 기간을 0.2㎳으로 설정했을 때의 구동 트랜지스터에 있어서의 게이트-소스간의 전압값의 경시 변화를 예시한 도면이다.
도 13은 본 발명의 비교 대상 기술에 의한 Vth 보상 기간을 0.2㎳으로 설정했을 때의 구동 트랜지스터에 있어서의 드레인-소스간의 전압값의 경시 변화를 예시한 도면이다.
도 14는 본 발명의 제 1 실시형태에 의한 화상 표시 장치(1A)의 개략 구성을 예시한 도면이다.
도 15는 본 발명의 제 1 실시형태에 의한 표시부(200)의 구성을 예시한 블록도이다.
도 16은 본 발명의 제 1 실시형태에 의한 화상 표시 장치(1A)의 화소 회로(7A)를 예시한 도면이다.
도 17은 본 발명의 제 1 실시형태에 의한 화소 회로(7A)에 있어서 발생하는 기생 용량을 모식적으로 나타낸 도면이다.
도 18은 본 발명의 제 1 실시형태에 의한 화소 회로(7A)의 구동 파형을 나타낸 타이밍 차트이다.
도 19는 본 발명의 제 1 실시형태에 의한 구동 트랜지스터의 게이트-소스간 전압의 경시 변화를 나타낸 도면이다.
도 20은 본 발명의 제 1 실시형태에 의한 구동 트랜지스터의 드레인-소스간 전압의 경시 변화를 나타낸 도면이다.
도 21은 본 발명의 제 2 실시형태에 의한 구동 파형을 나타낸 타이밍 차트이다.
도 22는 본 발명의 제 3 실시형태에 의한 구동 파형을 나타낸 타이밍 차트이다.
도 23은 변형예에 의한 화상 표시 장치의 구동 파형을 나타낸 타이밍 차트이다.
도 24는 변형예에 의한 화상 표시 장치의 화소 회로(7P)를 예시한 도면이다.
도 25는 변형예에 의한 화상 표시 장치의 구동 파형을 나타낸 타이밍 차트이다.
도 26은 변형예에 의한 화상 표시 장치의 구동 파형을 나타낸 타이밍 차트이다.
도 27은 변형예에 의한 화상 표시 장치의 구동 파형을 나타낸 타이밍 차트이다.
도 28은 변형예에 의한 화상 표시 장치의 구동 파형을 나타낸 타이밍 차트이다.
이하, 본 발명의 실시형태를 도면에 의거해서 설명한다.
실시형태에 대해서 설명하기 전에 후술하는 본 발명의 실시형태에 의한 화상 표시 장치의 비교 대상이 되는 화상 표시 장치(비교 대상 기술에 의한 화상 표시 장치)에 대해서 도 1로부터 도 13에 의거해서 설명한다. 여기서, 화상 표시 장치는 소위 전류값에 의해 발광 휘도를 조절하는 유기 EL 디스플레이를 구비하여 구성된다. 이 화상 표시 장치에서는 다수의 화소가 배치되고 각 화소에 유기 EL 소자가 배치되어 있다.
<화소 회로의 구성>
도 1은 본 발명의 비교 대상 기술에 의한 화상 표시 장치를 구성하는 1 화소분의 화소 회로(구동 회로)(7)의 구성예를 나타낸 도면이다.
화소 회로(7)는 유기 EL 소자(OLED)(1), 구동 트랜지스터(2), 역치(Vth) 보상용 트랜지스터(3) 및 커패시터(4)를 구비하고 있다.
유기 EL 소자(1)는 유기물 등으로 구성되어 발광층을 흐르는 전류량에 의해 발광 휘도가 변화되는 발광 소자이다. 이 유기 EL 소자(1)는 애노드 전극(1a)과 캐소드 전극(1b)을 구비하고 있고, 애노드 전극(1a)은 급전선 중에서 유기 EL 소자(1)의 발광시에 고전위측이 되는 전원선으로서의 VDD선(Lvd)에 대하여 전기적으로 접속된다. 캐소드 전극(1b)은 급전선 중에서 유기 EL 소자(1)의 발광시에 저전 위측이 되는 전원선으로서의 VSS선(Lvs)에 대하여 구동 트랜지스터(2)를 통해 전기적으로 접속된다.
구동 트랜지스터(2)는 유기 EL 소자(1)에 대하여 전기적으로 직렬로 접속되어 유기 EL 소자(1)에 있어서의 전류량을 조정함으로써 유기 EL 소자(1)의 발광 휘도를 제어하는 트랜지스터이다. 여기서, 구동 트랜지스터(2)는 캐리어가 전자인 타입(n형)의 MIS(Metal Insulator Semiconductor) 구조를 채용한 전계 효과 트랜지스터(FET : Field Effect Transistor)의 일종인 박막 트랜지스터(TFT : Thin Film Transistor), 즉 n-MISFETTFT에 의해 구성된다.
이 구동 트랜지스터(2)는 제 1∼제 3 전극(2ds, 2sd, 2g)을 구비하고 있다. 제 1 전극(2ds)은 유기 EL 소자(1)의 캐소드 전극(1b)에 대하여 전기적으로 접속되어 유기 EL 소자(1)가 발광할 때, 즉 유기 EL 소자(1)에 대하여 순방향의 전류가 흐를 때에 드레인 전극(이하, 「드레인」이라고 약칭함)으로서 기능한다. 유기 EL 소자(1)에 대하여 역방향으로 전류가 흐를 때에는 소스 전극(이하, 「소스」라고 약칭함)으로서 기능한다. 또한, 제 2 전극(2sd)은 VSS선(Lvs)에 대하여 전기적으로 접속되어 유기 EL 소자(1)에 대하여 순방향의 전류가 흐를 때에 소스 전극(소스)으로서 기능한다. 유기 EL 소자(1)에 대하여 역방향으로 전류가 흐를 때에는 드레인 전극(드레인)으로서 기능한다. 또한, 제 3 전극(2g)은 소위 게이트 전극(이하, 「게이트」라고 약칭함)이며, 커패시터(4)의 한쪽의 전극[제 7 전극(4a)]에 대하여 전기적으로 접속된다.
또한, 구동 트랜지스터(2)에서는 제 3 전극(2g)에 인가되는 전위, 더욱 상세 하게는 제 1 전극(2ds) 또는 제 2 전극(2sd)과 제 3 전극(2g) 사이(즉, 게이트와 소스 사이)에 인가되는 전압값이 조정됨으로써 제 1 전극(2ds)과 제 2 전극(2sd) 사이(이하, 「제1-2전극간」이라고도 칭함)에 있어서 흐르는 전류량이 조정된다. 그리고, 이 제 3 전극(게이트)(2g)에 인가되는 전위에 의해 구동 트랜지스터(2)는 제1-2전극간(즉, 드레인과 소스 사이)에 있어서 전류가 흐를 수 있는 상태(도통 상태)와, 전류가 흐를 수 없는 상태(비도통 상태)로 선택적으로 설정된다.
Vth 보상용 트랜지스터(3)는 구동 트랜지스터(2)가 통전 상태로 되는 경우의 구동 트랜지스터(2)의 제 2 전극(2sd)에 대한 제 3 전극(2g)의 전위의 하한값[소정의 역치 전압(Vth)]을 검출함과 아울러 구동 트랜지스터(2)의 게이트 전압을 역치 전압(Vth)(이하, 「역치(Vth)」라고 약칭함)으로 조정하는 트랜지스터이다. 또한, 여기에서는 Vth 보상용 트랜지스터(3)도 구동 트랜지스터(2)와 마찬가지로 n-MISFETTFT에 의해 구성된다.
이 Vth 보상용 트랜지스터(3)는 제 4∼제 6 전극(3ds, 3sd, 3g)을 구비하고 있다. 제 4 전극(3ds)은 구동 트랜지스터(2)의 제 1 전극(2ds)과 유기 EL 소자(1)의 캐소드 전극(1b)을 전기적으로 접속하는 배선에 대하여 도전 가능하게 접속된다. 즉, 제 4 전극(3ds)은 구동 트랜지스터(2)의 제 1 전극(2ds)에 대하여 전기적으로 접속된다. 또한, 제 5 전극(3sd)은 접속점(T1)에 있어서 구동 트랜지스터(2)의 제 3 전극(게이트)(2g)과 커패시터(4)를 전기적으로 접속하는 배선에 대하여 도전 가능하게 접속된다. 즉, 구동 트랜지스터(2)의 게이트(2g)에 대하여 전기적으로 접속된다. 또한, 제 6 전극(3g)은 소위 게이트 전극이며, 주사 신호선(Lss)에 대하 여 전기적으로 접속된다.
또한, Vth 보상용 트랜지스터(3)에서는 제 6 전극(3g)에 인가되는 전위, 더욱 구체적으로는 제 4 전극(3ds) 또는 제 5 전극(3sd)과 제 6 전극(3g) 사이(즉, 게이트와 소스 사이)에 인가되는 전압값이 조정됨으로써 제 4 전극(3ds)과 제 5 전극(3sd) 사이(이하, 「제4-5전극간」이라고도 칭함)에 있어서 흐르는 전류량이 조정된다. 그리고, 이 제 6 전극(게이트)(3g)에 인가되는 전위에 의해 Vth 보상용 트랜지스터(3)는 제4-5전극간(드레인과 소스 사이)에 있어서 전류가 흐를 수 있는 상태(도통 상태)와, 전류가 흐를 수 없는 상태(비도통 상태)로 선택적으로 설정된다.
여기서, 유기 EL 소자(1)는 전류값에 의해 발광 휘도가 제어되기 때문에 발광시에 있어서의 구동 트랜지스터(2)의 게이트 전압의 변화에 대하여 발광 휘도가 민감하게 변동한다. 특히, 구동 트랜지스터(2)가 아모퍼스 실리콘(amorphous silicon)을 사용하여 구성되었을 경우에는 구동 트랜지스터(2)마다 역치(Vth)가 다른 경향이 있다. 따라서, 화소마다 다른 역치(Vth)를 보상하는 기능(Vth 보상 기능)을 갖게 하지 않으면 소망하는 발광 휘도와 실제의 발광 휘도 사이에 차이가 발생하고, 결과로서 화소간에서 발광 휘도의 불균일이 발생한다.
따라서, Vth 보상용 트랜지스터(3)는 발광전에 있어서 각 화소에 구동 트랜지스터(2)의 게이트 전압을 역치(Vth)에 맞춤으로써 구동 트랜지스터(2)에 있어서의 역치(Vth)의 차이를 보상하는 Vth 보상 기능을 실현하기 위해서 설치되어 있다.
커패시터(4)는 구동 트랜지스터(2)의 제 3 전극(2g)에 대하여 전기적으로 접속된 제 7 전극(4a)과, 화상 신호선(Lis)에 대하여 전기적으로 접속된 제 8 전 극(4b)을 구비하여 구성되어 있다. 또한, 커패시터(4)의 유지 용량을 소정값(Cs)으로 한다.
그런데, 유기 EL 소자(1)는 발광시와 역의 전압이 인가되면 커패시터로서 기능하고, 이 용량(EL 소자 용량)을 소정값(Co)으로 한다. 또한, 구동 트랜지스터(2)는 제 2 전극(2sd)과 제 3 전극(2g) 사이(이하, 「제2-3전극간」이라고도 칭함)의 기생 용량(CgsTd)과, 제 1 전극(2ds)과 제 3 전극(2g) 사이(이하, 「제1-3전극간」이라고도 칭함)의 기생 용량(CgdTd)을 갖는다. 또한, Vth 보상용 트랜지스터(3)는 제 5 전극(3sd)과 제 6 전극(3g) 사이(이하, 「제5-6전극간」이라고도 칭함)의 기생 용량(CgsTth)과, 제 4 전극(3ds)과 제 6 전극(3g) 사이(이하, 「제4-6전극간」이라고도 칭함)의 기생 용량(CgdTth)을 갖는다. 또한, 기생 용량(CgsTd, CgdTd, CgsTth, CgdTth)은 각각 구동 트랜지스터(2) 및 Vth 보상용 트랜지스터(3)의 구성에 의해 결정되는 소정값의 용량이다.
도 2는 도 1에 도시된 화소 회로(7)의 회로 구성(도면 중 굵은 선으로 기재)에 대하여 기생 용량(CgsTth, CgdTth, CgsTd, CgdTd)과 EL 소자 용량(Co)에 의한 회로 구성(도면 중 가는 선으로 기재)을 추가한 모식도이다.
도 2에 도시된 바와 같이, 화소 회로(7)에서는 유기 EL 소자(1)의 양쪽 전극간에는 EL 소자 용량(Co)을 갖는 커패시터(소자 커패시터)(1c)가 존재하고, 구동 트랜지스터(2)의 제2-3전극간에는 기생 용량(CgsTd)을 갖는 커패시터(2gs)가 존재하고, 구동 트랜지스터(2)의 제1-3전극간에는 기생 용량(CgdTd)을 갖는 커패시터(2gd)가 존재한다. 또한, Vth 보상용 트랜지스터(3)의 제5-6전극간에는 기생 용 량(CgsTth)을 갖는 커패시터(3gs)가 존재하고, Vth 보상용 트랜지스터(3)의 제4-6전극간에는 기생 용량(CgdTth)을 갖는 커패시터(3gd)가 존재한다.
또한, 여기에서는 1개의 화소 회로(7)에 착안하여 설명했지만 유기 EL 디스플레이 전체에서는 화소 회로(7)가 다수 존재한다. 따라서, 주사 신호선(Lss)도 다수 존재한다. 따라서, 이하에서는 다수의 주사 신호선(Lss)을 적절이 「제 N 주사 신호선(N은 자연수)(Lss)」이라 칭한다.
<유기 EL 소자의 발광에 관한 구동 방법>
도 3은 유기 EL 소자(1)를 발광시킬 때의 신호 파형(구동 파형)을 나타낸 타이밍 차트이다. 도 3에서는 횡축이 시간을 나타내고, 위로부터 순서대로 (a) VDD선(Lvd)에 인가되는 전위[전위(Vdd)], (b) VSS선(Lvs)에 인가되는 전위[전위(Vss)], (c) 제 1 주사 신호선(Lss)에 인가되는 신호의 전위[전위(Vls1)], (d) 제 2 주사 신호선(Lss)에 인가되는 신호의 전위[전위(Vls2)], (e) 화상 신호선(Lis)에 인가되는 신호의 전위[전위(Vlis)]의 파형이 도시되어 있다.
또한, 도 3에서는 유기 EL 소자(1)를 1회 발광시키기 위한 구동 파형이 도시되어 있고, 1회의 발광에 관한 기간은 시간 순차적으로 Cs 초기화 기간(P1)(시각 t11∼t12), 준비 기간(P2)(시각 t12∼t13), Vth 보상 기간(P3)(시각 t13∼t14), 기록 기간(P4)(시각 t14∼t15), 소자 초기화 기간(P5)(시각 t15∼t16) 및 발광 기간(P6)(시각 t16∼)을 갖고 구성된다. 또한, 기록 기간(P4)에 있어서의 전위(Vlis)는 각 유기 EL 소자(1)의 발광 휘도에 의해 결정되는 임의의 값이기 때문에 도 3에서는 해당 전위가 존재할 수 있는 범위에 사선 해칭이 편의적으로 부여되어 있다.
도 4 내지 도 8은 본 발명의 비교 대상 기술에 의한 화상 표시 장치를 구동시킬 때에 화소 회로(7)에 착안하여 각 기간에 있어서 발생하는 화소 회로(7)의 전류의 흐름을 예시한 도면이다. 도 4 내지 도 8에서는 화소 회로(7) 중 전류의 흐름에 기여하는 회로는 굵은 선으로 표시되고, 전류의 흐름에 거의 기여하지 않는 회로는 가는 선으로 도시되어 있다.
이하, 도 3 및 도 4 내지 도 8을 적절이 참조하면서 본 발명의 비교 대상 기술에 의한 화상 표시 장치의 구동 방법에 대해서 설명한다.
○ Cs 초기화 기간(P1):
도 4에서는 Cs 초기화 기간(P1)(이하, 적절이 「기간(P1)」이라 약칭함)에서의 화소 회로(7)에 있어서의 전류의 흐름이 예시되어 있다.
기간(P1)에서는 VDD선(Lvd) 및 VSS선(Lvs)에 각각 소정의 정(正)의 고전위(Vdd)(예를 들면, 15V)가 인가되어 전체 주사 신호선(Lss)에 소정의 정의 고전위(VgH)(예를 들면, 15V)가 인가되어 화상 신호선(Lis)에 소정의 기준 전위(여기서는 0V)가 인가된다.
이때, Vth 보상용 트랜지스터(3)에 대해서는 주사 신호선(Lss)에 있어서의 고전위(VgH)의 인가에 의해 제 6 전극(게이트)(3g)에 고전위(VgH)에 따른 정전위가 인가되어 도통 상태로 된다. 한편, 구동 트랜지스터(2)에 대해서는 VDD선(Lvd)과 VSS선(Lvs)이 거의 동전위이기 때문에 구동 트랜지스터(2)가 실질적으로 오프가 되어 비도통 상태로 된다.
따라서, 기간(P1)에서는, 도 4에 있어서 백색 화살표로 나타낸 바와 같이, VDD선(Lvd)으로부터 Vth 보상용 트랜지스터(3)의 제 4 및 제 5 전극(3ds, 3sd)을 통해 커패시터(4)를 향해서 전류가 흘러 커패시터(4)에 소정량의 전하(예를 들면, 15V에 따른 전하량)가 축적된다.
또한, 기간(P1)에 있어서의 시간 경과와 함께 커패시터(4)에 축적되는 전하량이 높아지면 구동 트랜지스터(2)에 있어서 제 3 전극(게이트)(2g)에 소정값을 초과하는 정전위가 인가되어 도통 상태로 될 수도 있다. 그러나, VDD선(Lvd) 및 VSS선(Lvs)이 함께 동전위(Vdd)로 설정되어 있기 때문에 구동 트랜지스터(2)의 제1-2전극간에서 전류는 흐르지 않는다.
○ 준비 기간(P2):
도 5에서는 준비 기간(P2)(이하, 적절이 「기간(P2)」이라 약칭함)에서의 화소 회로(7)에 있어서의 전류의 흐름이 예시되어 있다.
기간(P2)에서는 VDD선(Lvd)에 부(負)의 소정 전위(-Vp)(예를 들면, -7V)가 인가되고, VSS선(Lvs)에 소정의 기준 전위(여기서는 0V)가 인가되어 전체 주사 신호선(Lss)에 소정의 저전위(VgL)(예를 들면, -10V)가 인가되고, 화상 신호선(Lis)에 소정의 고전위(VdH)(예를 들면, 10V)가 인가된다.
이때, Vth 보상용 트랜지스터(3)에 대해서는 주사 신호선(Lss)에 있어서의 저전위(VgL)의 인가에 의해 제 6 전극(게이트)(3g)에는 대부분 정의 전위가 인가 되지 않기 때문에 비도통 상태로 된다. 구동 트랜지스터(2)에 대해서는 화상 신호선(Lis)에 있어서의 고전위(VdH)의 인가에 의해 제 3 전극(게이트)(2g)에 고전위(VdH)에 따른 정전위(예를 들면, 15+10=25V)가 인가되어 도통 상태로 된다.
그리고, VDD선(Lvd)보다도 VSS선(Lvs)쪽이 Vp만큼 전위가 높기 때문에, 도 5에 있어서 백색 화살표로 나타낸 바와 같이, VSS선(Lvs)으로부터 구동 트랜지스터(2)의 제 2 및 제 1 전극(2sd, 2ds)을 통해 유기 EL 소자(1)를 향해서 전류가 흐른다. 그 결과, 유기 EL 소자(1) 즉 소자 커패시터(1c)에 VDD선(Lvd)과 VSS선(Lvs) 사이의 전위차에 따른 소정량의 전하(예를 들면, 7V에 따른 전하)가 축적된다.
○ Vth 보상 기간(P3):
도 6에서는 Vth 보상 기간(P3)(이하, 적절이 「기간(P3)」이라 약칭함)에서의 화소 회로(7)에 있어서의 전류의 흐름이 예시되어 있다.
기간(P3)에서는 VDD선(Lvd) 및 VSS선(Lvs)에 각각 소정의 기준 전위(여기서는 0V)가 인가되고, 전체 주사 신호선(Lss)에 고전위(VgH)가 인가되어 화상 신호선(Lis)에 고전위(VdH)(예를 들면 10V)가 인가된다.
이때, Vth 보상용 트랜지스터(3)에 대해서는 주사 신호선(Lss)에 있어서의 고전위(VgH)의 인가에 의해 제 6 전극(게이트)(3g)에 고전위(VgH)에 따른 정전위가 인가되어 도통 상태로 된다. 또한, 구동 트랜지스터(2)에 대해서는 기간(P3)의 초기에서는 커패시터(4)에 축적된 전하와 화상 신호선(Lis)에 인가된 전위(VdH)에 의해 도통 상태로 된다.
따라서, 기간(P3)의 초기에서는, 도 6에 있어서 백색 화살표로 나타낸 바와 같이, 커패시터(4)에 축적된 전하에 따르는 전류가 커패시터(4)로부터 Vth 보상용 트랜지스터(3)의 제 5 및 제 4 전극(3sd, 3ds)에 흐르고, 또한 구동 트랜지스터(2)의 제 1 및 제 2 전극(2ds, 2sd)을 통해 VSS선(Lvs)을 향해서 흐른다. 또한, 소자 커패시터(1c)에 축적된 전하에 따르는 전류가 구동 트랜지스터(2)의 제 1 및 제 2 전극(2ds, 2sd)을 통해 VSS선(Lvs)을 향해서 흐른다.
그런데, 커패시터(4)에 축적된 전하에 따른 전류가 커패시터(4)로부터 VSS선(Lvs)을 향해서 흐름에 따라 커패시터(4)에 축적된 전하가 감소한다. 그리고, 구동 트랜지스터(2)의 제 2 전극(2sd)에 대한 제 3 전극(2g)의 전위(Vgs)(이하, 「제3-2전극간」이라고도 칭함)이 실질적으로 역치(Vth)까지 감소되면 구동 트랜지스터(2)는 비도통 상태로 된다. 이때, 커패시터(4)에는 역치(Vth)에 따른 전하가 축적된 상태로 된다. 이와 같이, 기간(P3)에서는 역치(Vth)에 따른 전하가 커패시터(4)에 축적되어서 화소마다 다른 역치(Vth)의 차이가 보상된다.
○ 기록 기간(P4):
도 7에서는 기록 기간(P4)(이하, 적절이 「기간(P4)」이라 약칭함)에서의 화소 회로(7)에 있어서의 전류의 흐름이 예시되어 있다.
기간(P4)에서는 VDD선(Lvd) 및 VSS선(Lvs)에 각각 기준 전위(0V)가 인가됨과 아울러 화소 데이터 신호에 따른 전하의 축적을 행하는 처리(데이터 기록 처리)의 실시 대상 화소에 있어서, 주사 신호선(Lss)에 고전위(VgH)가 인가되어 화상 신호선(Lis)에 전위(VdH-Vdata)가 인가된다. 또한, 전위(Vdata)는 화소 데이터 신호의 전위이며, 화상을 구성하는 화소의 휘도의 계조에 대응하는 값에 따른 전위이다.
이때, Vth 보상용 트랜지스터(3)에 대해서는 주사 신호선(Lss)에 있어서의 고전위(VgH)의 인가에 의해 게이트에 고전위(VgH)에 따른 정전위가 인가되어 도통 상태로 된다. 한편, 구동 트랜지스터(2)에 대해서는 화상 신호선(Lis)에 대하여 기 간(P3)에 있어서의 전위(VdH) 이하의 전위(VdH-Vdata)가 인가되어 게이트 전압이 역치(Vth) 이하가 되기 때문에 비도통 상태로 된다.
따라서, 기간(P4)에서는, 도 7에 있어서 백색 화살표로 나타낸 바와 같이, 유기 EL 소자(1)[즉, 소자 커패시터(1c)]로부터 Vth 보상용 트랜지스터(3)의 제 4 및 제 5 전극(3ds, 3sd)을 통해 커패시터(4)를 향해서 전류가 흐른다. 그 결과, 커패시터(4)에 이미 축적된 역치(Vth)에 따른 전하 상에 전위(Vdata)에 따른 전하가 가산되어서 축적된다. 즉, 기간(P4)에 있어서는 커패시터(4)에 유기 EL 소자(1)의 발광 휘도에 따른 전하가 축적된다. 환언하면, 기간(P4)에서는 화소 회로(7)에 있어서 화소 데이터 신호에 따른 전하가 커패시터(4)에 축적된다.
커패시터(4)의 제 7 전극(4a)의 전위[구동 트랜지스터(2)의 게이트 전위]의 변화량은 화상 신호선(Lis)의 전위 변화량과, 커패시터(4)의 유지 용량(Cs)과 소자 커패시터(1c)의 EL 소자 용량(Co)의 비(용량비)의 곱이다. 즉, 화상 신호선(Lis)의 전위가 VdH로부터 Vdata로 변화되는 경우, 구동 트랜지스터(2)의 게이트 전위가 (Vdata-VdH)ㆍCs/(Cs+Co)만큼 변화된다. 예를 들면, VdH=10V, Vdata=5V, Cs:Co=1:2일 경우에는 화상 신호선(Lis)의 전위가 -5V 변화되고, 구동 트랜지스터(2)의 게이트 전위는 유기 EL 소자(1)로부터 커패시터(4)에 대한 전하의 이동에 의해 (5-10)ㆍ1/(1+2)=-5/3V 변화된다. 이와 같이, 커패시터(4)에 축적되는 전하의 이동에 의해 화상 신호선(Lis)의 전위 변화가 구동 트랜지스터(2) 게이트 전위에 반영된다.
○ 소자 초기화 기간(P5):
소자 초기화 기간(P5)(이하, 적절이 「기간(P5)」이라 약칭함)에 대해서는 VDD선(Lvd) 및 VSS선(Lvs)에 각각 소정의 부전위(-Vp)가 인가되고, 전체 주사 신호선(Lss)에 저전위(VgL)가 인가되어 화상 신호선(Lis)에 고전위(VdH)가 인가된다. 이때, Vth 보상용 트랜지스터(3)가 비도통 상태로 되고, 구동 트랜지스터(2)가 도통 상태로 된다. 그리고, VDD선(Lvd)과 VSS선(Lvs) 사이에 전위차가 없고, VSS선(Lvs)이 부전위(-Vp)로 설정되어 있기 때문에 유기 EL 소자(1)[즉, 소자 커패시터(1c)]에 축적된 전하가 VSS선(Lvs)으로 빠지고, 유기 EL 소자(1)에 축적된 전하가 방출된다.
○ 발광 기간(P6):
도 8에서는 발광 기간(P6)(이하, 적절이 「기간(P6)」이라 약칭함)에서의 화소 회로(7)에 있어서의 전류의 흐름이 예시되어 있다.
기간(P6)에서는 VDD선(Lvd)에 정의 고전위(Vdd)가 인가된다. VSS선(Lvs)에 기준 전위(0V)가 인가된다. 주사 신호선(Lss)에 저전위(VgL)가 인가된다. 화상 신호선(Lis)에 고전위(VdH)가 인가된다.
이때, Vth 보상용 트랜지스터(3)에 대해서는 주사 신호선(Lss)에 있어서의 저전위(VgL)의 인가에 의해 비도통 상태로 된다. 구동 트랜지스터(2)에 대해서는 화상 신호선(Lis)에 대하여 고전위(VdH)가 인가되기 때문에 기간(P4)에 있어서 커패시터(4)에 축적된 전하량[전위(Vdata)에 따른 전하량]에 따른 전위만큼 Vgs가 역치(Vth)보다도 높아져서 도통 상태로 된다.
예를 들면, Vdata=5V, Cs:Co=1:2일 경우에는 기간(P4)에 있어서 커패시터(4)에 축적되는 전하가 역치(Vth)보다도 5/3V만큼 낮은 전위([Vth-5/3]V)에 대응한다. 그리고, 기간(P6)에서는 화상 신호선(Lis)에 대하여 기간(P4)보다도 Vdata(=5V)만큼 높은 전위가 인가되어 제 3 전극(게이트)(2g)에 대하여 역치(Vth)보다도 10/3V만큼 높은 전위([Vth+10/3]V= [Vth-(5/3)+5]V)가 인가된다.
그리고, VDD선(Lvd)이 VSS선(Lvs)보다도 전위(Vdd)만큼 고전위이며, 구동 트랜지스터(2)가 전위(Vdata)에 따라서 제 1-제 2 전극간에서 전류가 흐르는 도통 상태로 된다. 따라서, 도 8에 있어서 백색 화살표로 나타낸 바와 같이, 유기 EL 소자(1)에 대하여 전위(Vdata)에 따른 전류가 흐른다. 그 결과, 유기 EL 소자(1)가 전위(Vdata)에 따른 휘도로 발광한다. 즉, 기간(P6)에서는 각 화소로부터 화소 데이터 신호에 따른 휘도의 광이 출사된다.
여기서, 유기 EL 소자(1)가 발광할 때의 구동 트랜지스터(2)에 관해서, Vgs, Vdata, Vth의 사이에는 아래 식(1)이 성립한다.
[수1]
Vgs=Vth+a×Vdata+d …(1)
위 식(1)의 a, d는 정수이다.
또한, 구동 트랜지스터(2)의 제1-2전극간(드레인-소스간)에서 흐르는 전류를 Ids라고 하면, 아래 식(2)가 성립한다.
[수2]
Ids=(β/2)×(Vgs-Vth)2=(β/2)×(a+Vdata+d)2 …(2)
유기 EL 소자(1)의 발광 휘도는 유기 EL 소자(1)를 흐르는 전류의 밀도(전류 밀도)에 거의 비례하기 때문에 도 3에 도시된 구동 파형을 채용한 제어에 의해 각 화소에 있어서 소망하는 발광 휘도가 얻어진다.
화상 표시 장치에 의해 표시되는 화면의 실제의 휘도(즉, 시인되는 휘도)는 시간 순차적으로 발광시키고 있는 기간 동안의 휘도에 듀티[유기 EL 소자(1)를 1회 발광시키는 1프레임분의 기간(이하, 「1프레임 기간」이라 칭함)을 차지하는 발광 기간(P6)의 비율, 즉 (발광 기간/1프레임 기간)]를 곱한 것이다. 예를 들면, 기간(P6) 중의 휘도가 500㏅/m2, 듀티가 0.4(즉 발광 기간의 점유율이 40％)인 경우, 실제의 휘도는 500㏅/m2에 0.4를 곱한 200㏅/m2이 된다.
그런데, 상술한 바와 같이, 유기 EL 소자(1)의 발광 휘도는 유기 EL 소자(1)에 있어서의 전류 밀도에 거의 비례하지만 유기 EL 소자(1)를 흐르는 전류 밀도가 높으면 높을수록 유기 EL 소자(1)의 열화가 촉진되어 유기 EL 소자(1)의 단수명화, 나아가서는 화상 표시 장치의 수명의 단기화를 초래한다.
여기서, 화상 표시 장치의 장수명화를 도모하기 위한 하나의 수법으로서 전류 밀도의 저하를 의도한 듀티의 향상이 고려된다. 그리고, 듀티를 향상시키기 위해서는 1프레임 기간 중 기간(P6) 이외의 기간(P1∼P5)을 짧게 하지 않으면 안되지만 기간(P2, P4, P5)은 이미 충분히 짧기 때문에 Vth 보상 기간(P3)을 짧게 하는 연구가 고려된다.
그러나, 본원 발명자들은 Vth 보상 기간(P3)을 단지 짧게 하면 여러가지 문제가 발생하는 것을 알아냈다. 이 문제에 대해서 이하 설명한다.
도 9는 구동 트랜지스터(2)에 있어서의 제3-2전극간(즉, 게이트-소스간)의 전위차(전압값)(Vgs)와 제1-2전극간(즉, 드레인-소스간)을 흐르는 전류의 전류값(Ids)의 관계를 예시한 도면이다. 도 9에서는 위 식(2)를 사용하여 산출되는 전압값(Vgs)과 전류값(Ids)의 관계가 파선으로 도시되고, 실험적으로 구해진 전압값(Vgs)과 전류값(Ids)의 관계가 실선으로 도시되어 있다.
도 9로부터 명확한 바와 같이, 전압값(Vgs)이 역치(Vth)(여기서는 약 2.1V)근방으로 설정되었을 경우, 전류값(Ids)에 대해서는 실측값 쪽이 산출값보다도 큰 값으로 된다. 즉, 구동 트랜지스터(2)에서는 전압값(Vgs)=역치(Vth)로 설정되어도 드레인-소스간을 흐르는 전류(이하, 「누설 전류」라고 칭함)가 발생한다.
도 10은 Vth 보상 기간(P3)을 2밀리초(㎳)로 설정했을 때에 있어서의 구동 트랜지스터(2)의 게이트-소스간의 전위차(전압값)(Vgs)의 경시적인 변화(실측값)를 예시하는 도면이며, 도 11은 기간(P3)을 2㎳으로 설정했을 때의 구동 트랜지스터(2)에 있어서의 드레인-소스간의 전위차(전압값)(Vds)의 경시적인 변화(실측값)를 예시한 도면이다. 여기에서는 기간(P3)의 개시 시점에서는 전압값(Vgs, Vds)이 함께 8V로 설정되도록 조정했다.
또한, 도 10 및 도 11의 횡축이 기간(P3)의 개시시로부터의 시간 경과를 나타내고, 도 10의 종축이 전압값(Vgs)을 나타내고, 도 11의 종축이 전압값(Vds)을 나타내고 있다. 또한, 도 10 및 도 11에서는 역치(Vth)가 다른 5 종류의 구동 트랜지스터(2)에 관계되는 전압값(Vgs, Vds)의 경시 변화, 즉, 위로부터 순서대로 역치(Vth)=6.2V인 경우의 경시 변화(가는 선), 역치(Vth)=5.2V인 경우의 경시 변화 (가는 파선), 역치(Vth)=4.2V인 경우의 경시 변화(가는 일점 쇄선), 역치(Vth)=3.2V인 경우의 경시 변화(굵은 선), 역치(Vth)=2.2V인 경우의 경시 변화(굵은 파선)가 각각 도시되어 있다.
전압값(Vgs)에 대해서는, 도 10에 도시된 바와 같이, 기간(P3)의 개시로부터 100㎲ 정도로 역치(Vth)에 도달한 후 드레인-소스간에 있어서의 누설 전류에 의해 서서히 저하했다. 그리고, 기간(P3)의 개시로부터 2㎳로 기간(P4)으로 이행할 때에 구동 트랜지스터(2)의 게이트 전위에 있어서, Vth 보상용 트랜지스터(3)에 의한 소위 필드-스루(field-through)[Vth 보상용 트랜지스터(3)의 게이트 전위의 변화에 따라 기생 용량으로 전위가 변동하는 현상]가 발생하여 구동 트랜지스터(2)의 전압값(Vgs)이 0.3∼0.4V 정도 급락했다. 그 후는 구동 트랜지스터(2)의 전압값(Vgs)은 거의 일정하게 추이했다.
또한, 본 명세서에서는 Vth 보상용 트랜지스터(3)의 게이트 전위의 변화에 의해 비도통 상태로 이행할 때에 있어서의 구동 트랜지스터(2)의 게이트의 전위 변화량을 「필드-스루」라고 칭한다.
이와 같이, 기간(P4)으로 이행한 후에 구동 트랜지스터(2)의 전압값(Vgs)이 거의 일정하게 유지되는 것은 Vth 보상용 트랜지스터(3)가 소스-드레인간에서 전류가 흐를 수 없는 비도통 상태로 되어 커패시터(4)로부터 전하가 빠지지 않기 때문이다.
또한, 기간(P2)에 있어서 유기 EL 소자(1)[즉, 소자 커패시터(1c)]에 축적된 전하에 기인한 전압값(Vds)에 대해서는, 도 11에 도시된 바와 같이, 기간(P3)의 초 기(개시로부터 700㎲까지)에서는 급격하게 감소하고, 기간(P3)의 중기로부터 종기(700㎲∼2㎳)에 걸쳐서 서서히 감소했다. 그리고, 기간(P3)으로부터 기간(P4)으로 이행할 때에 소위 필드-스루가 발생하여 구동 트랜지스터(2)의 전압값(Vds)이 0.5V 정도 급락했다. 그 후는 구동 트랜지스터(2)의 전압값(Vds)은 거의 일정하게 추이했다.
이와 같이, 기간(P4)으로 이행한 후에 구동 트랜지스터(2)의 전압값(Vds)이 거의 일정하게 유지되는 현상은 하기 매카니즘에 의한 것이다. 도 9에 도시된 바와 같이, 전압값(Vgs)이 역치(Vth)를 밑돈 후에도 기간(P3)이 충분한 시간만큼 계속되기 때문에 구동 트랜지스터(2)의 드레인-소스간에 있어서의 누설 전류의 발생에 의해 구동 트랜지스터(2)의 전압값(Vgs)이 충분히 저하된다. 그 결과, 구동 트랜지스터(2)의 드레인-소스간에서 누설 전류가 대부분 발생하지 않는 상태에 이르기 때문에 소자 커패시터(1c)로부터 VSS선(Lvs)으로 전하가 대부분 통하지 않는 것이다. 또한, Vgs가 Vth를 밑도는 양은 Vth에 의존하지 않기 때문에 전체 화소에서 같은 오프셋 전압이 발생하는 것 뿐이며, 각 화소의 Vth의 차이를 검출하는데도 지장은 없다.
도 12는 Vth 보상 기간(P3)을 0.2밀리초(㎳)로 설정했을 때의 구동 트랜지스터(2)에 있어서의 게이트-소스간의 전위차(전압값)(Vgs)의 경시적인 변화(실측값)를 예시하는 도면이며, 도 13은 기간(P3)을 0.2㎳으로 설정했을 때의 구동 트랜지스터(2)에 있어서의 드레인-소스간의 전위차(전압값)(Vds)의 경시적인 변화(실측값)를 예시한 도면이다. 여기에서도, 기간(P3)의 개시 시점에서는 전압값(Vgs, Vds)이 함께 8V로 설정되도록 조정했다.
또한, 도 10 및 도 11과 마찬가지로, 도 12 및 도 13의 횡축이 기간(P3)의 개시시로부터의 시간 경과를 나타내고, 도 12의 종축이 전압값(Vgs)을 나타내고, 도 13의 종축이 전압값(Vds)을 나타내고 있다. 또한, 도 10 및 도 11과 마찬가지로, 도 12 및 도 13에서는 역치(Vth)가 다른 5종류의 구동 트랜지스터(2)에 관계되는 전압값(Vgs, Vds)의 경시 변화, 즉, 위로부터 순서대로 역치(Vth)=6.2V인 경우의 경시 변화(가는 선), 역치(Vth)=5.2V인 경우의 경시 변화(가는 파선), 역치(Vth)=4.2V인 경우의 경시 변화(가는 일점 쇄선), 역치(Vth)=3.2V인 경우의 경시 변화(굵은 선), 역치(Vth)=2.2V인 경우의 경시 변화(굵은 파선)가 각각 도시되어 있다.
전압값(Vgs)에 대해서는, 도 12에 도시된 바와 같이, 기간(P3)(경과 시간=0∼0.2㎳)의 사이에 역치(Vth)를 밑도는 값까지 급속히 감소한다. 그리고, 기간(P3)의 개시로부터 0.2㎳에서 기간(P4)으로 이행할 때(경과 시간=0.2㎳)에 구동 트랜지스터(2)의 게이트 전위에 있어서, Vth 보상용 트랜지스터(3)의 게이트 전위 변화에 의한 필드-스루가 발생하여 구동 트랜지스터(2)의 전압값(Vgs)이 0.3∼0.4V 정도 급락했다. 그 후는 구동 트랜지스터(2)의 전압값(Vgs)은 거의 일정하게 추이했다.
이와 같이, 기간(P4)으로 이행한 후에 구동 트랜지스터(2)의 전압값(Vgs)이 거의 일정하게 유지되는 것은 Vth 보상용 트랜지스터(3)가 소스-드레인간에서 전류가 흐를 수 없는 비도통 상태로 되어 커패시터(4)로부터 전하가 빠지지 않기 때문이다.
전압값(Vds)에 대해서는, 도 13에 도시된 바와 같이, 기간(P3)의 초기(경과 시간=0∼0.2㎳) 사이에 급격하게 감소함과 아울러 급격한 감소의 도중에 기간(P3)으로부터 기간(P4)으로 이행한다. 그리고, 기간(P3)으로부터 기간(P4)으로 이행할 때(경과 시간=0.2㎳)에 소위 필드-스루가 발생하여 구동 트랜지스터(2)의 전압값(Vds)이 0.5V 정도 급락했다. 또한, 그 후 구동 트랜지스터(2)의 전압값(Vds)은 시간 경과와 함께 서서히 감소해 가는 경향을 나타냈다.
이와 같이, 기간(P4)으로 이행한 후에 구동 트랜지스터(2)의 전압값(Vds)이 시간 경과와 함께 서서히 감소해 가는 것은 하기 매카니즘에 의한 것이다. 도 9에 도시된 바와 같이, 전압값(Vgs)이 역치(Vth)를 밑돈 후에 기간(P3)이 약간의 사이밖에 계속되지 않고, 구동 트랜지스터(2)의 드레인-소스간에 있어서의 누설 전류가 발생함으로써 구동 트랜지스터(2)의 전압값(Vgs)이 저하되는 양이 충분하지 않고, 구동 트랜지스터(2)의 드레인-소스간에서 누설 전류가 발생하는 상태가 유지된다. 따라서, 소자 커패시터(1c)로부터 VSS선(Lvs)으로 전하가 서서히 빠져나가는 것이 된다.
그리고, 기간(P4)으로의 이행으로부터 데이터 기록 처리가 행해질 때까지의 시간은 화상 표시 장치를 구성하는 화소의 위치나 화상 표시 장치의 구동 방법에 의해도 다르고, 소자 커패시터(1c)로부터의 전하의 빠져나가는 양은 기간(P4)으로의 이행으로부터 300㎲의 사이에서도 0.1V 이상에 달한다.
따라서, Vth 보상 기간(P3)을 단지 짧게 하고서는 기록 기간(P4)으로 이행한 직후에 데이터 기록 처리가 행하여지는 화소와, 기간(P4)으로 이행하고나서 상당한 기간이 경과된 후에 데이터 기록 처리가 행하여지는 화소 사이에서 소자 커패시터(1c)로부터 빠지는 전하량에 차이가 발생한다. 따라서, 데이터 기록 처리시에 커패시터(4)에 축적되는 전하량이 소자간에서 불균일하고, 발광 기간(P6)에 있어서의 구동 트랜지스터(2)의 게이트 전압이 소망하는 값으로부터 벗어나기 때문에 화상 표시 장치의 화면에 있어서 소망하는 휘도가 얻어지지 않고, 휘도 불균일이 발생하게 된다.
또한, 기록 기간(P4)에서는 1개의 화상 신호선(Lis)에 공통으로 접속되어 있는 복수의 화소간에 있어서, 1개의 화소에 대한 데이터 기록 처리시에 화상 신호선(Lis)에 인가되는 전위가 데이터 기록 처리전의 다른 화소에 대하여 영향을 미친다.
더 상세하게는 예를 들면, 1개의 화소에 있어서, 고휘도에 대응하는 전하를 커패시터(4)에 축적할 경우에는 화상 신호선(Lis)에 인가되는 전위가 상대적으로 낮아지고, 저휘도에 대응하는 전하를 커패시터(4)에 축적할 경우에는 화상 신호선(Lis)에 인가되는 전위가 상대적으로 높아진다. 따라서, 1개의 화소에 관계되는 화상 신호선(Lis)에 고전위가 인가될 경우에는 데이터 기록 처리전의 다른 화소에 있어서도 화상 신호선(Lis)에 고전위가 인가되기 때문에 구동 트랜지스터(2)의 게이트 전압이 상승하고, 구동 트랜지스터(2)의 드레인-소스간에서 누설 전류가 발생하기 쉬워진다.
그 결과, 1개의 화상 신호선(Lis)에 공통으로 접속되어 있는 화소군 중 저휘도의 발광을 행하는 화소가 소정수 이상 존재하고 있을 경우에는 소망하는 휘도가 얻어지지 않는다. 즉, 1개의 화상 신호선(Lis)에 공통으로 접속되어 있는 복수 화소 중 저휘도의 발광을 행하는 화소가 차지하는 비율의 차이에 의해 화상 표시 장치의 화면에 있어서 근상(筋狀)의 불균일[소위 크로스 토크(cross talk)]의 발생을 초래하게 된다.
따라서, 본원 발명자들은 Vth 보상 기간(P3)을 짧게 해도 화면상에 휘도 불균일이나 크로스 토크이 발생하기 어려운 화상 표시 장치 및 그 구동 방법을 창출했다. 이것에 대해서 이하에 설명한다.
<제 1 실시형태>
<화상 표시 장치의 개략 구성>
도 14는 본 발명의 제 1 실시형태에 의한 화상 표시 장치의 개략 구성을 예시한 도면이다.
휴대전화기(1A)는 표시 제어부(100)와 표시부(200)를 구비한 휴대 가능한 전자기기이며, 동화상을 비롯한 각종 화상을 표시부(200)에 표시하는 화상 표시 장치로서 기능한다. 또한, 이하에서는 휴대전화기(1A)를 적절이 「화상 표시 장치(1A)」로도 칭한다.
표시 제어부(100)는 화상 신호에 의거하여 표시부(200)에 있어서의 화상 표시를 제어하는 부위이다.
표시부(200)는 예를 들면, 거의 직사각형의 윤곽을 갖는 유기 EL 디스플레이(organic eLectroluminescence display)와, 표시 제어부(100)로부터 공급되는 각종 신호가 입력되는 드라이버 수단을 구비하여 구성된 부위이다. 유기 EL 디스플레 이는 유기 재료에 전류를 흘려보냄으로써 재료 스스로가 발광하는 자발광형의 발광 소자를 갖는 자발광형 화상 표시 장치이다.
또한, 유기 EL 디스플레이는 발광 휘도에 대응하는 데이터 신호(화소 데이터 신호)를 각 화소에 공급하기 위한 화상 신호선과, 해당 화상 신호선에 대하여 거의 직교하도록 제공되어 각 화소에 주사 신호를 공급하기 위한 주사 신호선을 구비하고 있다. 또한, 주사 신호는 각 화소에 화상 신호선을 통해 화소 신호를 공급하는 타이밍을 제어하기 위한 신호이다.
드라이버 수단은 화상 신호선에 대하여 전기적으로 접속되어 화소 신호를 화상 신호선에 공급하는 타이밍을 제어하는 X드라이버(화상 신호선 구동 회로)와, 주사 신호선에 대하여 전기적으로 접속되어 주사 신호를 주사 신호선에 공급하는 타이밍을 제어하는 Y드라이버(주사 신호선 구동 회로)를 구비하고 있다. 예를 들면, 휴대전화기(1A)에서 X드라이버는 유기 EL 디스플레이의 짧은 변을 따라 배치되고, Y드라이버는 유기 EL 디스플레이의 긴 변을 따라 배치되어 있다.
<표시부의 개략 구성>
도 15는 표시부(200)의 개략 구성을 나타내는 블록도이다. 또한, 도 15에서는 방향 관계를 명확화하기 위해서 직교하는 XY의 2축이 도시되어 있다.
표시부(200)는 유기 EL 디스플레이(AA), 타이밍 발생 회로(TC), 급전 제어부(EC), 화상 신호선 구동 회로(X드라이버)(Xd) 및 주사 신호선 구동 회로(Y드라이버)(Yd)를 구비하고 있다.
유기 EL 디스플레이(AA)에는 다수의 화소 회로(7A)가 종방향(Y방향) 및 횡방 향(X방향)을 따라 매트릭스상(즉, 격자상)으로 배열되어 있다. 그리고, Y방향에 평행한 화소 회로(7A)의 열마다 화상 신호선(Lis)이 각각 제공되어 각 화상 신호선(Lis)이 복수의 화소 회로(7A)에 대하여 전기적으로 공통으로 접속되어 있다. 또한, X방향에 평행한 화소 회로(7A)의 행마다 주사 신호선(Lss)이 각각 제공되어 각 주사 신호선(Lss)이 복수의 화소 회로(7A)에 대하여 전기적으로 공통 접속되어 있다.
타이밍 발생 회로(TC)는 표시 제어부(100)로부터 전송되어 오는 화상 데이터(예를 들면, RGB의 화소 신호)(D)에 동기시켜서 화상 신호선 구동 회로(Xd)로부터 각 화상 신호선(Lis)에 대한 화소 신호의 공급 타이밍을 제어하는 신호를 화상 신호선 구동 회로(Xd)에 대하여 송출하고, 주사 신호선 구동 회로(Yd)로부터 각 주사 신호선(Lss)에 대한 주사 신호의 공급 타이밍을 제어하는 신호를 주사 신호선 구동 회로(Yd)에 대하여 송출한다.
화상 신호선 구동 회로(Xd)는 타이밍 발생 회로(TC)로부터의 신호에 응답하여 화상 신호선(Lis)에 대하여 화소 신호를 공급한다. 또한, 주사 신호선 구동 회로(Yd)는 타이밍 발생 회로(TC)로부터의 신호에 응답하여 주사 신호선(Lss)에 대하여 주사 신호를 공급한다. 이러한 타이밍 발생 회로(TC)의 제어에 의해 화상 신호선(Lis)을 통해 각 화소 회로(7A)에 화소 신호가 적절이 공급된다.
급전 제어부(EC)는 각 화소 회로(7A)에 대한 전력(구체적으로는 발광 등에 필요한 전력)의 공급을 제어하는 부분이며, 하드웨어 즉, 회로 구성에 의해 실현되어도 좋고, 소프트웨어가 CPU에 의해 실행되는 것으로 실현되어도 좋다.
<화소 회로의 구성>
도 16은 화상 표시 장치(1A)를 구성하는 1 화소의 구동 회로(화소 회로)(7A)의 구성을 예시한 도면이다.
화소 회로(7A)는 도 1에 도시된 비교 대상 기술에 의한 화소 회로(7)의 Vth 보상용 트랜지스터(3)가 본 발명의 특징적인 기능ㆍ구성을 갖는 Vth 보상용 트랜지스터(3A)로 치환되어 있다.
이하, 제 1 실시형태에 의한 화소 회로(7A)에 대해서 설명하지만, 여기에서는 화소 회로(7A) 중 화소 회로(7)와 마찬가지 부분에는 동일 부호를 붙여서 설명을 생략하고, 다른 부분에 대해서 주로 설명한다.
Vth 보상용 트랜지스터(3A)는 비교 대상 기술에 의한 Vth 보상용 트랜지스터(3)와 마찬가지로 구동 트랜지스터(2)의 제1-2전극간(즉, 드레인-소스간)에서 전류가 흐를 수 있는 구동 트랜지스터(2)의 제3-2전극간(즉, 게이트-소스간)의 전위차(즉, 게이트 전압)의 하한값[역치(Vth)]을 검출함과 아울러 구동 트랜지스터(2)의 게이트 전압을 역치(Vth)로 조정하는 것이다. 또한, Vth 보상용 트랜지스터(3A)는 비교 대상 기술에 의한 Vth 보상용 트랜지스터(3)와 마찬가지로 소위 n-MISFETTFT에 의해 구성된다.
또한, Vth 보상용 트랜지스터(3A)는 본 발명의 비교 대상 기술에 의한 Vth 보상용 트랜지스터(3)와 마찬가지로 다른 부분과 전기적으로 접속된다. 구체적으로는, Vth 보상용 트랜지스터(3A)의 제 4 전극(3ds)이 구동 트랜지스터(2)의 제 1 전극(2ds)과 유기 EL 소자(1)의 캐소드 전극(1b)을 전기적으로 접속하는 배선에 대하 여 도전 가능하게 접속됨으로써 구동 트랜지스터(2)의 제 1 전극(2ds)에 대하여 전기적으로 접속된다.
또한, Vth 보상용 트랜지스터(3A)의 제 5 전극(3sd)이 접속점(T1)에 있어서 구동 트랜지스터(2)의 제 3 전극(게이트)(2g)과 커패시터(4)의 제 7 전극(4a)을 전기적으로 접속하는 배선에 대하여 도전 가능하게 접속됨으로써 구동 트랜지스터(2)의 제 3 전극(게이트)(2g)에 대하여 전기적으로 접속된다. 또한, Vth 보상용 트랜지스터(3A)의 제 6 전극(게이트)(3g)이 주사 신호선(Lss)에 대하여 전기적으로 접속된다.
그리고, Vth 보상용 트랜지스터(3A)에는 제6-5전극간의 기생 용량(CgsTthA)과 제6-4전극간의 기생 용량(CgdTthA)이 발생한다.
도 17은 도 2와 마찬가지로 도 16에 도시된 화소 회로(7A)의 회로 구성(도면 중 굵은 선으로 기재)에 대하여 기생 용량(CgsTthA, CgdTthA, CgsTd, CgdTd)과 EL 소자 용량(Co)에 의한 회로 구성(도면 중 가는 선으로 기재)을 추가한 모식도이다.
도 17에 도시된 바와 같이, 화소 회로(7A)에서는 유기 EL 소자(1)의 양쪽 전극간에는 EL 소자 용량(Co)을 갖는 커패시터(소자 커패시터)(1c)가 존재한다. 구동 트랜지스터(2)의 제2-3전극간에는 기생 용량(CgsTd)을 갖는 커패시터(2gs)가 존재하고, 구동 트랜지스터(2)의 제1-3전극간에는 기생 용량(CgdTd)을 갖는 커패시터(2gd)가 존재한다. 또한, Vth 보상용 트랜지스터(3A)의 제5-6전극간에는 기생 용량(CgsTthA)을 갖는 커패시터(3Ags)가 존재하고, Vth 보상용 트랜지스터(3A)의 제4-6전극간에는 기생 용량(CgdTthA)을 갖는 커패시터(3Agd)가 존재한다.
화소 회로(7A)에서는 비교 대상 기술과는 다르고, Vth 보상용 트랜지스터(3A)의 기생 용량(CgsTthA, CgdTthA)에 대해서, 아래 식(3)의 관계를 성립시킴으로써 기생 용량(CgsTthA)이 증가하도록 조정되어 있다.
[수3]
[CgsTthA]>[CgdTthA] …(3)
상기 식(3)의 관계를 성립시키는 조정 수법으로서는 예를 들면, Vth 보상용 트랜지스터(3A)의 소자 구조에 있어서, 제 5 전극(3sd)과 제 6 전극(3g)이 대향하는 면적의 쪽이 제 4 전극(3ds)과 제 6 전극(3g)이 대향하는 면적보다도 커지면 상기 식(3)의 관계가 성립된다.
그리고, 예를 들면, 제 5 전극(3sd)과 제 6 전극(3g)이 대향하는 면적을 제 4 전극(3ds)과 제 6 전극(3g)이 대향하는 면적보다도 2배 이상 크게 함으로써 기생 용량(CgsTthA)을 기생 용량(CgdTthA)보다도 2배 이상으로 충분히 큰 값으로 설정할 수 있다.
이하, 비교 대상 기술에 의한 기생 용량(CgsTth, CgdTth)을 함께 3.6펨토 패럿(fF)으로 해서 본 실시형태에서는 기생 용량(CgdTthA)이 3.6fF, 기생 용량(CgsTthA)이 기생 용량(CgsTth)의 5배인 18fF로 설정되어 있는 예에 대해서 설명한다.
<구동 방법>
도 18은 화상 표시 장치(1A)를 구동시킬 때의 신호 파형(구동 파형)을 나타낸 타이밍 차트이다. 도 18에서는 도 3과 마찬가지로 횡축이 시각을 나타내고, 위 로부터 순서대로 (a) VDD선(Lvd)에 인가되는 전위[전위(Vdd)], (b) VSS선(Lvs)에 인가되는 전위[전위(Vss)], (c) 제 1 주사 신호선(Lss)에 인가되는 신호의 전위[전위(Vls1)], (d) 제 2 주사 신호선(Lss)에 인가되는 신호의 전위[전위(Vls2)], (e) 화상 신호선(Lis)에 인가되는 신호의 전위[전위(Vlis)]의 파형이 도시되어 있다.
또한, 도 18에서는 도 3과 마찬가지로 유기 EL 소자(1)를 1회 발광시키기 위한 구동 파형이 도시되어 있고, 1회의 발광에 관한 기간은 시간 순차적으로 Cs 초기화 기간(P1)(시각 t1∼t2), 준비 기간(P2)(시각 t2∼t3), Vth 보상 기간(P3)(시각 t3∼t4), 기록 기간(P4)(시각 t4∼t5), 소자 초기화 기간(P5)(시각 t5∼t6) 및 발광 기간(P6)(시각 t6∼)을 구비하여 구성된다. 또한, 기록 기간(P4)에 있어서의 전위(Vlis)는 각 유기 EL 소자(1)의 발광 휘도에 의해 결정되는 임의의 값이기 때문에 도 18에서는 도 3과 마찬가지로 해당 전위가 존재할 수 있는 범위에 사선 해칭이 편의적으로 부여되어 있다.
또한, 화상 표시 장치(1A)의 구동시[구체적으로는 기간(P1∼P6)]에 있어서의 화소 회로(7A)의 전류의 흐름에 대해서는 비교 대상 기술에 의한 화소 회로(7)에 있어서의 것(즉, 도 4 내지 도 8에 도시된 것)과 마찬가지이기 때문에 여기에서는 설명을 생략한다. 또한, VDD선(Lvd)과 VSS선(Lvs) 사이에 대한 전압의 인가, 즉 화소 회로(7A)에 대한 전력의 공급(급전)은 급전 제어부(EC)에 의해 제어된다.
또한, 도 18에 도시된 기간(P1∼P6)에 있어서 각 부에 인가되는 전위에 대해서는 도 3에 도시된 것과 마찬가지의 것으로 되어 있기 때문에 여기에서는 설명을 생략한다.
단지, 도 18에 도시된 기간(P1∼P6)의 길이에 대해서는 Vth 보상 기간(P3)[도 18에서 사지(砂地) 해칭이 부여된 시각 t3∼t4의 기간]만이 도 3에 도시된 기간(P3)보다도 짧아져 있다.
구체적으로는 도 18에 도시된 기간(P1)(시각 t1∼t2)과 도 3에 도시된 기간(P1)(시각 t11∼t12)이 같은 길이이며, 도 18에 도시된 기간(P2)(시각 t2∼t3)과 도 3에 도시된 기간(P2)(시각 t12∼t13)이 같은 길이이며, 도 18에 도시된 기간(P4)(시각 t4∼t5)과 도 3에 도시된 기간(P4)(시각 t14∼t15)이 같은 길이이며, 도 18에 도시된 기간(P5)(시각 t5∼t6)과 도 3에 도시된 기간(P5)(시각 t15∼t16)이 같은 길이인 한편, 도 18에 도시된 Vth 보상 기간(P3)(시각 t3∼t4)쪽이 도 3에 도시된 기간(P3)(시각 t13∼t14)보다도 짧아져 있다. 예를 들면, 도 3에 도시된 기간(P3)이 2㎳, 도 18에 도시된 기간(P3)이 0.2㎳인 경우를 들 수 있다.
<Vth 보상 기간의 단축화와 그 영향에 대해서>
도 19는 Vth 보상 기간(P3)을 0.2㎳으로 설정했을 때의 구동 트랜지스터(2)에 있어서의 제3-2전극간(즉, 게이트-소스간)의 전위차(전압값)(Vgs)의 경시적인 변화(실측값)를 예시하는 도면이며, 도 20은 기간(P3)을 0.2㎳으로 설정했을 때의 구동 트랜지스터(2)에 있어서의 제1-2전극간(즉, 드레인-소스간)의 전위차(전압값)(Vds)의 경시적인 변화(실측값)를 예시한 도면이다. 여기에서는 기간(P3)의 개시 시점에서는 전압값(Vgs, Vds)이 함께 8V로 설정되도록 조정했다.
도 10 및 도 11과 마찬가지로, 도 19 및 도 20의 횡축이 기간(P3)의 개시시로부터의 시간 경과를 나타내고, 도 19의 종축이 전압값(Vgs)을 나타내고, 도 20의 종축이 전압값(Vds)을 나타내고 있다.
또한, 도 19 및 도 20에서는, 도 10 및 도 11과 마찬가지로, 역치(Vth)가 다른 5종류의 구동 트랜지스터(2)에 관한 전압값(Vgs, Vds)의 경시 변화, 즉, 위로부터 순서대로 역치(Vth)=6.2V인 경우의 경시 변화(가는 선), 역치(Vth)=5.2V인 경우의 경시 변화(가는 파선), 역치(Vth)=4.2V인 경우의 경시 변화(가는 일점 쇄선), 역치(Vth)=3.2V인 경우의 경시 변화(굵은 선), 역치(Vth)=2.2V인 경우의 경시 변화(굵은 파선)가 각각 도시되어 있다.
전압값(Vgs)에 대해서는, 도 19에 도시된 바와 같이, 기간(P3)(경과 시간=0∼0.2㎳)의 사이에 역치(Vth)를 밑도는 값까지 급속히 감소한다. 그리고, 기간(P4)으로 이행할 때(경과 시간=0.2㎳)에 구동 트랜지스터(2)의 게이트 전위에 있어서, Vth 보상용 트랜지스터(3A)의 게이트 전위의 변화에 의한 필드-스루가 발생하여 구동 트랜지스터(2)의 전압값(Vgs)이 1V 이상 급락했다. 그 후는 구동 트랜지스터(2)의 전압값(Vgs)은 거의 일정하게 추이했다.
이와 같이, 기간(P4)으로 이행한 후에 구동 트랜지스터(2)의 전압값(Vgs)이 거의 일정하게 유지되는 것은 Vth 보상용 트랜지스터(3A)가 제4-5전극간(즉, 드레인-소스간)에서 전류가 흐를 수 없는 비도통 상태로 되어 커패시터(4)로부터 전하가 빠지지 않기 때문이다.
이어서, 전압값(Vds)에 대해서는, 도 20에 도시된 바와 같이, 기간(P3)(경과 시간=0∼0.2㎳)의 사이에 급격하게 감소함과 아울러 급격한 감소의 도중에 기간(P3)으로부터 기간(P4)으로 이행한다. 그리고, 기간(P3)으로부터 기간(P4)으로 이행할 때(경과 시간=0.2㎳)에 소위 필드-스루가 발생하여 구동 트랜지스터(2)의 전압값(Vds)이 0.5V 정도 급락했다. 그 후는 구동 트랜지스터(2)의 전압값(Vds)은 거의 일정하게 추이했다.
이와 같이, 기간(P4)으로 이행한 후에 구동 트랜지스터(2)의 전압값(Vds)이 거의 일정하게 유지되는 현상은 하기 매카니즘에 의한 것이다. 여기에서는, 도 19에 도시된 바와 같이, 기간(P3)으로부터 기간(P4)으로 이행할 때에 있어서 필드-스루에 의해 구동 트랜지스터(2)의 전압값(Vgs)이 급락하는 양(예를 들면 1V 이상)이 도 10 및 도 12에 도시된 비교 대상 기술에 의한 필드-스루에 의해 구동 트랜지스터(2)의 전압값(Vgs)이 급락하는 양(예를 들면 약 0.3∼0.4V)보다도 2배 이상 커지고 있기 때문에 구동 트랜지스터(2)의 전압값(Vgs)이 충분히 저하된다. 그 결과, 구동 트랜지스터(2)가 소스-드레인간에서 누설 전류가 대부분 발생하지 않는 상태가 되기 때문에 소자 커패시터(1c)로부터 VSS선(Lvs)으로 전하가 대부분 빠지지 않게 된다.
여기서, 필드-스루에 의해 구동 트랜지스터(2)에 있어서의 전압값(Vgs)의 급락량이 증가하는 이유에 대해서 설명한다.
구동 트랜지스터(2)의 게이트 전압[전압값(Vgs)]의 Vth 보상용 트랜지스터(3A)에 의한 필드-스루의 전압(필드-스루 전압, 즉 게이트 전위가 변경되었을 때에 기생 용량으로 전위가 변동하는 량)(MV)는 Vth 보상용 트랜지스터(3A)의 게이트 전위의 고전위(VgH), 저전위(VgL)를 사용하여 아래 식(4)으로 표시된다.
[수4]
MV=CgsTthA×(VgL-VgH)/(Cs+CgsTthA+CgdTd+CgsTd) …(4)
또한, 상술한 바와 같이, 본 실시형태에 의한 Vth 보상용 트랜지스터(3)의 기생 용량(CgsTthA, CgdTthA)에 대해서는 상기 식(3)의 관계를 성립시켜서 기생 용량(CgsTthA)을 증가시키고 있다. 그리고, 상기 식(4)에서 나타낸 바와 같이, 기생 용량(CgsTthA)의 증가에 의해 필드-스루 전압의 절대치가 증대하면 기간(P3)으로부터 기간(P4)으로 이행할 때에 구동 트랜지스터(2)의 게이트 전압(전압(Vgs))이 급락하는 양이 커진다.
이와 같이, 구동 트랜지스터(2)에 있어서의 전압값(Vgs)의 급락량이 증대하면 구동 트랜지스터(2)가 소스-드레인간에서 충분히 전류가 흐를 수 없는 비도통 상태로 된다. 따라서, 기간(P3)을 짧게 해도 기간(P4)으로 이행한 직후에 데이터 기록 처리가 행하여지는 화소와, 기간(P4)으로 이행하고나서 상당한 기간이 경과된 후에 데이터 기록 처리가 행하여지는 화소에서 소자 커패시터(1c)로부터 빠지는 전하량에 거의 차이가 발생하지 않는다. 따라서, 화면상에 있어서의 휘도 불균일이나 크로스 토크의 발생을 억제하면서 Vth 보상 기간(P3)을 짧게 할 수 있다.
예를 들면, 기간(P3)을 2㎳로부터 0.2㎳으로 1.8㎳도 단축 가능해서 이 단축 분(1.8㎳)을 기간(P6)의 연장에 이용함으로써 비교 대상 기술의 듀티가 30%인 경우에는 듀티를 40.8％로 대폭 증대시키는 것이 가능하다. 이 듀티의 증대에 의해 시인되는 발광 휘도가 향상되기 때문에 같은 발광 휘도를 실현시키기 위해서 필요한 전류 밀도를 저감시킬 수 있다.
이상과 같이, 제 1 실시형태에 의한 화상 표시 장치(1A)에서는 Vth 보상용 트랜지스터(3A)에 있어서, 제5-6전극간의 기생 용량(CgsTthA)이 제4-6전극간의 기생 용량(CgdTthA)보다도 큰 값이 되도록 설정되어 있다. 이러한 구성에 의해 Vth 보상용 트랜지스터(3A)가 도통 상태로부터 비도통 상태로 이행할 때에 발생하는 구동 트랜지스터(2)의 게이트 전위의 변화량이 증대하기 때문에 Vth 보상 기간(P3)을 짧게 해도 구동 트랜지스터(2)가 비도통 상태에 이른다. 그 결과, Vth 보상 기간(P3)을 짧게 해도 기록 기간(P4)에 있어서 화소마다 화상 데이터 신호에 따른 전하가 축적될 때까지 유기 EL 소자(1)에 축적되는 전하의 저하량에 거의 차이가 발생하지 않는다. 따라서, 화면상에 있어서의 휘도 불균일이나 크로스 토크의 발생을 억제하면서 화상 표시 장치(1A)의 장수명화를 도모할 수 있다.
또한, 기생 용량(CgsTthA)을 기생 용량(CgdTthA)보다도 2배 이상으로 충분히 큰 값으로 설정하면, Vth 보상용 트랜지스터(3A)가 도통 상태로부터 비도통 상태로 이행할 때에 구동 트랜지스터(2)에 있어서 발생하는 게이트 전위의 변화량이 크게 증가한다. 따라서, Vth 보상 기간(P3)을 보다 짧게 해도 기록 기간(P4)으로 이행했을 때에 구동 트랜지스터(2)가 비도통 상태에 이르기 쉽다. 따라서, 화면상에 있어서의 휘도 불균일이나 크로스 토크의 발생을 억제하면서 화상 표시 장치(1A)의 장수명화를 더욱 도모할 수 있다.
<제 2 실시형태>
제 1 실시형태에 의한 화상 표시 장치(1A)에서는 Vth 보상용 트랜지스터(3A)에 있어서, 기생 용량(CgsTthA)을 기생 용량(CgdTthA)보다도 큰 값으로 설정함으로써 Vth 보상용 트랜지스터(3A)가 도통 상태로부터 비도통 상태로 이행할 때에 발생 하는 구동 트랜지스터(2)의 게이트 전위의 저하량을 증대시켜서 기간(P3)을 짧게 해도 기간(P4)으로 이행했을 때에 구동 트랜지스터(2)가 비도통 상태에 이르기 쉽게 했다. 이에 대하여, 제 2 실시형태에 의한 화상 표시 장치(1B)에서는 화상 신호선(Lis)에 인가되는 신호의 전위를 적절이 조정함으로써 기간(P3)을 짧게 해도 기간(P4)으로 이행했을 때에 구동 트랜지스터(2)가 비도통 상태에 이르도록 하고 있다.
이하, 제 2 실시형태에 의한 화상 표시 장치(1B)에 대해서 설명한다.
이하에서는, 제 1 실시형태와 마찬가지 부분이나 기간이나 전위에 대해서는 동일 부호를 붙여서 설명을 생략하고, 주로 다른 점에 대해서 설명한다.
도 21은 화상 표시 장치(1B)를 구동시킬 때의 신호 파형(구동 파형)을 나타낸 타이밍 차트이다. 도 21에서는, 도 3 및 도 18과 마찬가지로, 횡축이 시각을 나타내고, 위로부터 순서대로 (a) VDD선(Lvd)에 인가되는 전위[전위(Vdd)], (b) VSS선(Lvs)에 인가되는 전위[전위(Vss)], (c) 제 1 주사 신호선(Lss)에 인가되는 신호의 전위[전위(Vls1)], (d) 제 2 주사 신호선(Lss)에 인가되는 신호의 전위[전위(Vls2)], (e) 화상 신호선(Lis)에 인가되는 신호의 전위[전위(Vlis)]의 파형이 도시되어 있다.
또한, 도 21에서는, 도 3 및 도 18과 마찬가지로, 유기 EL 소자(1)를 1회 발광시키기 위한 구동 파형이 도시되어 있지만 1회의 발광에 관한 기간은 시간 순차적으로 Cs 초기화 기간(P1)(시각 t1∼t2), 준비 기간(P2)(시각 t2∼t3), Vth 보상 기간(P3)(시각 t3∼t4), 기록 기간(P4)(시각 t4∼t5), 소자 초기화 기간(P5)(시각 t5∼t6) 및 발광 기간(P6)(시각 t6∼)을 구비하여 구성되어 있다. 또한, 기록 기간(P4)에 있어서의 전위(Vlis)는 각 유기 EL 소자(1)의 발광 휘도에 의해 결정되는 임의의 값이기 때문에 도 21에서는, 도 3 및 도 18과 마찬가지로, 해당 전위가 존재할 수 있는 범위에 사선 해칭이 편의적으로 부여되어 있다.
도 21에 도시된 구동 파형에서는 4개의 전위(Vdd, Vss ,Vls1 ,Vls2)에 대해서는 도 18에 도시된 것과 동일한 전위의 파형을 나타낸다.
이에 대하여, 화상 신호선(Lis)에 인가되는 전위[전위(Vlis)]에 대해서는 도 18에 도시된 것에 비해 시각 t2∼t4, 즉 기간(P2, P3)에 있어서의 전위가 소정값(α)만큼 높게 설정되어서 VdH+α로 되어 있는 점이 다르고, 기타는 같은 전위의 파형을 나타낸다.
이와 같이, 기간(P2, P3)에 있어서 전위(Vlis)를 소정의 고전위(VdH)보다도 소정값(α)만큼 높은 쪽으로 설정해 두면, 커패시터(4)의 제 8 전극(4b)도 전위(VdH+α)로 설정되어 기간(P3)에 있어서, 커패시터(4)에 축적되어 있는 전하가 VSS선(Lvs)에 대하여 보다 빠르게 또한 많이 빠진다. 따라서, 기간(P3)을 짧게 해도 구동 트랜지스터(2)의 게이트 전압(Vgs)이 충분히 저하하기 때문에 기간(P4)에 있어서 구동 트랜지스터(2)가 제1-2전극간에서 누설 전류가 대부분 발생하지 않는 상태에 이른다. 그 결과, 기간(P4)에서는 데이터 기록 처리전의 화소에 있어서, 소자 커패시터(1c)로부터 VSS선(Lvs)으로 전하가 빠지기 어려워진다.
또한, 다른 관점에서 보면, 기간(P3)에 있어서의 전위(Vlis)가 기간(P4)에 있어서의 전위(Vlis)의 최대치보다도 높은 전위로 설정되어 있다. 이러한 전위의 설정에 의해 기간(P4)에 있어서, 동일한 화상 신호선(Lis)에 대하여 공통으로 접속되어 있는 복수의 화소 중 1개의 화소에 대하여 데이터 기록 처리가 행하여질 때에도 다른 화소의 구동 트랜지스터(2)에 있어서 누설 전류가 발생하기 어려워진다.
그런데, 도 21에 도시된 구동 파형에서는 기간(P3)으로부터 기간(P4)으로 이행할 때에 Vth 보상용 트랜지스터(3B)가 비도통 상태로 되는 것과 거의 동시(시각 t4)에, 전위(Vlis)를 0V까지 낮추고 있다. 이 Vth 보상용 트랜지스터(3B)가 비도통 상태로 되는 타이밍과, 전위(Vlis)[즉, 제 8 전극(4b)에 인가되는 전위]를 낮추는 타이밍의 관계에 대해서는 이하의 점에 유의하는 것이 바람직하다.
예를 들면, Vth 보상용 트랜지스터(3B)를 비도통 상태로 한 후에 전위(Vlis)를 낮추는 것이 바람직하다. 이것은 전위(Vlis)가 낮춰지고 나서 Vth 보상용 트랜지스터(3B)가 비도통 상태로 될 때까지 약간의 기간이 발생하면 이 기간 동안에 커패시터(4)에 전하가 축적되어서 구동 트랜지스터(2)의 게이트 전압(Vgs)의 저하를 저해하기 때문이다. 단, 기간(P3)의 단축화를 도모하는 관점에서 말하면, Vth 보상용 트랜지스터(3B)를 비도통 상태로하고 나서 전위(Vlis)를 낮출 때까지의 기간은 짧으면 짧을수록 바람직하다. 즉, Vth 보상용 트랜지스터(3B)를 비도통 상태로 하는 타이밍과, 전위(Vlis)를 낮추는 타이밍은 대부분 동일한 것이 가장 바람직하다.
또한, 기간(P2, P3)에 있어서 전위(Vlis)가 VdH보다도 α만큼 높게 설정되지만 이 전위의 증가분(α)에 대해서는 예를 들면, 하기와 같이 설정하면 좋다.
예를 들면, 역치 전압(Vth)=2.2V인 경우에는, 도 10에 도시된 바와 같이, 기간(P3)을 2㎳으로 하여 기간(P3)에 있어서 구동 트랜지스터(2)의 게이트 전압(Vgs) 를 약 0.9V까지 낮추면, 도 11에 도시된 바와 같이, 기간(P4)에 있어서 구동 트랜지스터(2)가 비도통 상태로 된다. 이에 대하여, 도 12에 도시된 바와 같이, 기간(P3)을 0.2㎳까지 단축하여 기간(P2)에 있어서 구동 트랜지스터(2)의 게이트 전압(Vgs)를 약 1.7V까지밖에 낮추지 않으면, 도 13에 도시된 바와 같이, 기간(P4)에 있어서 구동 트랜지스터(2)에서 누설 전류가 발생하는 상태로 된다. 이 점에서, 기간(P3)을 0.2㎳까지 단축하기 위해서는 기간(P3)의 종료시에 커패시터(4)에 축적되는 전하량을 약 0.8(=1.7-0.9)V만큼 낮추면 좋다. 더 상세하게는 전위의 증가분(α)을 커패시터(4) 및 다른 커패시터의 용량 중 커패시터(4)의 용량이 차지하는 비율(용량비)에 의거해서 설정하면 좋다.
이상과 같이, 제 2 실시형태에 의한 화상 표시 장치(1B)에서는 기간(P3)에 있어서의 전위(Vlis)[여기서는 전위(VdH+α)]가 기간(P4)에 있어서의 전위(Vlis)의 최대치[여기서는 전위(VdH)]보다도 높은 전위로 설정된다. 이러한 구성에 의해도 기간(P3)을 짧게 해도 Vth 보상용 트랜지스터(3A)가 도통 상태로부터 비도통 상태로 이행할 때에 구동 트랜지스터(2)가 누설 전류가 대부분 발생하지 않는 비도통 상태로 된다. 그 결과, 기간(P3)을 짧게 해도 기간(P4)에 있어서, 화소마다 화소 데이터 신호에 따른 전하가 축적될 때까지 유기 EL 소자(1)에 축적되는 전하의 저하량에 거의 차이가 발생하지 않는다. 따라서, 화면상에 있어서의 휘도 불균일이나 크로스 토크의 발생을 억제하면서 화상 표시 장치의 장수명화를 도모할 수 있다.
또한, 제 2 실시형태에 의한 화상 표시 장치(1B)에서는 제 1 실시형태에 의한 화상 표시 장치(1A)와 비교하여 이하의 점에서 보다 바람직하다고 말할 수 있 다.
기생 용량(VgsTth)를 크게 하기 때문에 Vth 보상용 트랜지스터(3B)가 오버랩핑 부분의 증가에 의해 대형화되지 않는다. 즉, 제 2 실시형태에 의한 화상 표시 장치(1B)에 대해서는 제 1 실시형태에 의한 화상 표시 장치(1A)와 비교하여 전위(Vlis)를 조정하는 회로를 변경할 필요성은 있지만 보다 간소한 화소 회로(7B)의 구성을 채용할 수 있다. 따라서, 유기 EL 소자(1)의 발광 휘도를 조절함과 아울러 중요한 구동 트랜지스터(2)나 커패시터(4) 등을 형성하기 위한 영역이 좁아지거나 하는 바와 같은 설계 자유도의 저하를 회피할 수 있는 점에서 보다 바람직하다.
또한, Vth 보상용 트랜지스터(3A)의 오버랩핑 부분을 정밀도 좋게 조정하는 것과 비교하여 전위(Vlis)쪽이 용이하게 정밀도 좋게 조정할 수 있다. 또한, 화소 회로(7B)가 형성된 후에 있어서, 전위(Vlis)를 조절할 수 있는 점에서도 바람직하다.
<제 3 실시형태>
제 2 실시형태에 의한 화상 표시 장치(1B)에서는 전위(Vlis)[즉, 커패시터(4)의 제 8 전극(4b)의 전위]를 적절이 조정함으로써 기간(P3)을 짧게 해도 기간(P4)으로 이행할 때에 구동 트랜지스터(2)가 비도통 상태로 되도록 했다. 이에 대하여, 제 3 실시형태에 의한 화상 표시 장치(1C)에서는 VSS선(Lvs)에 인가되는 전위[즉, 구동 트랜지스터(2)의 제 2 전극(2sd)에 인가되는 전위]를 적절이 조정함으로써 기간(P3)을 짧게 해도 기간(P4)으로 이행할 때에 구동 트랜지스터(2)가 비도통 상태가 되도록 하고 있다.
이하, 제 3 실시형태에 의한 화상 표시 장치(1C)에 대해서 설명한다.
이하에서는, 제 1 및 제 2 실시형태와 마찬가지 부분이나 기간이나 전위에 대해서는 동일 부호를 붙여서 설명을 생략하고, 주로 다른 점에 대해서 설명한다.
도 22는 화상 표시 장치(1C)를 구동시킬 때의 신호 파형(구동 파형)을 나타낸 타이밍 차트이다. 도 22에서는, 도 3, 도 18 및 도 21과 마찬가지로, 횡축이 시각을 나타내고, 위로부터 순서대로 (a) VDD선(Lvd)에 인가되는 전위[전위(Vdd)], (b) VSS선(Lvs)에 인가되는 전위[전위(Vss)], (c) 제 1 주사 신호선(Lss)에 인가되는 전위[전위(Vls1)], (d) 제 2 주사 신호선(Lss)에 인가되는 전위[전위(Vls2)], (e) 화상 신호선(Lis)에 인가되는 전위[전위(Vlis)]의 파형이 도시되어 있다.
또한, 도 22에서는, 도 3, 도 18 및 도 21과 마찬가지로, 유기 EL 소자(1)를 1회 발광시키기 위한 구동 파형이 도시되어 있지만 1회의 발광에 관한 기간은 시간 순차적으로 Cs 초기화 기간(P1)(시각 t1∼t2), 준비 기간(P2)(시각 t2∼t3), Vth 보상 기간(P3)(시각 t3∼t4), 기록 기간(P4)(시각 t4∼t5), 소자 초기화 기간(P5)(시각 t5∼t6) 및 발광 기간(P6)(시각 t6∼)을 구비하여 구성되어 있다. 또한, 기간(P4)에 있어서의 전위(Vlis)는 각 유기 EL 소자(1)의 발광 휘도에 의해 결정되는 임의의 값이기 때문에 도 22에서는, 도 3, 도 18 및 도 21과 마찬가지로, 전위(Vlis)가 존재할 수 있는 범위에 사선 해칭이 편의적으로 부여되어 있다.
도 22에 도시된 구동 파형에서는 4개의 전위(Vdd ,Vls1 ,Vls2 ,Vlis)에 대해서는 도 18에 도시된 것과 동일한 전위의 파형을 나타낸다. 한편, VSS선(Lvs)에 인가되는 전위[전위(Vss)]에 대해서는 도 18에 도시된 것에 비해 시각 t2∼t4, 즉 기 간(P2, P3)에 있어서의 전위가 소정값(β)만큼 낮게 설정되어서 -β로 하고 있는 점이 다르지만, 기타는 같은 전위의 파형을 나타낸다.
이와 같이, 기간(P2, P3)에 있어서의 전위(Vss)를 0V보다도 β만큼 낮게 설정해 두면 기간(P3)에 있어서, 커패시터(4)에 축적되어 있는 전하가 VSS선(Lvs)에 대하여 보다 빠르게 또한 많이 빠진다. 따라서, 기간(P3)을 짧게 해도 구동 트랜지스터(2)의 게이트 전압(Vgs)이 충분히 저하한다. 따라서, 기간(P4)에 있어서 구동 트랜지스터(2)가 제1-2전극간(즉, 드레인-소스간)에서 누설 전류가 대부분 발생하지 않는 상태가 된다. 그 결과, 기간(P4)에 있어서, 데이터 기록 처리전의 화소에서는 소자 커패시터(1c)로부터 VSS선(Lvs)으로 전하가 빠지기 어려워진다.
또한, 기간(P3)으로부터 기간(P4)이 결여된 전위(Vss)의 제어의 관점에서 말하면, Vth 보상용 트랜지스터(3B)가 도통 상태로 된 기간에 있어서 VSS선(Lvs)에 대하여 제 1 전위(여기서는 -β)가 부여된다. 그리고, Vth 보상용 트랜지스터(3B)가 도통 상태로부터 비도통 상태로 이행하는 타이밍과 거의 동시에 전위(Vss)가 제 1 전위로부터 제 1 전위보다도 상대적으로 높은 제 2 전위(여기서는 0V)로 된다.
그런데, 도 22에 도시된 구동 파형에서는 기간(P3)으로부터 기간(P4)으로 이행할 때에 Vth 보상용 트랜지스터(3B)가 비도통 상태로 되는 것과 거의 동시(시각 t4)에 전위(Vss)를 -β로부터 0V로 상승시키고 있다. 이 Vth 보상용 트랜지스터(3B)가 비도통 상태로 되는 타이밍과, 전위(Vss)[즉, 구동 트랜지스터(2)의 제 2 전극(2sd)의 전위]를 상승시키는 타이밍의 관계에 대해서는 이하의 점에 유의하는 것이 바람직하다.
Vth 보상용 트랜지스터(3B)를 비도통 상태로 한 후에 전위(Vss)를 상승시키는 것이 바람직하다. 이것은 전위(Vss)가 상승되고 나서 Vth 보상용 트랜지스터(3B)가 비도통 상태로 될 때까지 약간의 기간이 발생하면 이 기간중에 커패시터(4)에 전하가 축적되어 구동 트랜지스터(2)의 게이트 전압(Vgs)의 저하를 저해하기 때문이다. 단, 기간(P3)의 단축화를 도모하는 관점에서 말하면, Vth 보상용 트랜지스터(3B)를 비도통 상태로 하고 나서 전위(Vss)를 상승시킬 때까지의 기간은 짧으면 짧을수록 바람직하다. 즉, Vth 보상용 트랜지스터(3B)를 비도통 상태로 하는 타이밍과, 전위(Vss)를 상승시키는 타이밍은 동일한 것이 가장 바람직하다.
또한, 전위(Vss)의 감소분(β)에 대해서는 제 2 실시형태에 있어서도 설명한 바와 마찬가지로 예를 들면, 역치 전압(Vth)=2.2V인 경우에는 기간(P3)을 0.2㎳까지 단축하기 위해서는 기간(P3)의 종료시에 커패시터(4)에 축적되는 전하량을 약 0.8(=1.7-0.9)V만큼 내리면 좋다. 더 상세하게는 전위의 감소분(β)을 커패시터(4) 및 다른 커패시터의 용량 중 커패시터(4)의 용량이 차지하는 비율(용량비)에 의거해서 설정하면 좋다.
이상과 같이, 제 3 실시형태에 의한 화상 표시 장치(1C)에서는 기간(P3)에 있어서, 구동 트랜지스터(2)의 제 2 전극(2sd)에 전기적으로 접속되어 있는 VSS선(Lvs)에 대하여 제 1 전위(여기서는 -β)가 부여된다. 그리고, Vth 보상용 트랜지스터(3B)가 도통 상태로부터 비도통 상태로 이행하는 타이밍과 거의 동시에 전위(Vss)가 제 1 전위로부터 제 1 전위보다도 상대적으로 높은 제 2 전위(여기서는 0V)가 되도록 제어된다. 이러한 구성에 의해 기간(P3)을 짧게 해도 Vth 보상용 트 랜지스터(3B)가 도통 상태로부터 비도통 상태로 이행할 때에 구동 트랜지스터(2)가 비도통 상태에 이른다. 그 결과, 기간(P3)을 짧게 해도 기간(P4)에 있어서 화소마다 화소 데이터 신호에 따른 전하가 축적될 때까지 유기 EL 소자(1)에 축적되는 전하의 저하량에 거의 차이가 발생하지 않는다. 따라서, 화면상에 있어서의 휘도 불균일이나 크로스 토크의 발생을 억제하면서 화상 표시 장치의 장수명화를 도모할 수 있다.
또한, 제 3 실시형태에 의한 화상 표시 장치(1C)는 제 1 실시형태에 의한 화상 표시 장치(1A)와 비교하여 제 2 실시형태에 의한 화상 표시 장치(1B)와 마찬가지로 유기 EL 소자(1)의 발광 휘도를 조절함과 아울러 중요한 구동 트랜지스터(2)나 커패시터(4) 등을 형성하기 위한 영역이 좁아지거나 하는 바와 같은 설계 자유도의 저하를 회피할 수 있는 점에서 보다 바람직하다.
또한, Vth 보상용 트랜지스터(3A)의 오버랩핑 부분을 정밀도 좋게 조정하는 것과 비교하여 전위(Vss)쪽이 용이하게 정밀도 좋게 조정할 수 있다. 또한, 화소 회로(7B)가 형성된 후에 있어서, 전위(Vss)를 조절할 수 있는 점에서도 바람직하다.
<변형예>
또한, 본 발명은 상술한 실시형태에 한정되는 것이 아니고, 본 발명의 요지를 일탈하지 않는 범위에 있어서 다양한 변경, 개량 등이 가능하다.
◎ 예를 들면, 상기 제 1 실시형태에 의한 화상 표시 장치(1A)에서는 구동 트랜지스터(2) 및 Vth 보상용 트랜지스터(3A)가 함께 n-MISFETTFT에 의해 구성되었 지만 이것에 한정되지 않고，함께 캐리어가 정공인 타입(p형)의 MIS 구조를 채용한 전계 효과 트랜지스터의 일종인 박막 트랜지스터, 즉 p-MISFETTFT에 의해 구성되어도 상기 제 1 실시형태에 의한 화상 표시 장치(1A)와 마찬가지 효과를 얻을 수 있다.
또한, p-MISFETTFT에서는 n-MISFETTFT와는 도통 상태와 비도통 상태를 스위칭할 때의 게이트 전압의 정부가 역전하기 때문에 구동 트랜지스터(2)의 게이트 전위의 변화량(즉, 필드-스루 전압)이 정의 값일 필요성이 있다. 그러나, 상기 제 1 실시형태에서는 상기 식(4)의 우변의 (VgL-VgH)이 부였지만, p-MISFETTFT에서는 상기 식(4)의 우변의 (VgL-VgH)이 정의 값으로 치환되기 때문에 구동 트랜지스터(2)의 필드-스루 전압은 정의 값이 된다.
◎ 또한, 상기 제 1 실시형태에 의한 화상 표시 장치(1A)에서는 상기 식(3)의 관계가 성립하도록 Vth 보상용 트랜지스터(3A)의 구조를 조정했지만 구동 트랜지스터(2)의 필드-스루 전압은 화소 회로(7A)에 포함되는 복수의 커패시터의 용량비 등으로 된 회로 설계상의 요인에 의해 여러가지 변화시킬 필요성이 있다.
◎ 또한, 상기 제 1 실시형태에서는 기생 용량(CgsTthA)을 증가시킴으로써 필드-스루 전압의 절대치를 증대시키고, 결과로서, 기간(P3)으로부터 기간(P4)으로 이행할 때에 구동 트랜지스터(2)의 게이트 전압[전압(Vgs)]을 증대시켰지만 이것에 한정되지 않는다.
예를 들면, Vth 보상용 트랜지스터(3A)의 제 6 전극(3g)에 한쪽 전극이 전기적으로 접속되고, Vth 보상용 트랜지스터(3A)의 제 5 전극(3sd), 즉 구동 트랜지스 터(2)의 제 3 전극(2g)에 다른쪽 전극이 전기적으로 접속되도록 커패시터가 형성되어도 필드-스루 전압의 절대치의 증대가 가능해서 제 1 실시형태와 마찬가지 작용 효과가 얻어진다.
◎ 또한, 상기 제 2 실시형태에 의한 화상 표시 장치(1B)에서는, 도 21에 도시된 바와 같이, 기간(P2, P3)에 있어서의 전위(Vlis)를 VdH보다도 α만큼 높은 쪽으로 설정해 두고, 기간(P4)으로 이행할 때에 전위(Vlis)를 0V로 저하시켰지만 이것에 한정되지 않는다.
예를 들면, 기간(P2, P3)에 있어서의 전위(Vlis)를 VdH로 해서 기간(P4)으로 이행할 때에 전위(Vlis)를 0V보다도 α만큼 낮은 -α로 저하시켜서 기간(P3)에 있어서의 전위(Vlis)가 기간(P4)에 있어서의 전위(Vlis)의 최대치보다도 높은 전위로 설정되어도 상기 제 2 실시형태와 마찬가지 작용 효과를 얻을 수 있다. 이러한 구체적인 태양에 대해서 도 23을 참조하면서 이하 설명한다.
도 23은 변형예에 의한 화상 표시 장치를 구동시킬 때의 신호 파형(구동 파형)을 나타낸 타이밍 차트이다. 도 23에서는 도 21과 마찬가지 항목의 전위의 증감을 나타내는 파형이 도시되어 있다.
도 23에 도시된 구동 파형에서는 4개의 전위(Vdd, Vss ,Vls1 ,Vls2)에 대해서는 도 21에 도시된 것과 동일한 전위의 파형을 나타낸다.
화상 신호선(Lis)에 인가되는 전위[전위(Vlis)]에 대해서는 도 21에 도시된 것에 비해 기간(P2, P3)(시각 t2∼t4)에 있어서의 전위(Vlis)가 소정값(α)만큼 낮은 값(즉, VdH)으로 설정되고, 기간(P4)(시각 t4∼t5)에 있어서의 전위(Vlis)의 최 소값 및 최대치가 소정값(α)만큼 낮게 설정되어 최소값이 -α, 최대치가 VdH-α로 되어 있다. 이와 같이, 제 2 실시형태와 비교하여 기간(P2∼P4)에 있어서의 전위(Vlis)의 절대치는 다르지만 기간(P3)에 있어서의 전위(Vlis)가 기간(P4)에 있어서의 전위(Vlis)의 최대치보다도 높은 전위로 설정되는 점에서는 변하지 않는다.
그리고, 이러한 전위 설정에 의해도 기간(P3)을 단축화해도 기간(P3)으로부터 기간(P4)으로 이행할 때에 구동 트랜지스터(2)의 게이트 전압(Vgs)이 충분히 저하하기 때문에 제 2 실시형태와 마찬가지 작용 효과가 얻어진다.
◎ 또한, 상기 제 2 실시형태에 의한 화상 표시 장치(1B)에서는 구동 트랜지스터(2) 및 Vth 보상용 트랜지스터(3B)가 함께 n-MISFETTFT에 의해 구성되었지만 이것에 한정되지 않고，함께 캐리어가 정공인 타입(p형)의 MIS 구조를 채용한 전계 효과 트랜지스터의 일종인 박막 트랜지스터, 즉 p-MISFETTFT에 의해 구성되어도 좋다.
단, 구동 트랜지스터 및 Vth 보상용 트랜지스터에 p-MISFETTFT를 적용했을 경우에는 화소 회로 및 그 구동 방법이 다르다.
따라서, 우선, 구동 트랜지스터 및 Vth 보상용 트랜지스터에 p-MISFETTFT를 적용한 화소 회로 및 그 기본적인 구동 방법에 대해서 설명하고, 이어서, 상기 제 2 실시형태와 마찬가지로 화상 신호선에 인가되는 전위를 적절이 조정하면서 Vth 보상 기간을 짧게 해도 기록 기간으로 이행했을 때에 구동 트랜지스터가 비도통 상태에 이르도록 하는 방법에 대해서 설명한다.
○ p형의 트랜지스터를 적용한 화소 회로의 구성:
도 24는 p-MISFETTFT로 의해 구성된 구동 트랜지스터와 Vth 보상용 트랜지스터를 채용한 화소 회로(7P)의 회로 구성을 나타낸 도면이다.
화소 회로(7P)는 유기 EL 소자(1)와, 4개의 트랜지스터(Tr1∼Tr4)와, 2개의 커패시터(4Cc, 4Cs)를 구비하고 있다.
유기 EL 소자(1)는 상기 제 1∼제 3 실시형태에 의한 유기 EL 소자(1)와 마찬가지의 것이며, 애노드 전극(1a)이 트랜지스터(Tr2)의 전극(R2d)에 대하여 전기적으로 접속되고, 캐소드 전극(1b)이 접지된다.
트랜지스터(Tr1)는 유기 EL 소자(1)에 대하여 전기적으로 직렬로 접속되어 유기 EL 소자(1)의 발광 휘도를 조정하기 위한 구동 트랜지스터이며, 전극(R1d), 전극(R1s) 및 제어 전극(게이트 전극)(R1g)을 구비한다. 전극(R1d)은 트랜지스터(Tr2)를 통해 유기 EL 소자(1)의 애노드 전극(1a)에 대하여 전기적으로 접속되고, 전극(R1s)은 유기 EL 소자(1)가 발광할 때에 고전위(Vdd)가 인가되는 전원선(VDD선)(Lvd)에 대하여 전기적으로 접속되고, 게이트 전극(R1g)은 커패시터(4Cc)의 전극(Cca)에 대하여 전기적으로 접속된다. 그리고, 제어 전극(R1g)에 인가되는 전위에 의해 전극(R1d)과 전극(R1s) 사이에서 전류가 흐르는 양이 조정되고, 또한, 전극(R1d)과 전극(R1s) 사이에서 전류가 흐를 수 있는 상태(도전 상태)와 흐를 수 없는 상태(비도전 상태)가 실현된다.
트랜지스터(Tr2)는 유기 EL 소자(1)에 대하여 전기적으로 직렬로 접속되어 유기 EL 소자(1)의 발광 타이밍을 조정하기 위한 발광 제어용의 트랜지스터이며, 전극(R2d), 전극(R2s) 및 제어 전극(게이트 전극)(R2g)을 구비한다. 전극(R2d)은 유기 EL 소자(1) 애노드 전극(1a)에 대하여 전기적으로 접속되고, 전극(R2s)은 트랜지스터(Tr1)의 전극(R1d)에 대하여 전기적으로 접속되고, 제어 전극(R2g)은 소정의 전력 공급선(발광 제어선)(Lec)에 대하여 전기적으로 접속된다. 그리고, 발광 제어선(Lec)에 의해 제어 전극(R2g)에 인가되는 전위에 의해 전극(R2d)과 전극(R2s) 사이에서 전류가 흐를 수 있는 상태(도전 상태)와 흐를 수 없는 상태(비도전 상태)가 실현된다.
트랜지스터(Tr3)는 구동 트랜지스터(Tr1)의 역치 전압[역치(Vth)]을 보상하기 위한 Vth 보상용 트랜지스터이며, 전극(R3d), 전극(R3s) 및 제어 전극(게이트 전극)(R3g)을 구비한다. 전극(R3d)은 구동 트랜지스터(Tr1)의 제어 전극(R1g)과 커패시터(4Cc)를 전기적으로 접속하는 배선에 대하여 전기적으로 접속되고, 전극(R3s)은 구동 트랜지스터(Tr1)의 전극(R1d)과 트랜지스터(Tr2)의 전극(R2s)을 전기적으로 접속하는 배선에 대하여 전기적으로 접속되고, 제어 전극(R3g)은 소정의 전력 공급선(오토 제로선)(Lat)에 대하여 전기적으로 접속된다. 그리고, 오토 제로선(Lat)에 의해 제어 전극(R3g)에 인가되는 전위에 의해 전극(R3d)과 전극(R3s) 사이에서 전류가 흐를 수 있는 상태(도전 상태)와 흐를 수 없는 상태(비도전 상태)가 실현된다.
트랜지스터(Tr4)는 화소 데이터 신호의 전위를 구동 트랜지스터(Tr1)의 제어 전극(R1g)에 대하여 작용시킬 것인지의 여부를 조정하는 것이며, 전극(R4d), 전극(R4s) 및 제어 전극(게이트 전극)(R4g)을 구비한다. 전극(R4d)은 화상 신호선(Lis)에 대하여 전기적으로 접속되고, 전극(R4s)은 커패시터(4Cc)의 전극(Ccb)에 대하여 전기적으로 접속되고, 제어 전극(R4g)은 주사 신호선(Lss)에 대하여 전기적으로 접속된다. 그리고, 주사 신호선(Lss)에 의해 제어 전극(R4g)에 인가되는 전위에 의해 전극(R4d)과 전극(R4s) 사이에서 전류가 흐를 수 있는 상태(도전 상태)와 흐를 수 없는 상태(비도전 상태)가 실현된다.
커패시터(4Cs)는 소정의 용량(Cs)를 갖고, 전극(Csa)과 전극(Csb)을 구비한다. 전극(Csa)은 구동 트랜지스터(Tr1)와 VDD선(Lvd)을 전기적으로 접속하는 배선에 대하여 전기적으로 접속되고, 전극(Csb)은 구동 트랜지스터(Tr1)의 제어 전극(R1g)과 커패시터(4Cc)의 전극(Cca)을 전기적으로 접속하는 배선에 대하여 전기적으로 접속된 것이며, 제어 전극(R1g), 전극(Cca) 및 Vth 보상용 트랜지스터(Tr3)의 전극(R3d)에 대하여 전기적으로 접속된다.
커패시터(4Cc)는 소정의 용량(Cc)을 갖고, 전극(Cca)과 전극(Ccb)을 구비한다. 전극(Cca)은 구동 트랜지스터(Tr1)의 제어 전극(R1g), 커패시터(4Cs)의 전극(Csb) 및 Vth 보상용 트랜지스터(Tr3)의 전극(R3d)에 대하여 전기적으로 접속되고, 전극(Ccb)은 트랜지스터(Tr4)의 전극(R4s)에 대하여 전기적으로 접속된다.
○ p형의 트랜지스터를 적용한 화소 회로의 구동 방법:
도 25는 화소 회로(7P)를 1회 발광시키는 구동시의 신호 파형(구동 파형)을 예시하는 타이밍 차트이다. 도 25에서는 횡축이 시각을 나타내고, 위로부터 순서대로 (a) VDD선(Lvd)에 인가되는 전위[전위(Vdd)], (b) 오토 제로선(Lat)에 인가되는 전위[전위(Vat)], (c) 발광 제어선(Lec)에 인가되는 전위[전위(Vec)], (d) 주사 신호선(Lss)에 인가되는 전위[전위(Vls)], (e) 화상 신호선(Lis)에 인가되는 전위[전 위(Vlis)]의 파형이 도시되어 있다.
또한, 도 25에서는 유기 EL 소자(1)를 1회 발광시키기 위한 구동 파형이 도시되어 있지만 1회의 발광에 관한 기간은 시간 순차적으로 준비 기간(Pa)(시각 T1∼T2), Vth 보상 기간(Pb)(시각 T2∼T3), 기록 기간(Pc)(시각 T3∼T4) 및 발광 기간(Pd)(시각 T4∼T5)을 구비하여 구성된다. 또한, 도 25에서는, 도 3, 도 18 및 도 21∼도 23과 마찬가지로, 기록 기간(Pc)에 있어서의 전위(Vlis)가 존재할 수 있는 범위에 사선 해칭이 편의적으로 부여되어 있다.
이하, 준비 기간(Pa)(이하, 「기간(Pa)」로 적절이 약칭함), Vth 보상 기간(Pb)(이하, 「기간(Pb)」로 적절이 약칭함), 기록 기간(Pc)(이하, 「기간(Pc)」로 적절이 약칭함) 및 발광 기간(Pd)(이하, 「기간(Pd)」로 적절이 약칭함)에 있어서의 동작에 대해서 설명한다.
기간(Pa)(시각 T1∼T2)에서는 전위(Vdd)가 정의 소정 전위(Vdd), 전위(Vec, Vls)가 각각 소정의 저전위(VgL), 전위(Vlis)가 소정의 기준 전위(VdH)로 설정된다. 또한, 기간(Pa)에 들어간 직후에 전위(Vat)가 소정의 고전위(VgH)로부터 소정의 저전위(VgL)로 변경된다. 이때, 4개의 트랜지스터(Tr1∼Tr4)가 모두 도통 상태로 되어 커패시터(4Cc, 4Cs)에 소정의 전하가 축적된다.
이어서, 기간(Pb)(시각 T2∼T3)에서는 전위(Vdd)가 정의 소정 전위(Vdd), 전위(Vat, Vls)가 각각 소정의 저전위(VgL), 전위(Vlis)가 소정의 기준 전위(VdH)로 각각 설정된 채로 유지되는 한편, 전위(Vec)가 소정의 저전위(VgL)로부터 소정의 고전위(VgH)로 변경된다.
이 기간(Pb)에서는 우선, 트랜지스터(Tr1∼Tr4) 중 트랜지스터(Tr2)가 비도전 상태로 설정됨으로써 구동 트랜지스터(Tr1)의 전극(R1s)으로부터 전극(R1d)을 향해서 정의 전하가 이동됨과 아울러 Vth 보상용 트랜지스터(Tr3)의 전극(R3s) 및 전극(R3d)을 통해 구동 트랜지스터(Tr1)의 제어 전극(R1g)을 향해서 정의 전하가 이동된다. 따라서, 제어 전극(R1g)의 전위가 상승해 간다. 그리고, 커패시터(4Cc)에 기준 전위(VdH)와 역치(Vth)의 차분(VdH-Vth)에 상당하는 전하가 축적된 시점에서 구동 트랜지스터(Tr1)가 비도통 상태로 된다.
이어서, 기간(Pc)(시각 T3∼T4)에서는 전위(Vdd)가 정의 소정 전위(Vdd), 전위(Vec)가 소정의 고전위(VgH), 전위(Vls)가 소정의 저전위(VgL)로 각각 설정된 채로 유지되는 한편, 전위(Vat)가 소정의 고전위(VgH)로 설정된다. 또한, 전위(Vlis)는 적절이 화소 데이터 신호에 따른 전위로 설정되어 최종적으로 전위(Vls)가 소정의 고전위(VgH)로 스위칭된다.
이 기간(Pc)에서는 Vth 보상용 트랜지스터(Tr3)가 비도통 상태로 되고, 전위(Vlis)에 따른 전하, 즉 화소 데이터 신호에 따른 전하가 커패시터(4Cc)에 축적되어 트랜지스터(Tr4)가 비도통 상태로 이행됨으로써 커패시터(4Cc)에 축적된 전하가 화소 회로(7P)의 외부로 도망칠 수 없는 상태로 된다.
기간(Pd)(시각 T4∼T5)에서는 전위(Vdd)가 정의 소정 전위(Vdd), 전위(Vat, Vls)가 소정의 고전위(VgH), 전위(Vlis)가 소정의 고전위(VdH)로 각각 설정되어 전위(Vec)가 소정의 저전위(VgL)로 이행한다. 이때, 트랜지스터(Tr2)가 도통 상태로 됨과 아울러 구동 트랜지스터(Tr1)가 화소 데이터 신호에 따른 전류가 흐를 수 있 는 도통 상태에 있다. 따라서, 유기 EL 소자(1)의 애노드 전극(1a)으로부터 캐소드 전극(1b)을 향해서 화소 데이터 신호에 따른 전류가 흐르고, 유기 EL 소자(1)가 소망하는 휘도로 발광한다.
○ p형의 트랜지스터가 적용된 화소 회로에 의한 Vth 보상 기간의 단축화 방법:
도 26은 화소 회로에 p형의 트랜지스터가 적용된 화상 표시 장치를 구동시킬 때의 신호 파형(구동 파형)을 나타낸 타이밍 차트이다. 도 26에서는 도 25와 마찬가지 항목의 전위의 증감을 나타내는 파형이 도시되어 있다.
도 26에 도시된 구동 파형은 기간(Pb)(시각 T2∼T3)에 있어서, 화상 신호선(Lis)에 부여되는 전위(Vlis)가 기록 기간(Pc)(시각 T3∼T4)에 있어서의 전위(Vlis)의 최대치보다 낮아지도록 기준 전위(VdH)보다도 소정 전위(α)만큼 낮은 전위(VdH-α)로 설정되는 점 이외는 도 25에 도시된 구동 파형과 마찬가지의 것이 되어 있다.
이와 같이, 기간(Pb)에 있어서의 전위(Vlis)가 기간(Pc)에 있어서의 전위(Vlis)의 최대치보다 낮아지도록 조정됨으로써 기간(Pb)에 있어서, 구동 트랜지스터(Tr1)가 비도통 상태에 이르는데도 필요로하는 시간이 단축화된다. 따라서, Vth 보상 기간(Pb)을 짧게 해도 Vth 보상용 트랜지스터(Tr3)가 도통 상태로부터 비도통 상태로 이행할 때에 구동 트랜지스터(Tr1)가 누설 전류가 대부분 발생하지 않는 비도통 상태로 된다. 그 결과, 제 2 실시형태와 마찬가지 작용 효과를 얻을 수 있다.
◎ 또한, 상기 제 3 실시형태에 의한 화상 표시 장치(1C)에서는, 도 22에 도시된 바와 같이, 기간(P2, P3)에 있어서 VSS선(Lvs)에 인가되는 전위(Vss)를 0V보다도 소정값(β)만큼 낮게 설정해 두고, 기간(P4)으로 이행할 때에 전위(Vss)를 0V로 상승시켰지만 이것에 한정되지 않는다.
예를 들면, 기간(P2, P3)에 있어서의 전위(Vss)를 0V로 하고, 기간(P4)으로 이행할 때에 전위(Vss)를 0V보다도 소정값(β)만큼 높은 전위로 상승시켜도 좋다. 즉, 기간(P3)에 있어서 VSS선(Lvs)에 대하여 제 1 전위(여기서는 0V)가 부여되어 Vth 보상용 트랜지스터(3B)가 도통 상태로부터 비도통 상태로 이행하는 타이밍과 거의 동시에 전위(Vss)가 제 1 전위로부터 제 1 전위보다도 상대적으로 높은 제 2 전위(여기서는 +β)로 해도 좋다. 이러한 구체적인 태양에 대해서, 도 27을 참조하면서 이하 설명한다.
도 27은 변형예에 의한 화상 표시 장치를 구동시킬 때의 신호 파형(구동 파형)을 나타낸 타이밍 차트이다. 도 27에서는 도 22와 마찬가지 항목의 전위의 증감을 나타내는 파형이 도시되어 있다.
도 27에 도시된 구동 파형에서는 4개의 전위(Vdd ,Vls1 ,Vls2 ,Vlis)에 대해서는 도 22에 도시된 것과 동일한 전위의 파형을 나타낸다.
VSS선(Lvs)에 인가되는 전위(Vss)에 대해서는 도 22에 도시된 것에 비해 기간(P2, P3)(시각 t2∼t4) 및 기간(P4)(시각 t4∼t5)에 있어서의 전위가 소정값(β)만큼 높아지도록 제어된다. 즉, 전위(Vss)가 기간(P2, P3)에서 소정의 기준 전위(여기서는 0V)로 설정되어 기간(P4)에서 소정값(β)으로 설정된다. 이와 같이, 제 3 실시형태와 비교하여 기간(P2∼P4)에 있어서의 전위(Vss)의 절대치는 다르지만, 기간(P3)에 있어서 VSS선(Lvs)에 대하여 제 1 전위(여기서는 0V)가 부여되어 Vth 보상용 트랜지스터(3B)가 도통 상태로부터 비도통 상태로 이행하는 타이밍과 거의 동시에 전위(Vss)가 제 1 전위로부터 제 1 전위보다도 상대적으로 높은 제 2 전위(여기서는 +β)로 되는 점에서는 변하지 않는다.
이러한 전위의 설정에 의해 기간(P3)으로부터 기간(P4)으로 이행할 때에 구동 트랜지스터(2)의 게이트 전압(Vgs)이 충분히 저하되는 것이 되고, 결과적으로, 제 3 실시형태와 마찬가지 작용 효과가 얻어진다.
◎ 또한, 상기 제 3 실시형태에 의한 화상 표시 장치(1C)에서는 구동 트랜지스터(2) 및 Vth 보상용 트랜지스터(3B)가 함께 n-MISFETTFT에 의해 구성되었지만 이것에 한정되지 않고，함께 캐리어가 정공인 타입(p형)의 MIS 구조를 채용한 전계 효과 트랜지스터의 일종인 박막 트랜지스터, 즉 p-MISFETTFT에 의해 구성되어도 좋다.
단, 구동 트랜지스터 및 Vth 보상용 트랜지스터에 p-MISFETTFT를 적용했을 경우에는 화소 회로 및 그 구동 방법이 다르다. 이 p형의 트랜지스터를 적용한 화소 회로의 구성에 대해서는, 상기한 바와 같이, 도 24를 도시하여 설명한 화소 회로(7P)를 들 수 있다.
여기서, 화소 회로(7P)에 있어서, 상기 제 3 실시형태와 마찬가지로 유기 EL 소자가 발광할 때에 구동 트랜지스터에 있어서 소스가 되는 전극에 인가되는 전위를 적절이 조정하면서 Vth 보상 기간을 짧게 해도 기록 기간으로 이행했을 때에 구 동 트랜지스터가 실질적으로 비도통 상태에 이르도록 하는 방법에 대해서 설명한다.
도 28은 화소 회로에 p형의 트랜지스터가 적용된 화상 표시 장치를 구동시킬 때의 신호 파형(구동 파형)을 나타낸 타이밍 차트이다. 도 28에서는 도 25와 마찬가지 항목의 전위의 증감을 나타내는 파형이 도시되어 있다.
도 28에 도시된 구동 파형은 기간(Pb)(시각 T2∼T3)에 있어서 VDD선(Lvd)에 부여되는 전위(Vdd)가 소정의 고전위(Vdd)보다도 소정값만큼 높은 전위로 설정되는 것 외에는 도 25에 도시된 구동 파형과 마찬가지의 것이 되어 있다. 즉, 도 28에 도시된 구동 파형에서는 기간(Pb)에 있어서 VDD선(Ldd)[즉, 구동 트랜지스터(Tr1)의 전극(R1s)]에 대하여 제 1 전위(여기서는 VDD+β)가 부여되어 Vth 보상용 트랜지스터(Tr3)가 도통 상태로부터 비도통 상태로 이행하는 타이밍과 거의 동시에 전위(Vdd)가 제 1 전위로부터 제 1 전위보다도 상대적으로 낮은 제 2 전위[여기서는 소정의 고전위(Vdd)]가 되도록 제어된다.
이와 같이, 기간(Pb)에 있어서의 전위(Vdd)가 기간(Pc)에 있어서의 전위(Vdd)보다도 높은 쪽으로 조정됨으로써 기간(Pb)을 짧게 해도 Vth 보상용 트랜지스터(Tr3)가 도통 상태로부터 비도통 상태로 이행할 때에 구동 트랜지스터(Tr1)가 누설 전류가 대부분 발생하지 않는 비도통 상태로 된다. 그 결과, 제 3 실시형태와 마찬가지 작용 효과를 얻을 수 있다.
◎ 또한, 상기 실시형태에서는 화상 표시 장치의 일례로서 휴대전화기를 예시해서 설명했지만 이것에 한정되지 않고, 예를 들면, 노트형 컴퓨터나 가정용의 박형 텔레비전 장치 등으로 한 그 밖의 화상 표시 장치를 포함하는 화상 표시 장치에 본 발명을 적용해도 상기 실시형태와 마찬가지 효과를 얻을 수 있다.
◎ 또한, 상기 실시형태에서는 유기 EL 디스플레이를 사용한 화상 표시 장치를 들어서 설명했지만 본 발명의 적용 대상은 이것에 한정되지 않고, 예를 들면, 전류량에 의해 발광 휘도가 조정되는 타입(전류 제어형)의 소자가 배열된 화상 표시 장치에 본 발명을 적용할 수 있다.

Claims (13)

  1. 전류량에 의해 발광 휘도가 변화되는 발광 소자와,
    제 1, 제 2, 제 3 전극을 구비하고, 상기 제 1 전극과 상기 제 2 전극 사이에 있어서의 전류량을 상기 제 3 전극에 인가되는 전위에 의해 조정하는 제 1 트랜지스터와,
    제 4, 제 5, 제 6 전극을 구비하고, 상기 제 4 전극과 상기 제 5 전극 사이에 있어서의 전류량을 상기 제 6 전극에 인가되는 전위에 의해 조정하는 제 2 트랜지스터와,
    제 7, 제 8 전극을 구비하고, 상기 제 7 전극과 상기 제 8 전극 사이에서 용량을 형성하는 커패시터를 구비하고;
    상기 제 1 전극은 상기 발광 소자에 대하여 전기적으로 접속되어 있고, 상기 제 1 전극과 상기 제 2 전극 사이에 있어서의 전류량을 조정함으로써 상기 발광 소자에 있어서의 전류량이 제어되고,
    상기 제 4 전극은 상기 제 1 전극에, 상기 제 5 전극은 상기 제 3 전극에, 각각 전기적으로 접속되고,
    상기 제 7 전극은 상기 제 3 전극에 전기적으로 접속되고,
    상기 제 5 전극과 상기 제 6 전극 사이의 기생 용량이 상기 제 4 전극과 상기 제 6 전극 사이의 기생 용량보다도 큰 값으로 설정되어 있는 것을 특징으로 하는 화상 표시 장치.
  2. 제 1 항에 있어서,
    상기 제 6 전극은,
    상기 제 5 전극과 대향하는 부분의 면적쪽이 상기 제 4 전극과 대향하는 부분의 면적보다도 커지도록 구성되어 있는 것을 특징으로 하는 화상 표시 장치.
  3. 제 1 항에 있어서,
    상기 제 5 전극과 상기 제 6 전극 사이의 기생 용량은 상기 제 4 전극과 상기 제 6 전극 사이의 기생 용량의 2배 이상의 값으로 설정되어 있는 것을 특징으로 하는 화상 표시 장치.
  4. 제 1 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 n형 트랜지스터이며,
    상기 제 2 트랜지스터가 상기 제 4 전극과 상기 제 5 전극 사이에서 전류가 흐를 수 있는 도통 상태로 설정되면서 상기 커패시터에 상기 제 1 트랜지스터의 역치 전압에 따른 전하가 축적됨으로써 상기 역치 전압이 보상되는 보상 기간에 있어서, 상기 제 8 전극에 부여되는 전위가 상기 커패시터에 상기 발광 소자의 발광 휘도에 따른 전하가 축적되는 기록 기간에 있어서 상기 제 8 전극에 부여되는 전위의 최대치보다도 높은 전위로 설정되는 것을 특징으로 하는 화상 표시 장치.
  5. 제 1 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 p형 트랜지스터이며,
    상기 제 2 트랜지스터가 상기 제 4 전극과 상기 제 5 전극 사이에서 전류가 흐를 수 있는 도통 상태로 설정되면서 상기 커패시터에 상기 제 1 트랜지스터의 역치 전압에 따른 전하가 축적됨으로써 상기 역치 전압이 보상되는 보상 기간에 있어서, 상기 제 8 전극에 부여되는 전위가 상기 커패시터에 상기 발광 소자의 발광 휘도에 따른 전하가 축적되는 기록 기간에 있어서 상기 제 8 전극에 부여되는 전위의 최대치보다도 낮은 전위로 설정되는 것을 특징으로 하는 화상 표시 장치.
  6. 제 1 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 n형 트랜지스터이며,
    상기 제 2 트랜지스터가 상기 제 4 전극과 상기 제 5 전극 사이에서 전류가 흐를 수 있는 도통 상태로 설정되면서 상기 커패시터에 상기 제 1 트랜지스터의 역치 전압에 따른 전하가 축적됨으로써 상기 역치 전압이 보상되는 보상 기간에 있어서, 상기 제 2 전극에 대하여 제 1 전위가 부여되어 상기 제 2 트랜지스터가 상기 도통 상태로부터 상기 제 4 전극과 상기 제 5 전극 사이에서 전류가 흐를 수 없는 비도통 상태로 이행하는 타이밍과 거의 동시에 상기 제 2 전극에 대하여 부여되는 전위가 상기 제 1 전위로부터 상기 제 1 전위보다도 높은 제 2 전위가 되도록 제어하는 제어부를 설치한 것을 특징으로 하는 화상 표시 장치.
  7. 제 1 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 p형 트랜지스터이며,
    상기 제 2 트랜지스터가 상기 제 4 전극과 상기 제 5 전극 사이에서 전류가 흐를 수 있는 도통 상태로 설정되면서 상기 커패시터에 상기 제 1 트랜지스터의 역치 전압에 따른 전하가 축적됨으로써 상기 역치 전압이 보상되는 보상 기간에 있어서, 상기 제 2 전극에 대하여 제 1 전위가 부여되어 상기 제 2 트랜지스터가 상기 도통 상태로부터 상기 제 4 전극과 상기 제 5 전극 사이에서 전류가 흐를 수 없는 비도통 상태로 이행하는 타이밍과 거의 동시에 상기 제 2 전극에 대하여 부여되는 전위가 상기 제 1 전위로부터 상기 제 1 전위보다도 낮은 제 2 전위가 되도록 제어하는 제어부를 설치한 것을 특징으로 하는 화상 표시 장치.
  8. 전류량에 의해 발광 휘도가 변화되는 발광 소자와,
    제 1, 제 2, 제 3 전극을 구비하고, 상기 제 1 전극과 상기 제 2 전극 사이에 있어서의 전류량을 상기 제 3 전극에 인가되는 전위에 의해 조정하는 제 1 트랜지스터와,
    제 4, 제 5, 제 6 전극을 구비하고, 상기 제 4 전극과 상기 제 5 전극 사이에 있어서의 전류량을 상기 제 6 전극에 인가되는 전위에 의해 조정하는 제 2 트랜지스터와,
    제 7, 제 8 전극을 구비하고, 상기 제 7 전극과 상기 제 8 전극 사이에서 용량을 형성하는 커패시터를 구비하고;
    상기 제 1 전극은 상기 발광 소자에 대하여 전기적으로 접속되어 있고, 상기 제 1 전극과 상기 제 2 전극 사이에 있어서의 전류량을 조정함으로써 상기 발광 소자에 있어서의 전류량이 제어되고,
    상기 제 4 전극은 상기 제 1 전극에, 상기 제 5 전극은 상기 제 3 전극에, 각각 전기적으로 접속되고,
    상기 제 7 전극은 상기 제 3 전극에 전기적으로 접속되어 있는 것을 특징으로 하는 화상 표시 장치.
  9. 제 8 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 n형 트랜지스터이며,
    상기 제 2 트랜지스터가 상기 제 4 전극과 상기 제 5 전극 사이에서 전류가 흐를 수 있는 도통 상태로 설정되면서 상기 커패시터에 상기 제 1 트랜지스터의 역치 전압에 따른 전하가 축적됨으로써 상기 역치 전압이 보상되는 보상 기간에 있어서, 상기 제 2 전극에 대하여 제 1 전위가 부여되어 상기 제 2 트랜지스터가 상기 도통 상태로부터 상기 제 4 전극과 상기 제 5 전극 사이에서 전류가 흐를 수 없는 비도통 상태로 이행하는 타이밍과 거의 동시에 상기 제 2 전극에 대하여 부여되는 전위가 상기 제 1 전위로부터 상기 제 1 전위보다도 높은 제 2 전위가 되도록 제어하는 제어부를 설치한 것을 특징으로 하는 화상 표시 장치.
  10. 제 8 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 p형 트랜지스터이며,
    상기 제 2 트랜지스터가 상기 제 4 전극과 상기 제 5 전극 사이에서 전류가 흐를 수 있는 도통 상태로 설정되면서 상기 커패시터에 상기 제 1 트랜지스터의 역치 전압에 따른 전하가 축적됨으로써 상기 역치 전압이 보상되는 보상 기간에 있어서, 상기 제 2 전극에 대하여 제 1 전위가 부여되어 상기 제 2 트랜지스터가 상기 도통 상태로부터 상기 제 4 전극과 상기 제 5 전극 사이에서 전류가 흐를 수 없는 비도통 상태로 이행하는 타이밍과 거의 동시에 상기 제 2 전극에 대하여 부여되는 전위가 상기 제 1 전위로부터 상기 제 1 전위보다도 낮은 제 2 전위가 되도록 제어하는 제어부를 설치한 것을 특징으로 하는 화상 표시 장치.
  11. 전류량에 의해 발광 휘도가 변화되는 발광 소자와,
    제 1, 제 2, 제 3 전극을 구비하고, 상기 제 1 전극과 상기 제 2 전극 사이에 있어서의 전류량을 상기 제 3 전극에 인가되는 전위에 의해 조정하는 제 1 트랜지스터와,
    제 4, 제 5, 제 6 전극을 구비하고, 상기 제 4 전극과 상기 제 5 전극 사이에 있어서의 전류량을 상기 제 6 전극에 인가되는 전위에 의해 조정하는 제 2 트랜지스터와,
    제 7, 제 8 전극을 구비하고, 상기 제 7 전극과 상기 제 8 전극 사이에서 용량을 형성하는 커패시터를 구비하는 화상 표시 장치의 구동 방법으로서:
    상기 제 1 전극은 상기 발광 소자에 대하여 전기적으로 접속되어 있고, 상기 제 1 전극과 상기 제 2 전극 사이에 있어서의 전류량을 조정함으로써 상기 발광 소자에 있어서의 전류량이 제어되고,
    상기 제 4 전극은 상기 제 1 전극에, 상기 제 5 전극은 상기 제 3 전극에, 각각 전기적으로 접속되고,
    상기 제 7 전극은 상기 제 3 전극에 전기적으로 접속되어 있고,
    상기 제 2 전극에 대하여 제 1 전위가 부여됨과 아울러 상기 제 2 트랜지스터가 상기 제 4 전극과 상기 제 5 전극 사이에서 전류가 흐를 수 있는 도통 상태로 설정되면서 상기 커패시터에 상기 제 1 트랜지스터의 역치 전압에 따른 전하가 축적됨으로써 상기 역치 전압이 보상되는 역치 보상 스텝과,
    상기 제 2 트랜지스터가 상기 도통 상태로부터 상기 제 4 전극과 상기 제 5 전극 사이에서 전류가 흐를 수 없는 비도통 상태로 이행하는 타이밍과 거의 동시에 상기 제 2 전극에 대하여 부여되는 전위가 상기 제 1 전위로부터 제 2 전위로 되는 스텝을 구비한 것을 특징으로 하는 화상 표시 장치의 구동 방법.
  12. 제 11 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 n형 트랜지스터이며,
    상기 제 2 전위는 상기 제 1 전위보다도 높은 것을 특징으로 하는 화상 표시 장치의 구동 방법.
  13. 제 11 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 p형 트랜지스터이며,
    상기 제 2 전위는 상기 제 1 전위보다도 낮은 것을 특징으로 하는 화상 표시 장치의 구동 방법.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5808883B2 (ja) * 2009-01-30 2015-11-10 エルジー ディスプレイ カンパニー リミテッド 画像表示装置
JP2011059596A (ja) * 2009-09-14 2011-03-24 Sony Corp 表示装置、ムラ補正方法およびコンピュータプログラム
KR101065418B1 (ko) 2010-02-19 2011-09-16 삼성모바일디스플레이주식회사 표시 장치 및 그 구동 방법
KR101966910B1 (ko) * 2011-11-18 2019-08-14 삼성디스플레이 주식회사 표시장치 및 그 구동 방법
US9478045B1 (en) 2012-03-21 2016-10-25 Amazon Technologies, Inc. Vibration sensing and canceling for displays
US9053564B1 (en) * 2012-03-21 2015-06-09 Amazon Technologies, Inc. Vibration sensing and canceling electronics
US8878755B2 (en) * 2012-08-23 2014-11-04 Au Optronics Corporation Organic light-emitting diode display and method of driving same
US10490122B2 (en) 2016-02-29 2019-11-26 Samsung Display Co., Ltd. Display device
US10650725B2 (en) 2016-04-15 2020-05-12 Samsung Display Co., Ltd. Display device
KR102605283B1 (ko) 2016-06-30 2023-11-27 삼성디스플레이 주식회사 표시 장치
KR102613863B1 (ko) 2016-09-22 2023-12-18 삼성디스플레이 주식회사 표시 장치
KR102611958B1 (ko) 2016-09-23 2023-12-12 삼성디스플레이 주식회사 표시 장치
KR102559096B1 (ko) 2016-11-29 2023-07-26 삼성디스플레이 주식회사 표시 장치
KR20180061568A (ko) 2016-11-29 2018-06-08 삼성디스플레이 주식회사 표시 장치
KR20180096875A (ko) 2017-02-21 2018-08-30 삼성디스플레이 주식회사 표시 장치
KR102417989B1 (ko) 2017-05-23 2022-07-07 삼성디스플레이 주식회사 표시 장치
US11222593B2 (en) * 2017-08-24 2022-01-11 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Pixel circuit for top-emitting AMOLED panel and driving method thereof
KR20220009562A (ko) * 2020-07-16 2022-01-25 엘지디스플레이 주식회사 표시장치와 이를 포함한 모바일 단말기

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5777361A (en) * 1996-06-03 1998-07-07 Motorola, Inc. Single gate nonvolatile memory cell and method for accessing the same
US6229506B1 (en) * 1997-04-23 2001-05-08 Sarnoff Corporation Active matrix light emitting diode pixel structure and concomitant method
KR100559078B1 (ko) * 1997-04-23 2006-03-13 트랜스퍼시픽 아이피 리미티드 능동 매트릭스 발광 다이오드 화소 구조물 및 이를 동작시키는 방법
KR100480599B1 (ko) * 2002-06-11 2005-04-06 삼성전자주식회사 데이터 패턴에 의한 ｔＱ 변동을 최소화하기 위한 데이터출력 드라이버 및 데이터 출력방법
US6933529B2 (en) * 2002-07-11 2005-08-23 Lg. Philips Lcd Co., Ltd. Active matrix type organic light emitting diode device and thin film transistor thereof
JP4144462B2 (ja) * 2002-08-30 2008-09-03 セイコーエプソン株式会社 電気光学装置及び電子機器
KR100539833B1 (ko) * 2002-10-21 2005-12-28 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이 기판 및 그 제조방법
JP4734529B2 (ja) * 2003-02-24 2011-07-27 奇美電子股▲ふん▼有限公司 表示装置
KR100560780B1 (ko) * 2003-07-07 2006-03-13 삼성에스디아이 주식회사 유기전계 발광표시장치의 화소회로 및 그의 구동방법
KR100515305B1 (ko) * 2003-10-29 2005-09-15 삼성에스디아이 주식회사 발광 표시 장치 및 그 표시 패널과 구동 방법
JP4561096B2 (ja) * 2003-12-26 2010-10-13 ソニー株式会社 ディスプレイ装置
JP4036209B2 (ja) * 2004-04-22 2008-01-23 セイコーエプソン株式会社 電子回路、その駆動方法、電気光学装置および電子機器
JP4521400B2 (ja) * 2004-05-20 2010-08-11 京セラ株式会社 画像表示装置
JP4815278B2 (ja) 2004-05-20 2011-11-16 京セラ株式会社 画像表示装置の駆動方法
US7046225B2 (en) * 2004-08-06 2006-05-16 Chen-Jean Chou Light emitting device display circuit and drive method thereof
JP4543315B2 (ja) * 2004-09-27 2010-09-15 カシオ計算機株式会社 画素駆動回路及び画像表示装置
US20080136795A1 (en) * 2005-03-25 2008-06-12 Takaji Numao Display Device and Driving Method Thereof
KR101389265B1 (ko) 2007-01-17 2014-05-28 삼성디스플레이 주식회사 표시장치

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Publication number Publication date
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