KR20090066942A - 반도체소자의 텅스텐 폴리게이트 형성방법 - Google Patents

반도체소자의 텅스텐 폴리게이트 형성방법 Download PDF

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Abstract

기판 상에 절연막 및 도전막을 형성하고, 도전막 상에 폴리실리콘막, 텅스텐실리사이드막 및 텅스텐막을 포함하는 다층 금속배리어막 형성한다. 금속배리어막 상에 금속막을 형성하여 금속막, 금속배리어막, 도전막 및 절연막을 선택적으로 식각하여 게이트 전극을 형성하는 반도체소자의 텅스텐 폴리 게이트 형성방법을 제시한다.
폴리실리콘, 텅스텐, 금속배리어막, 링 오실레이터 딜레이 특성, 게이트

Description

반도체소자의 텅스텐 폴리게이트 형성방법{Method for fabricating tungsten poly gate in semiconductor device}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 보다 구체적으로 반도체소자의 텅스텐폴리게이트 형성방법에 관한 것이다.
반도체 메모리 소자가 고집적화됨에 따라, 트랜지스터의 저항 및 캐패시터 성분에 의해 워드라인의 신호 지연(RC delay) 현상이 발생되어 동작 속도가 저하되는 등 다양한 문제점이 부각되고 있다. 이에 따라, 게이트전극의 저항을 감소시키기 위해, 비저항이 낮은 텅스텐막을 게이트전극으로 적용하는 텅스텐 폴리게이트 전극이 제시되고 있다.
텅스텐 폴리게이트 전극은, 폴리실리콘막과 텅스텐막이 적측된 구조로서, 텅스텐막의 낮은 비저항 특성으로 인해 게이트 신호 지연 특성을 개선시키는 장점이 있다. 이때, 텅스텐 폴리게이트 전극에는, 폴리실리콘막과 텅스텐막 계면에 텅스텐실리사이드막을 형성하여 폴리실리콘막과 텅스텐막이 비정상으로 반응하는 것을 방지하고 있다.
텅스텐실리사이드막은 폴리실리콘막과 텅스텐막 계면에 실리콘나이트라이드 막의 절연물질이 형성되어, 게이트전극의 계면 저항을 증가시켜 신호지연 예컨대, 링 오실레이터(ring oscillator) 지연(delay) 특성이 열화되는 것을 방지하는 역할을 한다. 링 오실레이터 지연 특성은 소자의 동작속도에 영향을 미치는 요인으로서, 텅스텐실리사이드막에서 실리콘과 텅스텐의 조성비가 1:2.5 내지 1:3.0 정도로 유지하여야 안정적인 링 오실레이터 지연 특성을 확보할 수 있다.
그런데, 개발 양산성 측면으로 텅스텐실리사이드막의 조성비를 일정하게 유지하기가 어려워 링 오실레이터 지연 특성을 열화시키고 tRCD 페일(fail)이 발생되는 등 소자의 동작 속도가 저하되고 생산성이 감소하는 등의 문제점이 있다.
본 발명에 따른 반도체소자의 텅스텐 폴리 게이트 형성방법은, 기판 상에 절연막 및 도전막을 형성하는 단계; 상기 도전막 상에 폴리실리콘막, 텅스텐실리사이드막 및 텅스텐막을 포함하는 다층 금속배리어막 형성하는 단계; 상기 금속배리어막 상에 금속막을 형성하는 단계; 및 상기 금속막, 금속배리어막, 도전막 및 절연막을 선택적으로 식각하여 게이트 전극을 형성하는 단계를 포함한다.
상기 도전막은 폴리실리콘막으로 형성하는 것이 바람직하다.
상기 금속배리어막을 형성하는 단계는, 상기 절연막 및 도전막이 형성된 기판 상에 실리콘소스가스를 공급하여 폴리실리콘막을 20 내지 40Å 두께로 형성하는 제1 단계; 상기 폴리실리콘막 상에 실리콘소스가스와, 육불화텅스텐소스가스를 800:3 sccm 으로 공급하여 텅스텐실리사이드막을 60 내지 120Å 두께로 형성하는 제2 단계; 및 상기 텅스텐실리사이드막 상에 육불화텅스텐소스가스을 공급하여 텅스텐막을 20 내지 40Å 두께로 형성하는 제3 단계로 이루어지는 것이 바람직하다.
상기 금속배리어막은 400 내지 500℃의 증착온도 및 400 내지 500mTorr의 증착압력에서 인시튜(in-situ)로 폴리실리콘막, 텅스텐실리사이드막 및 텅스텐막을 형성하는 것이 바람직하다.
상기 금속막은 텅스텐질화막 및 텅스텐막으로 형성하는 것이 바람직하다.
본 발명의 일 실시예에 따른 반도체소자의 텅스텐 폴리 게이트 형성방법은, 기판 상에 절연막 및 도전막을 형성하는 단계; 상기 도전막 상에 폴리실리콘막, 텅스텐실리사이드막 및 텅스텐막을 포함하는 다층 금속배리어막을 형성하는 단계; 상 기 금속배리어막 상에 금속막을 형성하는 단계; 및 상기 도전막의 측부가 일부 노출되게, 금속막, 다층 금속배리어막 및 도전막을 제1 식각하는 단계; 상기 금속막, 다층 금속배리어막 및, 일부 노출된 도전막의 양측벽에 캡핑스페이서를 형성하는 단계; 상기 캐핑스페이서를 측벽배리어로 상기 제1 식각에 의해 식각되지 않은 도전막 부분 및 절연막을 제2 식각하는 단계; 및 상기 제2 식각에 의해 노출된 도전막 측벽 및 기판 부분을 선택적으로 산화시키는 단계를 포함한다.
상기 도전막은 폴리실리콘막으로 형성하는 것이 바람직하다.
상기 다층 금속배리어막은 400 내지 500℃의 증착온도 및 400 내지 500mTorr의 증착압력의 화학기상증착 챔버 내에서 인시튜로 폴리실리콘막, 텅스텐실리사이드막 및 텅스텐막을 순차적으로 형성하는 것이 바람직하다.
상기 금속배리어막을 형성하는 단계는, 상기 도전막이 형성된 기판을 화학기상증착 챔버 내로 로딩하는 단계; 상기 챔버 내로 실리콘소스가스를 공급하여 20 내지 40Å 두께의 폴리실리콘막을 형성하는 단계; 상기 챔버 내부로 실리콘소스가스와, 육불화텅스텐소스가스를 800:3 sccm 으로 공급하여 60 내지 120Å 두께의 텅스텐실리사이드막을 형성하는 단계; 상기 챔버 내부로 육불화텅스텐소스가스를 공급하여 20 내지 40Å 두께의 텅스텐막을 형성하는 단계; 및 상기 텅스텐막이 형성된 기판을 언로딩하는 단계로 이루어지는 것이 바람직하다.
상기 텅스텐실리사이드막은 실리콘과 텅스텐막의 조성비가 1:2.5 내지 1:3.0를 갖도록 형성하는 것이 바람직하다.
상기 금속막은 텅스텐질화막 및 텅스텐막으로 형성하는 것이 바람직하다.
상기 도전막을 제1 식각하는 단계는, 상기 도전막의 상부표면으로부터 100 내지 300Å 두께 정도까지만 식각하는 것이 바람직하다.
상기 캡핑스페이서는 텅스텐막으로 형성하는 것이 바람직하다.
(실시예)
도 1을 참조하면, 반도체기판(100) 상에 패드산화막 패턴(101) 및 패드질화막 패턴(102)을 형성한다.
구체적으로, 반도체기판(100) 상에 패드산화막 및 패드질화막을 형성한 후, 포토리소그라피 공정을 수행하여 반도체기판(100)의 소정영역을 노출시키는 레지스트막 패턴(도시되지 않음)을 형성한 후, 레지스트막 패턴을 식각마스크로 사용한 식각공정을 수행하여 패드산화막 패턴(101) 및 패드질화막 패턴(102)을 형성한다. 여기서, 패드산화막 패턴(101)은 패드질화막의 인력에 의해 반도체기판(100)이 받는 스트레스(stress)를 완화시켜 주는 역할을 한다. 패드질화막 패턴(102)은 후속 소자분리 트렌치를 형성하기 위한 식각공정 시 하드마스크(hard mask) 역할을 한다.
다음에, 패드질화막 패턴(102) 및 패드산화막 패턴(101)에 의해 노출된 반도체기판(100) 부분을 선택적으로 식각하여 소자분리 트렌치(trench)(103)를 형성한다. 소자분리 트렌치(103)는 플라즈마 식각 또는 건식식각 공정으로 형성할 수 있다. 소자분리 트렌치(103)는 반도체기판(100) 표면으로부터 2500 내지 3500Å 깊이 정도로 식각할 수 있다.
도 2를 참조하면, 소자분리 트렌치(103) 내에 절연막 예컨대, 고밀도 플라즈마 (HDP;High Density Plasma) 산화막을 매립하여 반도체기판의 활성영역을 설정하는 트렌치 소자분리막(110)을 형성한다.
구체적으로, 소자분리 트렌치(103)가 형성된 반도체기판(100) 전면에 고밀도 플라즈마(HDP;High Density Plasma) 산화막을 형성하고, 고밀도플라즈마 산화막을 분리시키는 평탄화공정 예컨대, 화학적기계적연마(CMP;Chemical Mechanical Polishing)를 수행한 후. 패드질화막 패턴, 패드산화막 패턴을 제거한다. 그러면, 반도체기판(100)에 트렌치 소자분리막(110)이 형성되어 활성영역 및 소자분리영역이 설정된다.
소자분리막(110)이 형성된 반도체기판(100) 상에 스크린산화막(111)을 형성한다. 스크린산화막(111)이 형성된 반도체기판(100) 상에 웰(well)이나 채널(channel) 형성을 위해, 불순물 이온주입 및 열처리 공정을 수행한다. 스크린산화막(110)은 불순물 이온 주입시, 반도체기판(100)의 손상을 방지하기 위한 역할을 한다.
도 3을 참조하면, 소자분리막(110)에 의해 활성영역이 설정된 반도체기판(100) 상에 리세스 트렌치가 형성될 위치를 선택적으로 노출시키는 마스크 패턴(112)을 형성한다. 이때, 마스크 패턴(112)은 예컨대, 산화막 및 폴리실리콘막을 포함하는 하드마스크막으로 형성할 수 있으나, 폴리실리콘막의 단일막으로 형성할 수 도 있다. 이때, 산화막은 100 내지 500Å 두께 정도로 형성하고, 폴리실리콘막은 1000 내지 2000Å 두께 정도로 형성할 수 있다.
도 4를 참조하면, 마스크 패턴(도 3의 112)을 식각마스크로 한 식각공정을 수행하여 채널 길이를 보다 더 확장시켜주는 리세스 트렌치(120)를 형성한다. 리세스 트렌치(120)는 반도체기판(100) 표면으로부터 500 내지 1500Å 깊이 정도를 식각하여 형성할 수 있다.
도 5를 참조하면, 리세스 트렌치(120)가 형성된 반도체기판(100) 상에 절연막(130) 및 도전막(140)을 형성한다. 절연막(130)은 30 내지 50Å 두께의 산화막을 형성할 수 있다. 도전막(140)은 500 내지 1000Å 두께 정도의 폴리실리콘막으로 형성할 수 있다.
도전막(140) 상에 폴리실리콘막(151), 텅스텐실리사이드막(152) 및 텅스텐막(153)을 포함하는 다층 금속배리어막(150)을 형성한다. 이때, 다층 금속배리어막은 400 내지 500℃의 증착온도 및 400 내지 500mTorr의 증착 압력의 화학기상증착 챔버 내에서 인시튜(in-situ)로 수행할 수 있다.
구체적으로, 다층 금속배리어막(150)은 도전막(140)이 형성된 반도체기판(100)을 화학기상증착(CVD:Chemical Vapor Deposition) 챔버 내로 로딩시킨 후, 챔버 내부로 실리콘(Si)소스가스만을 공급하여 폴리실리콘막(151)을 형성하는 제1 단계와, 챔버 내부로 실리콘(Si)소스가스와, 육불화텅스텐(WF6)소스가스의 비율을 800:3 sccm 으로 공급하여 실리콘과 텅스텐의 조성비가 1:2.5 내지 1:3.0 정도를 가진 텅스텐실리사이드막(152)을 형성하는 제2 단계와, 챔버 내부로 육불화텅스텐소스가스만을 공급하여 텅스텐막(153)을 형성하는 제3 단계 후 언로딩시키는 과정 으로 이루어진다.
여기서, 폴리실리콘막(151)은 20 내지 40Å 두께 정도로 형성하고, 텅스텐실리사이드막(152)은 60 내지 120Å 두께 정도로 형성하고, 텅스텐막(153)은 20 내지 40Å 두께 정도로 형성할 수 있다.
예컨대, 폴리실리콘막(151), 텅스텐실리사이드막(152) 및 텅스텐막(153)을 포함하는 다층 금속배리어막(150)을 인시튜로 수행하여 텅스텐실리사이드막의 조성비에 따라 영향을 받는 링 오실레이터 지연 특성을 안정적으로 확보할 수 있다.
도 6을 참조하면, 폴리실리콘막(151), 텅스텐실리사이드막(152) 및 텅스텐막(153)을 포함하는 다층 금속배리어막(150) 상에 금속막(160) 및 게이트하드마스크막(170)을 형성한다.
금속막(160)은 텅스텐나이트라이드(WN)막 및 텅스텐(W)막을 포함하여 형성될 수 있다. 금속막(160)은 400 내지 800Å 두께로 형성할 수 있다. 게이트하드마스크막(170)은 실리콘질화물과 같은 절연물질을 포함하여 형성될 수 있다. 하드마스크막(170)은 2000 내지 3000Å의 두께로 형성할 수 있다.
도 7을 참조하면, 게이트 마스크 패턴(도시되지 않음)을 이용한 게이트 식각공정을 실시하여, 하드마스크막(170), 금속막(160), 3중 구조의 금속배리어막(150)및 도전막을 제1 식각하여 하드마스크막 패턴(171), 금속막 패턴(161), 폴리실리콘막 패턴(151a), 텅스텐실리사이드막 패턴(152a) 및 텅스텐막 패턴(153a)을 포함하는 다층 금속배리어막 패턴(150a) 및 도전막 패턴(141)을 형성한다. 이때, 도전막 패턴(141)은 상부표면으로부터 100 내지 300Å의 깊이까지만 식각하여 형성할 수 있다. 도전막 패턴(141)을 일정 두께 식각함으로써, 후속 선택적 산화공정 시 텅스텐막으로 산소가 유입되어 텅스텐의 이상산화가 일어나는 것을 방지할 수 있다.
다음에, 제1 식각된 기판 전면에 캡핑나이트라이드(capping Nitride)막(180)을 형성한다. 캡핑나이트라이드막(180)은 30 내지 100Å의 두께로 형성할 수 있다. 이때, 캡핑나이트라이드막(180)은 화학기상증착(CVD;Chemical Vapor Deposition)방법을 이용하여 수행할 수 있다.
도 8을 참조하면, 캡핑나이트라이드막을 이방성 식각하여 하드마스크막 패턴(171), 금속막 패턴(161), 폴리실리콘막 패턴(151a), 텅스텐실리사이드막 패턴(152a) 및 텅스텐막 패턴(153a)을 포함하는 다층 금속배리어막 패턴(150a) 및 일정 두께로 식각된 도전막 패턴(141) 측벽에 캡핑 나이트라이드 스페이서(capping Nitride spacer)(181)를 형성한다. 캡핑 나이트라이드 스페이서(181)는 텅스텐막의 이상산화를 방지하고, 후속 공정과정에서 게이트 전극 예컨대, 하드마스크막 패턴(171), 금속막 패턴(161), 폴리실리콘막 패턴(151a), 텅스텐실리사이드막 패턴(152a) 및 텅스텐막 패턴(153a)을 포함하는 다층 금속배리어막 패턴(150a) 및 일정 두께로 식각된 도전막 패턴(141) 측벽이 손상되는 것을 방지할 수 있다.
도 9를 참조하면, 캡핑 나이트라이드 스페이서(181)를 측벽 배리어로 제1 식각과정에서 식각되지 않은 도전막 및 절연막을 제2 식각하여 도전막 패턴(141a) 및 절연막 패턴(131)을 형성한다. 제2 식각공정은 제1 식각공정 시 식각되지 않은 도전막 및 절연막 부분이 식각되어 반도체기판(100) 부분을 선택적으로 노출시키는 역할을 한다.
선택적 산화공정을 수행하여 제2 식각공정에 의해 노출된 도전막 패턴(141a) 측벽 및 노출된 반도체기판 (100) 표면에 실리콘옥사이드막(190)을 형성한다. 실리옥사이드막은 게이트전극 및 절연막을 보호하고, 게이트전극 에지부분에서의 절연막의 두께 증가를 유도하여 소자의 신뢰도를 향상시키기 위한 역할을 한다.
본 발명에 따르면, 링 오실레이터 딜레이 특성에 영향을 미치는 금속배리어막을 폴리실리콘막, 텅스텐실리사이드막, 텅스텐막의 3중 구조를 화학기상증착 챔버 내에서 인시튜로 형성하여 텅스텐실리사이드막의 실리콘 및 텅스텐의 조성비가 1:2.5 내지 1:3.0 정도로 유지하여 안정적인 링 오실레이터 지연 특성을 확보할 수 있다. 이에 따라, 링오실레이터의 딜레이를 감소시킴으로써 디램의 속도를 향상시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1 내지 도 9는 본 발명에 따른 반도체소자의 텅스텐 폴리 게이트 형성방법을 설명하기 위해 나타내 보인 단면도들이다.

Claims (13)

  1. 기판 상에 절연막 및 도전막을 형성하는 단계;
    상기 도전막 상에 폴리실리콘막, 텅스텐실리사이드막 및 텅스텐막을 포함하는 다층 금속배리어막 형성하는 단계;
    상기 금속배리어막 상에 금속막을 형성하는 단계; 및
    상기 금속막, 금속배리어막, 도전막 및 절연막을 선택적으로 식각하여 게이트 전극을 형성하는 단계를 포함하는 반도체소자의 텅스텐 폴리 게이트 형성방법.
  2. 제1항에 있어서,
    상기 도전막은 폴리실리콘막으로 형성하는 반도체소자의 텅스텐 폴리 게이트 형성방법.
  3. 제1항에 있어서,
    상기 금속배리어막을 형성하는 단계는,
    상기 절연막 및 도전막이 형성된 기판 상에 실리콘소스가스를 공급하여 폴리실리콘막을 20 내지 40Å 두께로 형성하는 제1 단계;
    상기 폴리실리콘막 상에 실리콘소스가스와, 육불화텅스텐소스가스를 800:3 sccm 으로 공급하여 텅스텐실리사이드막을 60 내지 120Å 두께로 형성하는 제2 단계; 및
    상기 텅스텐실리사이드막 상에 육불화텅스텐소스가스를 공급하여 텅스텐막을 20 내지 40Å 두께로 형성하는 제3 단계로 이루어지는 반도체소자의 텅스텐 폴리 게이트 형성방법.
  4. 제1항에 있어서,
    상기 금속배리어막은 400 내지 500℃의 증착온도 및 400 내지 500mTorr의 증착압력에서 인시튜(in-situ)로 폴리실리콘막, 텅스텐실리사이드막 및 텅스텐막을 형성하는 반도체소자의 텅스텐 폴리 게이트 형성방법.
  5. 제1항에 있어서,
    상기 금속막은 텅스텐질화막 및 텅스텐막으로 형성하는 반도체소자의 텅스텐 폴리 게이트 형성방법.
  6. 기판 상에 절연막 및 도전막을 형성하는 단계;
    상기 도전막 상에 폴리실리콘막, 텅스텐실리사이드막 및 텅스텐막을 포함하는 다층 금속배리어막을 형성하는 단계;
    상기 금속배리어막 상에 금속막을 형성하는 단계; 및
    상기 도전막의 측부가 일부 노출되게, 금속막, 다층 금속배리어막 및 도전막을 제1 식각하는 단계;
    상기 금속막, 다층 금속배리어막 및, 일부 노출된 도전막의 양측벽에 캡핑스 페이서를 형성하는 단계;
    상기 캐핑스페이서를 측벽배리어로 상기 제1 식각에 의해 식각되지 않은 도전막 부분 및 절연막을 제2 식각하는 단계; 및
    상기 제2 식각에 의해 노출된 도전막 측벽 및 기판 부분을 선택적으로 산화시키는 단계를 반도체소자의 텅스텐 폴리 게이트 형성방법.
  7. 제6항에 있어서,
    상기 도전막은 폴리실리콘막으로 형성하는 반도체소자의 텅스텐 폴리 게이트 형성방법.
  8. 제6항에 있어서,
    상기 3중 구조의 금속배리어막은 400 내지 500℃의 증착온도 및 400 내지 500mTorr의 증착압력의 화학기상증착 챔버 내에서 인시튜로 폴리실리콘막, 텅스텐실리사이드막 및 텅스텐막을 순차적으로 형성하는 반도체소자의 텅스텐폴리게이트 형성방법.
  9. 제6항에 있어서,
    상기 금속배리어막을 형성하는 단계는,
    상기 도전막이 형성된 기판을 화학기상증착 챔버 내로 로딩하는 단계;
    상기 챔버 내로 실리콘소스가스를 공급하여 20 내지 40Å 두께의 폴리실리콘 막을 형성하는 단계;
    상기 챔버 내부로 실리콘소스가스와, 육불화텅스텐소스가스를 800:3 sccm 으로 공급하여 60 내지 120Å 두께의 텅스텐실리사이드막을 형성하는 단계;
    상기 챔버 내부로 육불화텅스텐소스가스을 공급하여 20 내지 40Å 두께의 텅스텐막을 형성하는 단계; 및
    상기 텅스텐막이 형성된 기판을 언로딩하는 단계로 이루어지는 반도체소자의 텅스텐 폴리 게이트 형성방법.
  10. 제6항에 있어서,
    상기 텅스텐실리사이드막은 실리콘과 텅스텐막의 조성비가 1:2.5 내지 1:3.0를 갖도록 형성하는 반도체소자의 텅스텐 폴리 게이트 형성방법.
  11. 제6항에 있어서,
    상기 금속막은 텅스텐막으로 형성하는 반도체소자의 텅스텐 폴리 게이트 형성방법.
  12. 제6항에 있어서,
    상기 도전막을 제1 식각하는 단계는,
    상기 도전막의 상부표면으로부터 100 내지 300Å 두께 정도까지만 식각하는 반도체소자의 텅스텐 폴리 게이트 형성방법.
  13. 제6항에 있어서,
    상기 캡핑스페이서는 실리콘나이트라이드막으로 형성하는 반도체소자의 텅스텐 폴리 게이트 형성방법.
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