KR20090052070A - 반도체 소자의 금속 배선 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 셀 영역과 주변 회로 영역에 다수의 게이트 및 상기 게이트들 사이에 형성된 접합 영역을 구비하는 반도체 기판이 제공되는 단계와, 상기 게이트를 포함하는 상기 반도체 기판상에 절연층을 형성하는 단계와, 상기 절연층 상에 식각 보호막을 형성하는 단계와, 상기 식각 보호막 및 상기 절연층을 식각하고 도전 물질로 갭필하여 상기 셀 영역의 상기 접합 영역과 접하는 콘택 플러그를 형성하는 단계 및 상기 콘택 플러그와 접하는 제1 금속 배선 및 상기 식각 보호막 및 상기 절연층을 식각하여 상기 주변 회로 영역의 상기 접합 영역과 접하는 제2 금속 배선을 형성하는 단계를 포함하기 때문에, 드레인 콘택 플러그 상부에 형성된 스페이서가 금속 배선을 형성하는 공정시 다수 실시되는 세정 공정 중에 절연층 상부로 노출되지 않는다.
금속 배선, 스페이서, 콘택 플러그, 식각 보호막

Description

반도체 소자의 금속 배선 형성 방법{Method of forming metal line of semiconductor devices}
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 낸드 플래시 메모리 소자의 금속 배선 형성 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 휘발성 메모리 소자와 비휘발성 메모리 소자로 구별될 수 있다. 휘발성 메모리 소자는 디램(DRAM: Dynamic Random Access Memory) 및 에스램(SRAM: Static Random Access Memory)과 같이 데이터의 입출력은 빠르지만, 전원이 끊어지면 저장된 데이터를 잃어버리는 메모리 소자이다. 이에 반해, 비휘발성 메모리 소자는 전원이 끊어져도 저장된 데이터를 계속 유지하는 메모리 소자이다.
플래시 메모리 소자는 비휘발성 메모리 소자의 일종으로서, 프로그램(program) 및 소거(erase)가 가능한 이피롬(EPROM: Erasable Programmable Read Only Memory)과, 특히 이러한 프로그램 및 소거가 전기적으로 가능한 이이피롬(EEPROM: Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 메모리 소자이다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write)하는 동작을 의미하며, 소거란 메모리 셀에 기록된 데이터를 삭제(erase)하는 동작을 의미한다.
이러한 플래시 메모리 소자는 셀의 구조 및 동작 조건에 따라 노아(NOR)형 플래시 메모리와 낸드(NAND)형 플래시 메모리 소자로 나뉜다. 노아형 플래시 메모리 소자는 각각의 메모리 셀 트랜지스터의 드레인이 비트 라인에 연결된다. 따라서 임의의 주소에 대한 프로그램 및 소거가 가능하여 동작 속도가 빠르기 때문에 고속 동작을 요구하는 응용분야에 주로 사용되고 있다. 반면에 낸드형 플래시 메모리 소자는 복수의 메모리 셀 트랜지스터가 직렬로 연결되어 한 개의 스트링(string)을 구성하고 한 개의 스트링이 비트 라인과 공통 소스 라인 사이에 연결된다. 따라서, 드레인 콘택 플러그의 수가 상대적으로 적어 집적도를 높이기가 용이하기 때문에 고용량 데이터 보관을 요구하는 응용 분야에서 주로 사용된다.
이러한 낸드형 플래시 메모리 소자는 소스 선택 라인과 드레인 선택 라인 사이에 다수의 워드 라인이 형성된다. 선택 라인, 예를 들어 소스 선택 라인 또는 드레인 선택 라인은 다수의 스트링에 각각 포함된 선택 트랜지스터들의 게이트가 서로 연결되어 형성되며, 워드 라인은 메모리 셀 트랜지스터들의 게이트가 서로 연결되어 형성된다. 선택 라인과 워드 라인에는 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 포함되며, 선택 라인에서는 플로팅 게이트와 콘트롤 게이트가 전기적으로 연결된다. 각각의 선택 라인과 워드 라인 사이에는 접합 영역이 형성된다. 이때, 소스 선택 라인 사이의 접합 영역은 소스 영역이고, 드레인 선택 라인 사이의 접합 영역은 드레인 영역이다.
한편, 선택 라인과 워드 라인 상에는 절연층이 형성되며 이러한 절연층 상에는 금속 배선 , 예를 들면 비트 라인이 형성된다. 금속 배선들은 절연층 내부에 형성되는 콘택 플러그들을 통해 접합 영역과 전기적으로 연결된다. 그런데, 반도체 소자가 점차 소형화되고 고집적화됨에 따라 콘택 플러그와 금속 배선의 폭이 점차 좁아지고 있으며, 이에 따라 콘택 플러그와 금속 배선을 형성할 때 결함 없이 형성하는 것이 더욱 중요한 이슈가 되고 있다.
본 발명은 산화막으로 이루어진 절연층 상에 산화막과 식각 선택비가 다른 물질로 식각 보호막을 형성함으로써, 금속 배선을 형성하는 공정에서 실시할 수 있는 자연 산화막을 제거하는 공정이나 절연층에 콘택홀을 형성하는 공정 시 절연층이 식각되어 높이가 낮아지는 문제점을 방지할 수 있다.
본 발명의 반도체 소자의 금속 배선 형성 방법은, 셀 영역과 주변 회로 영역에 다수의 게이트 및 상기 게이트들 사이에 형성된 접합 영역을 구비하는 반도체 기판이 제공되는 단계와, 상기 게이트를 포함하는 상기 반도체 기판상에 절연층을 형성하는 단계와, 상기 절연층 상에 식각 보호막을 형성하는 단계와, 상기 식각 보호막 및 상기 절연층을 식각하고 도전 물질로 갭필하여 상기 셀 영역의 상기 접합 영역과 접하는 콘택 플러그를 형성하는 단계 및 상기 콘택 플러그와 접하는 제1 금속 배선 및 상기 식각 보호막 및 상기 절연층을 식각하여 상기 주변 회로 영역의 상기 접합 영역과 접하는 제2 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 식각 보호막은 상기 절연층과 식각 선택비가 다른 물질로 형성할 수 있다. 상기 식각 보호막은 질화막으로 형성할 수 있다. 상기 콘택 플러그를 형성하는 단계는, 상기 식각 보호막 및 상기 절연층을 식각하여 상기 셀 영역의 상기 접합 영역이 노출되는 제1 콘택홀을 형성하는 단계와, 상기 제1 콘택홀에 도전 물질을 갭필하여 콘택 플러그를 형성하는 단계 및 상기 콘택 플러그의 높이를 상기 제1 콘택홀의 높이보다 낮추는 단계를 포함할 수 있다. 상기 콘택 플러그 상부에 노출된 상기 제1 콘택홀의 측벽에 스페이서를 형성하는 단계를 더욱 포함할 수 있다. 상기 스페이서는 상기 절연층과 식각 선택비가 다른 물질로 형성할 수 있다. 상기 스페이서는 질화막으로 형성할수 있다. 상기 스페이서 형성 후 세정 공정을 실시하는 단계를 더욱 포함할 수 있다. 상기 제2 금속 배선을 형성하는 단계는, 상기 식각 보호막 및 상기 절연층을 식각하여 상기 주변 회로 영역의 상기 접합 영역이 노출되는 제2 콘택홀을 형성하는 단계와, 상기 제2 콘택홀을 통해 상기 주변 회로 영역의 상기 접합 영역에 상기 이온 주입 공정을 실시하는 단계와, 상기 제2 콘택홀에 금속 장벽막을 형성하는 단계 및 상기 제2 콘택홀의 삼기 금속 장벽막 상에 금속 물질을 형성하는 단계를 포함할 수 있다. 상기 제1 금속 배선과 상기 제2 금속 배선은 동시에 형성될 수 있다. 상기 제2 콘택홀 형성 후 세정 공정을 실시하는 단계를 더욱 포함할 수 있다. 상기 이온 주입 공정은 마스크로 원하는 접합 영역만을 선택적으로 오픈하여 실시할 수 있다. 상기 마스크를 제거한 뒤 세정 공정을 실시하는 단계를 더욱 포함할 수 있다. 상기 금속 장벽막 형성 전에 자연 산화막을 제거하기 위한 세정 공정을 실시하는 단계를 더욱 포함할 수 있다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은, 식각 보호막으로 인하여 금속 배선을 형성하는 공정 시에 절연층의 높이가 낮아지지 않고 원래의 높이를 유지할 수 있다. 따라서, 절연층의 높이가 낮아짐으로 인하여 드레인 콘택 플러 그 상부에 형성된 스페이서가 금속 배선을 형성하는 공정시 다수 실시되는 세정 공정 중에 절연층 상부로 노출되지 않는다. 따라서, 후속하는 금속 배선 형성 공정시 금속 장벽층 등이 스페이서 측면에 잔류하여 불량이 초래될 수 있는 문제점을 해결할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 소자 중 특히 플래시 메모리 소자를 형성하기 위하여, 먼저 반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성한다. 스크린 산화막은 후속 공정에서 실시되는 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정을 실시할 때 반도체 기판(102)의 표면이 손상되는 것을 방지한다. 그리고, 반도체 기판(102)에 웰 영역을 형성하기 위한 웰 이온 주입 공정은 및 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위한 문턱 전압 이온 주입 공정을 실시한다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성되고, 웰 영역은 트리플(triple) 구조로 형성될 수 있다.
이후에, 스크린 산화막(도시하지 않음)을 제거한 뒤, 소자 분리막 형성 공정 등을 통해 소자 분리 영역(도시하지 않음)과 액티브 영역을 한정한다. 그리고, 반도체 기판(102) 상에 터널 절연막(104), 플로팅 게이트용 제 1 도전층(106), 유전체막(108), 콘트롤 게이트용 제 2 도전층(110) 및 게이트 전극층(112)을 포함하는 적층막을 형성한다. 제1 도전층(106)과 제2 도전층(110)은 폴리 실리콘으로 형성할 수 있으며, 유전체막(108)은 ONO(Oxide/Nitride/Oxide) 구조로 형성할 수 있다. 또한, 선택 트랜지스터가 형성되는 유전체막(108)의 일부는 식각되어 제 1 도전층(106)과 제 2 도전층(110)이 전기적으로 연결될 수 있다. 게이트 전극층(112)은 텅스텐 실리사이드(WSix)로 형성할 수 있다.
그리고 게이트 전극층(112) 상에 형성된 게이트 마스크 패턴(도시하지 않음)을 이용한 식각 공정으로 상기 적층막들을 패터닝한다. 이로써 반도체 기판(102)의 셀 영역에는 터널 절연막(104), 플로팅 게이트용 제1 도전층(106), 유전체막(108), 콘트롤 게이트용 제2 도전층(110) 및 게이트 전극층(112)이 적층된 다수의 메모리 셀 게이트들이 직렬로 연결된 워드 라인들(WL0, WL1,…)이 형성된다. 통상적으로 워드 라인들(WL0, WL1,…)은 16개 또는 32개로 형성되지만 도면에서는 편의상 각각 2개씩만 도시하였다. 또한, 워드 라인들(WL0, WL1,…)의 양단에는 터널 절연막(104), 전기적으로 연결된 제1 도전층(106)과 제2 도전층(110) 및 게이트 전극층(112)이 적층된 다수의 선택 게이트들이 직렬로 연결된 선택 라인(DSL or SSL)이 형성된다. 이러한 선택 라인(DSL or SSL)은 소스 선택 라인(Source Select Line; SSL)과 드레인 선택 라인(Drain Select Line; DSL)을 포함할 수 있는데, 도면에서는 편의상 드레인 선택 라인(DSL)만 도시하였다.
또한, 반도체 기판(102)의 주변 회로 영역에는 다수의 주변 회로 게이트, 예를 들면 NMOS 소자 중 하나인 저전압 NMOS(Low Voltage NMOS; LVN) 또는 저전압 PMOS(Low Voltage PMOS; LVP)가 형성된다.
그리고, 워드 라인(WL0, WL1,…), 선택 라인(DSL or SSL) 및 주변 회로 게이트 사이에서 노출된 반도체 기판(102)에 대해 각각에 적합한 이온 주입 공정을 실시하여 다수의 접합 영역들(114a, 114d)을 형성한다. 특히, 저전압 NMOS(LVN)의 접합 영역(114c)은 N형 불순물을 주입하여 형성하고, 저전압 PMOS(LVP)의 접합 영역(114d)은 P형 불순물을 주입하여 형성한다. 그리고, 드레인 선택 라인(DSL) 사이에 형성된 접합 영역(114b)은 드레인 영역이 된다.
이어서, 워드 라인(WL0, WL1,…), 선택 라인(DSL or SSL) 및 주변 회로 게이트를 포함한 반도체 기판(102) 제1 절연층(116)을 형성한다. 그리고, 제1 절연 층(116)에 대해 이방성 식각 공정을 실시하여 주변 회로 게이트 및 선택 라인(DSL or SSL)의 측벽에 스페이서(116a)를 형성한다. 스페이서(116a)는 측벽을 보호하기 위해 형성한다. 이때, 각각의 워드 라인들(WL0, WL1,…) 사이 및 선택 라인(DSL or SSL)과 워드 라인(WL0, WL1,…) 사이는 폭이 좁기 때문에 제1 절연층(116)이 잔류한다.
이어서, 제1 절연층(116)을 포함한 반도체 기판(102) 전체 구조 상부에 제1 보호막(118)을 형성한다. 제1 보호막(118)은 선택 라인(DSL or SSL) 및 주변 회로 게이트의 측벽을 보호하여, 후속 공정에서 접합 영역(114b 내지 114d) 상에 콘택홀을 형성할 때 정렬 오차가 발생하라도 선택 라인(DSL or SSL) 및 주변 회로 트랜지스터의 측벽이 식각되어 손상되는 것을 방지하기 위한 자기 정렬 콘택(Self Align Contact; SAC) 공정을 위하여 형성된다. 제1 보호막(118)은 절연막 중에 산화막과 식각 선택비가 다른 물질, 예를 들면 질화막으로 형성하는 것이 바람직하다. 또한, 제1 보호막(118)은 전술한 공정으로 형성된 적층막의 단차가 유지될 수 있도록 얇은 두께로 형성하는 것이 바람직하다.
제1 보호막(118) 상에는 제2 절연층(120)을 형성한다. 제2 절연층(120) 상에는 금속 배선을 형성하기 때문에, 반도체 기판(102)과 금속 배선 사이에 충분한 단차를 제공할 수 있도록 제2 절연층(120)은 워드 라인(WL0, WL1,…), 선택 라인(DSL or SSL) 및 주변 회로 게이트의 높이보다 높게 형성하는 것이 바람직하다. 제2 절연층(120)은 산화막, 예를 들면 고밀도 플라즈마(High Density Plasma; HDP) 산화막, SOG(Spin On Glass) 산화막, 저유전체 산화막 중 어느 하나로 형성할 수 있다.
제2 절연층(120) 상에는 제2 보호막(122)을 형성한다. 제2 보호막(122)은 후속하는 공정에서 제2 절연층(120)에 대한 식각 공정시 제2 절연층(120)이 식각되지 않도록 한다. 제2 보호막(122)은 절연막 중에 제2 절연층(120)과 식각 선택비가 다른 물질, 예를 들면 질화막으로 형성하는 것이 바람직하다. 질화막은 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD) 방법, 원자층 증착(Atomic Layer Deposition; ALD) 방법, 플라즈마 화학 기상 증착 (Plasma Enhanced Chemical Vapor Deposition; PECVD) 방법 등으로 형성할 수 있다.
도 1b를 참조하면, 제2 보호막(122)과 제2 절연층(120)을 식각하여 드레인 선택 라인(DSL) 사이에 형성된 드레인 영역인 접합 영역(114b)이 노출되도록 드레인 콘택홀을 형성한다. 그리고, 드레인 콘택홀에 도전 물질, 예를 들면 갭필 특성이 우수한 폴리 실리콘을 갭필(gap fill)한다. 이어서, 제2 보호막(122) 상에 형성된 도전 물질에 대해 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 방법으로 제거하고 드레인 콘택홀에만 도전 물질을 잔류시켜 드레인 영역인 접합 영역(114b)과 전기적으로 연결되는 드레인 콘택 플러그(124)를 형성한다.
도 1c를 참조하면, 드레인 콘택 플러그(124)의 상부에 대해 에치백(etch back) 공정을 실시하여 드레인 콘택 플러그(124)의 높이를 낮춘다. 그리고, 드레인 콘택 플러그(124) 상의 콘택홀을 포함하는 제2 보호막(122) 상에 스페이서 물질층을 형성한다. 스페이서 물질층은 제2 절연층(120)과 식각 선택비가 다른 물질, 예를 들면 질화막으로 형성한다. 그리고, 스페이서 물질층에 대해 이방성 식각 공정을 실시하여 드레인 콘택 플러그(124) 상의 콘택홀 측벽에만 스페이서 물질층을 잔 류시켜 스페이서(126)를 형성한다. 스페이서(126)는 후속하는 세정 공정시 드레이 콘택홀이 손상되지 않도록 하는 베리어(barrier) 역할을 할 수 있다.
이후에, 상기 이방성 식각 공정으로 발생된 부산물을 제거하기 위하여 세정 공정을 실시한다. 이러한 세정 공정은 산화막을 식각할 수 있는 식각액으로 실시하지만, 제2 보호막(122) 및 스페이서(126)로 인하여 제2 절연층(120)이 노출되지 않기 때문에, 제2 절연층(120)은 식각되지 않는다.
도 1d를 참조하면, 제2 보호막(122) 상에 마스크 패턴(128)를 형성한다. 마스크 패턴(128)은 주변 회로 영역의 저전압 NMOS(LVN) 양측에 형성된 접합 영역(114c) 및 저전압 PMOS(LVP) 양측에 형성된 접합 영역(114d) 상부가 오픈되도록 형성한다. 마스크 패턴(128)은 포토 레지스트 패턴(도시하지 않음)을 이용하여 한다. 그리고, 마스크 패턴(128)을 이용하여 제2 보호막(122) 및 제2 절연층(120)을 식각하여 저전압 NMOS(LVN) 양측에 형성된 접합 영역(114c)이 오픈되는 콘택홀(도면부호 CN) 및 저전압 PMOS(LVP) 양측에 형성된 접합 영역(114d)이 오픈되는 콘택홀(도면부호 CP)를 형성한다. 이후에, 포토 레지스트 패턴(도시하지 않음)과 마스크 패턴(128)를 제거하고 세정 공정을 실시한다. 이러한 세정 공정은 산화막을 식각할 수 있는 식각액으로 실시하지만, 제2 보호막(122) 및 스페이서(126)로 인하여 제2 절연층(120)이 노출되지 않기 때문에, 제2 절연층(120)은 식각되지 않는다.
도 1e를 참조하면, 저전압 NMOS(LVN) 양측에 형성된 접합 영역(114c)이 노출되는 콘택홀(도면부호 CN)만을 오픈하는 제1 이온 주입 마스크(130)를 형성한다. 제 1 이온 주입 마스크(130)는 포토 레지스트로 형성할 수 있다. 그리고 콘택홀(도면부호 CN)을 통해 접합 영역(114c)에 대해 N형 불순물을 이용한 플러그 이온 주입을 실시한다. 플러그 이온 주입 공정은 접합 영역(114c)의 접촉 저항을 낮추기 위하여 실시한다. 이후에, 제1 이온 주입 마스크(130)를 제거하고 세정 공정을 실시한다. 이러한 세정 공정은 산화막을 식각할 수 있는 식각액으로 실시하지만, 제2 보호막(122) 및 스페이서(126)로 인하여 제2 절연층(120)이 노출되지 않기 때문에, 제2 절연층(120)은 식각되지 않는다.
도 1f를 참조하면, 저전압 PMOS(LVP) 양측에 형성된 접합 영역(114d)이 노출되는 콘택홀(도면부호 CP)만을 오픈하는 제2 이온 주입 마스크(132)를 형성한다. 제2 이온 주입 마스크(132)는 포토 레지스트로 형성할 수 있다. 그리고 콘택홀(도면부호 CP)을 통해 접합 영역(114d)에 대해 P형 불순물을 이용한 플러그 이온 주입을 실시한다. 플러그 이온 주입 공정은 접합 영역(114d)의 접촉 저항을 낮추기 위하여 실시한다. 이후에, 제2 이온 주입 마스크(132)를 제거하고 세정 공정을 실시한다. 이러한 세정 공정은 산화막을 식각할 수 있는 식각액으로 실시하지만, 제2 보호막(122) 및 스페이서(126)로 인하여 제2 절연층(120)이 노출되지 않기 때문에, 제2 절연층(120)은 식각되지 않는다.
도 1g를 참조하면, 플러그 이온 주입 공정으로 접합 영역(114c, 114d)에 주입된 불순물이 활성화되도록 열공정을 실시한다. 그리고, 금속 배선을 형성하기 위한 드레인 콘택 플러그(124) 및 접합 영역(114c, 114d)의 표면에 형성된 자연 산화 막을 제거하기 위한 세정 공정을 실시한다. 이러한 세정 공정은 산화막을 식각할 수 있는 식각액으로 실시하지만, 제2 보호막(122) 및 스페이서(126)로 인하여 제2 절연층(120)이 노출되지 않기 때문에, 제2 절연층(120)은 식각되지 않는다.
이후에, 드레인 콘택 플러그(124) 및 접합 영역(114c, 114d)을 포함하는 제2 보호막(122) 상에 금속 장벽층(metal barrier layer; 134)를 형성한다. 금속 장벽층(134)은 상부에 형성되는 금속층이 하부로 확산되는 것을 방지하며 저항을 감소시킬 수 있다. 금속 장벽층(134)은 Ti/TiN으로 형성할 수 있다. 이어서, 금속 장벽층(134) 상에 금속 물질, 예를 들면 텅스텐을 이용한 금속 물질층(136)을 형성하여 드레인 콘택 플러그(124) 및 접합 영역(114c, 114d)와 접하도록 콘택홀들을 갭필한다.
도 1h를 참조하면, 제2 보호막(122; 도 1g 참조) 및 제2 보호막(122; 도 1g 참조) 상에 형성된 금속 장벽층(134) 및 금속 물질을 제거하여 금속 배선(136a)을 형성한다. 제2 보호막(122; 도 1g 참조)은 산화막보다 유전상수가 2배 이상 높은 질화막으로 형성되기 때문에, 제2 보호막(122; 도 1g참조)이 잔류하게 되면 간섭 전하가 증가하는 문제점이 발생할 수 있기 때문이다. 제2 보호막(122; 도 1g 참조)은 에치백 공정을 통한 건식 식각 공정으로 제거할 수 있다. 이어서, 제2 절연층(120) 상에 제3 절연층(138)을 형성하여 금속 배선(136a) 상에 다른 배선을 형성하기 위한 단차를 제공한다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은, 제2 보호막(122)으로인하여 금속 배선을 형성하는 공정 시에 절연층의 높이가 낮아지지 않고 원래의 높 이를 유지할 수 있다. 따라서, 제2 절연층(120)의 높이가 낮아짐으로 인하여 드레인 콘택 플러그(124) 상부에 형성된 스페이서(126)가 세정 공정 중에 제2 절연층(120) 상부로 노출되지 않는다. 따라서, 후속하는 금속 장벽층이나 금속 배선 형성 공정시 금속 장벽층(134)이 스페이서(126) 외부의 측면에 잔류하여 불량이 초래될 수 있는 문제점을 해결할 수 있다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 터널 절연막
106 : 제 1 도전층 108 : 유전체막
110 : 제 2 도전층 112 : 게이트 전극층
114a, 114d : 접합 영역 116 : 제1 절연층
116a : 스페이서 118 : 제1 보호막
120 : 제2 절연층 122 : 제2 보호막
124 : 드레인 콘택 플러그 126 : 스페이서
128 : 마스크 패턴 130 : 제1 이온 주입 마스크
132 : 제2 이온 주입 마스크 134 : 금속 장벽층
136 : 금속 물질층 136a : 금속 배선
138 : 제3 절연층

Claims (14)

  1. 셀 영역과 주변 회로 영역에 다수의 게이트 및 상기 게이트들 사이에 형성된 접합 영역을 구비하는 반도체 기판이 제공되는 단계;
    상기 게이트를 포함하는 상기 반도체 기판상에 절연층을 형성하는 단계;
    상기 절연층 상에 식각 보호막을 형성하는 단계;
    상기 식각 보호막 및 상기 절연층을 식각하고 도전 물질로 갭필하여 상기 셀 영역의 상기 접합 영역과 접하는 콘택 플러그를 형성하는 단계; 및
    상기 콘택 플러그와 접하는 제1 금속 배선 및 상기 식각 보호막 및 상기 절연층을 식각하여 상기 주변 회로 영역의 상기 접합 영역과 접하는 제2 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
  2. 제1항에 있어서,
    상기 식각 보호막은 상기 절연층과 식각 선택비가 다른 물질로 형성하는 반도체 소자의 금속 배선 형성 방법.
  3. 제1항에 있어서,
    상기 식각 보호막은 질화막으로 형성하는 반도체 소자의 금속 배선 형성 방 법.
  4. 제1항에 있어서, 상기 콘택 플러그를 형성하는 단계는,
    상기 식각 보호막 및 상기 절연층을 식각하여 상기 셀 영역의 상기 접합 영역이 노출되는 제1 콘택홀을 형성하는 단계;
    상기 제1 콘택홀에 도전 물질을 갭필하여 콘택 플러그를 형성하는 단계; 및
    상기 콘택 플러그의 높이를 상기 제1 콘택홀의 높이보다 낮추는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
  5. 제4항에 있어서,
    상기 콘택 플러그 상부에 노출된 상기 제1 콘택홀의 측벽에 스페이서를 형성하는 단계를 더욱 포함하는 반도체 소자의 금속 배선 형성 방법.
  6. 제5항에 있어서,
    상기 스페이서는 상기 절연층과 식각 선택비가 다른 물질로 형성하는 반도체 소자의 금속 배선 형성 방법.
  7. 제5항에 있어서,
    상기 스페이서는 질화막으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  8. 제5항에 있어서,
    상기 스페이서 형성 후 세정 공정을 실시하는 단계를 더욱 포함하는 반도체 소자의 금속 배선 형성 방법.
  9. 제1항에 있어서, 상기 제2 금속 배선을 형성하는 단계는,
    상기 식각 보호막 및 상기 절연층을 식각하여 상기 주변 회로 영역의 상기 접합 영역이 노출되는 제2 콘택홀을 형성하는 단계;
    상기 제2 콘택홀을 통해 상기 주변 회로 영역의 상기 접합 영역에 상기 이온 주입 공정을 실시하는 단계;
    상기 제2 콘택홀에 금속 장벽막을 형성하는 단계; 및
    상기 제2 콘택홀의 삼기 금속 장벽막 상에 금속 물질을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
  10. 제1항에 있어서,
    상기 제1 금속 배선과 상기 제2 금속 배선은 동시에 형성되는 반도체 소자의 금속 배선 형성 방법.
  11. 제9항에 있어서,
    상기 제2 콘택홀 형성 후 세정 공정을 실시하는 단계를 더욱 포함하는 반도체 소자의 금속 배선 형성 방법.
  12. 제9항에 있어서,
    상기 이온 주입 공정은 마스크로 원하는 접합 영역만을 선택적으로 오픈하여 실시하는 반도체 소자의 금속 배선 형성 방법.
  13. 제12항에 있어서,
    상기 마스크를 제거한 뒤 세정 공정을 실시하는 단계를 더욱 포함하는 반도체 소자의 금속 배선 형성 방법.
  14. 제9항에 있어서,
    상기 금속 장벽막 형성 전에 자연 산화막을 제거하기 위한 세정 공정을 실시하는 단계를 더욱 포함하는 반도체 소자의 금속 배선 형성 방법.
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