KR20090051792A - 오프셋 보상 감마 버퍼 및 이를 이용하는 계조 전압 발생회로 - Google Patents

오프셋 보상 감마 버퍼 및 이를 이용하는 계조 전압 발생회로 Download PDF

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Abstract

본원 발명은 오프셋 보상 감마 버퍼 및 이를 이용하는 계조 전압 발생 회로에 대하여 개시된다. 오프셋 보상 감마 버퍼는, 정(+) 입력 단자 또는 부(-) 입력 단자로 입력되는 입력 전압을 출력 전압으로 출력하는 버퍼와, 제어 신호에 응답하여 입력 전압과 버퍼의 출력 전압을 선택적으로 정(+) 입력 단자와 부(-) 입력 단자로 연결시키는 스위칭부를 포함한다. 오프셋 보상 감마 버퍼의 출력 전압은 액정 패널을 구동하는 소스 드라이버의 계조 전압 발생 회로의 입력으로 제공된다. 제어 신호의 반전 타이밍을 이용하여 오프셋 보상 감마 버퍼의 오프셋을 보상한다. 오프셋 보상 감마 버퍼의 출력 전압은 계조 전압들을 발생시키기 위한 전압 분배부의 기준 전압으로 제공되어, 오프셋이 보상된 계조 전압들을 발생시킨다.
오프셋 보상 감마 버퍼, 계조 전압 발생 회로, 소스 드라이버, 블록딤 현상

Description

오프셋 보상 감마 버퍼 및 이를 이용하는 계조 전압 발생 회로{Offset compensation gamma buffer and gray scale voltage generation circuit using the same}
본 발명은 액정 표시 장치에 관한 것으로, 특히 오프셋 보상 감마 버퍼 및 이를 이용하는 계조 전압 발생 회로에 관한 것이다.
일반적으로, 액정 표시 장치는 크게 액정 패널부와 구동부로 구성된다. 액정 패널부는, 픽셀 전극과 박막 트랜지스터가 매트릭스 형태로 배열되는 하층 유리 기판과 공통 전극 및 칼러 필터층으로 형성되는 상층 유리 기판, 그리고 상/하층 유리 기판 사이에 채워지는 액정층으로 구성된다. 구동부는, 외부에서 입력되는 영상 신호를 처리하여 복합 동기 신호를 출력하는 영상 신호 처리부, 영상 신호 처리부에서 출력되는 복합 동기 신호를 입력받아 수평 동기 신호 및 수직 동기 신호를 분리하여 출력하고 모드 선택 신호에 따라 타이밍을 제어하는 제어부, 제어부의 출력 신호에 의해 액정 패널부의 게이트 라인 및 소스 라인에 순차적으로 구동 전압을 인가하는 게이트 드라이버 및 소스 드라이버 등을 포함하여 구성된다.
소스 드라이버는 디지털 R,G,B 데이터에 대한 정보를 샘플링하여 데이터 래 치부에 래치하고, 데이터 래치부에 저장된 디지털 R,G,B 데이터를 디코딩하고, 빛의 밝기를 선형적으로 표현하는 계조 전압에 응답하여 아날로그 R,G,B 데이터로 변환하고, 아날로그 신호로 변환된 R,G,B 데이터에 해당되는 출력 전압을 각 채널들로 출력한다. 각 채널의 출력 전압은, 예컨대, 6비트의 소스 드라이버의 경우 128 그레이 레벨들로 표시된다. 계조 전압은 전압 분배부를 통하여 발생되는 전압을 안정화시키는 감마 버퍼를 사용하여 발생된다.
도 1은 종래의 감마 버퍼를 설명하는 도면이다. 도 1을 참조하면, 감마 버퍼(10)는, 정(+) 입력 단자로 입력 전압(IN)을 입력하고 부(-) 입력 단자로 자신의 출력 전압(OUT)을 입력하여 새로운 출력 전압(OUT)을 출력한다. 감마 버퍼(10)는 단일 이득 앰프로 작용하여, 입력 전압(IN)의 레벨이 그대로 출력 전압(OUT)의 레벨로 나타난다.
도 2a 및 도 2b는 도 1의 감마 버퍼의 오프셋을 설명하는 도면들이다. 도 2a는 칩들 사이에 배치되거나 하나의 칩에 내장된 감마 버퍼들(10a, 10b, 10c)을 보여준다. 도 2b는 각 감마 버퍼들(10a, 10b, 10c)의 입력 전압들(IN1, IN2, IN3)의 레벨이 예컨대, 7V 인 경우, 제1 감마 버퍼(10a)의 제1 출력 전압(OUT1)은 (7+a)V로 나타나고, 제2 감마 버퍼(10b)의 제2 출력 전압(OUT2)은 (7-b)V로 나타나고, 제3 감마 버퍼(10c)의 제3 출력 전압(OUT3)은 (7-c)V로 나타난다. 감마 버퍼(10a, 10b, 10c) 각각에는 고유의 오프셋 전압(a, b, c)이 포함되어 출력 전압(OUT1, OUT2, OUT3)이 출력된다.
도 3은 도 1의 감마 버퍼를 사용하여 계조 전압들을 발생하는 계조 전압 발 생 회로를 설명하는 도면이다. 도 3을 참조하면, 계조 전압 발생 회로(30)는 제1 내지 제4 감마 버퍼들(10a-10d)과 제1 및 제2 전압 분배부들(31, 32)을 포함한다. 제1 및 제2 감마 버퍼들(10a, 10b)의 출력 전압들(OUT1, OUT2) 사이에 제1 전압 분배부(31)가 연결되고, 제3 및 제4 감마 버퍼들(10c, 10d)의 출력 전압들(OUT3, OUT4) 사이에 제2 전압 분배부(32)가 연결된다. 제1 전압 분배부(31)는 저항열들로 구성되고, 저항열들에 의해 디바이딩된 전압 레벨들이 상단 계조 전압들(VH gray0 -VH gray63)로 발생된다. 제2 전압 분배부(32)는 저항열들로 구성되고, 저항열들에 의해 디바이딩된 전압 레벨들이 하단 계조 전압들(VL gray0 -VL gray63)로 발생된다.
한편, 액정 표시 장치의 대형화 추세에 의해 액정 패널부의 크기가 커짐에 따라, 액정 패널부를 구동하는 소스 드라이버 칩이 직렬로 다수개 연결된다. 하나의 소스 드라이버 칩에 내장된 감마 버퍼부의 오프셋이, 도 2에 도시된 바와 같이, 서로 다르게 나타나는 데, 인접한 소스 드라이버 칩들에 내장된 감마 버퍼부의 오프셋도 다르게 나타난다. 즉, 각 소스 드라이버 칩의 계조 전압 발생 회로(30)에서 발생되는 계조 전압들(VH gray0 -VH gray63, VL gray0 -VL gray63)도 오프셋 차이를 가지고 발생된다. 이에 따라, 인접한 소스 드라이버 칩들에 의해 디스플레이되는 화상에 블록 단위로 어두워지는 블록딤(block dim) 현상이 발생된다.
본 발명의 목적은, 화상의 블록딤 현상을 없애기 위하여, 오프셋 보상 감마 버퍼를 제공하는 데 있다.
본 발명의 다른 목적은 상기 오프셋 보상 감마 버퍼를 이용한 계조 전압 발생 회로를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 오프셋 보상 감마 버퍼는, 정(+) 입력 단자 또는 부(-) 입력 단자로 입력되는 입력 전압을 출력 전압으로 출력하는 버퍼; 그리고 제어 신호에 응답하여 입력 전압과 버퍼의 출력 전압을 선택적으로 정(+) 입력 단자와 부(-) 입력 단자로 연결시키는 스위칭부를 포함한다.
본 발명의 실시예들에 따라, 오프셋 보상 감마 버퍼의 출력 전압은 액정 패널을 구동하는 소스 드라이버의 계조 전압 발생 회로의 입력으로 제공될 수 있다.
본 발명의 실시예들에 따라, 제어 신호는 액정 패널로 디스플레이되는 화상의 2 프레임 마다 그리고 1 행 단위(2 Frame + 1 Horizontal unit)로 반전되도록 설정될 수 있다.
본 발명의 실시예들에 따라, 제어 신호는 액정 패널로 디스플레이되는 화상의 4 프레임 마다 그리고 1 행 단위(4 Frame + 1 Horizontal unit)로 반전되도록 설정될 수 있다.
본 발명의 실시예들에 따라, 제어 신호는 액정 패널로 디스플레이되는 화상의 2 프레임 마다 그리고 2 행 단위(2 Frame + 2 Horizontal unit)로 반전되도록 설정될 수 있다.
본 발명의 실시예들에 따라, 제어 신호는 액정 패널로 디스플레이되는 화상의 4 프레임 마다 그리고 2 행 단위(4 Frame + 2 Horizontal unit)로 반전되도록 설정될 수 있다.
본 발명의 실시예들에 따라, 제어 신호는 액정 패널로 디스플레이되는 화상의 2 프레임 마다 그리고 4 행 단위(2 Frame + 4 Horizontal unit)로 반전되도록 설정될 수 있다.
본 발명의 실시예들에 따라, 제어 신호는 액정 패널로 디스플레이되는 화상의 4 프레임 마다 그리고 4 행 단위(4 Frame + 4 Horizontal unit)로 반전되도록 설정될 수 있다.
본 발명의 실시예들에 따라, 제어 신호는 액정 패널로 디스플레이되는 화상의 2 프레임 단위(2 Frame)로 반전되도록 설정될 수 있다.
본 발명의 실시예들에 따라, 제어 신호는 액정 패널로 디스플레이되는 화상의 4 프레임 단위(4 Frame)로 반전되도록 설정될 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 다른 일면에 따른 계조 전압 발생 회로는, 제1 및 제2 입력 전압들을 입력하여 제1 및 제2 출력 전압들을 출력하는 버퍼부; 그리고 제1 및 제2 출력 전압들 사이에 연결되는 저항열들을 포함하고, 저항열들에 의해 디바이딩되는 계조 전압들을 발생하는 계조 전압 발생부를 포 함한다. 버퍼부는, 제1 정(+) 입력 단자 또는 제1 부(-) 입력 단자로 입력되는 제1 입력 전압을 제1 출력 전압으로 출력하는 제1 버퍼; 제2 정(+) 입력 단자 또는 제2 부(-) 입력 단자로 입력되는 제2 입력 전압을 제2 출력 전압으로 출력하는 제1 버퍼; 제어 신호에 응답하여 제1 입력 전압과 제1 버퍼의 제1 출력 전압을 선택적으로 제1 정(+) 입력 단자와 제1 부(-) 입력 단자로 연결시키는 제1 스위칭부; 그리고 제어 신호에 응답하여 제2 입력 전압과 제2 버퍼의 제2 출력 전압을 선택적으로 제2 정(+) 입력 단자와 제2 부(-) 입력 단자로 연결시키는 제2 스위칭부를 포함한다.
본 발명의 실시예들에 따라, 계조 전압 발생 회로는, 제1 및 제2 출력 전압들 사이의 전압 레벨을 갖는 적어도 하나 이상의 제3 출력 전압을 발생시키고, 제3 출력 전압을 저항렬의 적어도 하나의 연결 노드에 연결시키는 제3 버퍼부를 더 포함할 수 있다. 제3 버퍼부는, 제3 정(+) 입력 단자 또는 제3 부(-) 입력 단자로 입력되는 제3 입력 전압을 제3 출력 전압으로 출력하는 제3 버퍼; 그리고 제어 신호에 응답하여 제3 입력 전압과 제3 버퍼의 제3 출력 전압을 선택적으로 제3 정(+) 입력 단자와 제3 부(-) 입력 단자로 연결시키는 제3 스위칭부를 포함할 수 있다.
본 발명의 실시예들에 따라, 버퍼부는 옵션 신호에 의해 제1 및 제2 버퍼들을 선택적으로 디세이블시킬 수 있다.
본 발명에 의하면, 제어 신호의 반전 타이밍을 이용하여 오프셋 보상 감마 버퍼의 오프셋을 보상한다. 오프셋 보상 감마 버퍼의 출력 전압은 계조 전압들을 발생시키기 위한 전압 분배부의 기준 전압으로 제공되기 때문에, 오프셋이 보상된 계조 전압들이 발생된다. 이에 따라, 인접한 소스 드라이버 칩들에 의해 디스플레이되는 화상의 블록딤(block dim) 현상을 제거할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일 실시예에 따른 오프셋 보상 감마 버퍼를 설명하는 도면이다. 도 4를 참조하면, 오프셋 보상 감마 버퍼(40)는 스위칭부(41)와 버퍼(42)를 포함한다. 스위칭부(41)는, 제어 신호(CTRL)에 응답하여 입력 전압(IN)과 버퍼(42) 출력 전압(OUT)을 선택적으로 버퍼(42)의 정(+) 입력 단자 또는 부(-) 입력 단자로 연결시킨다. 버퍼(42)는, 제어 신호(CTRL)가 예컨대 로직 하이일 때,도 1과 같이, 정(+) 입력 단자로 입력 전압(IN)를 입력하고 부(-) 입력 단자로 자신의 출력 전압(OUT)을 입력하여 출력 전압(OUT)를 출력하는 경우, (+) 오프셋을 가진다고 설정하자. 버퍼(42)는, 제어 신호(CTRL)가 로직 로우일 때 정(+) 입력 단자로 자신의 출력 전압(OUT)을 입력하고 부(-) 입력 단자로 입력 전압(IN)을 입력하여 출력 전압(OUT)를 출력하는 경우, (-) 오프셋을 가진다.
도 5는 도 4의 오프셋 보상 감마 버퍼(40)의 동작에 의한 오프셋 보상 방법을 설명하는 도면이다. 도 5를 참조하면, 버퍼(42)의 정(+) 입력 단자와 부(-) 입력 단자로 입력되는 입력 전압(IN)과 버퍼(42) 출력 전압(OUT)을 교번적으로 스위칭하는 경우, (+) 오프셋과 (-) 오프셋이 평균되어 오프셋 제로(0)가 된다. 이에 따라, 종래의 감마 버퍼(10, 도 1)가 갖는 고유의 오프셋을 보상하게 된다.
한편, 액정 표시 장치는 픽셀에 인가되는 전압의 반전이 요구된다. 이 동작은 단일 극성을 갖는 전계가 장시간 인가되면 액정 재료 또는 배향막의 열화 또는 불순물에 의한 기생 전하가 생기기 때문에 잔상(image persistence) 현상과 같은 표시 악화를 방지하기 위하여 행하여진다.
픽셀들의 열화를 방지하기 위하여, 매 프레임마다 각 픽셀의 극성을 반전시켜 주어야 하는 데, 이때 극성 간의 미세한 휘도 차이로 인하여 액정 패널의 플리커(flicker)가 발생된다. 이를 완화시키는 방법으로 행 반전, 열 반전, 점 반전 등의 구동 방식들이 쓰이고 있다. 행 반전은 액정의 음양 조합이 이웃하는 게이트 라인끼리 역으로 디스플레이 되도록 구동하는 것이고, 열 반전은 이웃하는 데이터 라인끼리 역으로 디스플레이 되도록 구동하는 것이며, 점 반전은 상기 두 방식을 혼합한 개념으로 한 점을 기준으로 서로 이웃하는 사방의 점끼리 역의 극성으로 디스플레이 되도록 구동하는 방식이다.
이러한 방법들은 사람의 눈이 여러 점들을 동시에 인식한다는 점을 이용하여 일정한 면적 내에서 각 점들의 휘도의 평균값의 차이를 줄이는 것을 목적으로 한다. 일반적으로 점 구동 방식은 사용자가 불편함을 느끼지 못하는 가장 유효한 방 식으로 알려져 있으며, 액정 표시 장치의 반전 구동 방법으로 가장 널리 사용되고 있다.
도 6은 액정 표시 장치의 행 2-점 반전(Horizontal 2-dot inversion) 구동 방식에다가 도 5의 오프셋 보상 방법을 적용하는 타이밍 다이어그램이다. 도 6을 참조하면, 제1 프레임과 제3 프레임(Frame1, Frame3)에서, 그리고 제2 프레임과 제4 프레임(Frame2, Frame4)에서 2개의 프레임 간에 오프셋 보상 감마 버퍼(40)의 제어 신호(CTRL)의 로직 레벨이 반전된다. 이에 따라, 2 프레임 마다 오프셋 보상 감마 버퍼(40)의 오프셋 값이 평균이 되어 보상된다.
또한, 하나의 프레임 내에서도 제어 신호(CTRL)의 로직 레벨이 1 행(H) 단위로 반전되는 데, 이는 행 단위의 구동이 (+) 극성과 (+) 극성 또는 (-) 극성과 (-) 극성을 가질 때 오프셋 보상 감마 버퍼(40)의 오프셋 값이 평균이 되어 보상됨을 나타낸다.
즉, 도 6은 액정 표시 장치의 행 2-점 반전 구동 방식에다가 2 프레임 마다 그리고 1 행 단위로 오프셋 보상 감마 버퍼(40)의 제어 신호(CTRL)를 반전시키는 방법으로 오프셋 보상 감마 버퍼(40)의 오프셋을 보상한다. 이와 같은 맥락으로, 도 7과 같은 오프셋 보상 감마 버퍼(40)의 제어 신호(CTRL) 반전 타이밍을 이용하여 오프셋 보상 감마 버퍼(40)의 오프셋을 보상할 수 있다.
도 7의 오프셋 보상 감마 버퍼의 제어 신호(CTRL) 반전 타이밍은, 액정 표시 장치의 행 반전, 열 반전, 점 반전, 스퀘어 반전 등 다양한 구동 방식에 따라 적절하게 적용할 수 있다. 즉, 도 6에서 설명된 2 프레임 마다 그리고 1 행 단위(2 Frame + 1 Horizontal unit)로 오프셋 보상 감마 버퍼(40)의 제어 신호(CTRL)를 반전시키는 방법, 4 프레임 마다 그리고 1 행 단위(4 Frame + 1 Horizontal unit)로 오프셋 보상 감마 버퍼(40)의 제어 신호(CTRL)를 반전시키는 방법, 2 프레임 마다 그리고 2 행 단위(2 Frame + 2 Horizontal unit)로 오프셋 보상 감마 버퍼(40)의 제어 신호(CTRL)를 반전시키는 방법, 4 프레임 마다 그리고 2 행 단위(4 Frame + 2 Horizontal unit)로 오프셋 보상 감마 버퍼(40)의 제어 신호(CTRL)를 반전시키는 방법, 2 프레임 마다 그리고 4 행 단위(2 Frame + 4 Horizontal unit)로 오프셋 보상 감마 버퍼(40)의 제어 신호(CTRL)를 반전시키는 방법, 4 프레임 마다 그리고 4 행 단위(4 Frame + 4 Horizontal unit)로 오프셋 보상 감마 버퍼(40)의 제어 신호(CTRL)를 반전시키는 방법, 2 프레임 단위(2 Frame)로 오프셋 보상 감마 버퍼(40)의 제어 신호(CTRL)를 반전시키는 방법, 그리고 4 프레임 단위(4 Frame)로 오프셋 보상 감마 버퍼(40)의 제어 신호(CTRL)를 반전시키는 방법이 있다.
도 8은 도 4의 오프셋 보상 감마 버퍼(40)를 이용하는 계조 전압 발생 회로를 설명하는 도면이다. 도 8을 참조하면, 계조 전압 발생 회로(80)는 상단 계조 전압 발생부(81)와 하단 계조 전압 발생부(82)를 포함한다. 상단 계조 전압 발생부(81)는 제1 버퍼부(50)와 제1 전압 분배부(91)를 포함한다. 제1 버퍼부(50)는 다수개의 오프셋 보상 감마 버퍼들(51, 52, 53, 54)로 구성된다. 오프셋 보상 감마 버퍼들은 다양한 수로 구성될 수 있는 데, 본 실시예에서는 4개의 오프셋 보상 감마 버퍼들(51, 52, 53, 54)로 구성되는 예에 대하여 설명한다. 하단 계조 전압 발생부(82)는 제2 버퍼부(70)와 제2 전압 분배부(92)를 포함한다. 제2 버퍼부(70)도 다양한 수의 오프셋 보상 감마 버퍼들로 구성될 수 있는 데, 4개의 오프셋 보상 감마 버퍼들(55, 56, 57, 58)로 구성된다.
제1 내지 제4 오프셋 보상 감마 버퍼들(51, 52, 53, 54) 각각은, 정(+) 입력 단자 또는 부(-) 입력 단자로 입력되는 해당 입력 전압(IN1, IN2, IN3, IN4)을 해당 출력 전압(OUT1, OUT2, OUT3, OUT4)으로 출력하는 버퍼(71, 72, 73, 74)와, 제어 신호(CTRL)에 응답하여 입력 전압((IN1, IN2, IN3, IN4)과 버퍼(71, 72, 73, 74)의 출력 전압(OUT1, OUT2, OUT3, OUT4)을 선택적으로 버퍼(71, 72, 73, 74)의 정(+) 입력 단자와 부(-) 입력 단자로 연결시키는 스위칭부(61, 62, 63, 64)를 포함한다. 제5 내지 제8 오프셋 보상 감마 버퍼들(55, 56, 57, 58) 각각은, 정(+) 입력 단자 또는 부(-) 입력 단자로 입력되는 해당 입력 전압(IN5, IN6, IN7, IN8)을 해당 출력 전압(OUT5, OUT6, OUT7, OUT8)으로 출력하는 버퍼(75, 76, 77, 78)와, 제어 신호(CTRL)에 응답하여 입력 전압((IN5, IN6, IN7, IN8)과 버퍼(75, 76, 77, 78)의 출력 전압(OUT5, OUT6, OUT7, OUT8)을 선택적으로 버퍼(75, 76, 77, 78)의 정(+) 입력 단자와 부(-) 입력 단자로 연결시키는 스위칭부(65, 66, 67, 68)를 포함한다.
제1 전압 분배부(91)는 제1 및 제4 오프셋 보상 감마 버퍼들(51, 54)의 출력 전압들(OUT1, OUT4) 사이에 직렬 연결되는 저항열들로 구성되고, 제2 및 제3 오프셋 보상 감마 버퍼들(52, 53)의 출력 전압들(OUT2, OUT3)이 저항열의 중단 노드들에 연결되고, 저항열에 의해 디바이딩된 전압 레벨들이 상단 계조 전압들(VH gray0, …, VH gray<i>, … , VH gray<j>, … , VH gray63)로 발생된다. 제2 전압 분배부(92)는 제5 및 제8 오프셋 보상 감마 버퍼들(55, 58)의 출력 전압들(OUT5, OUT8) 사이에 직렬 연결되는 저항열들로 구성되고, 제6 및 제7 오프셋 보상 감마 버퍼들(56, 57)의 출력 전압들(OUT6, OUT7)이 저항열의 중단 노드들에 연결되고, 저항열에 의해 디바이딩된 전압 레벨들이 하단 계조 전압들(VLgray0, …, VLgray<i>, … , VLgray<j>, … , VLgray63)로 발생된다.
계조 전압 발생 회로(80)는, 제어 신호(CTRL)에 응답하여 버퍼들(71-78)의 정(+) 입력 단자와 부(-) 입력 단자로 입력되는 입력 전압들(IN1-IN8)과 버퍼(71-78) 출력 전압(OUT1-OUT8)을 교번적으로 스위칭시켜 오프셋이 보상된 출력 전압들(OUT1-OUT8)을 발생한다. 이러한 출력 전압들(OUT1-OUT8)로부터 발생되는 상단 계조 전압들(VHgray0, …, VHgray<i>, … , VHgray<j>, … , VHgray63)과 하단 계조 전압들(VLgray0, …, VLgray<i>, … , VLgray<j>, … , VLgray63)도 오프셋이 보상된 상태이다. 오프셋 보상 감마 버퍼들(51-58)의 출력 전압들(OUT1-OUT8)과 직접 연결되는 상단 계조 전압들(VHgray0, VHgray<i>, VHgray<j>, VHgray63)과 하단 계조 전압들(VLgray0, VLgray<i>, VLgray<j>, VLgray63)은 안정된 전압 레벨을 갖는다.
한편, 소스 드라이버의 데이터 래치부에 저장된 디지털 R,G,B 데이터를 아날로그 R,G,B 데이터로 변환하는 디지털-아날로그 변환 회로의 오프셋 측정을 용이하게 하기 위하여, 오프셋 보상 감마 버퍼들(51-58)을 디세이블(disable)시키는 옵션을 표 1과 같이 추가할 수 있다.
오프셋 보상 감마 버퍼의 인에이블 & 디세이블 옵션
종류 모든 오프셋 보상 감마 버퍼(51-58) 디세이블
제1, 제4, 제5 및 제8 오프셋 보상 감마 버퍼(51, 54, 55, 58) 인에이블
제1, 제2, 제4, 제5, 제7, 제8 오프셋 보상 감마 버퍼(51, 52, 54, 55, 57, 58) 인에이블
모든 오프셋 보상 감마 버퍼(51-58) 인에이블
오프셋 보상 감마 버퍼들(51-58)을 인에이블 또는 디세이블시키는 동작은, 제1 및 제2 옵션 신호들(OP[1:0])의 조합에 의해 제1 내지 제4 버퍼들(71-74)과 제5 내지 제8 버퍼들(75-78)을 제어함으로써 이루어진다. 예컨대, 모든 오프셋 보상 감마 버퍼들(51-57)의 출력이 디세이블된 경우, 전압 분배부들(91, 92)로 직접 전압을 인가하여 오프셋 보상 감마 버퍼들(51-58)의 오프셋을 배제하고 디지털-아날로그 변환 회로의 오프셋을 측정할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 종래의 감마 버퍼를 설명하는 도면이다.
도 2a 및 도 2b는 도 1의 감마 버퍼의 오프셋을 설명하는 도면들이다.
도 3은 도 1의 감마 버퍼를 이용하는 계조 전압 발생 회로를 설명하는 도면이다.
도 4는 본 발명의 일 실시예에 따른 오프셋 보상 감마 버퍼를 설명하는 도면이다.
도 5는 도 4의 오프셋 보상 감마 버퍼의 동작에 의한 오프셋 보상 방법을 설명하는 도면이다.
도 6은 액정 표시 장치의 행 2-점 반전 구동 방식에다가 도 5의 오프셋 보상 방법을 적용하는 타이밍 다이어그램이다.
도 7은 도 4의 오프셋 보상 감마 버퍼의 제어 신호 반전 타이밍을 설명하는 도면이다.
도 8은 도 4의 오프셋 보상 감마 버퍼를 이용하는 계조 전압 발생 회로를 설명하는 도면이다.

Claims (21)

  1. 정(+) 입력 단자 또는 부(-) 입력 단자로 입력되는 입력 전압을 출력 전압으로 출력하는 버퍼; 및
    제어 신호에 응답하여 상기 입력 전압과 상기 버퍼의 상기 출력 전압을 선택적으로 상기 정(+) 입력 단자와 상기 부(-) 입력 단자로 연결시키는 스위칭부를 구비하는 것을 특징으로 하는 오프셋 보상 감마 버퍼.
  2. 제1항에 있어서, 상기 오프셋 보상 감마 버퍼의 상기 출력 전압은
    액정 패널을 구동하는 소스 드라이버의 계조 전압 발생 회로의 입력으로 제공되는 것을 특징으로 하는 오프셋 보상 감마 버퍼.
  3. 제2항에 있어서, 상기 제어 신호는
    상기 액정 패널로 디스플레이되는 화상의 2 프레임 마다 그리고 1 행 단위(2 Frame + 1 Horizontal unit)로 반전되는 것을 특징으로 하는 오프셋 보상 감마 버퍼.
  4. 제2항에 있어서, 상기 제어 신호는
    상기 액정 패널로 디스플레이되는 화상의 4 프레임 마다 그리고 1 행 단위(4 Frame + 1 Horizontal unit)로 반전되는 것을 특징으로 하는 오프셋 보상 감마 버 퍼.
  5. 제2항에 있어서, 상기 제어 신호는
    상기 액정 패널로 디스플레이되는 화상의 2 프레임 마다 그리고 2 행 단위(2 Frame + 2 Horizontal unit)로 반전되는 것을 특징으로 하는 오프셋 보상 감마 버퍼.
  6. 제2항에 있어서, 상기 제어 신호는
    상기 액정 패널로 디스플레이되는 화상의 4 프레임 마다 그리고 2 행 단위(4 Frame + 2 Horizontal unit)로 반전되는 것을 특징으로 하는 오프셋 보상 감마 버퍼.
  7. 제2항에 있어서, 상기 제어 신호는
    상기 액정 패널로 디스플레이되는 화상의 2 프레임 마다 그리고 4 행 단위(2 Frame + 4 Horizontal unit)로 반전되는 것을 특징으로 하는 오프셋 보상 감마 버퍼.
  8. 제2항에 있어서, 상기 제어 신호는
    상기 액정 패널로 디스플레이되는 화상의 4 프레임 마다 그리고 4 행 단위(4 Frame + 4 Horizontal unit)로 반전되는 것을 특징으로 하는 오프셋 보상 감마 버 퍼.
  9. 제2항에 있어서, 상기 제어 신호는
    상기 액정 패널로 디스플레이되는 화상의 2 프레임 단위(2 Frame)로 반전되는 것을 특징으로 하는 오프셋 보상 감마 버퍼.
  10. 제2항에 있어서, 상기 제어 신호는
    상기 액정 패널로 디스플레이되는 화상의 4 프레임 단위(4 Frame)로 반전되는 것을 특징으로 하는 오프셋 보상 감마 버퍼.
  11. 제1 및 제2 입력 전압들을 입력하여 제1 및 제2 출력 전압들을 출력하는 버퍼부; 및
    상기 제1 및 제2 출력 전압들 사이에 연결되는 저항열들을 포함하고, 상기 저항열들에 의해 디바이딩되는 계조 전압들을 발생하는 계조 전압 발생부를 구비하되,
    상기 버퍼부는
    제1 정(+) 입력 단자 또는 제1 부(-) 입력 단자로 입력되는 상기 제1 입력 전압을 상기 제1 출력 전압으로 출력하는 제1 버퍼;
    제2 정(+) 입력 단자 또는 제2 부(-) 입력 단자로 입력되는 상기 제2 입력 전압을 상기 제2 출력 전압으로 출력하는 제2 버퍼;
    제어 신호에 응답하여 상기 제1 입력 전압과 상기 제1 버퍼의 상기 제1 출력 전압을 선택적으로 상기 제1 정(+) 입력 단자와 상기 제1 부(-) 입력 단자로 연결시키는 제1 스위칭부; 및
    상기 제어 신호에 응답하여 상기 제2 입력 전압과 상기 제2 버퍼의 상기 제2 출력 전압을 선택적으로 상기 제2 정(+) 입력 단자와 상기 제2 부(-) 입력 단자로 연결시키는 제2 스위칭부를 구비하는 것을 특징으로 하는 계조 전압 발생 회로.
  12. 제11항에 있어서, 상기 계조 전압 발생 회로는
    상기 제1 및 제2 출력 전압들 사이의 전압 레벨을 갖는 적어도 하나 이상의 제3 출력 전압을 발생시키고, 상기 제3 출력 전압을 상기 저항렬의 적어도 하나의 연결 노드에 연결시키는 제3 버퍼부를 더 구비하고,
    상기 제3 버퍼부는
    제3 정(+) 입력 단자 또는 제3 부(-) 입력 단자로 입력되는 제3 입력 전압을 상기 제3 출력 전압으로 출력하는 제3 버퍼; 및
    상기 제어 신호에 응답하여 상기 제3 입력 전압과 상기 제3 버퍼의 상기 제3 출력 전압을 선택적으로 상기 제3 정(+) 입력 단자와 상기 제3 부(-) 입력 단자로 연결시키는 제3 스위칭부를 구비하는 것을 특징으로 하는 계조 전압 발생 회로.
  13. 제11항에 있어서, 상기 버퍼부는
    옵션 신호에 의해 상기 제1 및 제2 버퍼들을 선택적으로 디세이블시키는 것 을 특징으로 하는 계조 전압 발생 회로.
  14. 제11항에 있어서, 상기 제어 신호는
    상기 액정 패널로 디스플레이되는 화상의 2 프레임 마다 그리고 1 행 단위(2 Frame + 1 Horizontal unit)로 반전되는 것을 특징으로 하는 계조 전압 발생 회로.
  15. 제11항에 있어서, 상기 제어 신호는
    상기 액정 패널로 디스플레이되는 화상의 4 프레임 마다 그리고 1 행 단위(4 Frame + 1 Horizontal unit)로 반전되는 것을 특징으로 하는 계조 전압 발생 회로.
  16. 제11항에 있어서, 상기 제어 신호는
    상기 액정 패널로 디스플레이되는 화상의 2 프레임 마다 그리고 2 행 단위(2 Frame + 2 Horizontal unit)로 반전되는 것을 특징으로 하는 계조 전압 발생 회로.
  17. 제11항에 있어서, 상기 제어 신호는
    상기 액정 패널로 디스플레이되는 화상의 4 프레임 마다 그리고 2 행 단위(4 Frame + 2 Horizontal unit)로 반전되는 것을 특징으로 하는 계조 전압 발생 회로.
  18. 제11항에 있어서, 상기 제어 신호는
    상기 액정 패널로 디스플레이되는 화상의 2 프레임 마다 그리고 4 행 단위(2 Frame + 4 Horizontal unit)로 반전되는 것을 특징으로 하는 계조 전압 발생 회로.
  19. 제11항에 있어서, 상기 제어 신호는
    상기 액정 패널로 디스플레이되는 화상의 4 프레임 마다 그리고 4 행 단위(4 Frame + 4 Horizontal unit)로 반전되는 것을 특징으로 하는 계조 전압 발생 회로.
  20. 제11항에 있어서, 상기 제어 신호는
    상기 액정 패널로 디스플레이되는 화상의 2 프레임 단위(2 Frame)로 반전되는 것을 특징으로 하는 계조 전압 발생 회로.
  21. 제11항에 있어서, 상기 제어 신호는
    상기 액정 패널로 디스플레이되는 화상의 4 프레임 단위(4 Frame)로 반전되는 것을 특징으로 하는 계조 전압 발생 회로.
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