CN107680547B - 缓冲电路、面板模块及显示驱动方法 - Google Patents

缓冲电路、面板模块及显示驱动方法 Download PDF

Info

Publication number
CN107680547B
CN107680547B CN201710971773.8A CN201710971773A CN107680547B CN 107680547 B CN107680547 B CN 107680547B CN 201710971773 A CN201710971773 A CN 201710971773A CN 107680547 B CN107680547 B CN 107680547B
Authority
CN
China
Prior art keywords
voltage
negative
power
power voltage
buffer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710971773.8A
Other languages
English (en)
Other versions
CN107680547A (zh
Inventor
林介安
卓均勇
程智修
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Novatek Microelectronics Corp
Original Assignee
Novatek Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Novatek Microelectronics Corp filed Critical Novatek Microelectronics Corp
Priority to CN201710971773.8A priority Critical patent/CN107680547B/zh
Publication of CN107680547A publication Critical patent/CN107680547A/zh
Application granted granted Critical
Publication of CN107680547B publication Critical patent/CN107680547B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3696—Generation of voltages supplied to electrode drivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

一种缓冲电路、面板模块及显示驱动方法。缓冲电路包括正极性缓冲器、电源电压输出电路及负极性缓冲器。正极性缓冲器接收第一电源电压及第二电源电压，使得正极性缓冲器输出正极性参考电压至正极性电阻串。电源电压输出电路用以提供第二电源电压。负极性缓冲器接收第二电源电压及第三电源电压，使得负极性缓冲器输出负极性参考电压至负极性电阻串。第三电源电压小于第二电源电压。

Description

缓冲电路、面板模块及显示驱动方法
本申请是申请日为2014年2月13日、申请号为201410050201.2、发明名称为“缓冲电路、面板模块及显示驱动方法”的发明专利申请的分案申请。
技术领域
本发明涉及一种电子装置，且特别涉及一种缓冲电路、面板模块及显示驱动方法。
背景技术
随着显示产品的普及化，现今生活周遭随处可见到液晶显示器的相关产品。若要使液晶显示器能够正确地显示画面，则必须由数字模拟转换器(Digital to AnalogConverter，DAC)将影像资料的数字信号转换为足以驱动液晶分子的模拟信号。在数字信号转模拟信号的过程中，数字模拟转换器必须使用数个不同位阶的伽马参考电压。
请参照图1，图1绘示为正极性电阻串、负极性电阻串、正极性缓冲器及负极性缓冲器的示意图。由于液晶分子有转换极性的考虑，所以一般驱动芯片会有正极性电阻串32及负极性电阻串33分别代表其正负极性的电压。正极性电阻串32及负极性电阻串33又称为伽马电阻。正极性电阻串32上的电压由正极性缓冲放大器35提供，且负极性电阻串33上的电压由负极性缓冲放大器36提供。
不同的正极性缓冲放大器35在正极性电阻串32上的不同位置定义其分压点，且不同的负极性缓冲放大器36在负极性电阻串33上的不同位置定义其分压点。各分压点再进入数字模拟转换器中由输入信号决定驱动芯片的输出电压值和极性。由于电阻值和其电流消耗成反比，一般驱动芯片会在正极性电阻串32及负极性电阻串33上耗去数百微安培至数毫安培的等级，对整个驱动芯片电流消耗面占有一大部分的比例。
发明内容
本发明涉及一种缓冲电路、面板模块及显示驱动方法。
根据本发明，提出一种缓冲电路。缓冲电路包括正极性缓冲器、电源电压输出电路及负极性缓冲器。正极性缓冲器接收第一电源电压及第二电源电压，使得正极性缓冲器输出正极性参考电压至正极性电阻串。电源电压输出电路用以提供第二电源电压。负极性缓冲器接收第二电源电压及第三电源电压，使得负极性缓冲器输出负极性参考电压至负极性电阻串。第三电源电压小于第二电源电压。
根据本发明，提出一种面板模块。面板模块包括面板、正极性电阻串、负极性电阻串、缓冲电路及驱动电路。缓冲电路包括正极性缓冲器、电源电压输出电路及负极性缓冲器。正极性缓冲器至少接收第一电源电压及第二电源电压，使得正极性缓冲器输出正极性参考电压至正极性电阻串。电源电压输出电路用以提供第二电源电压。负极性缓冲器至少接收第二电源电压及第三电源电压，使得负极性缓冲器输出负极性参考电压至负极性电阻串。第三电源电压小于第二电源电压。驱动电路根据第一参考电压及第二参考电压驱动面板。
根据本发明，提出一种显示驱动方法。显示驱动方法包括：供应正极性缓冲器至少所需的第一电源电压及第二电源电压，使得正极性缓冲器输出正极性参考电压，第二电源电压小于第一电源电压，第二电源电压由一电源电压输出电路提供；供应负极性缓冲器至少所需的第二电源电压及第三电源电压，使得负极性缓冲器输出负极性参考电压，第三电源电压小于第二电源电压；以及根据正极性参考电压及负极性参考电压驱动面板。
为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合附图，作详细说明如下：
附图说明
图1绘示为正极性电阻串、负极性电阻串、正极性缓冲器及负极性缓冲器的示意图。
图2绘示为依照第一实施例的一种面板模块的示意图。
图3绘示为依照第一实施例的一种缓冲电路的示意图。
图4绘示为正极性电阻串耦接三个正极性缓冲器且负极性电阻串耦接三个负极性缓冲器的示意图。
图5绘示为依照第二实施例的一种缓冲电路的示意图。
图6绘示为依照第三实施例的一种面板模块的示意图。
图7绘示为依照第四实施例的m个正极性电阻串耦接n个正极性缓冲器且m个负极性电阻串耦接n个负极性缓冲器的示意图。
图8绘示为依照第五实施例的一种由电源电压输出电路提供电源电压VMID的示意图。
图9绘示为依照第六实施例的一种面板模块的示意图。
图10绘示为依照第七实施例的一种面板模块的示意图。
图11绘示为依照第八实施例的一种显示驱动方法的流程图。
【符号说明】
1、3：面板模块
8：源极驱动芯片
81：电阻串
11：面板
12、12a、32：正极性电阻串
13、13a、33：负极性电阻串
14a、14b、14c：缓冲电路
15、15a～15n、35：正极性缓冲器
16、16a～16n、36：负极性缓冲器
16：负极性缓冲器
17：驱动电路
141：电源电压输出电路
151、152、161、162：电源端
153、163：输出端
154：正输入级
155：正输出级
156、166：选择开关
164：负输入级
165：负输出级
201～203：步骤
1411：电压缓冲器
1541、1542、1641、1642：电流源
1543、1544、1545、1546、1643、1644、1645、1646：输入晶体管
CM：电容
GOP：缓冲器
VDD、VMID、VGND：电源电压
VIP、VIP1～VIPn、VIN、VIN1～VINn：输入电压
VPG：正极性参考电压
VNG：负极性参考电压
P9A、N9A、P9B、N9B、P9C、N9C、P9P、N9P、P9N、N9N：输出晶体管
I1、I2、I3、I4、IA、IB、IC、ID、IE、IF、IAP～INP、IAN～INN、I1P～Inp、I1N～InN：电流
R1、R2、R1P～RNP、R1N～RNN：分压电阻
具体实施方式
第一实施例
请同时参照图2及图3，图2绘示为依照第一实施例的一种面板模块的示意图，图3绘示为依照第一实施例的一种缓冲电路的示意图。面板模块1包括面板11、正极性电阻串12、负极性电阻串13、缓冲电路14a及驱动电路17。正极性电阻串12及负极性电阻串13例如为伽马电阻。缓冲电路14a包括正极性缓冲器15及负极性缓冲器16。正极性缓冲器15及负极性缓冲器16例如为伽马运算放大器(Gamma OP)。驱动电路17例如为源极驱动芯片。
正极性缓冲器15接收电源电压VDD及电源电压VMID，使得正极性缓冲器15根据输入电压VIP输出正极性参考电压VPG至正极性电阻串12。电源电压VMID小于电源电压VDD。负极性缓冲器16接收电源电压VMID及电源电压VGND，使得负极性缓冲器16根据输入电压VIN输出负极性参考电压VNG至负极性电阻串13。电源电压VGND小于电源电压VMID，电源电压VGND实质上等于接地电压。亦即，电源电压VMID介于电源电压VDD与电源电压VGND之间。驱动电路17根据正极性参考电压VPG及负极性参考电压VNG驱动面板11。
进一步来说，正极性缓冲器15包括电源端151、电源端152、输出端153、正输入级154及正输出级155。电源端151接收电源电压VDD，且电源端152接收电源电压VMID。输出端153耦接至正极性电阻串12。正输入级154耦接正输出级155。电源端151及电源端152耦接至正输出级155，以供应正极性缓冲器15所需的电源电压VDD及电源电压VMID。负极性缓冲器16包括电源端161、电源端162、输出端163、负输入级164及负输出级165。电源端161接收电源电压VMID，且电源端162接收电源电压VGND。输出端163耦接至负极性电阻串13。负输入级164耦接负输出级165。电源端161及电源端162耦接至负输出级165，以供应负极性缓冲器16所需的电源电压VMID及电源电压VGND。
正输出级155包括输出晶体管P9P及输出晶体管N9P，且输出晶体管N9P耦接输出晶体管P9P。电源端151耦接至输出晶体管P9P的源极以供应电源电压VDD至正输出级155。电源端152耦接至输出晶体管N9P的源极以供应电源电压VMID至正输出级155。负输出级165包括输出晶体管P9N及输出晶体管N9N，且输出晶体管N9N耦接输出晶体管P9N。电源端161耦接输出晶体管P9N的源极以供应电源电压VMID至负输出级165。电源端162耦接输出晶体管N9N的源极以供应电源电压VGND至负输出级165。当正输出级155与负输出级165的电流大小相同，则具有电流重新利用的效果。
请参照图4，图4绘示为正极性电阻串耦接三个正极性缓冲器且负极性电阻串耦接三个负极性缓冲器的示意图。正极性缓冲器15a、正极性缓冲器15b及正极性缓冲器15c分别根据输入电压VIP1、输入电压VIP2及输入电压VIP3输出正极性参考电压VPG1、正极性参考电压VPG2及正极性参考电压VPG3至正极性电阻串12。负极性缓冲器16a、负极性缓冲器16b及负极性缓冲器16c分别根据输入电压VIN1、输入电压VIN2及输入电压VIN3输出负极性参考电压VNG1、负极性参考电压VNG2及负极性参考电压VNG3至负极性电阻串13。
正极性缓冲器15a包括输出晶体管P9A及输出晶体管N9A。正极性缓冲器15b包括输出晶体管P9B及输出晶体管N9B。正极性缓冲器15c包括输出晶体管P9C及输出晶体管N9C。负极性缓冲器16a包括输出晶体管P9D及输出晶体管N9D。负极性缓冲器16b包括输出晶体管P9E及输出晶体管N9E。负极性缓冲器16c包括输出晶体管P9F及输出晶体管N9F。
正极性电阻串12包括分压电阻R1及分压电阻R2，且分压电阻R1耦接分压电阻R2。负极性电阻串13包括分压电阻R1及分压电阻R2，且分压电阻R1耦接分压电阻R2。正极性缓冲器15a、正极性缓冲器15b、正极性缓冲器15c、负极性缓冲器16a、负极性缓冲器16b及负极性缓冲器16c分别输出电流IA、电流IB、电流IC、电流ID、电流IE、及电流IF。电流I1及电流I2分别流经正极性电阻串12的分压电阻R1及分压电阻R2。电流I3及电流I4分别流经负极性电阻串13的分压电阻R2及分压电阻R1。
正极性电阻串12会从电源电压VDD抽一路电流IA，电流IA经由输出晶体管P9A流经正极性电阻串12再由输出晶体管N9C流至电源电压VMID。负极性电阻串13会从电源电压VMID抽一路电流ID，电流ID经由输出晶体管P9D流经负极性电阻串13再由输出晶体管N9F流至电源电压VGND。若正极性电阻串12与负极性电阻串13的阻值相同，且正极性电阻串12与负极性电阻串13的首尾两端电压差相同，则正极性电阻串12的电压及电流与负极性电阻串13相对称。相较于正极性缓冲器15a、正极性缓冲器15b、正极性缓冲器15c、负极性缓冲器16a、负极性缓冲器16b及负极性缓冲器16c皆操作于电源电压VDD与电源电压VGND的架构下，本实施例可节省约一半的电流。若正极性电阻串12与负极性电阻串13不对称或是偏压点不一致时，则会有一路电流从电源电压VMID补足差额，或是多余的电流从电源电压VMID流出。因此不论正极性电阻串12与负极性电阻串13的阻值是否相同，也不论正极性电阻串12与负极性电阻串13的首尾两端电压差是否相同，上述实施例皆能达到低电流消耗的目的。
第二实施例
请同时参照图2及图5，图5绘示为依照第二实施例的一种缓冲电路的示意图。第二实施例与第一实施例主要不同之处在于电源端151及电源端152耦接至缓冲电路14b的正输入级154，以供应正极性缓冲器15所需的电源电压VDD及电源电压VMID。电源端161及电源端162耦接至缓冲电路14b的负输入级164，以供应负极性缓冲器16所需的电源电压VMID及电源电压VGND。
正输入级154包括电流源1541、电流源1542、输入晶体管1543、输入晶体管1544、输入晶体管1545及输入晶体管1546。输入晶体管1543及输入晶体管1544耦接至电流源1541，且输入晶体管1545及输入晶体管1546耦接至电流源1542。电源端152耦接电流源1541以供应电源电压VMID至正输入级154。电源端151耦接至电流源1542以供应电源电压VDD至正输入级154。
负输入级164包括电流源1641、电流源1642、输入晶体管1643、输入晶体管1644、输入晶体管1645及输入晶体管1646。输入晶体管1643及输入晶体管1644耦接至电流源1641，且输入晶体管1645及输入晶体管1646耦接至电流源1642。电源端162耦接电流源1641以供应电源电压VGND至负输入级164。电源端161耦接电流源1642以供应电源电压VMID至负输入级164。
第三实施例
请参照图6，图6绘示为依照第三实施例的一种面板模块的示意图。第三实施例与第一实施例主要不同之处在于：面板模块3的缓冲电路14c还包括选择开关156及选择开关166。选择开关156将电源电压VMID或电源电压VGND输出至正极性缓冲器15，且选择开关166将电源电压VMID或电源电压VDD输出至负极性缓冲器16。当选择开关156输出电源电压VMID至正极性缓冲器15，且选择开关166输出电源电压VMID至负极性缓冲器16，则可达到低电流消耗的目的。
第四实施例
请参照图7，图7绘示为依照第四实施例的m个正极性电阻串耦接n个正极性缓冲器且m个负极性电阻串耦接n个负极性缓冲器的示意图。正极性缓冲器15a至正极性缓冲器15n分别根据输入电压VIP1至输入电压VIPn输出正极性参考电压VPG1至正极性参考电压VPGn至m个正极性电阻串12a。n及m大于1的正整数。正极性电阻串12a包括分压电阻R1P至分压电阻RNP，且m个正极性电阻串12a互相并联。负极性缓冲器16a至负极性缓冲器16n分别根据输入电压VIN1至输入电压VINn输出负极性参考电压VNG1至负极性参考电压VNGn至m个负极性电阻串13a。负极性电阻串13a包括分压电阻R1N至分压电阻RNN，且m个负极性电阻串13a互相并联。正极性缓冲器15a至正极性缓冲器15n及负极性缓冲器16a至负极性缓冲器16n分别输出电流IAP至INP及电流IAN至电流INN。电流I1P至InP分别流分压电阻R1P至RNP。电流I1N至InN分别流经分压电阻R1N至RNN。
第五实施例
请参照图7及图8，图8绘示为依照第五实施例的一种由电源电压输出电路提供电源电压VMID的示意图。第五实施例与第四实施例主要不同之处在于第五实施例的缓冲电路还包括电源电压输出电路141。电源电压输出电路141包括电压缓冲器1411及电容CM。然其实现方式不局限于此，在其他实施例中，电源电压输出电路141也可由线性稳压器(LowDrop Out，LDO)或降压型转换器(Back Converter)来实现。
第六实施例
请参照图2及图9，图9绘示为依照第六实施例的一种面板模块的示意图。前述正极性电阻串及负极性电阻串可如图9绘示的电阻串81内建于源极驱动芯片8，且前述正极性缓冲器及负极性缓冲器可如图9绘示的缓冲器GOP内建于源极驱动芯片8。
第七实施例
请参照图2及图10，图10绘示为依照第七实施例的一种面板模块的示意图。前述正极性电阻串及负极性电阻串可如图9绘示的电阻串81内建于源极驱动芯片8，而前述正极性缓冲器及负极性缓冲器则可如图10绘示的缓冲器GOP不内建于源极驱动芯片8。换句话说，前述正极性缓冲器及负极性缓冲器则可如图10绘示的缓冲器GOP设置于源极驱动芯片8外。
第八实施例
请参照图2及图11，图11绘示为依照第八实施例的一种显示驱动方法的流程图。显示驱动方法包括如下步骤：首先如步骤201所示，供应正极性缓冲器15所需的电源电压VDD及电源电压VMID，使得正极性缓冲器15输出正极性参考电压VPG。接着如步骤202所示，供应负极性缓冲器16所需的电源电压VMID及电源电压VGND，使得负极性缓冲器16输出负极性参考电压VNG。跟着如步骤203所示，根据正极性参考电压VPG及负极性参考电压VNG驱动面板11。
综上所述，虽然本发明已以优选实施例公开如上，然其并非用以限定本发明。本发明所属领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附的权利要求书所界定者为准。

Claims (21)

1.一种缓冲电路，其特征在于该缓冲电路包括：
一正极性伽马缓冲器，用以接收一第一电源电压及一第二电源电压，使得该正极性伽马缓冲器输出一正极性参考电压至一正极性电阻串；
一电源电压输出电路，用以提供该第二电源电压；
一负极性伽马缓冲器，用以接收该第二电源电压及一第三电源电压，使得该负极性伽马缓冲器输出一负极性参考电压至一负极性电阻串，该第三电源电压小于该第二电源电压；以及
一第一选择开关，用以将该第二电源电压替换为该第三电源电压，并输出至该正极性伽马缓冲器；以及
一第二选择开关，用以将该第二电源电压替换为该第一电源电压，并输出至该负极性伽马缓冲器。
2.如权利要求1所述的缓冲电路，其特征在于该第二电源电压小于该第一电源电压，该第一电源电压大于一接地电压，该第二电源电压大于该接地电压，该第三电源电压为该接地电压。
3.如权利要求1所述的缓冲电路，其特征在于该正极性伽马缓冲器包括：
一第一电源端，用以接收该第一电源电压；
一第二电源端，用以接收该第二电源电压；以及
一第一输出端，耦接至该正极性电阻串。
4.如权利要求3所述的缓冲电路，其特征在于该负极性伽马缓冲器包括：
一第三电源端，用以接收该第二电源电压；
一第四电源端，用以接收该第三电源电压；以及
一第二输出端，耦接至该负极性电阻串。
5.如权利要求4所述的缓冲电路，其特征在于该正极性伽马缓冲器还包括一正输入级及一正输出级，该正输入级耦接该正输出级，该第一电源端及该第二电源端耦接该正输入级，该负极性伽马缓冲器包括一负输入级及一负输出级，该负输入级耦接该负输出级，该第三电源端及该第四电源端耦接该负输入级。
6.如权利要求5所述的缓冲电路，其特征在于该正输入级包括一第一电流源、一第二电流源、一第一输入晶体管、一第二输入晶体管、一第三输入晶体管及一第四输入晶体管，该第一输入晶体管及该第二输入晶体管耦接至该第一电流源，该第三输入晶体管及该第四输入晶体管耦接至该第二电流源，该第二电源端耦接该第一电流源，该第一电源端耦接该第二电流源，该负输入级包括一第三电流源、一第四电流源、一第五输入晶体管、一第六输入晶体管、一第七输入晶体管及一第八输入晶体管，该第五输入晶体管及该第六输入晶体管耦接至该第三电流源，该第七输入晶体管及该第八输入晶体管耦接至该第四电流源，该第四电源端耦接该第三电流源，该第三电源端耦接该第四电流源。
7.如权利要求1所述的缓冲电路，其特征在于该正极性电阻串、该负极性电阻串、该正极性伽马缓冲器及该负极性伽马缓冲器内建于一源极驱动芯片。
8.如权利要求1所述的缓冲电路，其特征在于该正极性电阻串及该负极性电阻串内建于一源极驱动芯片，而该正极性伽马缓冲器及该负极性伽马缓冲器不内建于该源极驱动芯片。
9.如权利要求1所述的缓冲电路，其特征在于该电源电压输出电路包括一电压缓冲器及一电容，该电容耦接该电压缓冲器。
10.如权利要求1所述的缓冲电路，其特征在于该电源电压输出电路为线性稳压器(LowDrop Out，LDO)。
11.如权利要求1所述的缓冲电路，其特征在于该电源电压输出电路为降压型转换器(Back Converter)。
12.一种缓冲电路，其特征在于该缓冲电路包含：
一正极性伽马缓冲器，用以接收一第一电源电压及一第二电源电压，使得该正极性伽马缓冲器输出一正极性参考电压至一正极性电阻串；
一电源电压输出电路，用以提供该第二电源电压；
一负极性伽马缓冲器，用以接收该第二电源电压及一第三电源电压，使得该负极性伽马缓冲器输出一负极性参考电压至一负极性电阻串，该第三电源电压小于该第二电源电压；
其中该正极性伽马缓冲器还包括一正输入级及一正输出级，该正输入级耦接该正输出级，一第一电源端及一第二电源端耦接该正输出级，该负极性伽马缓冲器包括一负输入级及一负输出级，该负输入级耦接该负输出级，一第三电源端及一第四电源端耦接该负输出级。
13.如权利要求12所述的缓冲电路，其特征在于该正输出级包括一第一输出晶体管及一第二输出晶体管，该第二输出晶体管耦接该第一输出晶体管，且该第一电源端耦接该第一输出晶体管的源极，该第二电源端耦接该第二输出晶体管的源极，该负输出级包括一第三输出晶体管及一第四输出晶体管，该第四输出晶体管耦接该第三输出晶体管，且该第三电源端耦接该第三输出晶体管的源极，该第四电源端耦接该第四输出晶体管的源极。
14.一种面板模块，其特征在于该面板模块包括：
一面板；
一正极性电阻串；
一负极性电阻串；
一缓冲电路，包括：
一正极性伽马缓冲器，用以至少接收一第一电源电压及一第二电源电压，使得该正极性伽马缓冲器输出一正极性参考电压至该正极性电阻串；
一电源电压输出电路，用以提供该第二电源电压；及
一负极性伽马缓冲器，用以至少接收该第二电源电压及一第三电源电压，使得该负极性伽马缓冲器输出一负极性参考电压至该负极性电阻串，该第三电源电压小于该第二电源电压；以及
一驱动电路，用以根据该正极性参考电压及该负极性参考电压驱动该面板；以及
一第一选择开关，用以将该第二电源电压替换为该第三电源电压，并输出至该正极性伽马缓冲器；以及
一第二选择开关，用以将该第二电源电压替换为该第一电源电压，并输出至该负极性伽马缓冲器。
15.一种显示驱动方法，其特征在于该显示驱动方法包括：
供应一正极性伽马缓冲器至少所需的一第一电源电压及一第二电源电压，使得该正极性伽马缓冲器输出一正极性参考电压，该第二电源电压由一电源电压输出电路提供；
供应一负极性伽马缓冲器至少所需的该第二电源电压及一第三电源电压，使得该负极性伽马缓冲器输出一负极性参考电压，该第三电源电压小于该第二电源电压；以及
根据该正极性参考电压及该负极性参考电压驱动一面板；
其中该第二电源电压小于该第一电源电压，该第一电源电压大于一接地电压，该第二电源电压大于该接地电压，该第三电源电压为该接地电压；以及
一第一选择开关将该第二电源电压替换为该第三电源电压，并输出至该正极性伽马缓冲器；
一第二选择开关将该第二电源电压替换为该第一电源电压，并输出至该负极性伽马缓冲器。
16.一种缓冲电路，其特征在于该缓冲电路包括：
一正极性伽马缓冲器，用以接收一第一电源电压及一第二电源电压，使得该正极性伽马缓冲器输出一正极性参考电压至一正极性电阻串；
一节点，用以耦接至一电源电压输出电路，以提供该第二电源电压；以及
一负极性伽马缓冲器，用以接收该第二电源电压及一第三电源电压，使得该负极性伽马缓冲器输出一负极性参考电压至一负极性电阻串，该第三电源电压小于该第二电源电压；
其中该第二电源电压小于该第一电源电压，该第一电源电压大于一接地电压，该第二电源电压大于该接地电压，该第三电源电压为该接地电压；以及
一第一选择开关，用以将该第二电源电压替换为该第三电源电压，并输出至该正极性伽马缓冲器；以及
一第二选择开关，用以将该第二电源电压替换为该第一电源电压，并输出至该负极性伽马缓冲器。
17.如权利要求16所述的缓冲电路，其特征在于该正极性伽马缓冲器包括：
一第一电源端，用以接收该第一电源电压；
一第二电源端，用以接收该第二电源电压；以及
一第一输出端，耦接至该正极性电阻串。
18.如权利要求16所述的缓冲电路，其特征在于该负极性伽马缓冲器包括：
一第三电源端，用以接收该第二电源电压；
一第四电源端，用以接收该第三电源电压；以及
一第二输出端，耦接至该负极性电阻串。
19.一种缓冲电路，其特征在于该缓冲电路包括：
一正极性伽马缓冲器，用以接收一第一电源电压及一第二电源电压，使得该正极性伽马缓冲器输出一正极性参考电压至一正极性电阻串；
一节点，用以耦接至一电源电压输出电路，以提供该第二电源电压；以及
一负极性伽马缓冲器，用以接收该第二电源电压及一第三电源电压，使得该负极性伽马缓冲器输出一负极性参考电压至一负极性电阻串，该第三电源电压小于该第二电源电压；以及
一第一选择开关，用以将该第二电源电压替换为该第三电源电压，并输出至该正极性伽马缓冲器；以及
一第二选择开关，用以将该第二电源电压替换为该第一电源电压，并输出至该负极性伽马缓冲器。
20.如权利要求19所述的缓冲电路，其特征在于该第二电源电压不等于一接地电压。
21.一种面板模块，其特征在于该面板模块包括：
一面板；
一正极性电阻串；
一负极性电阻串；
一正极性伽马缓冲器，用以至少接收一第一电源电压及一第二电源电压，使得该正极性伽马缓冲器输出一正极性伽马参考电压至该正极性电阻串；
一电源电压输出电路，用以提供该第二电源电压；及
一负极性伽马缓冲器，用以至少接收该第二电源电压及一第三电源电压，使得该负极性伽马缓冲器输出一负极性伽马参考电压至该负极性电阻串，该第三电源电压小于该第二电源电压；以及
一驱动电路，用以根据该正极性伽马参考电压及该负极性伽马参考电压驱动该面板；
其中该第二电源电压小于该第一电源电压，该第一电源电压大于一接地电压，该第二电源电压大于该接地电压，该第三电源电压为该接地电压；以及
一第一选择开关，用以将该第二电源电压替换为该第三电源电压，并输出至该正极性伽马缓冲器；以及
一第二选择开关，用以将该第二电源电压替换为该第一电源电压，并输出至该负极性伽马缓冲器。
CN201710971773.8A 2014-02-13 2014-02-13 缓冲电路、面板模块及显示驱动方法 Active CN107680547B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710971773.8A CN107680547B (zh) 2014-02-13 2014-02-13 缓冲电路、面板模块及显示驱动方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201710971773.8A CN107680547B (zh) 2014-02-13 2014-02-13 缓冲电路、面板模块及显示驱动方法
CN201410050201.2A CN104851396B (zh) 2014-02-13 2014-02-13 缓冲电路、面板模块及显示驱动方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201410050201.2A Division CN104851396B (zh) 2014-02-13 2014-02-13 缓冲电路、面板模块及显示驱动方法

Publications (2)

Publication Number Publication Date
CN107680547A CN107680547A (zh) 2018-02-09
CN107680547B true CN107680547B (zh) 2021-04-13

Family

ID=53851005

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201710971773.8A Active CN107680547B (zh) 2014-02-13 2014-02-13 缓冲电路、面板模块及显示驱动方法
CN201410050201.2A Active CN104851396B (zh) 2014-02-13 2014-02-13 缓冲电路、面板模块及显示驱动方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201410050201.2A Active CN104851396B (zh) 2014-02-13 2014-02-13 缓冲电路、面板模块及显示驱动方法

Country Status (1)

Country Link
CN (2) CN107680547B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105630055A (zh) * 2015-12-30 2016-06-01 深圳市华星光电技术有限公司 模拟缓冲放大器、用于输入电压分组的控制装置及方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102157127A (zh) * 2010-01-19 2011-08-17 硅工厂股份有限公司 源极驱动器的伽玛电压输出电路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7605806B2 (en) * 2004-07-23 2009-10-20 Himax Technologies, Inc. Data driving system and method for eliminating offset
JP4878795B2 (ja) * 2005-08-16 2012-02-15 ルネサスエレクトロニクス株式会社 表示制御回路および表示制御方法
KR100918698B1 (ko) * 2007-11-20 2009-09-22 주식회사 실리콘웍스 오프셋 보상 감마 버퍼 및 이를 이용하는 계조 전압 발생회로
US8854294B2 (en) * 2009-03-06 2014-10-07 Apple Inc. Circuitry for independent gamma adjustment points
JP5241036B2 (ja) * 2009-07-07 2013-07-17 ルネサスエレクトロニクス株式会社 液晶表示用ドライバ及び液晶表示装置
TWI417857B (zh) * 2009-09-23 2013-12-01 Novatek Microelectronics Corp 液晶顯示器的驅動電路
KR101101112B1 (ko) * 2010-01-19 2011-12-30 주식회사 실리콘웍스 소스 드라이버의 감마기준전압 출력 회로
KR101921990B1 (ko) * 2012-03-23 2019-02-13 엘지디스플레이 주식회사 액정표시장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102157127A (zh) * 2010-01-19 2011-08-17 硅工厂股份有限公司 源极驱动器的伽玛电压输出电路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
动态GAMMA调整在节能型LED液晶电视中的应用研究与实现;田清华;《中国优秀硕士学位论文全文数据库信息科技辑》;20130215;正文第43-44页 *

Also Published As

Publication number Publication date
CN104851396B (zh) 2017-11-10
CN107680547A (zh) 2018-02-09
CN104851396A (zh) 2015-08-19

Similar Documents

Publication Publication Date Title
TWI521496B (zh) 緩衝電路、面板模組及顯示驅動方法
US8462145B2 (en) Digital-to-analog converter, source driving circuit and display device having the same
JP5137321B2 (ja) 表示装置、ｌｃｄドライバ及び駆動方法
JP2005192260A (ja) 高スルーレート差動増幅回路
CN102243837B (zh) 驱动器、n位驱动器系统与运算放大器缓冲器
US20110175943A1 (en) Gamma Voltage Output Circuit of Source Driver
US20110157129A1 (en) Source driver circuit of liquid crystal display device
JP2006235368A (ja) 階調電圧発生回路
KR20140109135A (ko) 출력 버퍼 회로 및 이를 포함하는 소스 구동 회로
KR100998783B1 (ko) 버퍼 회로 및 드라이버 ｉｃ
US8593449B2 (en) Reference voltage generation circuit, power source device, liquid crystal display device
US20160247482A1 (en) Programmable Gamma Correction Buffer Circuit Chip and Method for Generating Gamma Voltage
US8390264B2 (en) Differential reference voltage generator
CN108962180B (zh) 伽马切换电路和液晶显示装置
KR102087186B1 (ko) 증폭기 오프셋 보상 기능을 갖는 소스 구동 회로 및 이를 포함하는 디스플레이 장치
JP2010169730A (ja) 表示装置の駆動回路
CN107680547B (zh) 缓冲电路、面板模块及显示驱动方法
US7474082B2 (en) Voltage converting apparatus with auto-adjusting boost multiple
US8384641B2 (en) Amplifier circuit and display device including same
US20130093519A1 (en) Positive and negative voltage input operational amplifier set
US8514159B2 (en) Liquid crystal drive device
CN103544924A (zh) 可编程伽玛校正缓冲电路及相关的方法和驱动电路
US7626528B2 (en) Digital to analog converter with high driving capability
US7808281B1 (en) Differential common mode logic driver with switching control circuit
JP2010017013A (ja) チャージポンプ回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant