KR101521896B1 - 감마 전압 발생 회로 및 이를 구비하는 디스플레이 장치. - Google Patents

감마 전압 발생 회로 및 이를 구비하는 디스플레이 장치. Download PDF

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Abstract

디스플레이 패널의 구동 회로로서, 소스 드라이버에 제공되는 감마 전압을 생성하는 전압 발생 회로가 개시된다. 본 발명의 실시예에 따른 감마 전압 발생 회로는, 전원전압들 사이의 전압 분배를 통해 분배전압들을 생성하는 전압 분배부; 감마 선택 신호들에 응답하여, 상기 분배전압들 중 복수의 전압쌍을 선택하는 감마 선택부; 상기 복수의 전압쌍 각각을 기초로, 복수의 감마 기준 전압을 생성하되, 대응하는 오프셋 제어신호에 따라, 상기 복수의 감마 기준 전압 각각의 오프셋을 제어하는 감마 버퍼부; 및 상기 복수의 감마 기준 전압 사이의 전압 분배를 통하여 복수의 감마 전압을 생성하는 계조 분배부를 포함한다.

Description

감마 전압 발생 회로 및 이를 구비하는 디스플레이 장치. {Gamma voltage generation circuit and Display device including thereof}
본 발명은, 디스플레이 구동 회로에 관한 것으로서, 특히 감마 전압 발생 회로 및 이를 구비한 디스플레이 장치에 관한 것이다.
디스플레이 장치의 화면의 크기 및 해상도가 점차 증가함에 따라, 디스플레이 패널을 구동하기 위하여, 복수개의 디스플레이 구동 칩 (display driver IC)을 이용하는 추세이다. 한편, 디스플레이 구동 칩들간의 구동 특성의 편차로 인하여, 각각의 디스플레이 구동 칩의 소스 드라이버에서 출력되는 계조별 감마 전압간의 편차가 크게 발생할 경우, 디스플레이 패널에서 블록 단위로 색상이 달라지는 블록딤(blick dim)과 같은 현상이 발생하여 디스플레이 장치의 화질이 저하될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 감마 기준 전압의 오프셋을 줄일 수 있는 감마 전압 발생 회로 및 이를 구비하는 디스플레이 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시 예에 따른 감마 전압 발생 회로는, 전원전압들 사이의 전압 분배를 통해 분배전압들을 생성하는 전압 분배부; 감마 선택 신호들에 응답하여, 상기 분배전압들 중 복수의 전압쌍을 선택하는 감마 선택부; 상기 복수의 전압쌍 각각을 기초로, 복수의 감마 기준 전압을 생성하되, 대응하는 오프셋 제어신호에 따라, 상기 복수의 감마 기준 전압 각각의 오프셋을 제어하는 감마 버퍼부; 및 상기 복수의 감마 기준 전압 사이의 전압 분배를 통하여 복수의 감마 전압을 생성하는 계조 분배부를 포함한다.
일 실시예에 있어서, 상기 감마 버퍼부는, 각각이, 상기 복수의 전압쌍 중 하나의 전압쌍을 인가받아, 인가된 전압쌍의 두 전압을 보간증폭하여 출력전압을 생성하고, 상기 출력전압을 상기 복수의 감마 기준전압 중 하나로서 출력하는, 복수의 감마 엠프를 구비할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시 예에 따른 디스플레이 장치는, 제1 영역 및 제2 영역을 포함하는 디스플레이 패널; 상기 디스플레이 패널의 제1 영역을 구동하는 제1 구동 칩; 및 상기 디스플레이 패널의 제2 영역을 구동하는 제2 구동 칩을 포함하고, 상기 제1 구동칩 및 제2 구동칩 중 적어도 하나의 구동칩은, 감마 기준 전압을 생성하고, 오프셋 제어신호에 기초하여, 상기 감마 기준 전압의 오프셋을 제어하는 감마 전압 발생 회로를 포함한다.
본 발명에 따른 감마 전압 발생 회로는, 두 입력 전압을 보간하여 보간된 출력 전압을 생성하고, 오프셋 제어신호에 따라 출력 전압의 전압레벨이 제어되는 감마 엠프를 이용하여, 감마 기준 전압의 오프셋을 감소시킬 수 있다.
또한, 본 발명에 따른 디스플레이 장치는, 디스플레이 패널을 구동하는 두 구동 칩 각각이 감마 기준 전압을 기초로 감마 전압을 생성하고, 적어도 하나의 구동 칩에서 생성되는 감마 기준 전압의 오프셋을 조절함으로써, 두 구동 칩간에 생성되는 감마 전압의 전압 편차를 줄여, 화질 저하를 방지할 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 감마 전압 발생 회로를 나타낸 도면이다.
도 2는 도 1의 감마 엠프의 일 예를 나타낸 블록도이다.
도 3은 도 2의 감마 엠프의 등가 회로도이다.
도 4는 도 2의 감마 엠프의 출력 전압의 전압레벨을 설명하는 도면이다.
도 5는 도 2의 감마 엠프의 일 구현예를 나타내는 회로도이다.
도 6은 도 1의 감마 엠프의 다른 예를 나타낸 블록도이다.
도 7은 도 6의 감마 엠프의 출력 전압의 전압레벨을 설명하는 도면이다.
도 8은 도 6의 감마 엠프의 일 구현예를 나타내는 회로도이다.
도 9는 본 발명의 실시예에 따른 감마 전압 발생 회로에서 감마 기준 전압을 조정하는 방법을 나타내는 흐름도이다.
도 10은 본 발명의 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.
도 11은 본 발명의 다른 실시예에 따른 디스플레이 장치의 구현예를 나타내는 도면이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 감마 전압 발생 회로를 나타내는 도면이다.
도 1을 참조하면, 감마 전압 발생 회로(100)는 전압 분배부(110), 감마 선택부(120), 감마 버퍼부(130) 및 계조 분배부(140)를 포함한다.
전압 분배부(110)는 복수의 저항이 직렬로 연결된 저항열로 이루어지며, 저항열 양단에 인가되는 전원전압들, 예컨대 제1 전원전압(GVDD)과 제2 원전압(VSS) 사이를 전압 분배하여 복수의 분배전압들(VD<r:1>)을 생성한다.
감마 선택부(120)는 감마 선택신호들(SGS1, SGS2,..., SGSm)에 응답하여 상기 분배전압들(VD<r:1>) 중 복수의 전압쌍(GVD1_1과 GV1_2, GVD2_1과 GV2_2, ..., GVm_1과 GVm_2)을 선택한다. 이를 위해, 감마 선택부(120)는 복수의 감마 선택기(GS1, GS2,..., GSm)를 구비할 수 있다. 각각의 감마 선택기(121)는 적어도 일부의 분배전압(VD<r:1>)을 수신하고, 대응하는 감마 선택신호(SGS1, SGS2,..., SGSm)에 응답하여, 상기 적어도 일부의 분배전압(VD<r:1>)들 중에서 두 전압, 즉 하나의 전압쌍을 선택하여 출력한다.
감마 버퍼부(130)는 복수의 감마 엠프(131)를 구비하고, 감마 선택부(120)로부터 출력되는 복수의 전압쌍(GV1_1과 GV1_2, GV2_1과 GV2_2,..., GVm_1과 GVm_2)을 기초로 복수의 감마 기준 전압(GRV1, GRV2, ..., GRVm)을 생성하여 출력한다.
복수의 감마 엠프(131) 각각은, 복수의 전압쌍(GV1_1과 GV1_2, GV2_1과 GV2_2,..., GVm_1과 GVm_2) 중 하나의 전압쌍을 인가받고, 인가된 전압쌍의 두 전압을 보간증폭하여 출력전압을 생성하여, 복수의 감마 기준 전압(GRV1, GRV2, ..., GRVm) 중 하나로서 출력할 수 있다. 감마 엠프(131)에 인가되는 전압쌍의 두 전압은 감마 엠프(131)의 양의 입력단자(+)로 인가되고, 감마 엠프(131)의 출력전압이 음의 입력단자(-)에 인가되므로, 감마 엠프(131)는 인가되는 전압쌍의 두 전압에 대한 보간전압을 출력하는 버퍼로서 동작할 수 있다.
한편, 복수의 감마 엠프(131) 각각은 대응하는 오프셋 제어신호(SOC1, SOC2,...,SOCm)에 기초하여, 출력전압의 오프셋을 제어할 수 있다. 오프셋 제어신호(SOC1, SOC2,...,SOCm)들 각각은 복수의 데이터 비트를 포함하고, 상기 감마 엠프(131)의 출력전압은 오프셋 제어신호(SOC1, SOC2, ...,SOCm)의 데이터값에 따라 전압 레벨이 단계적으로 조절될 수 있다. 오프셋 제어신호(SOC1, SOC2,...,SOCm)들은 대응하는 감마 엠프(131)의 오프셋 특성 또는 감마 엠프(131)로부터 출력되는 감마 기준 전압(GRV1, GRV2, ..., GRVm)의 오프셋 특성에 기초하여 오프셋이 작아지도록 외부로부터 설정될 수 있다. 복수의 감마 엠프(131) 각각의 출력전압의 오프셋 특성, 예컨대 양의 오프셋인지 또는 음의 오프셋인지 등에 따라 오프셋 제어신호(SOC1, SOC2,...,SOCm)들 각각의 데이터값을 증가시키거나 감소시켜, 출력전압, 즉 감마 기준 전압들(GRV1, GRV2, ..., GRVm)의 오프셋을 감소시키고 원하는 전압레벨의 감마 기준 전압들(GRV1, GRV2, ..., GRVm)을 출력할 수 있다. 감마 엠프(131)의 실시 예 및 감마 엠프(131)에 대한 보다 상세한 설명은 도 2 내지 도 8을 참조하여 후술하기로 한다.
계조 분배부(140)는 감마 버퍼부(130)로부터 출력되는 복수의 감마 기준 전압(GRV1, GRV2,..., GRVm) 사이의 전압 분배를 통하여 각 계조의 전압 레벨을 나타내는 복수의 감마 전압(V<0>, V<1>, ..., V<n-1>)을 생성할 수 있다. 계조 분배부(140)는 복수의 저항이 직렬 연결되는 저항열을 구비한다. 상기 저항들 사이의 노드 중 일부에는 복수의 감마 기준 전압(GRV1, GRV2, ..., GRVm)이 인가된다. 그리고, 감마 기준 전압(GRV1, GRV2, ..., GRVm)이 저항들에 의하여 전압 분배되어, 복수의 감마 전압(V<0>, V<1>, ..., V<n-1>)으로서 출력될 수 있다. 복수의 감마 전압(V<0>, V<1>,..., V<n-1>)들은 디스플레이 패널을 구동하는 소스 드라이버(미도시)의 각 채널로 제공되고, 복수의 감마 전압(V<0>, V<1>, ..., V<n-1>)들 중 픽셀 데이터에 대응하는 전압이 선택되어, 디스플레이 패널의 소스 라인으로 출력될 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른, 감마 전압 발생 회로(100)는 보간 증폭 방식의 감마 엠프(131)를 구비하고, 감마 엠프(131)가, 인가된 전압쌍의 두 전압을 보간증폭하여 감마 기준 전압(GRV1, GRV2, ..., GRVm)을 생성하되, 오프셋 제어신호(SOC1, SOC2, ...,SOCm)에 응답하여 감마 기준 전압(GRV1, GRV2, ..., GRVm)의 오프셋을 제어함으로써, 원하는 전압 레벨의 감마 기준 전압(GRV1, GRV2, ..., GRVm)을 출력할 수 있다.
도 2는 도 1의 감마 엠프의 일 예를 나타낸 블록도이다. 도 2를 참조하면, 감마 엠프(131a)는 입력 선택부(10a), 복수의 입력단(21a, 21b, ..., 22a, 22b, ...) 및 출력단(30a)을 구비할 수 있다.
입력 선택부(10a)는 오프셋 제어신호(SOC)에 따라, 인가된 전압쌍의 두 전압(Vin1, Vin2)을 중복적으로 분배하여, 복수의 입력단(21a, 21b, ..., 22a, 22b,...)에 인가되는 복수의 입력 전압(VD1, VD2, ..., VU1, VU2)으로서 출력한다. 이에 따라, 두 전압 Vin1 및 Vin2 중 하나가 입력 전압(VD1, VD2, ..., VU1, VU2) 각각의 전압으로 설정될 수 있다. 이때, 오프셋 제어신호(SOC)는 복수의 데이터 비트를 포함하는 업신호(UP[u:1]) 및 다운신호(DN[d:1])를 포함할 수 있다. 그리고, 복수의 입력 전압(VD1, VD2, ..., VU1, VU2)중 제1 입력 전압들(VU1, VU2, ...)은 업신호(UP1[u:1])에 의하여 제어되고, 제2 입력 전압들(VD1, VD2, ...)은 다운신호(DN1[d:1])에 의하여 제어될 수 있다. 예를 들어, 업신호(UP[u:1]) 및 다운신호(DN[d:1])가 각각 2 비트 데이터를 포함할 경우, 오프셋 제어신호(SOC)의 업신호(UP[2:1])가 '00', '01', '10', '11' 중 하나이면, 이에 대응하여, 제1 입력 전압들 (VU[2:1])은 'Vin1, Vin1', 'Vin1, Vin2', 'Vin2, Vin1', 'Vin2, Vin2' 중 하나가 선택될 수 있다. 이와 유사하게, 오프셋 제어신호(SOC)의 다운 신호(DN[2:1])가 '00', '01', '10', '11' 중 하나이면, 이에 대응하여, 제2 입력 전압들 (VD[2:1])은 'Vin2, Vin2', 'Vin2, Vin1', 'Vin1, Vin2', 'Vin1, Vin1' 중 하나가 선택될 수 있다.
복수의 입력단(21a, 21b,..., 22a, 22b,...)은 입력 선택부(10a)로부터 출력되는 복수의 입력 전압(VD1, VD2, ..., VU1, VU2) 중 하나를 인가받고, 인가된 전압에 기초하여 동작한다. 복수의 입력단(21a, 21b,..., 22a, 22b, ...)은 제1 입력단(21) 및 제2 입력단(22)으로 구분될 수 있다. 제1 입력단(21)에 포함되는 입력단들(21a. 21b,...) 각각은 제1 입력 전압들(VU1, VU2, ...) 중 하나를 인가받고, 제2 입력단(22)에 포함되는 입력단(22a, 22b, ...)들 각각은 제2 입력 전압들(VD1, VD2,...) 중 하나를 인가받을 수 있다. 제1 입력단(21) 및 제2 입력단(22) 각각에 포함된 복수의 입력단(21a, 21b, ..., 22a, 22b, ...)은 서로 다른 이득 파라미터(Gm, Av, Rm 등)를 갖는다. 예를 들어, 이득 파라미터는 트랜스 컨덕턴스(Gm)일 수 있고, 복수의 입력단(21a, 21b, ..., 22a, 22b, ...)의 이득 파라미터는 2nGm, 2n+1Gm, 2n+2Gm , ..., 등 서로 다를 수 있다. 일 예로서, 이득 파라미터들은 서로 2n배의 차이를 갖을 수 있다. 한편, 제1 입력단(21)과 제2 입력단(22)은 인가되는 전압만 다를 뿐 서로 동일한 구조를 가질수 있다.
출력단(30a)은 복수의 입력단(21a, 21b, ..., 22a, 22b, ...)의 출력 신호의 합을 기초로 출력전압(Vout)을 생성한다.
도 3은 도2의 감마 엠프(131a)의 등가 회로를 나타내는 도면이고, 도 4는 도 2의 감마 엠프(131a)의 출력 전압의 전압레벨을 설명하는 도면이다. 도 3을 참조하면, 복수의 입력단(21a, 21b,..., 22a, 22b, ...)은 서로 다른 이득 파라미터(2nGm, 2n+1Gm, 2n+2Gm ,..., )를 갖고, 각각에 인가되는 입력전압(VD1, VD2,..., VU1, VU2,...)에 대하여 이득 파라미터가 곱해져 생성된 전류신호를 출력단(30a)으로 제공한다. 출력단(30a)는 개략적으로 출력저항(Ro)으로 나타낼 수 있으며, 복수의 입력단(21a, 21b,..., 22a, 22b,...)으로부터 제공되는 전류 신호의 합을 기초로 출력전압(Vout)을 생성한다.
도 3을 참조하면, 출력 전압(Vout)은 수학식 1으로 나타낼 수 있다.
Figure 112013094404571-pat00001
이때, 도 1을 참조하여 설명한 바와 같이, 감마 엠프(131a)의 출력전압(Vout)은 감마 엠프(131a)의 음의 입력단자(-)에 인가되므로, 네거티브 피드백을 고려한 입력전압 Vx'은 Vx-Vout이다. 예컨대, VD1'은 VD1-Vout이다. 수학식 1의 입력전압(VD1, VD2,...,VU1, VU2,...)에 네거티브 피드백을 고려한 입력전압을 대입하면, 출력전압(Vout)은 수학식 2와 같이 나타낼 수 있다.
Figure 112013094404571-pat00002
복수의 입력전압(VD1, VD2,..., VU1, VU2)은 Vin1 및 Vin2 전압 중 하나이므로, Vin1 및 Vin2의 보간 전압이 출력 전압(Vout)으로서 출력될 수 있다. 이에 따라, 출력전압(Vout)은 도 4에 도시된 바와 같이, Vin1 전압 이상, Vin2 전압 이하(Vin1<Vin2)의 전압 레벨을 갖게 된다. 오프셋 제어신호(SOC)의 업신호(UP[u:1])와 다운신호(DN[d:1])의 비트 수에 따라 출력가능한, 출력전압(Vout)의 전압 레벨은 총 2u+2d-1개 이며, 상기 전압 레벨들은 서로 균등한 전압차이를 갖을 수 있다. 예를 들어, 오프셋 제어신호(SOC)의 업신호(UP[u:1])와 다운신호(DN[d:1])의 비트가 모두 '0'의 데이터 값을 갖을 경우, 제1 입력 전압들(VU1, VU2,...)에는 Vin1 전압이 선택되고, 제2 입력 전압들(VU1, VU2, ...)에는 Vin2 전압이 선택되어, 출력전압(Vout)의 전압레벨은 (Vin1+Vin2)/2일 수 있다. 그리고, 업신호(UP[u:1])의 데이터값이 일정하게 증가하면, 출력전압(Vout)의 전압레벨도 일정하게 증가하며, 업신호(UP[u:1])의 비트가 모두 '1'일 경우, 출력전압(Vout)의 전압레벨은 Vin2일 수 있다. 다운신호(DN[d:1])의 데이터값이 일정하게 증가하면, 출력전압(Vout)의 전압레벨이 일정하게 감소하며, 다운신호(DN[d:1])의 비트가 모두 '1'일 경우, 출력전압(Vout)의 전압레벨은 Vin1일 수 있다.
상술한 바와 같이, 오프셋 제어신호(SOC)의 데이터값에 따라 출력 전압(Vout)의 전압 레벨의 변경될 수 있으므로, 출력전압(Vout)에 오프셋이 발생할 경우, 오프셋 제어신호(SOC)의 데이터를 변경하여, 출력전압(Vout)의 오프셋을 조정할 수 있다. 예컨대, 출력전압(Vout)에 양의 오프셋이 발생할 경우, 오프셋 제어신호(SOC)의 다운 신호(DN[d:1])의 데이터 값을 증가시켜 출력전압(Vout)의 전압레벨을 낮추고, 음의 오프셋이 발생하면, 오프셋 제어신호(SOC)의 업 신호(UP[u:1])의 데이터값을 증가시켜, 출력전압(Vout)의 전압레벨을 높임으로써, 출력전압(Vout)의 오프셋을 감소시킬 수 있다.
표 1은 도2의 감마 엠프(131a)에서 오프셋 제어신호(SOC)의 데이터값에 대한 복수의 입력 전압(VD1, VD2,..., VU1, VU2,...)의 대응관계 및 출력전압(Vout)의 대응관계를 나타내는 표이다. 복수의 입력 전압(VD1, VD2,..., VU1, VU2,...)에 따른 출력전압(Vout)은 수학식 2를 기초로 계산할 수 있다. 설명의 편의를 위하여, 오프셋 제어신호(SOC)의 업신호(UP[u:1])및 다운신호(DN[d:1])는 각각 2 비트의 데이터를 포함하고, 감마엠프(131a)의 제1 입력단(21) 및 제2 입력단(22)은 각각 Gm, 2Gm의 이득 파라미터를 갖는 두개의 입력단(21a, 21b, 22a, 22b)을 포함하는 것으로 가정하였다.
SOC VU VD Vout
UP[2:1] DN[2:1] VU2 VU1 VD2 VD1
00 00 Vin1 Vin1 Vin2 Vin2 (3/6)*Vin1+(3/6)*Vin2
01 00 Vin1 Vin2 Vin2 Vin2 (2/6)* Vin1+(4/6)*Vin2
10 00 Vin2 Vin1 Vin2 Vin2 (1/6)* Vin1+(5/6)* Vin2
11 00 Vin2 Vin2 Vin2 Vin2 Vin2
00 01 Vin1 Vin1 Vin2 Vin1 (4/6)* Vin1+(2/6)* Vin2
00 10 Vin1 Vin1 Vin1 Vin2 (5/6)* Vin1+(1/6)* Vin2
00 11 Vin1 Vin1 Vin1 Vin1 Vin1
표 1을 참조하면, 업신호(UP[2:1])의 데이터값에 따라, 제1 입력 전압들(VU2, VU1)로서 인가되는 전압의 조합, 즉 전압 Vin1과 Vin2의 조합이 달라지며, 다운 신호(DN[2:1])의 데이터값에 따라, 제2 입력 전압들(VD2, VD1)으로서, 인가되는 전압의 조합이 달라진다. 입력단들(21a, 21b, 22a, 22b)의 이득 파라미터 및 입력전압(VD1, VD2, VU1, VU2)으로서 인가되는 전압(Vin1, Vin2)의 조합에 따라 출력전압(Vout)이 가변될 수 있다. 제1 입력단(21) 및 제2 입력단(22) 각각의 두 입력단의 이득 파라미터가 2배 차이를 가지므로, 업신호(UP[2:1])의 데이터값이 1씩 증가하면, Vin1은 1/6씩 감소하고, Vin2는 1/6식 증가하므로, 출력전압(Vout)은 1/6*(Vin2-Vin1)씩 증가하게된다. 또한, 다운신호(DN[2:1])의 데이터값이 1씩 증가하면, Vin1은 1/6씩 증가하고, Vin2는 1/6식 감소하므로, 출력전압(Vout)은 1/6*(Vin2-Vin1)씩 감소하게된다. 오프셋 제어신호(SOC)에 따라 감마 엠프(131a)에서 출력가능한 출력전압(Vout)의 전압레벨은 총 7개 (22+22-1)로서, 도 4를 참조하여 설명한 바와 같음을 알 수 있다.
도 5는 도 2의 감마 엠프의 일 구현예를 나타내는 회로도이다.
도 5는 도 2의 복수의 입력단(21a, 21b,..., 22a, 22b, ...) 및 출력단(30a)의 구조를 보다 상세하게 나타낸다. 설명의 편의를 위하여, 오프셋 제어신호(SOC)의 업신호(UP[u:1])및 다운신호(DN[d:1])는 각각 2 비트의 데이터를 포함하고, 제1 입력단(21) 및 제2 입력단(22)은 각각 두개의 입력단(21a및 21b, 22a 및 22b) 을 포함하는 것으로 가정하였다.
도 5를 참조하면, 감마 엠프(131a)는 입력 전압 선택기(10a) 및 복수의 입력단(21a, 21b, 22a, 22b)과 출력단(30b)을 포함하는 차동 증폭기 구조의 증폭 회로로 구현될 수 있다. 복수의 입력단(21a, 21b, 22a, 22b) 및 출력단(30a)은 MOSFET(Metal oxide silicon field effect transister)로 구현될 수 있다.
복수의 입력단(21a, 21b, 22a, 22b) 각각은, 제1 MOSFET(N1~N4)과 제2 MOSFET(N11~N14) 및 바이어스 회로(CSU1~CSU2, CSD1~CSD2)를 포함할 수 있다. 제1 MOSFET(N1~N4)의 게이트는 감마 엠프(131a)의 출력단자에 연결되고, 제2 MOSFET(N11~N14)들의 게이트에는 대응하는 입력 전압(VD1, VD2, VU1, VU2)이 인가된다. 한편, 상술한 바와같이, 복수의 입력단(21a, 21b, 22a, 22b)의 이득 파라미터는 서로 다르다. 이를 위해, 제1 MOSFET들(N1~N4)간의 사이즈(길이 및 폭) 및 제2 MOSFET(N11~N14)간의 사이즈는 서로 다를 수 있다. 또한, 바이어스 회로(CSU1~CSU2, CSD1~CSD2)의 바이어스 전류도 서로 다를 수 있다. 예를 들어, 제1 입력단(21)의 두 입력단(21a, 21b)의 전압 이득이 두배 차이가 날 경우, N12의 사이즈는 N11의 사이즈의 두배이고, 바이어스 회로 CSU2의 바이어스 전류는 바이어스 회로 CSU1의 바이어스 전류의 두 배일 수있다.
출력단(30a)은 본 기술분야에서 출력버퍼로서 사용되는 다른 차동 증폭기의 증폭단 및 출력단과 유사하다. 도 5에서는 출력단(30a)은 4개의 MOSFET(P1, P2, P9 및 N19)를 포함하는 것으로 도시하였으나, 이는 일 예일뿐이며, 출력단(30a)의 구조 및 MOSFET의 개수는 다양하게 변형 가능하다.
도 6은 도 1의 감마 엠프의 다른 예를 나타낸 블록도이고, 도 7은 도 6의 감마 엠프의 출력 전압의 전압레벨을 설명하는 도면이다.
도 6을 참조하면 감마 엠프(131b)는 입력 선택부(10b), 복수의 입력단(20a, 20b, 20c,...) 및 출력단(30b)을 구비할 수 있다. 도 6의 감마 엠프(131b)는 도 2의 감마 엠프(131a)와 유사하다. 다만, 입력 선택부(10b) 및 복수의 입력단(20a, 20b, 20c,...)에 있어서 차이가 있다.
입력 선택부(10b)는 복수의 데이터 비트를 포함하는 오프셋 제어신호(SOC[k:1])에 따라, 인가된 전압쌍의 두 전압(Vin1, Vin2)을 중복적으로 분배하여, 복수의 입력단(20a, 20b, 20c,...)에 인가되는 복수의 입력 전압(VI1, VI2, VI3,...)으로서 출력한다.
복수의 입력단(20a, 20b, 20c,...)은 입력 선택부(10b)로부터 출력되는 복수의 입력 전압(VI1, VI2, VI3, ...)을 인가받는다. 복수의 입력단(20a, 20b, 20c, ...)은 서로 다른 이득 파라미터(Gm)를 갖으며, 이득 파라미터는 서로 2n배의 차이를 갖을 수 있다. 도 2의 감마 엠프(131a)와 달리, 복수의 입력단(20a, 20b, 20c, ...)이 두 그룹으로 구분되지 않는다.
수학식 2를 참조하여 도 6의 감마 엠프(131b)의 출력전압(Vout)을 계산하면, 수학식 3과 같이 나타낼 수 있다.
Figure 112013094404571-pat00003
복수의 입력전압(VI1, VI2, VI3, ...) 각각에 대하여 Vin1 및 Vin2 전압 중 하나가 선택되므로, Vin1 및 Vin2의 보간 전압이 출력전압(Vout)으로서 출력될 수 있다. 도 7에 도시된 바와 같이, Vin1 및 Vin2 전압 사이의 전압 레벨이 감마 엠프(131b)의 출력전압(Vout)으로 출력될 수 있으며, 오프셋 제어신호(SOC[k:1])의 비트수에 따라 출력가능한 출력전압(Vout)의 전압레벨의 수가 결정될 수 있다. 도시된 바와 같이, 오프셋 제어신호(SOC[k:1])의 비트수가 k일 경우, 출력가능한 출력전압(Vout)의 전압 레벨은 총 2k개이며, 상기 전압레벨들은 서로 균등한 전압차이를 갖을 수 있다. 오프셋 제어신호(SOC[k:1])의 데이터값이 커질수록, 감마 엠프(131b)의 출력전압(Vout)의 전압 레벨이 높아질 수 있다.
상술한 바와 같이, 오프셋 제어신호(SOC SOC[k:1)의 데이터값에 따라 출력 전압(Vout)의 전압 레벨의 변경될 수 있으므로, 출력전압(Vout)에 오프셋이 발생할 경우, 오프셋 제어신호(SOC[k:1])의 데이터를 변경하여, 출력전압(Vout)의 오프셋을 조정할 수 있다. 예컨대, 출력전압(Vout)에 양의 오프셋이 발생할 경우, 오프셋 제어신호(SOC SOC[k:1)의 데이터값을 감소시켜 출력전압(Vout)의 전압레벨을 낮추고, 음의 오프셋이 발생하면, 오프셋 제어신호(SOC)의 데이터값을 증가시켜, 출력전압(Vout)의 전압레벨을 높임으로써, 출력전압(Vout)의 오프셋을 감소시킬 수 있다.
표 2는 도 6의 감마 엠프(131b)에서 오프셋 제어신호(SOC[k:1])의 데이터값에 대한 복수의 입력전압(VI1, VI2, VI3, ...)의 대응관계 및 출력전압(Vout)의 대응관계를 나타내는 표이다. 설명의 편의를 위하여, 오프셋 제어신호(SOC[k:1])는 3비트의 데이터를 포함하고, 감마엠프(131b)는 각각 Gm, 2Gm, 4Gm의 이득 파라미터를 갖는 세개의 입력단(20a, 20b, 20c)를 포함하는 것으로 가정하였다.
SOC[3:1] VI3 VI2 VI1 Vout
000 Vin1 Vin1 Vin1 Vin1
001 Vin1 Vin1 Vin2 (6/7)* Vin1+(1/7)*Vin2
010 Vin1 Vin2 Vin1 (5/7)* Vin1+(2/7)*Vin2
011 Vin1 Vin2 Vin2 (4/7)* Vin1+(3/7)*Vin2
100 Vin2 Vin1 Vin1 (3/7)* Vin1+(4/7)*Vin2
101 Vin2 Vin1 Vin2 (2/7)* Vin1+(5/7)*Vin2
110 Vin2 Vin2 Vin1 (1/7)* Vin1+(6/7)*Vin2
111 Vin2 Vin2 Vin2 Vin2
표 2를 참조하면, 오프셋 제어신호(SOC[3:1])의 데이터값에 따라, 입력 전압들(VI[3:1])로서 인가되는 전압의 조합, 즉 전압 Vin1과 Vin2의 조합이 변경된다. 입력단들(20a, 20b, 20c)의 이득 파라미터가 2배씩 차이가 나므로, 오프셋 제어신호(SOC[3:1])의 데이터값이 1씩 증가하면, 출력전압(Vout)은 1/7*(Vin2-Vin1)씩 증가하게된다. 오프셋 제어신호(SOC[3:1])의 비트가 3개이므로, 출력가능한 출력전압(Vout)의 개수는 총 8개(23)개이다.
도 8은 도 6의 감마 엠프의 일 구현예를 나타내는 회로도이다.
도 8은 감마 엠프(131b)가 세개의 입력단(20a, 20b, 20c)를 포함하고, 오프셋 제어신호(SOC[k:1])가 3 비트의 데이터를 포함하는 것을 도시하고 있으며, 복수의 입력단(20a, 20b, 20c) 및 출력단(30b)의 구조를 보다 상세하게 나타낸다.
출력단(30b)의 구조는 도 5의 출력단(30a)의 구조와 실질적으로 동일하며, 중복되는 설명은 생략하기로 한다.
복수의 입력단(20a, 20b, 20c) 각각은, 제1 MOSFET(N21~N23)과 제2 MOSFET(N31~N33) 및 바이어스 회로(CS1~CS3)를 포함할 수 있다. 제1 MOSFET(N21~N23)의 게이트는 감마 엠프(131b)의 출력단자에 연결되고, 제2 MOSFET(N31~N33)들의 게이트에는 대응하는 입력 전압(VI1, VI2, VI3)이 인가된다. 복수의 입력단(20a, 20b, 20c)의 이득 파라미터는 서로 다르며, 이를 위해, 제1 MOSFET들(N21~N23)간의 사이즈(길이 및 폭) 및 제2 MOSFET(N31~N33)간의 사이즈는 서로 다를 수 있다. 또한, 바이어스 회로(CS1~CS3)의 바이어스 전류도 서로 다를 수 있다.
이상, 도 2 내지 도 8을 참조하여, 감마 엠프(131)의 구현 예(131a, 131b) 및 동작에 대하여 설명하였다. 상술한 바와 같이, 본 발명의 실시예에 따른 감마 전압 발생 회로(100)의 입력쌍의 두 전압을 보간하여 증폭하는 감마 엠프(131)를 구비하고, 상기 감마 엠프(131)에 인가되는 오프셋 제어신호(SOC)의 데이터값을 변경하여, 감마 엠프(131)의 출력전압(Vout), 즉 감마 기준 전압의 오프셋을 제어할 수 있다. 이때, 감마 엠프(131)엔 인가되는 전압쌍의 두 전압 Vin1 및 Vin2의 전압차를 작게할수록, 또는 오프셋 제어신호(SOC)의 데이터비트의 수를 늘릴수록, 감마 엠프(131)의 출력전압(Vout)의 오프셋을 보다 정밀하게 조정할 수 있다.
도 9는 본 발명의 실시예에 따른 감마 전압 발생 회로에서 감마 기준 전압의 오프셋을 조정하는 방법을 나타내는 흐름도이다. 도 9를 참조하면, 우선 감마 엠프(131)의 출력전압을 측정한다(S110). 이때, 오프셋 제어신호(SOC)는 디폴트로 미리 설정된 값이며, 이에 따른 감마 엠프(131)의 출력전압을 측정한다.
감마 엠프(131)의 출력전압의 측정값과 타겟값을 비교한다(S120). 출력전압의 타겟값은, 감마 엠프(131)에 오프셋이 반영되지 않은 출력값으로서, 디폴트로 설정된 오프셋 제어신호(SOC)의 데이터 값을 기초로 감마 엠프(131)에 인가되는 전압쌍(Vin1, Vin2)에 따른 계산된 출력전압을 의미한다.
감마 엠프(131)의 출력전압의 측정값과 타겟값의 차이, 즉 오프셋이 기준값보다 큰지 판단한다(S130). 기준값은 감마 엠프(131)의 출력전압의 오프셋으로서 허용되는 최대값을 의미한다. 예를 들어, 감마 전압 발생 회로(도 1의 100)에서 출력하고자 하는 계조의 개수, 최대 및 최소 계조의 전압 편차등을 고려하여 기준값이 설정될 수 있다.
오프셋이 기준값보다 크면 오프셋 제어신호(SOC)의 데이터를 변경한다(S140). 오프셋이 기준값보다 작아지도록 오프셋 제어신호(SOC)의 데이터를 증가시키거나 감소시킬 수 있다. 예를 들어, 도 2의 감마 엠프(131a)의 경우, 감마 엠프(131a)에 발생한 양의 오프셋이 기준값보다 크면, 오프셋 제어신호(SOC)의 다운 신호(DN[d:1])의 데이터를 증가시켜 출려전압의 전압레벨을 낮추고, 음의 오프셋이 기준값보다 크면, 오프셋 제어신호(SOC)의 업 신호(UP[u:1])의 데이터를 증가시켜, 출력전압의 전압레벨을 높임으로써, 감마 엠프(131a)의 오프셋을 기준값 이하로 감소시킬 수 있다. 또는 도6의 감마 엠프(131b)의 경우, 오프셋 제어신호(SOC)의 데이터를 증가 시키거나 또는 감소시켜, 감마 엠프(131b)의 출력전압의 전압레벨을 높이거나 또는 낮춤으로써, 감마 엠프(131b)의 오프셋을 기준값이하로 감소시킬 수 있다.
이후, 조정된 오프셋 제어신호(SOC)에 따른 감마 엠프(131)의 출력전압을 측정 및 분석하고(S110, S120, S130) 감마 엠프(131)의 출력전압의 오프셋이 기준값보다 작으면 오프셋 제어신호(SOC)의 데이터를 별도의 저장영역에 저장한다(S150). 감마 엠프(131)는 저장된 오프셋 제어신호(SOC)에 기초하여 출력전압을 생성함으로써, 오프셋이 최소화된 출력전압을 출력할 수 있다. 감마 엠프(131)의 출력전압은 감마 기준 전압들(GRV1, GRV2, ..., GRVm) 중 하나이므로, 복수의 감마 엠프(131)에 대하여 상술한 단계에 따라 출력전압의 오프셋을 제어함으로써, 복수의 감마 기준 전압(GRV1, GRV2, ..., GRVm)의 오프셋을 조정할 수 있다.
도 10은 본 발명의 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.
디스플레이 장치(1000)는 랩탑 컴퓨터(Laptop Computer), 이동 전화기(Mobile Phone), 스마트 폰(Smart Phone), 태블릿(Tablet) PC, PDA(Personal Digital Assistant) 또는 디지털 스틸 카메라(Digital Still Camera)로 구현될 수 있다.
도 10을 참조하면, 디스플레이 장치(1000)는 디스플레이 패널(200), 타이밍 컨트롤러(500), 소스 드라이버(300), 게이트 드라이버(400), 감마 전압 발생부(100) 및 메모리(600)를 포함할 수 있다. 타이밍 컨트롤러(500), 소스 드라이버(300), 게이트 드라이버(400), 감마 전압 발생부(100) 및 메모리(600)는 하나의 반도체 칩 또는 복수의 반도체 칩으로 구현될 수 있다.
디스플레이 패널(200)은 행방향으로 주사신호를 전달하는 게이트 라인들(GL1~GLg)과, 게이트 라인들(GL1~GLg)과 교차하는 방향으로 배치되며 열방향으로 계조 전압을 전달하는 소스 라인들(SL1~SLs)과, 게이트 라인(GL1~GLg) 및 소스 라인들(SL1~SLs)이 교차하는 영역에 배열된 픽셀들(PX)을 포함하며, 픽셀들(PX)에 제공된 계조 전압을 기초로 영상을 표시한다. 디스플레이 패널(200)은 LCD(liquid crystal display), LED(light emitting diode) 디스플레이, OLED(organic LED) 디스플레이, AMOLED(active-matrix OLED) 디스플레이 및 플렉시블(flexible) 디스플레이로 구현될 수 있고, 그 밖에 다른 종류의 평판 디스플레이로 구현될 수 있다.
타이밍 컨트롤러(500)는 소스 드라이버(300) 및 게이트 드라이버(400)를 제어하기 위한 제어 신호(CNT1, CNT2)를 생성하고, 외부로부터 수신한 영상 신호(RGB)를 영상처리하거나 또는 디스플레이 패널(200) 픽셀배역 특성에 맞게 변환하여, 변환된 영상 신호(RGB)드라이버(400)로 전송한다.
소스 드라이버(300) 및 게이트 드라이버(400)는 타이밍 컨트롤러(500)에서 제공된 제어신호(CNT1, CNT2)에 기초하여, 디스플레이 패널(200)을 구동한다. 게이트 드라이버(400)는 디스플레이 패널(200)의 행에 순차적으로 스캔 신호를 인가하고, 소스 드라이버(300)는 영상 데이터(RGB)에 대응하는 계조별 감마 전압을 소스 라인들(SL1~SLs)을 통해 디스플레이 패널(200)의 픽셀들에 제공한다.
감마 전압 발생 회로(100)는 복수의 감마 전압(V<n-1:0>)을 생성하여, 소스 드라이버(300)로 전송한다. 감마 전압 발생 회로(100)는 보간 증폭 방식의 감마 엠프(도 1의 131)를 구비하고, 감마 엠프(131)가, 인가된 전압쌍의 두 전압을 보간증폭하여 감마 기준 전압(GRV1, GRV2,..., GRVm)을 생성하되, 오프셋 제어신호(SOC1, SOC2,...,SOCm)에 응답하여 감마 기준 전압(GRV1, GRV2,..., GRVm)의 오프셋을 제어함으로써, 원하는 전압 레벨의 감마 기준 전압(GRV1, GRV2,..., GRVm)을 생성할 수 있다. 이에 따라, 상기 감마 기준 전압(GRV1, GRV2,..., GRVm)을 전압 분배하여 생성되는 감마 전압(V<n-1:0>)의 오프셋을 줄일 수 있다. 한편, 원하는 전압 레벨의 감마 기준 전압(GRV1, GRV2,...,GRVm)이 생성되도록 설정된 오프셋 제어신호(SOC)는 메모리(600)에 저장될 수 있다.
도 11은 본 발명의 다른 실시예에 따른 디스플레이 장치의 구현예를 나타내는 도면이다. 도 11을 참조하면, 디스플레이 장치(2000)는 디스플레이 패널(2100) 및 복수의 구동 칩(2110, 2120)을 구비한 구동 회로부(2200)를 구비한다.
디스플레이 패널(2100)은 각각 복수의 R,G,B 픽셀들을 구비하는 제1 영역(AR1) 및 제2 영역(AR2)을 구비한다.
구동 회로부(2200)는 디스플레이 패널(2100)에 영상을 표시하기 위하여, 디스플레이 패널(2100)의 픽셀들에 구동 전압을 제공한다. 본 실시예에서, 구동 회로부(2200)는 디스플레이 패널(2100)의 제1 영역(AR1)을 구동하는 제1 구동 칩(2210) 및 제2 영역(AR2)를 구동하는 제2 구동 칩(2220)을 구비한다. 한편, 도 11의 구동 회로부(2200)는 두개의 구동 칩(2110, 2120)을 구비하는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 구동 회로부(2200)에 구비되는 구동 칩의 개수는 디스플레이 패널(2100)의 크기 및 각각의 구동 칩이 구동하는 소스 라인의 개수 등에 따라 달라질 수 있다.
각각의 구동 칩(2210, 2220)은 감마 전압을 생성하는 감마 전압 발생 회로를 구비한다. 한편, 제1 구동 칩(2210) 및 제2 구동 칩(2220) 중 적어도 하나의 구동 칩은 도 1의 감마 전압 발생 회로(100)를 구비한다. 예를 들어, 제1 구동 칩(2210) 및 제2 구동 칩(2220) 중 제1 구동 칩(2210)이 도 1의 감마 전압 발생 회로(100)를 구비할 경우, 제1 구동 칩(2210)에 구비된 감마 전압 발생 회로(100)에서 오프셋 제어신호(SOC)의 데이터를 조절하여, 제1 구동 칩(2210)에서 생성되는 감마 기준 전압들의 전압 레벨이 제2 구동 칩(2220)의 감마 전압 발생 회로에서 생성되는 감마 기준 전압들의 전압 레벨과 동일해지도록 조절할 수 있다. 또는 제1 구동 칩(2210) 및 제2 구동 칩(2220)이 모두 도 1의 감마 전압 발생 회로(100)를 구비하고, 각각의 구동 칩(2210, 2220)에 구비된 감마 전압 발생 회로(100)는 각각 오프셋 제어신호(SOC)의 데이터를 조절하여, 생성되는 감마 기준 전압들의 오프셋이 최소가 되도록 함으로써, 제1 구동 칩(2210) 및 제2 구동 칩(2220)에서 생성되는 감마 전압의 전압 차이를 줄일 수 있다.
구동 회로부(2200)가 복수의 구동 칩을 구비하고, 구동 칩 각각에서 계조 별 감마 전압을 생성할 경우, 구동 칩을 생성하는 공정 조건 등에 따라, 감마 엠프에서 출력되는 감마 기준 전압의 오프셋 편차로 인하여 복수의 구동 칩 각각에서 출력되는 감마 전압간에 전압 편차가 발생할 수 있다. 감마 전압간의 편차가 크게 발생할 경우, 디스플레이 패널(2100)에서 블록 단위로 색상이 달라지는 블록딤(blick dim)과 같은 현상이 발생하여 디스플레이 장치의 화질이 저하될 수 있다. 그러나, 본 발명의 실시예에 따른 디스플레이 장치(2000)는 구동 칩들(2210, 2220) 중 적어도 하나가 도 1의 감마 전압 발생 회로(100)를 구비하고, 감마 기준 전압의 출력의 오프셋을 제어함으로써, 구동 칩들(2210, 2220)에서 생성되는 감마 기준 전압의 전압차 및 이에 따른 계조별 감마 전압의 전압차를 감소시켜 화질 저하를 방지할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 감마 전압 발생 회로 110: 전압 분배부
120: 감마 선택부 130: 감마 버퍼부;
140: 계조 분배부 131, 131a, 131b: 감마 엠프

Claims (12)

  1. 전원전압들 사이의 전압 분배를 통해 분배전압들을 생성하는 전압 분배부;
    감마 선택 신호들에 응답하여, 상기 분배전압들 중 복수의 전압쌍을 선택하는 감마 선택부;
    복수의 감마 엠프를 구비하고, 상기 복수의 전압쌍 각각을 기초로, 복수의 감마 기준 전압을 생성하되, 대응하는 오프셋 제어신호에 따라, 상기 복수의 감마 기준 전압 각각의 오프셋을 제어하는 감마 버퍼부; 및
    상기 복수의 감마 기준 전압 사이의 전압 분배를 통하여 복수의 감마 전압을 생성하는 계조 분배부를 포함하고,
    상기 복수의 감마 엠프 각각은,
    상기 복수의 전압쌍 중 하나의 전압쌍을 양의 입력단자로 인가받아, 상기 오프셋 제어신호에 따라 상기 인가된 전압쌍의 두 전압을 보간증폭하여 출력전압을 생성하고, 상기 출력전압을 상기 복수의 감마 기준 전압 중 하나로서 출력하는 것을 특징으로 하는 감마 전압 발생 회로.
  2. 삭제
  3. 제1 항에 있어서,
    상기 오프셋 제어신호는 복수의 데이터 비트를 포함하고, 상기 감마 엠프의 출력전압은, 상기 오프셋 제어신호의 데이터값에 따라 전압 레벨이 단계적으로 조절되는 것을 특징으로 하는 감마 전압 발생 회로.
  4. 제3 항에 있어서,
    상기 감마 엠프의 출력전압의 오프셋 특성에 따라, 상기 오프셋 제어신호의 데이터값을 증가시키거나 감소시켜 상기 감마 엠프의 출력전압의 오프셋을 감소시키는 것을 특징으로 하는 감마 전압 발생 회로.
  5. 제3 항에 있어서,
    상기 오프셋 제어신호는, 각각 복수의 데이터 비트롤 포함하는 업신호 및 다운신호를 포함하고,
    상기 감마 엠프의 출력전압에 음의 오프셋이 발생하면, 상기 업신호의 데이터값을 증가시키고, 상기 감마엠프의 출력전압에 양의 오프셋이 발생하면, 상기 다운신호의 데이터값을 증가시키는 것을 특징으로 하는 감마 전압 발생 회로.
  6. 제1 항에 있어서, 상기 감마 엠프의 출력전압은,
    상기 오프셋 제어신호의 데이터값에 따라 전압레벨이 가변되고, 상기 오프셋 제어신호의 데이터값의 증감비율에 따른, 상기 출력전압의 전압레벨의 증감비율은 일정한 것을 특징으로 하는 감마 전압 발생 회로.
  7. 제1 항에 있어서, 상기 감마 엠프는,
    서로 다른 이득 파라미터를 갖고, 상기 오프셋 제어신호에 기초하여, 상기 인가된 전압쌍의 두 전압 중 하나의 전압을 각각 인가받아 동작하는 복수의 입력단; 및
    상기 복수의 입력단의 출력 신호의 합을 기초로 상기 출력전압을 생성하는 출력단을 구비하는 것을 특징으로 하는 감마 전압 발생 회로.
  8. 제7 항에 있어서, 상기 감마 엠프는,
    상기 오프셋 제어신호에 따라, 상기 인가된 전압쌍의 두 전압을 중복적으로 분배하여 상기 복수의 입력단 각각의 입력단자로 제공하는 입력 선택부를 더 포함하는 것을 특징으로 하는 감마 전압 발생 회로.
  9. 제7 항에 있어서, 상기 복수의 입력단의 이득 파라미터들은 서로 2n배(n은 2이상의 정수)의 차이를 갖는 것을 특징으로 하는 감마 전압 발생 회로.
  10. 제1 영역 및 제2 영역을 포함하는 디스플레이 패널;
    상기 디스플레이 패널의 제1 영역을 구동하는 제1 구동 칩; 및
    상기 디스플레이 패널의 제2 영역을 구동하는 제2 구동 칩을 포함하고,
    상기 제1 구동칩 및 제2 구동칩 중 적어도 하나의 구동칩은,
    감마 기준 전압을 생성하고, 오프셋 제어신호에 기초하여, 상기 감마 기준 전압의 오프셋을 제어하는 감마 전압 발생 회로를 포함하고
    상기 감마 전압 발생 회로는,
    전원전압들 사이의 전압 분배를 통해 생성되는 복수의 전압들 중 두 전압을 양의 입력단자로 인가받고, 상기 인가받은 두 전압을 보간증폭하여 상기 감마 기준 전압을 생성하되, 상기 오프셋 제어신호에 기초하여 상기 감마 기준 전압의 전압레벨을 가변시키는 감마 엠프를 구비하는 것을 특징으로 하는 디스플레이 장치.
  11. 삭제
  12. 제10 항에 있어서, 상기 감마 엠프는,
    서로 다른 이득 파라미터를 갖고, 상기 오프셋 제어신호에 기초하여 상기 두 전압 중 하나의 전압을 인가받는 복수의 입력단을 구비하고,
    상기 오프셋 제어신호에 기초하여, 상기 복수의 입력단에 인가되는 전압이 결정되는 것을 특징으로 하는 디스플레이 장치.
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