KR20090046998A - 실리콘 나노크리스탈을 갖는 전하트랩층 형성방법과, 이를이용한 불휘발성 메모리소자 및 그 제조방법 - Google Patents

실리콘 나노크리스탈을 갖는 전하트랩층 형성방법과, 이를이용한 불휘발성 메모리소자 및 그 제조방법 Download PDF

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Abstract

실리콘-나노크리스탈을 갖는 전하트랩층을 형성하기 위해, 먼저 기판위에 비정질 실리콘막을 형성한다. 그리고 산화분위기 또는 질화분위기에서 비정질 실리콘막에 대한 열처리를 수행한다. 열처리는 실리콘-나노크리스탈 형성을 위한 1차 열처리와, 매트릭스 형성을 위한 2차 열처리를 포함할 수 있다. 그러면 1차 열처리에 의해 비정질 실리콘막 내부에는 실리콘-나노크리스탈이 형성되며, 2차 열처리에 의해 비정질 실리콘막은 산화 또는 질화되고, 결과적으로 실리콘-나노크리스탈을 갖는 실리콘옥사이드막 또는 실리콘나이트라이드막으로 이루어지는 전하트랩층이 형성된다.
전하트랩층, 실리콘-나노크리스탈, 상 분리, 열처리

Description

실리콘 나노크리스탈을 갖는 전하트랩층 형성방법과, 이를 이용한 불휘발성 메모리소자 및 그 제조방법{Method of fabricating the charge trapping layer having Silicon nanocrystal, and nonvolatile memory device and method of manufacturing the nonvolatile memory device using the same}
본 발명은 반도체 메모리소자 제조방법에 관한 것으로서, 특히 실리콘 나노크리스탈(Silicon nonocrystal)을 갖는 전하트랩층 형성방법과, 이를 이용한 불휘발성 메모리소자 및 그 제조방법에 관한 것이다.
불휘발성 메모리소자로 사용되고 있는 플로팅게이트 구조는 요구되는 성능에 부합하지 못하는 집적도로 인하여 한계를 나타내고 있으며, 이에 따라 최근에는 전하트랩층(charge trapping layer)을 갖는 불휘발성 메모리소자에 대한 관심이 증폭되고 있다. 전하트랩층을 갖는 불휘발성 메모리소자는, 기존의 플로팅게이트 대신에 전하트랩층을 채용하고 있다. 이와 같이 전하트랩층을 갖는 불휘발성 메모리소자의 예로는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 구조나 MANOS(Metal-Al2O3-Nitride-Oxide-Silicon) 구조가 있다.
전하트랩층은 실리콘기판 내의 채널영역에 있다가 일정 조건하에서 터널링층을 관통하여 유입되는 전하(charge)들을 저장시키기 위한 층으로서, 이를 위해서는 전하트랩층 내에 일정 숫자 이상의 트랩사이트(trap site)들이 존재하여야 한다. 통상적으로 전하트랩층으로는, 비정질(amorphous) 실리콘나이트라이드막, 비정질 알루미늄나이트라이드막, 실리콘-나노크리스탈을 갖는 실리콘옥사이드막, 실리콘-나노크리스탈을 갖는 실리콘나이트라이드막 등이 사용된다. 특히 나노크리스탈을 갖는 경우, 나노크리스탈의 크기, 숫자 및 분포도에 의해 전하트랩층 내에 저장되는 전하의 양과 분포에 영향을 끼치고, 결과적으로는 메모리소자의 동작특성에도 영향을 끼친다.
현재 나노크리스탈을 갖는 실리콘나이트라이드막이나 나노크리스탈을 갖는 실리콘옥사이드막을 형성하기 위하여, 실리콘-리치(Silicon-rich) 실리콘나이트라이드막 또는 실리콘-리치 실리콘옥사이드막을 터널링층 위에 형성한 후에 고온에서 열처리를 장시간 수행하였다. 이와 같은 열처리에 의해, 실리콘-리 실리콘나이트라이드막 또는 실리콘-리치 실리콘옥사이드막 내부에 상분리(phase separation) 현상이 발생하고, 이 상분리 현상에 의해 실리콘나이트라이드 또는 실리콘옥사이드의 매트릭스(matrix) 내에 실리콘-나노크리스탈이 생성되었다. 그러나 이와 같은 방법에 의해 생성된 실리콘-나노크리스탈은 랜덤(random)하게 생성됨에 따라 크기 및 분포가 불균일하게 형성되는 경향이 있으며, 이에 따라 메모리소자의 동작특성을 열화시키는 원인으로 작용할 수도 있다.
본 발명이 해결하고자 하는 과제는, 전하트랩층 내부에 실리콘-나노크리스탈이 균일한 크기와 균일한 분포를 갖도록 하여 소자의 동작특성을 향상시킬 수 있도록 하는 실리콘 나노크리스을 갖는 전하트랩층 형성방법과, 이를 이용한 불휘발성 메모리소자 및 그 제조방법을 제공하는 것이다.
실리콘-나노크리스탈을 갖는 전하트랩층을 형성하기 위해, 먼저 기판위에 비정질 실리콘막을 형성한다. 그리고 산화분위기 또는 질화분위기에서 비정질 실리콘막에 대한 열처리를 수행한다. 열처리는 실리콘-나노크리스탈 형성을 위한 1차 열처리와, 매트릭스 형성을 위한 2차 열처리를 포함할 수 있다. 그러면 1차 열처리에 의해 비정질 실리콘막 내부에는 실리콘-나노크리스탈이 형성되며, 2차 열처리에 의해 비정질 실리콘막은 산화 또는 질화되고, 결과적으로 실리콘-나노크리스탈을 갖는 실리콘옥사이드막 또는 실리콘나이트라이드막으로 이루어지는 전하트랩층이 형성된다.
이를 이용해 불휘발성 메모리소자를 제조하기 위해서는, 먼저 기판위에 터널링층을 형성한다. 터널링층 위에 비정질 실리콘막을 형성한다. 산화분위기 또는 질화분위기에서 비정질 실리콘막에 대한 열처리를 수행하여 전하트랩층으로서 실리콘-나노크리스탈을 갖는 실리콘옥사이드막 또는 실리콘나이트라이드막을 형성한다. 전하트랩층 위에 차폐층을 형성한다. 그리고 차폐층 위에 컨트롤게이트전극을 형성 한다.
일 실시예에 따른 불휘발성 메모리소자는, 기판 위에 형성된 터널링층과, 터널링층 위에 형성되며 실리콘-나노크리스탈을 갖는 실리콘옥사이드막 또는 실리콘나이트라이드막과, 실리콘옥사이드막 또는 실리콘나이트라이드막상에 형성된 차폐층과, 그리고 차폐층 위에 형성된 컨트롤게이트전극을 포함한다.
본 발명에 따르면, 실리콘-나노크리스탈을 균일한 크기로 형성할 수 있으며, 일반적인 상분리에 의하는 경우보다 형성되는 실리콘-나노크리스탈의 숫자를 증가시킬 수 있다. 이에 따라 높은 밀도의 전하트랩사이트를 전하트랩층 내에 균일하게 형성시킬 수 있으며, 결과적으로 메모리소자의 동작특성을 향상시키고 특성의 균일도를 증대시킬 수 있다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 실리콘-나노크리스탈을 갖는 전하트랩층 형성방법과, 이를 이용한 불휘발성 메모리소자 및 그 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 1을 참조하면, 실리콘기판과 같은 기판(100) 위에 터널링층(110)을 형성한다. 터널링층(110)은 적어도 20Å 이상의 두께를 갖는 옥사이드막으로 형성한다. 옥사이드막 형성을 위해서는 열산화방법이나 라디컬산화(radical oxidation)방법을 사용할 수 있다. 터널링층(110)으로서 옥사이드막을 형성한 후에는 N2O 가스 또는 NO 가스 분위기에서의 열공정을 수행하여 옥사이드막을 질화처리할 수도 있다. 이 질화처리에 의해, 나이트로전(N)이 주로 기판(100)과 터널링막(110)의 계면에 배치되어 기판(100)과 터널링막(110) 사이의 계면 특성을 향상시킨다.
도 2를 참조하면, 터널링층(110) 위에 비정질(amorphous) 실리콘막(122)을 형성한다. 비정질 실리콘막(122)은 대략 20Å 내지 100Å의 두께를 갖도록 형성한다. 비정질 실리콘막(122)은 화학기상증착(CVD; Chemical Vapor Deposition)방법을 사용하여 형성할 수 있지만, 이에 한정되는 것은 아니다. 반응가스로는 실레인(silane)과 H2 가스의 혼합가스를 사용한다. 실레인 대신에 디클로로 실레인(dicloro silane)을 사용할 수도 있다.
도 3을 참조하면, 비정질 실리콘막(122)에 대한 1차 열처리를 수행한다. 1차 열처리는 후속으로 수행될 2차 열처리에 비해 상대적으로 낮은 온도, 예컨대 대략 400℃ 내지 700℃의 온도에서 수행한다. 그리고 열처리시 분위기는 환원분위기, 예컨대 진공 분위기, H2 분위기 또는 불활성 가스 분위기로 설정한다. 1차 열처리에 의해, 비정질 실리콘이 결정화되고, 따라서 비정질 실리콘막(122) 내부에는 실리콘-나노크리스탈(124)이 생성된다. 비정질 실리콘이 결정화되는 과정에서 실리콘-나노크리스탈(124)이 생성되므로 많은 수의 실리콘-나노크리스탈(124)을 생성시킬 수 있다.
도 4를 참조하면, 1차 열처리를 수행한 후에 상대적으로 높은 온도, 예컨대 대략 700℃ 내지 1200℃의 온도에서의 2차 열처리를 수행한다. 2차 열처리는 산화분위기 또는 질화분위기에서 수행한다. 전하트랩층(120)을 실리콘옥사이드막으로 형성하고자 할 경우 산화분위기에서 2차 열처리를 수행하고, 전하트랩층(120)을 실리콘나이트라이드막으로 형성하고자 할 경우 질화분위기에서 2차 열처리를 수행한다. 산화분위기는 O2 가스 또는 H2O 가스를 이용하여 형성하며, 질화분위기는 N2 가스 또는 NH3 가스를 이용하여 형성한다. 2차 열처리에 의해 실리콘옥사이드막 또는 실리콘나이트라이드막의 매트릭스 상(matrix phase)이 형성되고, 실리콘-나노크리스탈(124)의 크기는 더욱 더 작아진다. 결과적으로 실리콘옥사이드막 또는 실리콘나이트라이드막의 매트릭스 상(matrix phase)으로 이루어지는 전하트랩층(120) 내부에 불연속적인 상으로 실리콘-나노크리스탈(124)이 존재하는 마이크로구조(microstructure)가 만들어진다. 실리콘-나노크리스탈(124)의 크기는 여러 공정조건들, 예컨대 비정질 실리콘막(도 2의 122)의 증착두께, 열처리 온도, 열처리 프로파일, 열처리 시간 등에 의해 제어가 가능한다. 예로서, 앞서 언급한 바와 같이, 저온의 환원분위기에서 1차 열처리를 수행하여 많은 수의 실리콘-나노크리스탈 핵(nucleus)을 형성한 후, 고온의 질화분위기나 산화분위기에서 2차 열처리를 수행하면 크기가 작으면서 균일하고 숫자가 많은 실리콘-나노크리스탈(124)을 포함하는 전하트랩층(120)을 형성할 수 있다.
도 5를 참조하면, 전하트랩층(120) 위에 차폐층(blocking layer)(130)을 형성한다. 차폐층(130)은 대략 50Å 내지 300Å 두께의 알루미늄옥사이드(Al2O3)막으로 형성한다. 다른 예에서 차폐층(130)은 화학기상증착(CVD)방법을 이용한 실리콘옥사이드막으로 형성할 수도 있다. 차폐층(130)을 형성한 후에는 급속열처리(RTP; Rapid Thermal Processing)를 수행하여 밀집화(densification)시킬 수 있다.
도 6을 참조하면, 차폐층(130) 위에 컨트롤게이트전극(140)을 형성한다. 컨트롤게이트전극(140)은 n형 불순물이 고농도, 예컨대 1×1019 내지 5×1020 atoms/㎤로 도핑된 폴리실리콘막으로 형성한다. 다른 예에서, 컨트롤게이트전극(140)은 일함수(work function)가 4.5eV 이상인 금속게이트, 예컨대 탄탈륨나이트라이드(TaN)막, 티타늄나이트라이드(TiN) 또는 텅스텐나이트라이드(WN)막으로 형성한다. 비록 도면에 나타내지는 않았지만, 컨트롤게이트전극(140) 위에 워드라인의 비저항을 낮추기 위해 저저항층(미도시)을 형성할 수도 있다. 컨트롤게이트전극(140)을 폴리실리콘막으로 형성한 경우, 저저항층은 텅스텐실리사이드(WSi)막이나, 텅스텐나이트라이드(WN)막/텅스텐실리사이드(WSi)막으로 형성한다. 컨트롤게이트전극(140)을 금속막으로 형성한 경우, 저저항층은 폴리실리콘막/텅스텐나이트라이드(WN)막/텅스텐실리사이드(WSi)막으로 형성한다.
도 7을 참조하면, 전하트랩층(120), 차폐층(130) 및 컨트롤게이트전극(140)에 대한 통상의 패터닝을 수행하여 전하트랩층(120)을 갖는 게이트스택을 형성한다. 그리고 도면에 나타내지는 않았지만, 기판(100) 내에 불순물영역(미도시) 형성을 위한 이온주입을 수행한다.
도 1 내지 도 7은 본 발명에 따른 실리콘-나노크리스탈을 갖는 전하트랩층 형성방법과, 이를 이용한 불휘발성 메모리소자 및 그 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.

Claims (15)

  1. 기판위에 비정질 실리콘막을 형성하는 단계; 및
    산화분위기 또는 질화분위기에서 상기 비정질 실리콘막에 대한 열처리를 수행하여 실리콘-나노크리스탈을 갖는 실리콘옥사이드막 또는 실리콘나이트라이드막을 형성하는 단계를 포함하는 전하트랩층 형성방법.
  2. 제1항에 있어서,
    상기 비정질 실리콘막은 20Å 내지 100Å의 두께로 형성하는 전하트랩층 형성방법.
  3. 제1항에 있어서,
    상기 비정질 실리콘막은 실레인 또는 디클로로 실레인과 수소가스의 혼합가스를 이용한 화학기상증착방법을 사용하여 형성하는 전하트랩층 형성방법.
  4. 제1항에 있어서,
    상기 열처리는, 상대적으로 저온에서 수행하는 제1 열처리와 상대적으로 고온에서 수행하는 제2 열처리를 포함하는 전하트랩층 형성방법.
  5. 제4항에 있어서,
    상기 제1 열처리는, 400℃ 내지 700℃의 온도에서 수행하고, 상기 제2 열처리는 700℃ 내지 1200℃의 온도에서 수행하는 전하트랩층 형성방법.
  6. 제4항에 있어서,
    상기 제1 열처리는 환원분위기에서 수행하고, 상기 제2 열처리는 산화분위기 또는 질화분위기에서 수행하는 전하트랩층 형성방법.
  7. 제6항에 있어서,
    상기 환원분위기는 진공, H2 가스 또는 불활성 가스를 이용하여 형성하고, 상기 산화분위기는 O2 가스 또는 H2O 가스를 이용하여 형성하며, 그리고 상기 질화분위기는 N2 가스 또는 NH3 가스를 이용하여 형성하는 전하트랩층 형성방법.
  8. 기판위에 터널링층을 형성하는 단계;
    상기 터널링층 위에 비정질 실리콘막을 형성하는 단계; 및
    산화분위기 또는 질화분위기에서 상기 비정질 실리콘막에 대한 열처리를 수행하여 전하트랩층으로서 실리콘-나노크리스탈을 갖는 실리콘옥사이드막 또는 실리콘나이트라이드막을 형성하는 단계;
    상기 전하트랩층 위에 차폐층을 형성하는 단계; 및
    상기 차폐층 위에 컨트롤게이트전극을 형성하는 단계를 포함하는 불휘발성 메모리소자 제조방법.
  9. 제8항에 있어서,
    상기 비정질 실리콘막은 20Å 내지 100Å의 두께로 형성하는 불휘발성 메모리소자 제조방법.
  10. 제8항에 있어서,
    상기 비정질 실리콘막은 실레인 또는 디클로로 실레인과 수소가스의 혼합가스를 이용한 화학기상증착방법을 사용하여 형성하는 불휘발성 메모리소자 제조방법.
  11. 제8항에 있어서,
    상기 열처리는, 상대적으로 저온에서 수행하는 제1 열처리와 상대적으로 고온에서 수행하는 제2 열처리를 포함하는 불휘발성 메모리소자 제조방법.
  12. 제11항에 있어서,
    상기 제1 열처리는, 400℃ 내지 700℃의 온도에서 수행하고, 상기 제2 열처리는 700℃ 내지 1200℃의 온도에서 수행하는 불휘발성 메모리소자 제조방법.
  13. 제11항에 있어서,
    상기 제1 열처리는 환원분위기에서 수행하고, 상기 제2 열처리는 산화분위기 또는 질화분위기에서 수행하는 불휘발성 메모리소자 제조방법.
  14. 제13항에 있어서,
    상기 환원분위기는 진공, H2 가스 또는 불활성 가스를 이용하여 형성하고, 상기 산화분위기는 O2 가스 또는 H2O 가스를 이용하여 형성하며, 그리고 상기 질화분위기는 N2 가스 또는 NH3 가스를 이용하여 형성하는 불휘발성 메모리소자 제조방법.
  15. 기판 위에 형성된 터널링층;
    상기 터널링층 위에 형성되며 실리콘-나노크리스탈을 갖는 실리콘옥사이드막 또는 실리콘나이트라이드막;
    상기 실리콘옥사이드막 또는 실리콘나이트라이드막상에 형성된 차폐층; 및
    상기 차폐층 위에 형성된 컨트롤게이트전극을 포함하는 불휘발성 메모리소자.
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JP4072621B2 (ja) 2003-10-23 2008-04-09 国立大学法人名古屋大学 シリコンナノ結晶の作製方法及びフローティングゲート型メモリキャパシタ構造の作製方法
KR100785015B1 (ko) * 2006-05-18 2007-12-12 삼성전자주식회사 실리콘 나노 결정을 플로팅 게이트로 구비하는 비휘발성메모리 소자 및 그 제조방법
KR20070119944A (ko) * 2006-06-16 2007-12-21 삼성전자주식회사 실리콘 나노 결정 형성 방법 및 이 방법이 적용된 메모리소자의 제조 방법

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