KR20090045679A - 반도체 소자 제조 방법 - Google Patents
반도체 소자 제조 방법 Download PDFInfo
- Publication number
- KR20090045679A KR20090045679A KR1020070111620A KR20070111620A KR20090045679A KR 20090045679 A KR20090045679 A KR 20090045679A KR 1020070111620 A KR1020070111620 A KR 1020070111620A KR 20070111620 A KR20070111620 A KR 20070111620A KR 20090045679 A KR20090045679 A KR 20090045679A
- Authority
- KR
- South Korea
- Prior art keywords
- spin
- insulating film
- semiconductor device
- device manufacturing
- proceeds
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 43
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 claims abstract description 19
- 238000000137 annealing Methods 0.000 claims abstract description 15
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 10
- 239000001257 hydrogen Substances 0.000 claims abstract description 10
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 10
- 239000001301 oxygen Substances 0.000 claims abstract description 10
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 10
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 16
- WQGWDDDVZFFDIG-UHFFFAOYSA-N pyrogallol Chemical compound OC1=CC=CC(O)=C1O WQGWDDDVZFFDIG-UHFFFAOYSA-N 0.000 claims description 7
- 229920001709 polysilazane Polymers 0.000 claims description 4
- 230000004888 barrier function Effects 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims description 2
- 239000006200 vaporizer Substances 0.000 claims description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 2
- 238000005452 bending Methods 0.000 abstract description 5
- 238000009413 insulation Methods 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 76
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000005336 cracking Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 229910018557 Si O Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000635 electron micrograph Methods 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
본 발명은 습식어닐방식으로 스핀온절연막을 큐어링하여 밀도가 균일한 스핀온절연막을 형성하고, 이를 이용하여 패턴의 휘어짐 및 쓰러짐 현상을 방지하는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 패턴이 형성된 기판상에 스핀온절연막을 도포하는 단계 및 수소 및 산소가 혼합된 분위기에서 상기 스핀온절연막을 습식큐어링하는 단계를 포함하여 이루어지므로써, 균일 밀도의 스핀온절연막을 형성할 수 있다.
베이킹, 큐어링, 스핀온절연막, 밀도, 스핀
Description
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자 제조 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory) 소자는 복수의 층에 소자를 개재시킴으로써 감소되는 디자인룰(design rule)에 대응하고 있다. 그리고 복수의 층은 층간절연막에 의해 절연되는데, 기존에는 HDP물질(High Density Plasma material)을 사용하였다. 그러나, 현재는 HDP물질의 갭필마진(gap fill margin)이 부족하여 스핀온절연막(Spin On Dielectric)으로 전환되고 있다. 스핀온절연막은 갭필특성이 우수한 졸-겔(sol-gel) 상태이기 때문에 DRAM소자 디자인룰의 감소율에 대응할 수 있다.
스핀온절연막은 스핀코팅(spin coatin)단계, 베이킹(baking)단계 및 큐어링(curing)단계를 거쳐 형성되는데, 큐어링단계는 퍼하이드로-폴리실라잔(Perhydro-polysilazane) - (SiH2NH)n - 구조를 갖는 스핀온절연막을 실리콘산화 막(SiO2)로 전환시키기 위한 단계이다.
현재 스핀온절연막의 큐어링은 400℃이상의 챔버온도에서 O2 플라즈마(plasma)를 이용하는 건식어닐(dry anneal) 방식을 사용하고 있다. 그러나, 건식어닐을 통한 스핀온절연막의 큐어링은 패턴(pattern)이 휘어지는 현상(bending) 및 스핀온절연막에 크랙(crack)이 발생한다.
도 1은 패턴(11)의 휘어짐 현상을 촬영한 전자현미경 사진으로, 이를 참조하면 패턴(11)이 휘어진 것을 확인할 수 있다. 이는 큐어링된 스핀온절연막(12)이 막질내 높이에 따라 경도(hardening)가 다르기 때문이다. 즉, 큐어링단계에서 스핀온절연막(12)의 표면은 빠르게 경화되나, 패턴(11) 사이의 스핀온절연막(12)은 느리게 경화되기 때문에, 스핀온절연막(12)이 막질내 높이에 따라 물질특성이 달라지고 이에 따라 패턴(11)이 휘어지는 것이다. 이렇게 패턴(11)의 휘어짐 현상이 심해질 경우, 쓰러짐 현상(leaning)이 발생되어 소자의 특성을 열화 시킬 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 습식어닐방식으로 스핀온절연막을 큐어링하여 밀도가 균일한 스핀온절연막을 형성하고, 이를 이용하여 패턴의 휘어짐 및 쓰러짐 현상을 방지하는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 패턴이 형성된 기판상에 스핀온절연막을 도포하는 단계 및 수소 및 산소가 혼합된 분위기에서 상기 스핀온절연막을 습식큐어링하는 단계를 포함하여 이루어짐을 특징으로 한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은 습식어닐방식으로 스핀온절연막을 큐어링하여 막질내 밀도를 균일하게 한다. 따라서, 스핀온절연막에 의해 감싸지는 패턴의 휘어짐 및 쓰러짐 현상을 방지할 수 있다.
또한, 스핀온절연막 상에 형성되는 비정질카본막을 250~450℃의 저온에서 형성하여 박막간 스트레스로 인한 스핀온절연막의 크랙을 방지한다.
따라서, 반도체 소자의 안정성 및 신뢰성을 향상시킬 수 있으며, 나아가 수 율을 향상시킬 수 있는 효과를 갖는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정단면도이다.
도 2a에 도시된 바와 같이, 패턴(22)이 형성된 기판(21) 상에 스핀온절연막(23)을 스핀방식으로 코팅한다.
패턴(22)은 도전패턴 및 절연패턴일 수 있으며, 도전패턴일 경우 워드라인(word line) 또는 비트라인(bit line)일 수 있다. 그리고, 스핀온절연막(23)은 소자간 절연 및 층간 절연을 위해 형성되는 박막으로 퍼하이드로-폴리실라잔(Perhydro-polysilazane) - (SiH2NH)n - 구조를 갖는다.
도 2b에 도시된 바와 같이, 코팅된 스핀온절연막(23)을 베이킹(baking)한다.
스핀온절연막(23)의 베이킹은 스핀온절연막(23) 내의 용매를 제거하는 단계이다.
도 2c에 도시된 바와 같이, 베이킹된 스핀온절연막(23A)을 큐어링(curing)한다.
스핀온절연막(23A)의 큐어링은 수소(H2)와 산소(O2) 분위기의 습식어닐로 진행하는데, 이 경우의 화학반응식은 다음과 같다.
[반응식 1]과 같이 수소와 산소가 반응하여 생성된 H2O와 퍼하이드로-폴리실라잔(SiH2NH)n이 반응하여 NH기의 치환반응을 원활하게 한다. 따라서, 밀도가 균일한 실리콘산화막(SiO2)화된 스핀온절연막(23A)을 형성할 수 있다.
습식어닐방식의 스핀온절연막(23A) 큐어링은 다음과 같은 공정조건을 통해 보다 용이하게 균일한 밀도의 스핀온절연막(23A)을 얻을 수 있다.
먼저, 큐어링은 수소와 산소가스를 이용하며, 350℃이하의 공정온도와 780Torr이하의 공정압력에서 진행한다.
그리고, 실시예적으로 공정조건을 접근할 경우, 스핀온절연막(23A)의 큐어링은 퍼니스(furnace), 특히 파이로(pyro)퍼니스와 CWVG(Cathelystic Water Vaporizer Generator)퍼니스에서 진행 가능하다.
먼저, 파이로퍼니스를 이용할 경우는 740~780Torr의 공정압력, 300~350℃의 공정온도, 1~3L의 수소유량, 2~6L의 산소유량의 공정조건으로 진행한다. 그리고, 파이로퍼니스에서 로딩(loading)은 150~250℃의 로딩온도에서 진행하며, 분당 5~10℃의 램프업(ramp up) 속도로 진행한다.
다음으로, CWVG퍼니스를 이용할 경우는 100~700Torr의 공정압력, 250~350℃의 공정온도, 1~3L의 수소유량, 2~6L의 산소유량의 공정조건으로 진행한다. 그리고, CWVG퍼니스에서 로딩은 150~250℃의 로딩온도에서 진행하며, 분당 5~10℃의 램프업(ramp up) 속도로 진행한다. 또한, CWVG퍼니스로 직접(direct) 투입되는 산소의 유량은 5~20L이다.
위와 같은 조건으로 스핀온절연막(33B)을 형성할 경우, 균일한 밀도의 실리콘산화막(SiO2)화된 스핀온절연막(33B)을 얻을 수 있다.
도 2d에 도시된 바와 같이, 스핀온절연막(23B) 상에 하드마스크막으로 비정질카본막패턴(24)을 형성한다.
비정질카본막패턴(24)은 250~450℃의 저온에서 형성하는 것이 바람직하다.
이어서, 비정질카본막패턴(24)을 식각장벽으로 스핀온절연막(23B)을 식각하여 콘택홀(25)을 형성한다.
여기서, 비정질카본막패턴(24)을 저온에서 형성하는 이유는 종래의 500℃ 이상의 고온에서 비정질카본막패턴(24)을 형성할 경우, 스핀온절연막(23B)에 크랙(crack)이 발생되기 때문이다.
종래에서 스핀온절연막의 크랙 발생은 크게 두 가지로, 먼저 스핀온절연막이 높이에 따라 경도(hardening)가 차이가 나기 때문으로, 본 발명에서는 균일한 밀도를 갖는 스핀온절연막(23B)으로서 해결하였다.
다음으로, 스핀온절연막(23B)을 실리콘산화막화 했을 경우에 스핀온절연 막(23B)은 장력 스트레스(tensile stress)를 갖는다. 그리고, 비정질카본막(24)을 500℃ 이상의 고온에서 형성했을 경우, 비정질카본막(24)도 장력 스트레스를 갖는다. 때문에, 서로의 장력 스트레스로 인해 스핀온절연막(23B)에 크랙이 방생하는 것이다.
한편, 비정질카본막(24)을 250~450℃의 저온에서 형성할 경우, 비정질카본막(24)은 압력 스트레스(compressive stress)가 된다. 본 발명에서는 이러한 효과를 이용하여 저온에서 비정질카본막(24)을 스핀온절연막(23B) 상에 형성하여 스핀온절연막(23B)의 크랙을 방지한다.
전술한 바와 같은 본 발명의 실시예는 스핀온절연막(23A) 큐어링을 습식어닐방식으로 진행하며, 습식어닐은 200~350℃의 공정온도와 100~780Torr의 공정압력에서 진행하는 것이 바람직하다.
위와 같은 공정조건으로 진행할 경우, 막질내 높이에 따른 밀도가 균일한 스핀온절연막(23B) - Si-O결합구조 - 을 얻을 수 있어, 패턴의 휘어짐 및 쓰러짐 현상을 방지할 수 있다. 또한, 큐어링된 스핀온절연막(23B)의 크랙을 방지할 수 있다.
그리고, 큐어링된 스핀온절연막(23B) 상에 형성되어 스트레스를 통한 크랙을 야기시켰던 비정질카본막패턴(24)을 250~450℃의 저온에서 형성한다. 결과적으로, 스트레스를 완화시켜 스핀온절연막(23B)의 크랙을 방지할 수 있다.
또한, 패턴(22)이 노출될 경우 산화문제가 야기될 수 있는데, 종래의 건식어닐방식으로 진행했을 경우보다 습식어닐로 진행하는 것이 산화정도측면에서 유리하 다. 즉, 실험적으로 패턴(22)을 텅스텐막으로 형성한 상태에서 건식어닐방식을 적용했을 경우에 산화된 두께가 340Å인 반면, 습식어닐방식을 적용했을 경우 산화된 두께가 50Å이하로 확인되었다.
따라서, 습식어닐방식의 스핀온절연막(22) 큐어링은 막질내 밀도의 균일성 및 패턴(22)의 노출에 의한 산화정도측면에서 종래의 건식어닐방식보다 유리한 효과를 갖는다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 패턴(11)의 휘어짐 현상을 촬영한 전자현미경 사진.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 기판 22 : 패턴
23B : 큐어링된 스핀온절연막 24 : 비정질카본막패턴
25 : 콘택홀
Claims (13)
- 패턴이 형성된 기판상에 스핀온절연막을 도포하는 단계; 및수소 및 산소가 혼합된 분위기에서 상기 스핀온절연막을 습식큐어링하는 단계를 포함하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 스핀온절연막을 도포하는 단계이후에 상기 스핀온절연막을 베이킹하는 단계를 더 포함하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 습식큐어링을 진행한 후에, 비정질카본막패턴을 형성하는 단계; 및상기 비정질카본막패턴을 식각장벽으로 큐어링된 스핀온절연막을 식각하는 단계를 더 포함하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 습식어닐은 200~350℃의 공정온도와 100~780Torr의 공정압력에서 진행하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 습식큐어링은 퍼니스장비에서 진행하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 습식큐어링은 파이로(pyro)퍼니스 또는 CWVG(Cathelystic Water Vaporizer Generator)퍼니스에서 진행하는 반도체 소자 제조 방법.
- 제6항에 있어서,상기 습식큐어링을 파이로퍼니스로 진행할 경우, 740~780Torr의 공정압력, 300~350℃의 공정온도, 1~3L의 수소유량 및 2~6L의 산소유량의 공정조건으로 진행하는 반도체 소자 제조 방법.
- 제7항에 있어서,상기 습식큐어링을 파이로퍼니스로 진행할 경우, 웨이퍼 로딩(loading)은 150~250℃의 로딩온도에서 진행하며, 5~10℃/min의 램프업(ramp up) 속도로 진행하는 반도체 소자 제조 방법.
- 제6항에 있어서,상기 습식큐어링을 CWVG퍼니스로 진행할 경우, 100~700Torr의 공정압력, 250~350℃의 공정온도, 1~3L의 수소유량 및 2~6L의 산소유량의 공정조건으로 진행하는 반도체 소자 제조 방법.
- 제9항에 있어서,상기 습식큐어링을 파이로퍼니스로 진행할 경우, 로딩은 150~250℃의 로딩온도에서 진행하며, 5~10℃/min의 램프업(ramp up) 속도로 진행하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 도포되는 스핀온절연막은 퍼하이드로-폴리실라잔(Perhydro- polysilazane) 구조를 갖는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 패턴은 도전패턴 또는 절연패턴인 반도체 소자 제조 방법.
- 제3항에 있어서,상기 비정질카본막패턴을 형성하는 단계는 250~450℃의 공정온도에서 진행하는 반도체 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070111620A KR20090045679A (ko) | 2007-11-02 | 2007-11-02 | 반도체 소자 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070111620A KR20090045679A (ko) | 2007-11-02 | 2007-11-02 | 반도체 소자 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090045679A true KR20090045679A (ko) | 2009-05-08 |
Family
ID=40855736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070111620A KR20090045679A (ko) | 2007-11-02 | 2007-11-02 | 반도체 소자 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20090045679A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9721785B2 (en) | 2015-09-25 | 2017-08-01 | Samsung Sdi Co., Ltd. | Method for manufacturing silica layer, silica layer, and electronic device |
-
2007
- 2007-11-02 KR KR1020070111620A patent/KR20090045679A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9721785B2 (en) | 2015-09-25 | 2017-08-01 | Samsung Sdi Co., Ltd. | Method for manufacturing silica layer, silica layer, and electronic device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100354442B1 (ko) | 반도체 장치의 스핀 온 글래스 절연막 형성 방법 | |
| JP2007221058A (ja) | 半導体装置の製造方法 | |
| KR100945927B1 (ko) | 반도체 메모리장치의 제조방법 | |
| JPH08148559A (ja) | 絶縁膜を有する半導体装置の製造方法 | |
| JP2006222220A (ja) | 半導体装置の製造方法 | |
| JP2006344659A (ja) | 半導体装置及びその製造方法 | |
| TW200534389A (en) | Method for fabricating semiconductor device capable of preventing damage by wet cleaning process | |
| US6432843B1 (en) | Methods of manufacturing integrated circuit devices in which a spin on glass insulation layer is dissolved so as to recess the spin on glass insulation layer from the upper surface of a pattern | |
| US6489252B2 (en) | Method of forming a spin-on-glass insulation layer | |
| JP4901221B2 (ja) | 半導体装置の製造方法 | |
| US20080160716A1 (en) | Method for fabricating an isolation layer in a semiconductor device | |
| KR20090045679A (ko) | 반도체 소자 제조 방법 | |
| JP2012142528A (ja) | 半導体装置の製造方法 | |
| CN102148216A (zh) | 用于互连工艺的半导体结构及其制造方法 | |
| KR100531467B1 (ko) | 반도체 소자의 층간절연막 형성 방법 | |
| KR100908821B1 (ko) | 반도체 소자의 절연막 형성방법 | |
| JP2010050145A (ja) | 素子分離構造の製造方法および素子分離構造 | |
| JP2008010884A (ja) | 半導体装置の製造方法 | |
| JP4616492B2 (ja) | 半導体素子の絶縁膜形成方法 | |
| KR100965008B1 (ko) | 반도체 메모리 소자의 소자 분리막 형성 방법 | |
| KR100799057B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| JP3447458B2 (ja) | 半導体装置の製造方法 | |
| KR100322890B1 (ko) | 반도체장치의 절연막 형성방법 | |
| KR100891535B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100575874B1 (ko) | 비트라인 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |