KR20090032401A - 반도체소자의 게이트 및 그 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 게이트 및 그 형성방법에 관한 것으로, 특히 하나의 활성영역과 교차하는 제1 게이트 및 제2 게이트 중에서 대칭된 위치에 형성되는 게이트 높이를 달리하여 제1 게이트와 제2 게이트 간의 디커플링 캐패시턴스를 감소시킬 수 있도록 하는 기술이다.

Description

반도체소자의 게이트 및 그 형성방법{GATES OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
도 1 은 본 발명에 따라 형성된 반도체소자를 도시한 레이아웃도.
도 2 내지 도 7 은 본 발명의 실시예에 따른 반도체소자의 게이트 형성방법을 도시한 단면도.
본 발명은 반도체소자의 게이트 및 그 형성방법에 관한 것으로, 특히 리세스 게이트 마스크를 이용하여 리세스 게이트를 형성하되, 평행하게 이웃하는 게이트와의 깊이가 서로 달라 기생 캐패시턴스인 커플링 캐패시턴스를 최소화시킬 수 있도록 하는 방법에 관한 것이다.
과거에는 반도체기판 상에 게이트 구조물을 패터닝하고 이를 마스크로 반도체기판에 불순물 접합영역을 형성함으로써 트랜지스터를 형성하였다.
그리고, 종래에는 반도체소자가 고집적화됨에따라 반도체기판에 트렌치를 형성하고 이를 매립하는 게이트를 형성하는 리세스 게이트를 형성하였다.
종래의 반도체 소자의 형성방법은 다음과 같다.
먼저, 반도체 기판상에 활성영역을 정의하는 소자분리막을 형성한다.
게이트 마스크를 이용한 사진식각공정으로 반도체기판을 식각하여 게이트 영역에 트렌치를 형성한다.
그리고, 트렌치 표면에 게이트 산화막을 형성한다.
게이트 산화막이 형성된 트렌치를 매립하도록 게이트 도전층을 전체표면상부에 도전층은 폴리실리콘 및 금속층의 적층구조로 형성하여 저항을 감소시킨다.
여기서, 게이트 도전층은 트렌치를 폴리실리콘으로 매립하고 그 상부에 금속층을 형성하거나, 폴리실리콘 및 금속층의 적층구조로 트렌치를 매립하도록 형성한 것이다.
다음, 게이트 도전층 상부에 하드마스크층을 형성한다. 이때, 하드마스크층은 질화막으로 형성한 것이다.
그리고 게이트 마스크를 이용한 사진식각공정으로 하드마스크층 및 게이트 도전층을 패터닝하여 리세스 게이트를 형성한다.
후속 공정으로, 리세스 게이트를 마스크로 하여 반도체기판에 불순물을 이온주입하여 소오스/드레인을 형성한다.
상기한 바와 같이 종래기술에 따른 반도체소자의 게이트 및 그 형성방법은, 리세스 게이트를 같은 높이로 형성하여 이웃하는 게이트 장축방향으로 이웃하는 게이트와 그 사이에 존재하는 절연막으로 인하여 커플링 캐패시턴스가 형성되며 이는 기생 캐패시턴스로 작용하게 하여 반도체소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 게이트 장축 방향으로 평행한 이웃하는 리세스 게이트의 리세스 깊이를 달리하여 리세스 게이트 간의 커플링 캐패시턴스를 최소화시킬 수 있도록 하는 반도체소자의 게이트 및 그 형성방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체소자의 게이트는,
활성영역을 정의하는 소자분리막이 형성된 반도체기판과,
상기 활성영역 하나와 교차하는 제1 및 제2 게이트 영역에 각각 위치하는 제1 및 제2 게이트를 포함하되,
상기 제1 및 제2 게이트의 상측 높이를 서로 다르게 형성한 것과,
상기 제1 및 제2 게이트 중에서 하나의 게이트는 리세스 게이트이고 다른 하나의 게이트는 반도체기판상에 형성한 것과,
상기 제1 게이트는 활성영역, 소자분리영역 및 이들의 피치크기 만큼 상기 제1 게이트 영역 내에 교번으로 높이를 달리하여 형성하되, 상기 제2 게이트는 상기 제2 게이트 영역 내에 상기 제1 게이트와 같이 교번으로 높이를 달리하여 형성하되, 상기 제1 게이트와 비대칭시켜 형성한 것을 특징으로 한다.
본 발명에 따른 반도체소자의 게이트 형성방법은,
반도체기판상에 활성영역을 정의하는 소자분리막을 형성하는 공정과,
상기 활성영역과 교차하는 제1 및 제2 게이트 영역의 반도체기판을 식각하여 각각의 제1 및 제2 게이트 영역에 제1 및 제2 리세스를 형성하는 제1 식각공정과,
상기 제1 리세스를 제2 리세스보다 더 깊게 식각하는 제2 식각공정과,
상기 제1 및 제2 리세스 표면에 게이트 절연막을 형성하는 공정과,
상기 제2 리세스를 매립하는 게이트 도전층을 형성하되, 상기 제1 리세스의 저부만을 매립하여 각각의 제1 및 제2 게이트 영역에 상기 제1 및 제2 리세스의 높이가 서로 다른 리세스 게이트를 형성하는 공정을 포함하는 것과,
상기 제1 및 제2 리세스는 상기 제1 및 제2 게이트 영역 내에서 각각 교번으로 형성한 것과,
상기 제1 식각공정은 게이트 마스크를 이용한 사진식각공정으로 실시하는 것과,
상기 제2 식각공정은 전체표면상부에 감광막을 도포하는 공정과, 상기 제1 리세스 영역을 노출시키는 노광마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로 하여 상기 제1 리세스 영역의 저부를 식각하는 공정을 포함하는 것과,
상기 노광마스크는 상기 제1 및 제2 게이트 영역의 제1 리세스 영역이 서로 비대칭되는 위치에 투광영역을 형성한 것을 제1 특징으로 한다.
또한, 본 발명에 따른 반도체소자의 게이트 형성방법은,
반도체기판상에 활성영역을 정의하는 소자분리막을 형성하는 공정과,
상기 활성영역과 교차하는 제1 및 제2 게이트 영역 중에서 상기 제1 게이트 영역에 제1 리세스를 형성하는 공정과,
상기 제1 리세스를 매립하는 게이트 도전층을 전체표면상부에 형성하는 공정 과,
상기 게이트 도전층 상부에 상기 제2 게이트 영역을 도포하는 감광막패턴을 형성하는 공정과,
상기 감광막패턴을 마스크로 하여 상기 반도체기판을 노출시는 에치백 공정을 형성함으로써 제1 게이트 영역에 리세스 게이트를 형성하고 상기 반도체기판상의 제2 게이트 영역에 게이트를 패터닝하는 공정을 포함하는 것과,
상기 제1 게이트 영역에 리세스를 형성하는 공정은 상기 제2 게이트 영역을 차광한 게이트 마스크를 이용하여 실시하는 것과,
상기 감광막패턴 형성공정은 상기 제1 게이트 영역을 차광하는 게이트 마스크를 이용하여 형성한 것과,
상기 노광마스크는 상기 제1 및 제2 게이트 영역의 제1 리세스 영역이 서로 비대칭되도록 투광영역을 형성하는 것과,
상기 제1 게이트 영역 내에 상기 제1 리세스보다 깊은 제2 리세스를 형성하되, 상기 제1 및 제2 리세스를 교번으로 형성하는 것과,
상기 제2 리세스 형성공정시 상기 제2 게이트 영역 내에 상기 제1 리세스와 대칭되는 위치에 상기 제1 리세스와 같은 높이의 제2 리세스를 형성하는 것을 제2 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따라 형성된 반도체소자의 게이트의 도시한 레이 아웃도이다.
도 1 은 활성영역(110)을 정의하는 소자분리영역(120)과, 하나의 활성영역(110)과 교차하는 각각의 제1 게이트 영역(150) 및 제2 게이트 영역(160) 내에 제1 리세스 영역(130) 및 제2 리세스 영역(140)을 도시한 것이다.
도 2 내지 도 7 은 본 발명의 실시예에 따른 반도체소자의 게이트 형성방법을 도시한 단면도로서, (ⅰ) 은 도 1 의 ⓐ-ⓐ 절단면을 따라 도시한 것이고, (ⅱ) 는 도 1 의 ⓑ-ⓑ 절단면을 따라 도시한 것이며, (ⅲ) 는 도 1 의 ⓒ-ⓒ 절단면을 따라 도시한 것이다.
도 2 를 참조하면, 반도체기판(200)상에 활성영역(210)을 정의하는 소자분리막(220)을 형성한다.
이때, 소자분리막(220)은 반도체기판(200)상에 패드절연막을 형성하고 소자분리마스크를 이용한 노광 및 현상공정으로 소자분리영역의 패드절연막을 노출시키는 감광막 패턴을 형성한다. 그리고, 감광막패턴을 마스크로 하여 패드절연막 및 소정두께의 반도체기판(200)을 식각하여 소자분리용 트렌치를 형성한다.
그리고, 소자분리용 트렌치를 매립하는 소자분리용 산화막을 형성하고 이를 평탄화식각하여 소자분리막(220)을 형성한다.
그 다음, 게이트 마스크를 이용한 사진식각공정으로 반도체기판의 활성영역(210) 및 소자분리막(220)을 식각하여 게이트용 제1 리세스(240) 및 제2 리세스(250)를 형성한다. 이때, 제1 및 제2 리세스(240,250)는 제1 및 제2 게이트 영역(도 1 의 150, 160) 전체를 식각하는 형태로 형성된다.
도 3 을 참조하면, 제1 및 제2 리세스(240,250)을 포함한 반도체기판(210) 표면을 세정한다.
이때, 제1 및 제2 리세스(240,250)에 위치한 활성영역(210)과 소자분리막(220)의 경계부에 위치한 소자분리막(220)이 선택적으로 습식식각되어 트렌치(230)가 형성됨으로써 새들 핀(saddle FIN) 구조를 형성한다.
여기서, 새들 핀 구조는 게이트 라인 직각방향(X축 방향)은 활성영역의 형상이 리세스 게이트 구조이면서, 게이트 라인 방향(Y축 방향)은 게이트 산화막과 게이트 전극이 활성영역을 감싸는 핀 구조인 것을 말한다.
도 4 를 참조하면, 반도체기판(210) 상에 감광막패턴(260)을 형성한다.
이때, 감광막패턴(260)은 제1 게이트 영역(도 1의 150)에 형성되는 제1 리세스(240)를 노출시키도록 형성한 것이다.
보다 상세하게는, 감광막패턴(260)은 활성영역(도 1의 110)과 교차하는 제1 및 제2 게이트 영역(도 1의 150,160)내의 제1 리세스(240)를 교번으로 노출시키되, 게이트 영역의 장축 방향에 대하여 교번으로 노출시키도록 형성하고, 제1 게이트 영역(150)과 제2 게이트 영역(160)의 감광막패턴을 서로 비대칭으로 형성한다.
도 5 를 참조하면, 감광막패턴(260)을 마스크로 하여 제1 리세스(240)를 식각하여 제1 리세스(240)보다 더 깊게 제2 리세스(250)를 형성한다.
이때, 제1 리세스(240) 및 제2 리세스(250)는 각각의 제1 및 제2 게이트 영역(도 1의 150,160) 내에 교번으로 형성되며, 제1 게이트 영역(150)의 제1 리세스(240)가 제2 게이트 영역(160)의 제2 리세스(250)와 대칭되도록 형성함으로써 이 웃하는 제1 및 제2 게이트 영역(150,160)에 형성되는 제1 리세스(240)와 제2 리세스(250)를 서로 대칭시켜 형성한다.
그 다음, 감광막패턴(260)을 제거하고, 제1 리세스(240) 및 제2 리세스(250)를 포함한 반도체기판(200)의 활성영역(210) 상에 게이트 절연막(270)인 산화막을 형성한다.
도 6 을 참조하면, 제2 리세스(250)를 매립하는 폴리실리콘막(280)을 전체표면상부에 형성한다.
도 7 을 참조하면, 폴리실리콘막(280)을 에치백하여 제2 리세스(250)를 매립하는 폴리실리콘막(280)을 형성한다.
이때, 제1 리세스(240)는 저부에 도 6의 공정으로 형성된 폴리실리콘막(280)이 형성된다.
그 다음, 폴리실리콘막(280) 상부에 게이트 금속층(미도시) 및 하드마스크층(미도시)을 형성한다.
게이트 마스크를 이용한 사진식각공정으로 하드마스크층 및 게이트 금속층을 패터닝하여 리세스 게이트를 형성한다.
이때, 제1 리세스(240) 및 제2 리세스(250)의 깊이에 따라 하나의 활성영역과 교차하는 두 개의 리세스 게이트는 서로 다른 높이를 가지며 교번으로 형성되어, 게이트 간의 커플링 캐패시턴스를 감소시킨다.
여기서, 폴리실리콘막(280), 게이트 금속층 및 하드마스크층을 적층한 다음, 게이트 마스크를 이용한 사진식각공정으로 반도체기판(200)을 노출시키도록 패터닝 하여 형성할 수도 있다.
본 발명의 다른 실시예에 따른 반도체소자의 게이트를 아래와 같이 형성하는 것이다.
하나의 활성영역과 교차하는 제1 및 제2 게이트 영역 중에서 제1 게이트 영역에 위치하는 제1 리세스(240) 및 제2 리세스(250)가 교번으로 형성되되,
제1 리세스(240)가 하나의 게이트 영역 중에서 소자분리영역 또는 활성영역에만 형성되거나,
활성영역의 단축 방향으로 하나의 피치만큼, 즉 게이트 장축방향으로 활성영역 및 소자분리영역이 이루는 하나의 피치만큼 형성되는 것이다.
이때, 제1 리세스(240) 및 제2 리세스(250)는 제1 및 제2 게이트 영역에서 서로 대칭되는 위치에 형성한 것이다.
본 발명의 또 다른 실시예는 하나의 활성영역과 교차하는 제1 및 제2 게이트 중에서 제1 게이트는 리세스 게이트 형태로 형성하고 제2 게이트는 반도체기판 상에 형성하여 게이트 간의 커플링 캐패시턴스를 감소시킬 수 있도록 하는 것이다. 이때, 제1 게이트는 제1 게이트 영역의 제1 리세스에 형성하고 제2 게이트는 제2 게이트 영역에 형성한 것이다.
여기서, 제1 리세스를 형성한 후, 제1 리세스 영역 내에 제1 리세스 보다 깊은 제2 리세스를 형성하여 제1 및 제2 리세스를 교번으로 형성할 수도 있다.
동시에, 제2 리세스와 대칭되는 위치의 제2 게이트 영역에 제1 리세스와 같은 깊이의 제2 리세스를 형성한다.
참고로, 제2 게이트 영역은 제1 리세스없이 제2 리세스만이 존재한다. 제1 게이트 영역의 제1 리세스는 제2 게이트 영역의 반도체기판 표면과 대칭된다.
본 발명의 또 다른 실시예는 하나의 활성영역과 교차하는 제1 및 제2 게이트를 형성하되, 상기 제1 및 제2 게이트는 게이트 상측 높이가 서로 다른 각각의 리세스 게이트로 형성하여 게이트 간의 커플링 캐패시턴스를 감소시킬 수 있도록 하는 것이다.
본 발명에 따른 반도체소자의 게이트 및 그 형성방법은, 하나의 활성영역과 교차하는 두 개의 리세스 게이트가 이웃하는 부분에서 서로 다른 높이로 형성하되, 각각 게이트 장축 방향으로 서로 교번으로 높이를 달리하여 형성함으로써 게이트 간의 커플링 캐패시턴스를 감소시켜 반도체소자의 특성 및 신뢰성을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.

Claims (15)

  1. 활성영역을 정의하는 소자분리막이 형성된 반도체기판과,
    상기 활성영역 하나와 교차하는 제1 및 제2 게이트 영역에 각각 위치하는 제1 및 제2 게이트를 포함하되,
    상기 제1 및 제2 게이트의 상측 높이를 서로 다르게 형성한 것을 특징으로 하는 반도체소자의 게이트.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 게이트 중에서 하나의 게이트는 리세스 게이트이고 다른 하나의 게이트는 반도체기판상에 형성한 것을 특징으로 하는 반도체소자의 게이트.
  3. 제 1 항에 있어서,
    상기 제1 게이트는 활성영역, 소자분리영역 및 이들의 피치크기 만큼 상기 제1 게이트 영역 내에 교번으로 높이를 달리하여 형성한 것을 특징으로 하는 반도체소자의 게이트.
  4. 제 3 항에 있어서,
    상기 제2 게이트는 상기 제2 게이트 영역 내에 상기 제1 게이트와 같이 교번으로 높이를 달리하여 형성하되, 상기 제1 게이트와 비대칭시켜 형성한 것을 특징 으로 하는 반도체소자의 게이트.
  5. 반도체기판상에 활성영역을 정의하는 소자분리막을 형성하는 공정과,
    상기 활성영역과 교차하는 제1 및 제2 게이트 영역의 반도체기판을 식각하여 각각의 제1 및 제2 게이트 영역에 제1 및 제2 리세스를 형성하는 제1 식각공정과,
    상기 제1 리세스를 제2 리세스보다 더 깊게 식각하는 제2 식각공정과,
    상기 제1 및 제2 리세스 표면에 게이트 절연막을 형성하는 공정과,
    상기 제2 리세스를 매립하는 게이트 도전층을 형성하되, 상기 제1 리세스의 저부만을 매립하여 각각의 제1 및 제2 게이트 영역에 상기 제1 및 제2 리세스의 높이가 서로 다른 리세스 게이트를 형성하는 공정을 포함하는 반도체소자의 게이트 형성방법.
  6. 제 5 항에 있어서,
    상기 제1 및 제2 리세스는 상기 제1 및 제2 게이트 영역 내에서 각각 교번으로 형성한 것을 특징으로 하는 반도체소자의 게이트 형성방법.
  7. 제 5 항에 있어서,
    상기 제1 식각공정은 게이트 마스크를 이용한 사진식각공정으로 실시하는 것을 특징으로 하는 반도체소자의 게이트 형성방법.
  8. 제 5 항에 있어서,
    상기 제2 식각공정은
    전체표면상부에 감광막을 도포하는 공정과,
    상기 제1 리세스 영역을 노출시키는 노광마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성하는 공정과,
    상기 감광막패턴을 마스크로 하여 상기 제1 리세스 영역의 저부를 식각하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 게이트 형성방법.
  9. 제 8 항에 있어서,
    상기 노광마스크는 상기 제1 및 제2 게이트 영역의 제1 리세스 영역이 서로 비대칭되는 위치에 투광영역을 형성한 것을 특징으로 하는 반도체소자의 게이트 형성방법.
  10. 반도체기판상에 활성영역을 정의하는 소자분리막을 형성하는 공정과,
    상기 활성영역과 교차하는 제1 및 제2 게이트 영역 중에서 상기 제1 게이트 영역에 제1 리세스를 형성하는 공정과,
    상기 제1 리세스를 매립하는 게이트 도전층을 전체표면상부에 형성하는 공정과,
    상기 게이트 도전층 상부에 상기 제2 게이트 영역을 도포하는 감광막패턴을 형성하는 공정과,
    상기 감광막패턴을 마스크로 하여 상기 반도체기판을 노출시는 에치백 공정을 형성함으로써 제1 게이트 영역에 리세스 게이트를 형성하고 상기 반도체기판상의 제2 게이트 영역에 게이트를 패터닝하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 게이트 형성방법.
  11. 제 10 항에 있어서,
    상기 제1 게이트 영역에 리세스를 형성하는 공정은 상기 제2 게이트 영역을 차광한 게이트 마스크를 이용하여 실시하는 것을 특징으로 하는 반도체소자의 게이트 형성방법.
  12. 제 10 항에 있어서,
    상기 감광막패턴 형성공정은 상기 제1 게이트 영역을 차광하는 게이트 마스크를 이용하여 형성한 것을 특징으로 하는 반도체소자의 게이트 형성방법.
  13. 제 10 항에 있어서,
    상기 노광마스크는 상기 제1 및 제2 게이트 영역의 제1 리세스 영역이 서로 비대칭되도록 투광영역을 형성하는 것을 특징으로 하는 반도체소자의 게이트 형성방법.
  14. 제 10 항에 있어서,
    상기 제1 게이트 영역 내에 상기 제1 리세스보다 깊은 제2 리세스를 형성하되, 상기 제1 및 제2 리세스를 교번으로 형성하는 것을 특징으로 하는 반도체소자의 게이트 형성방법.
  15. 제 14 항에 있어서,
    상기 제2 리세스 형성공정시 상기 제2 게이트 영역 내에 상기 제1 리세스와 대칭되는 위치에 상기 제1 리세스와 같은 높이의 제2 리세스를 형성하는 것을 특징으로 하는 반도체소자의 게이트 형성방법.
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