KR20090030239A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 공정 증가를 초래하지 않고, 각 게이트에 대해서 균일하게 충분한 풀·실리사이드화를 실현하는 신뢰성 높은 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
반도체 기판 상에 실리콘 함유층을 형성하는 공정과, 반도체 기판 상 및 실리콘 함유층 상에 금속층을 형성하는 공정과, 반도체 기판 및 실리콘 함유층을 열처리하여 반도체 기판 및 실리콘 함유층의 일부에 실리사이드 함유층을 형성하는 공정과, 실리사이드 함유층에 대하여 플래시 어닐링(flash annealing)을 행하는 공정을 포함하고, 금속층은 Ni 또는 Ni합금을 갖고, Ni합금은 Pt, Ta, W, Re, Y, Yb, La, Al, Ti의 그룹으로부터 선택된 적어도 1종의 원소를 함유하고, Ni합금은 그룹으로부터 선택된 적어도 1종의 상기 원소를 각각 2원자％ 이상 10원자％ 이하의 농도로 함유한다.
분리 홈, 다결정 실리콘막, 익스텐션 영역, 캡 막, 풀·실리사이드 전극

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 실리사이드·게이트를 구비한 반도체 장치의 제조 방법에 관한 것이다.
종래부터, 예를 들어 MOS 트랜지스터의 게이트 전극의 전기 저항의 저감을 꾀하기 위해, 게이트 전극 상에 Ni, Ti, Co 등의 금속막을 퇴적하고, 게이트 전극의 실리콘과 열반응시킴으로써, 게이트 전극의 상부에 실리사이드층을 형성하는 기술이 개발되고 있다. 최근에는, 게이트 전극의 저항 저감화를 더 실현하기 위해서, 게이트 전극을 모두 실리사이드화하는, 이른바 풀·실리사이드법이 안출(案出)되고 있다.
풀·실리사이드법(full silicidation process)은, 게이트 전극과 함께 소스/드레인 영역의 상부도 실리사이드화하는, 소위 샐리사이드(salicide) 기술에도 적용된다. 이 경우, 소스/드레인 영역은 그 상부만을, 게이트 전극은 그 전부를 실리사이드화하는 것으로, 예를 들면 이하와 같이 행하여진다(비특허문헌 1 참조).
도 33 및 도 34는 종래의 풀·실리사이드법을 샐리사이드 기술에 적용했을 경우에, MOS 트랜지스터의 제조 방법의 주요 공정을 나타내는 개략적인 단면도이 다.
우선, 도 3의 (a)에 도시한 바와 같이, 반도체 기판(101) 상에 게이트 절연막(102)을 통하여 다결정 실리콘으로 이루어지는 게이트 전극(103)이 형성되고, 게이트 전극(103)의 양측에서의 반도체 기판(101)의 표층에 소스/드레인 영역(104)이 형성되어 있다. 게이트 전극(103)의 상면에는 예를 들면 실리콘 질화막으로 이루어지는 캡 막(105)이, 측면에는 예를 들면 실리콘 산화물로 이루어지는 사이드월 절연막(106)이 형성되어 있다. 이 상태에서, 반도체 기판의 전체 면에 실리사이드 금속인 Ni합금막(107) 및 캡 막인 TiN막(108)을 순차적으로 성막하고, 비교적 저온(300℃ 이하)에서 열처리한다(제 1 실리사이드화 처리). 이때, 소스/드레인 영역(104)의 표층 부분에는 Ni2Si(더 정확하게는 (Ni합금)2Si)층(109)이 형성된다.
이어서, 미반응의 Ni합금막(107) 및 TiN막(108)을 웨트 에칭에 의해 선택적으로 제거한 후, 도 33의 (b)에 도시한 바와 같이, 비교적 고온(300℃∼450℃ 정도)에서 열처리한다(제 2 실리사이드화 처리). 이때, 소스/드레인 영역(104)의 표층 부분의 Ni2Si층(109)은 NiSi(더 정확하게는 (Ni합금)Si)층(110)이 된다. 또한, 게이트 전극(103)의 상면에는 캡 막(105)이 형성되어 있기 때문에, 제 1 및 제 2 실리사이드화 처리를 거쳐도 게이트 전극(103)은 실리사이드화되지 않은 상태로 유지된다.
이어서, 캡 막(105)을 웨트 에칭에 의해 선택적으로 제거한 후, 도 33의 (c)에 도시한 바와 같이, 반도체 기판(101)의 전체 면에 게이트 전극(103)을 매립할 정도의 막두께로 절연막, 예를 들면 실리콘 질화물로 이루어지는 보호막(112)을 퇴적한다. 그리고, 게이트 전극(103)의 표면이 노출할 때까지 보호막(112) 및 사이드월 절연막(106)을 화학 기계 연마(Chemical-Mechanical Polishing : CMP)한다.
이어서, 도 34의 (a)에 도시한 바와 같이, 게이트 전극(103)의 상면을 포함하는 실리콘 질화막(112) 상에 실리사이드 금속인 Ni합금막(113)을 성막한다.
이어서, 도 34의 (b)에 도시한 바와 같이, 예를 들면 300℃∼500℃ 정도의 온도, 여기에서는 400℃로 열처리하고, 게이트 전극(103)을 모두 실리사이드화하여(제 3 실리사이드화 처리), 풀·실리사이드 게이트 전극(114)을 형성한다.
그런 뒤, 미반응의 Ni합금막(113)을 웨트 에칭에 의해 선택적으로 제거한 후, 콘택트 구멍이나 배선, 층간 절연막의 형성 등을 거쳐 MOS 트랜지스터를 완성시킨다.
[비특허문헌 1] K. G. Anil, et al., pp.190 2004 Symposium on VLSI Technology Digest of Technical Papers
그러나, 상기한 바와 같이 종래의 풀·실리사이드법을 샐리사이드 기술에 적용했을 경우, 제 3 실리사이드화 처리를 행하기 위해 보호막(112)을 CMP에 의해 평탄화 연마할 때에, 보호막(112), 게이트 전극(103) 및 사이드월 절연막(106)의 평탄 상태의 면내 균일성이 열화되는 문제가 있다.
즉, 게이트 전극(103)의 재료인 다결정 실리콘 및 사이드월 절연막(106)의 재료인 실리콘 산화물은, 보호막(112)의 재료인 실리콘 질화물보다도 에칭 레이트가 크기 때문에, CMP를 종료한 시점에서 보호막(112)의 상면에 비하여 게이트 전극(103) 및 사이드월 절연막(106)의 상면에 움푹 패임이 발생해버린다. 그 때문에 보호막(112), 게이트 전극(103) 및 사이드월 절연막(106)의 평탄 상태의 충분한 면내 균일성을 얻을 수 없다.
상기한 면내 균일성의 열화는 구체적으로 이하와 같은 여러 가지 형태로서 표출된다.
제 1로, 보호막(112)의 연마량에 대해서, 게이트 전극(103)의 형성 상태의 조밀(粗密) 의존성이 증대된다.
게이트 전극(103)은 반도체 기판(101) 상에 복수 형성되어 있고, 그 형성 상태에는 조밀 차이가 있다. 상기 CMP는 복수의 게이트 전극(103)을 덮는 실리콘 질화막에 대해서 행하는 것이지만, 이 경우 상기한 에칭 레이트의 상위(相違)에 기인하여, 게이트 전극(103)이 성긴 부분과 조밀한 부분에서 보호막(112)의 연마량에 큰 차이가 생긴다.
제 2로, 보호막(112)의 연마량에 대해서, 게이트 전극(103)의 선 폭(게이트 길이) 의존성이 증대된다.
게이트 전극(103)은 상기한 바와 같이 복수 형성되어 있고, 그 특성에 따라 선 폭(게이트 길이)이 다르다. 이 경우, 상기한 에칭 레이트의 상위에 기인하여, 게이트 전극(103)이 게이트 길이의 큰 부분과 작은 부분에서 보호막(112)의 연마량에 큰 차이가 발생한다.
상술한 바와 같이, 보호막(112)의 연마량에 차이가 생기면, 풀·실리사이드 공정에서, 실리사이드 금속과 게이트 전극(103)과의 접촉 면적에 차이가 발생하고, 실리사이드화에 얼룩이 발생한다. 이와 같이, 게이트 전극(103)의 실리사이드화가 불균일하게 됨으로써, 실용화에 심각한 곤란을 초래한다.
본 발명은 상기의 과제에 감안하여 이루어진 것으로서, 공정 증가를 초래하지 않고, 각 게이트에 대해서 균일하게 충분한 풀·실리사이드화를 실현하는 신뢰성 높은 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 실리콘 함유층을 형성하는 공정과, 상기 실리콘 함유층 상에 NiSi에서 NiSi2로의 상전이를 억제하는 금속을 포함하는 Ni합금층을 형성하는 공정과, 상기 실리콘 함유층을 열처리하여 상기 실리콘 함유층의 일부에 실리사이드 함유층을 형성하는 공정과, 상기 실리사 이드 함유층에 대하여 플래시 어닐링을 행하는 공정을 포함한다.
본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 실리콘 함유층을 형성하는 공정과, 상기 실리콘 함유층을 덮도록 상기 반도체 기판 상에 금속으로 이루어지는 보호막을 형성하는 공정과, 상기 보호막을 상기 실리콘 함유층의 상면이 노출할 때까지 화학 기계 연마하는 공정과, 노출된 상기 실리콘 함유층의 상면에 NiSi에서 NiSi2로의 상전이를 억제하는 금속을 포함하는 Ni합금층을 형성하는 공정과, 상기 실리콘 함유층을 열처리하여 상기 실리콘 함유층의 적어도 일부에 실리사이드층을 형성하는 공정을 포함한다.
본 발명에 의하면, 공정 증가를 초래하지 않고, 각 게이트에 대해서 균일하게 충분한 풀·실리사이드화되어 이루어지는 신뢰성 높은 반도체 장치가 실현된다.
이하, 본 발명을 적용한 적합한 여러 가지 실시예에 대해서, 도면을 참조하면서 상세하게 설명한다. 이하의 실시예에서는, 반도체 장치로서 MOS 트랜지스터(제 4 실시예에서는 CMOS 트랜지스터)를 예시하지만, 각종 반도체 메모리 등, 게이트를 갖는 반도체 장치라면 적용 가능하다. 또한, 이하의 실시예에서는 설명 및 도시의 편의상, 그 구성을 제조 방법과 함께 설명한다.
(제 1 실시예)
도 1∼도 14는 제 1 실시예에 의한 MOS 트랜지스터의 제조 방법을 공정 순으 로 나타내는 개략적인 단면도이다. 여기에서, 도 4의 (c)∼도 14까지는, 인접하는 STI소자 분리 구조 간의 활성 영역의 상태를 확대하여 도시한다.
우선, 도 1의 (a)에 도시한 바와 같이, 표면이 (100)면으로 된 p형 단결정 실리콘으로 이루어지는 반도체 기판(1)을 준비하고, 이 반도체 기판(1)을 암모니아 및 과산화수소로 세정한다.
이어서, 도 1의 (b)에 도시한 바와 같이, 반도체 기판(1)의 표면을 열산화하여, 실리콘 산화막(2)을 막두께 50㎚ 정도로 성장시킨다.
이어서, 도 1의 (c)에 도시한 바와 같이, 실리콘 산화막(2)에 레지스트(도시 생략)를 도포하고, 리소그래피에 의해 레지스트를 가공하여, 후술하는 웰의 형성 부위를 노출시키는 개구(3a)를 갖는 레지스트 마스크(3)를 형성한다. 그리고, 이 레지스트 마스크(3)를 이용해서 실리콘 산화막(2)을 드라이 에칭하여, 실리콘 산화막(2)에 개구(3a)의 형상에 따른 개구(2a)를 형성한다.
이어서, 도 2의 (a)에 도시한 바와 같이, 반도체 기판(1)의 표층에 웰(4)을 형성한다.
상세하게는, 반도체 기판(1)의 표면에서의 실리콘 산화막(2)의 개구(2a) 및 레지스트 마스크(3)의 개구(3a)로부터 노출되는 부분에 불순물을 도입하고, 반도체 기판(1)의 표층에 웰(4)을 형성한다. 여기에서, p형 웰을 형성하는 경우에는, 예를 들면 붕소(B+)를 가속 에너지 120keV, 도즈량이 1.0×1013/㎠의 조건에서 이온 주입한다. 한편, n형 웰을 형성하는 경우에는, 예를 들면 인(P+)을 가속 에너지가 300keV, 도즈량이 1.0×1013/㎠의 조건에서 이온 주입한다.
이어서, 도 2의 (b)에 도시한 바와 같이, 회화(灰化)처리 등에 의해 레지스트 마스크(3)를 제거한 후, 도 2의 (c)에 도시한 바와 같이, 웨트 에칭에 의해 실리콘 산화막(2)을 제거한다.
이어서, 도 3의 (a)에 도시한 바와 같이, 예를 들면 CVD법에 의해 반도체 기판(1)의 전체 면에 실리콘 질화막(5)을 막두께 50㎚ 정도로 형성한다.
이어서, 도 3의 (b)에 도시한 바와 같이, 실리콘 질화막(5)을 리소그래피 및 드라이 에칭에 의해 가공하고, 실리콘 질화막(5)에 반도체 기판(1)의 표면에서의 소자 분리 영역을 노출시키는 개구(5a)를 형성한다.
이어서, 도 3의 (c)에 도시한 바와 같이, 실리콘 질화막(5)을 마스크로 하여 반도체 기판(1)의 표면에서의 실리콘 질화막(5)의 개구(5a)로부터 노출되는 부분을 드라이 에칭하고, 분리 홈(6)을 형성한다.
이어서, 도 4의 (a)에 도시한 바와 같이, 웨트 에칭에 의해 실리콘 질화막(5)을 제거한다.
이어서, 도 4의 (b)에 도시한 바와 같이, 반도체 기판(1) 상에서 활성 영역을 획정하는 STI(Shallow Trench Isolation)소자 분리 구조(7)를 형성한다.
상세하게는, 반도체 기판(1)의 전체 면에 절연막, 여기에서는 실리콘 산화물을 예를 들면 CVD법에 의해 퇴적하여, 분리 홈(6)을 실리콘 산화물로 매립한다. 그리고, 반도체 기판(1)의 표면이 노출될 때까지 실리콘 산화물을 연마, 여기에서 는 CMP에 의해 연마하여 평탄화한다. 이 CMP 처리에 의해, 분리 홈(6)을 실리콘 산화물로 충전하여 이루어지는 STI소자 분리 구조(7)가 형성된다.
이어서, 도 4의 (c)에 도시한 바와 같이, 반도체 기판(1) 상에 레지스트(도시 생략)를 도포하고, 리소그래피에 의해 레지스트를 가공하여 인접하는 STI소자 분리 구조(7) 사이의 활성 영역의 일부를 노출시키는 개구(8a)를 갖는 레지스트 마스크(8)를 형성한다.
이어서, 도 5의 (a)에 도시한 바와 같이, 반도체 기판(1)의 활성 영역에 임계치 제어를 위한 채널 도즈 이온을 행한다. n형 MOS 트랜지스터를 제작할 경우에는, 예를 들면 붕소(B+)를 가속 에너지 15keV, 도즈량이 1.0×1013/㎠의 조건에서 이온 주입한다. 한편, p형 MOS 트랜지스터를 제작할 경우에는, 예를 들면 비소(As+)를 가속 에너지 80keV, 도즈량이 1.0×1013/㎠의 조건에서 이온 주입한다.
이어서, 회화 처리 등에 의해 레지스트 마스크(8)를 제거하고, 도입한 불순물의 활성화 어닐링을, 예를 들면 처리 온도 950℃에서 10초간의 조건에서 행한 후, 도 5의 (b)에 도시한 바와 같이, 반도체 기판(1) 상에 예를 들면 CVD법에 의해 절연막, 여기에서는 실리콘 산화막을 막두께 2㎚ 정도로 퇴적하여, 게이트 절연막(9)을 형성한다.
이어서, 도 5의 (c)에 도시한 바와 같이, 게이트 절연막(9) 상에 예를 들면 CVD법에 의해 다결정 실리콘막(10)을 막두께 100㎚ 정도로 퇴적하고, 이 다결정 실리콘막(10)에 불순물을 도입한다. p형 MOS 트랜지스터를 제작할 경우에는, 예를 들면 붕소(B+)를 가속 에너지 5keV, 도즈량이 1.0×1015/㎠의 조건에서 이온 주입한다. 한편, n형 MOS 트랜지스터를 제작할 경우에는, 예를 들면 인(P+)을 가속 에너지 10keV, 도즈량이 1.0×1016/㎠의 조건에서 이온 주입한다.
이어서, 도 6의 (a)에 도시한 바와 같이, 다결정 실리콘막(10) 상에 레지스트(도시 생략)를 도포하고, 리소그래피에 의해 레지스트를 가공하여 전극 형상의 레지스트 마스크(11)를 형성한다.
이어서, 도 6의 (b)에 도시한 바와 같이, 레지스트 마스크(11)를 이용해서 다결정 실리콘막(10)을 드라이 에칭하여, 게이트 전극(12)을 형성한다.
이어서, 회화 처리 등에 의해 레지스트 마스크(11)를 제거한 후, 도 6의 (c)에 도시한 바와 같이, 반도체 기판(1)의 표층에 익스텐션 영역(13a, 13b)을 형성한다.
상세하게는, 게이트 전극(12)을 마스크로 하여, 게이트 전극(12) 양측에서의 반도체 기판(1)의 표층에 불순물을 도입하고, 익스텐션 영역(13a, 13b)을 형성한다. p형 MOS 트랜지스터를 제작할 경우에는, 예를 들면 붕소(B+)를 가속 에너지가 0.5keV, 도즈량이 1.0×1015/㎠의 조건에서 이온 주입한다. 한편, n형 MOS 트랜지스터를 제작할 경우에는, 예를 들면 비소(As+)를 가속 에너지가 1keV, 도즈량이 1.0×1015/㎠의 조건에서 이온 주입한다.
이어서, 도 7의 (a)에 도시한 바와 같이, 게이트 전극(12) 상을 포함하는 반도체 기판(1)의 전체 면을 덮도록 절연막, 여기에서는 실리콘 산화막(14)을 예를 들면 CVD법에 의해 막두께 100㎚ 정도로 퇴적한다.
이어서, 도 7의 (b)에 도시한 바와 같이, 실리콘 산화막(14)의 전체 면을 반응성 이온 에칭(RIE)에 의해 이방성 드라이 에칭하여, 게이트 전극(12)의 양 측면에만 실리콘 산화물을 남겨서 사이드월 절연막(15)을 형성한다.
이어서, 도 7의 (c)에 도시한 바와 같이, 반도체 기판(1)의 표층에 익스텐션 영역(13a, 13b)과 일부 중첩되는 소스/드레인 영역(16a, 16b)을 형성한다.
상세하게는, 게이트 전극(12) 및 사이드월 절연막(15)을 마스크로 하여, 게이트 전극(12) 및 사이드월 절연막(15)의 양측에서의 반도체 기판(1)의 표층에 불순물을 도입하고, 익스텐션 영역(13a, 13b)과 일부 중첩되는 소스/드레인 영역(16a, 16b)을 형성한다. p형 MOS 트랜지스터를 제작할 경우에는, 예를 들면 붕소(B+)를 가공 에너지가 5keV, 도즈량이 5.0×1015/㎠의 조건에서 이온 주입한다. 한편, n형 MOS 트랜지스터를 제작할 경우에는, 예를 들면 인(P+)을 가속 에너지가 8keV, 도즈량이 1.0×1016/㎠의 조건에서 이온 주입한다.
이어서, 도 8의 (a)에 도시한 바와 같이, 도입한 불순물의 활성화 어닐링을 예를 들면 처리 온도 1025℃에서 3초간의 조건에서 행한다.
이어서, 도 8의 (b)에 도시한 바와 같이, 실리사이드 금속막인 Ni합금막(17)을 형성한다.
상세하게는, 우선 게이트 전극(12) 상 및 소스/드레인 영역(16a, 16b) 상에 형성된 자연 산화막을 불소 처리에 의해 제거한다.
다음에, 실리사이드 금속인 Ni의 합금 타겟을 준비한다. 이 타겟은 Ni와 Pt, Ta, W, Re, Y, Yb, Al, La, Ti의 그룹으로부터 선택된 적어도 1종의 원소를 함유, 여기에서는 Pt를 함유하는 NiPt로 이루어진다. 타겟에서의 Pt의 함유량(농도)는 1원자％∼10원자％, 바람직하게는 2원자％∼10원자％이며, 여기에서는 5원자％가 된다.
상기의 타겟을 이용한 스퍼터링법에 의해, 게이트 전극(12) 상 및 사이드월 절연막(15) 상을 포함하는 반도체 기판(1)의 전체 면에 Ni합금막(17)을 막두께 20㎚ 정도로 퇴적한다. 여기에서, 스퍼터링법 대신에, Ni합금막(17)을 예를 들면 전자빔 증착에 의해 형성하여도 좋다. 또한, Ni합금막(17)의 막두께는 17㎚ 이상이면 좋지만, 현실적으로는 20O㎚ 정도가 막두께의 상한이 된다.
이어서, 도 8의 (c)에 도시한 바와 같이, Ni합금막(17)을 덮도록 예를 들면 스퍼터링법에 의해 TiN막을 막두께 5㎚∼50㎚ 정도로 퇴적하여, 캡 막(18)을 형성한다.
여기에서, 캡 막(18)으로서는, Ti막을 막두께 5㎚∼3O㎚ 정도로 퇴적하여 형성하여도 좋다. 또한, 캡 막(18)은 불필요한 경우도 있다.
이어서, 도 9의 (a)에 도시한 바와 같이, 게이트 전극(12)의 표층 부분 및 소스/드레인 영역(16a, 16b)의 표층 부분을 실리사이드화하고, (NiPt)2Si층(19a, 19b)을 형성한다.
상세하게는, 비교적 저온(300℃ 이하), 예를 들면 270℃에서 30초간의 급속 어닐링 처리(제 1 실리사이드화 처리)를 행한다. 이 처리에 의해, 게이트 전극(12)의 표층 부분 및 소스/드레인 영역(16a, 16b)의 표층 부분이 실리사이드화되고, 게이트 전극(12)의 표층 부분에는 (NiPt)2Si층(19a)이, 소스/드레인 영역(16a, 16b)의 표층 부분에는 (NiPt)2Si층(19b)이 각각 형성된다. 여기에서, 급속 어닐링 처리 대신에 퍼니스(furnace) 어닐링(또는 퍼니스 어닐링+급속 가열 처리)를 행하도록 하여도 좋다.
이어서, 도 9의 (b)에 도시한 바와 같이, 캡 막(18) 및 미반응의 Ni합금막(17)을 황산:과산화수소수=3:1의 처리액을 이용하여 화학처리(SPM 처리)하고, 이들을 선택적으로 제거한다. 여기에서, 상기 처리 용액 대신에, 염산+과산화수소수의 처리액을 이용하여도 좋다.
이어서, 도 9의 (c)에 도시한 바와 같이, 게이트 전극(12)의 표층 부분 및 소스/드레인 영역(16a, 16b)의 표층 부분을 다시 실리사이드화하여, (NiPt)Si층(20a, 20b)을 형성한다.
상세하게는, 처리 온도를 비교적 고온(350℃∼600℃), 예를 들면 400℃로 하고, 처리시간을 10초간∼120초간, 예를 들면 30초간의 급속 어닐링 처리(제 2 실리사이드화 처리)를 행한다. 이 처리에 의해, 게이트 전극(12)의 표층 부분 및 소스/드레인 영역(16a, 16b)의 표층 부분이 더 실리사이드화되어, (NiPt)2Si층(19a, 19b)은 (NiPt)Si층(20a, 20b)이 된다.
이어서, 도 10에 도시한 바와 같이, 도 9의 (c)의 상태에 있는 반도체 기판(1)에 플래시 램프 어닐링(flash lamp annealing)을 실시한다. 이 처리에 의해, 소스/드레인 영역(16a, 16b)에는 (NiPt)Si층(20a, 20b)이 형성된 상태가 유지되고, 게이트 전극(12)만이 선택적으로 풀·실리사이드화되어, 풀·실리사이드 게이트 전극(21)이 형성된다.
이 선택적인 풀·실리사이드화는 플래시 램프 어닐링 처리시에, 소스/드레인 영역(16a, 16b)의 주위가 열을 빼앗기기 쉬운 구조로 되어 있는 것에 대하여, 게이트 전극(12)의 주위가 열을 빼앗기지 않는 구조로 되어 있는 것에 기인한 것으로 추측된다.
즉, 게이트 전극(12)은 게이트 절연막(9) 및 사이드월 절연막(15)에 의해 둘러싸여 있고, 플래시 램프 어닐링 처리시에 게이트 전극(12)이 이들 실리콘 산화막에 의해 보온 상태로 되어 가열되기 쉬워 실리사이드화가 촉진된다. 이에 대하여, 소스/드레인 영역(16a, 16b)은 반도체 기판(1)의 깊이 방향으로 열이 빠져나가기 쉽기 때문에(열전도율 Si: 148W/mK = 35.3×10-2cal/㎝초℃, SiO2: 2.55×10-2cal/㎝초℃(C축 평행 방향), 1.48×10-2cal/㎝초℃(C축 수직 방향)), 게이트 전극(12)에 비하면 거의 가열되지 않고, 실리사이드화가 진행되지 않는다. 또한, 본 실시예에서는 사이드월은 실리콘 산화막으로 형성하였지만, 실리콘 산화막 외에 같은 절연성을 갖는 실리콘 질화막이나, 실리콘 산화막과 실리콘 질화막의 적층 구조 등이어 도, 게이트 전극의 열 방출이 억제되어 본 발명을 적용할 수 있다.
여기에서, 상기한 플래시 램프 어닐링의 처리 조건으로서는, 램프의 조사 에너지를 24J/㎠∼28J/㎠, 조사 시간을 O.5m초간∼1.5m초간, 어시스트 온도(처리를 행할 때 처리 대상, 여기에서는 반도체 기판(1)의 유지 온도)를 300℃∼450℃의 각 조건으로 행한다.
플래시 램프 어닐링 처리에서, 어시스트 온도(assist temperature)와 조사 에너지와의 관계를 도 15에 도시한다. 여기에서, 어시스트 온도와 조사 에너지와의 관계에서, 어시스트 온도가 250℃ 이하에서는 충분한 실리사이드 반응을 얻을 수 없다. 어시스트 온도가 300℃에서는 25J의 조사 에너지를 부여함으로써, 충분한 실리사이드화를 행할 수 있는 것이 판명되었다. 또한, 어시스트 온도를 350℃ 이상으로 하면, 더 낮은 조사 에너지에서도 풀·실리사이드화를 행할 수 있었다. 어시스트 온도가 450℃가 되면, 조사 에너지가 24J에서 적절한 실리사이드화를 행하는 것이 가능하지만, 25J 이상이 되면 이 다음은 실리사이드의 응집이 시작되는 것이 판명되었다. 이와 같이, 도 15에 도시된 적절한 풀·실리사이드화를 행하기 위한 어시스트 온도와 조사 에너지와의 관계를 적당히 좁힌 것이, 상기의 조건 범위(어시스트 온도가 300℃∼450℃, 조사 에너지가 24J/㎠∼28J/㎠)가 된다. 또한, 조사 시간이 O.5m초간보다도 작다면 웨이퍼 휘어짐의 문제가 있고, 1.5m초간보다도 커지면 불순물의 확산이나 불활성화라는 불량이 발생한다. 이것으로부터, 상기 조사 시간이 바람직하다. 본 실시예에서는 어시스트 온도를 450℃, 램프의 조사 에너지를 24J/㎠, 조사 시간을 O.8m초간으로 설정하여, 상기의 플래시 램프 어닐링 처리를 실행한다.
이어지는 여러 가지 공정(도 11의 (a)∼도 14)은 풀·실리사이드 게이트 전극(21)의 (NiPt)Si에 응집이 생기지 않도록, 처리 온도를 500℃ 이하로 억제하여 실행한다.
우선, 도 11의 (a)에 도시한 바와 같이, 게이트 전극(12) 및 사이드월 절연막(15)의 전체 면을 덮도록, 반도체 기판(1)의 전체 면에 실리콘 질화막(22)을 형성한다. 이 실리콘 질화막(22)은, 예를 들면 CVD법에 의해 400℃의 처리 온도에서 막두께 50㎚ 정도로 형성한다. 이 실리콘 질화막(22)은 후술하는 바와 같이 에칭 스토퍼로서 기능한다.
다음으로, 실리콘 질화막(22)을 덮도록 실리콘 산화막(23)을 형성한다. 이 실리콘 산화막(23)은, 예를 들면 플라즈마 CVD법에 의해 400℃의 처리 온도에서 막두께 600㎚ 정도로 형성한다.
이어서, 도 11의 (b)에 도시한 바와 같이, 실리콘 산화막(23)의 표면을 예를 들면 CMP에 의해 연마하여 평탄화한다.
이어서, 도 11의 (c)에 도시한 바와 같이, 리소그래피 및 드라이 에칭에 의해 실리콘 산화막(23) 및 실리콘 질화막(22)을 가공하고, 게이트 전극(12) 표면의 일부를 노출시키는 접속 구멍(24a)과, 소스/드레인 영역(16a, 16b) 표면의 일부를 노출시키는 접속 구멍(24b, 24c)을 형성한다. 이 드라이 에칭 시에, 실리콘 질화막(22)이 에칭 스토퍼로서 적당히 기능하여, 게이트 전극(12) 및 소스/드레인 영역(16a, 16b)의 예측할 수 없는 오버 에칭이 방지된다.
이어서, 도 12의 (a)에 도시한 바와 같이, 하지막(25)과, 하지막(25)을 통하여 접속 구멍(24a, 24b, 24c)을 매립하는 W막(26)을 형성한다.
상세하게는, 우선 접속 구멍(24a, 24b, 24c)의 내벽면을 덮도록, 예를 들면 스퍼터링법에 의해 실리콘 산화막(23) 상에, 예를 들면 Ti 및 TiN을 각각 막두께 10㎚ 정도 및 50㎚ 정도로 퇴적하여, 하지막(25)을 형성한다.
다음으로, 하지막(25)을 통하여 접속 구멍(24a, 24b, 24c)을 도전 재료로 매립되도록, 예를 들면 CVD법에 의해 W막(26)을 가장 얇은 장소에서 막두께 30O㎚ 정도로 퇴적한다.
이어서, 도 12의 (b)에 도시한 바와 같이, 실리콘 산화막(23)의 표면이 노출될 때까지 W막(26)을 예를 들면 CMP법에 의해 연마하여 평탄화한다. 이 평탄화 처리에 의해, 하지막(25)을 통하여 접속 구멍(24a, 24b, 24c)을 W로 충전하여 이루어지는 접속 플러그(27a, 27b, 27c)가 형성된다.
이어서, 도 13에 도시한 바와 같이, 층간 절연막(28) 및 배선(30a, 30b, 30c)을 형성한다.
상세하게는, 우선 접속 플러그(27a, 27b, 27c)의 상면을 덮도록, 예를 들면 CVD법에 의해 실리콘 산화막(23) 상에 절연막, 여기에서는 실리콘 산화막을 퇴적하여 층간 절연막(28)을 형성한다.
다음으로, 소위 다마신법, 여기에서는 싱글 다마신법을 행한다. 우선, 리소그래피 및 드라이 에칭에 의해 층간 절연막(28)을 가공하고, 층간 절연막(28)에 배선 홈(28a, 28b, 28c)을 형성한다. 그 후, 배선 홈(28a, 28b, 28c)의 내벽면을 덮 도록 예를 들면 Ta를 퇴적하여 하지막(29)을 형성하고, 예를 들면 도금법에 의해 하지막(29)을 통하여 배선 홈(28a, 28b, 28c)을 매립하도록 Cu 또는 Cu합금(도시 생략)을 퇴적한다. 그리고, 층간 절연막(28)의 표면이 노출될 때까지 Cu 또는 Cu합금을 예를 들면 CMP에 의해 연마하여 평탄화한다. 이상으로부터 배선 홈(28a, 28b, 28c)을 Cu 또는 Cu합금으로 충전하고, 접속 플러그(27a, 27b, 27c)와 접속되어 이루어지는 배선(30a, 30b, 30c)이 형성된다.
이어서, 도 14에 도시한 바와 같이, 도 13과 같은 공정을 행하여, 층간 절연막(31)을 형성한 후, 층간 절연막(31)에 비어 구멍(31a, 31b, 31c)을 형성한다. 다음으로, 비어 구멍(31a, 31b, 31c)을 예를 들면 Ta로 이루어지는 하지막(32)을 통하여 Cu 또는 Cu합금으로 충전하고, 배선(30a, 30b, 30c)과 접속되어 이루어지는 비어부(33a, 33b, 33c)를 형성한다. 그리고, 층간 절연막(31) 상에서 연장하고, 비어부(33a, 33b, 33c)와 접속되어 이루어지는, 예를 들면 Al 또는 Al합금으로 이루어지는 배선(34a, 34b, 34c)을 형성한다.
그런 뒤, 보호막(도시 생략)의 형성 등의 공정을 거쳐서 본 실시예에 의한 MOS 트랜지스터를 완성시킨다.
완성된 MOS 트랜지스터에서, 풀·실리사이드 게이트 전극(21)은 상기와 같이 플래시 램프 어닐링에 의해 형성되기 때문에, 실리콘 리치의 NiSi2상이 된다. 따라서, 풀·실리사이드 게이트 전극(21)의 게이트 절연막(9)과의 계면 부위에는 NiSi2를 함유하는 층이 형성되게 된다.
또한, 상기 MOS 트랜지스터로서 p형 MOS 트랜지스터를 제작할 경우, 반도체 기판으로서, 실리콘 기판 대신에 SiGe 기판, 또는 소스/드레인 영역의 부분에 SiGe층을 갖는 반도체 기판을 이용하고, 트랜지스터 특성의 향상을 꾀하도록 하여도 좋다. 한편, n형 MOS 트랜지스터를 제작할 경우, 반도체 기판으로서, 실리콘 기판 대신에 SiCX 기판(0＜X), 또는 소스/드레인 영역 부분에 SiCX층을 갖는 반도체 기판을 이용하여, 트랜지스터 특성의 향상을 꾀하도록 하여도 적합하다.
본 실시예에 의해 제작된 p형 MOS 트랜지스터에 대해서, 온 전류와 오프 전류와의 관계(Ion―Ioff 곡선)에 대하여 조사하였다. 그 결과를 도 16에 도시한다. 여기에서, 사각형 표시로 이루어지는 곡선이 종래 기술에 의해 제작한 p형 MOS 트랜지스터의 Ion―Ioff 곡선을, 다이아몬드형 표시로 이루어지는 곡선이 본 실시예에 의해 제작한 p형 MOS 트랜지스터의 Ion―Ioff 곡선을 각각 나타낸다. 이와 같이, 본 실시예에서는 종래 기술에 비하여 구동 전류가 약 10％ 정도 향상하고 있는 것이 판명되었다.
또한, 본 실시예에서는 종래 기술과 같은 보호막(도 33의 (c)에서는 보호막(112))의 형성·제거 공정, 즉 게이트 전극의 풀·실리사이드 처리에서, 게이트 전극의 측면을 덮는 보호막을 형성하고, 다시 이것을 삭제하는 여러 가지 공정이 불필요하여 공정 수가 삭감된다. 게다가, 해당 공정에 기인하는 공정이 불필요하기 때문에, 게이트 전극의 형성 상태의 조밀 의존성이나 게이트 전극의 선 폭(게이트 길이) 의존성을 고려할 필요가 없고, 각 게이트 전극(12)에 대해서 균일하게 충 분한 풀·실리사이드화를 실현한다.
또한, 본 실시예에서는 종래 기술과 같이 게이트 전극의 캡 막(도 33의 (a)에서는 캡 막(105))을 형성할 필요가 없기 때문에, 캡 막 형성의 공정수의 삭감뿐만 아니라, 게이트 전극으로의 이온 주입(본 실시예에서는 예를 들면 도 5의 (a)의 이온 주입이나, 도 6의 (c), 도 7의 (c)에서 게이트 전극(12)에도 동시에 행하는 각 이온 주입)에 의해, 용이하고 섬세하게 치밀한 임계치 제어를 행할 수 있다.
(제 2 실시예)
도 17∼도 21은 제 2 실시예에 의한 MOS 트랜지스터의 제조 방법에서의 주요 공정을 순차적으로 도시한 개략적인 단면도이다. 이들 도면에서는 인접한 STI소자 분리 구조 간의 활성 영역의 상태를 확대하여 나타낸다.
우선, 제 1 실시예와 마찬가지로, 도 1의 (a)∼도 8의 (a)의 각 공정을 거쳐서, 도 17의 (a) 상태(도 8의 (a)와 동일)가 된다.
이어서, 도 17의 (b)에 도시한 바와 같이, TiN막(41) 및 W막(42)을 순차적으로 형성한다.
상세하게는, 우선 예를 들면 스퍼터링법, 여기에서는 소위 SIP(Self Ionized Plasma) 처리에 의해, 게이트 전극(12) 상 및 사이드월 절연막(15) 상을 포함하는 반도체 기판(1)의 전체 면에 TiN막(41)을 막두께 50㎚ 정도로 형성한다.
다음으로, 예를 들면 CVD법에 의해, TiN막(41)을 덮도록 반도체 기판(1)의 전체 면에 비실리사이드 금속이며, 후술하는 CMP 시에 면내 균일성에 우수한 평탄면이 얻어지는 도전 재료, 예를 들면 W를 함유하는 도전 재료(W 또는 W합금 등), 여기에서는 W막(42)을 막두께 200㎚ 정도로 형성한다.
이어서, 도 17의 (c)에 도시한 바와 같이, 게이트 전극(12)의 상면이 노출될 때까지 W막(42) 및 TiN막(41)을 예를 들면 CMP에 의해 연마하여 평탄화한다.
W와 게이트 전극(12)의 다결정 실리콘과의 에칭 레이트 차이는, 실리콘 질화물과 다결정 실리콘과의 에칭 레이트 차이보다도 작고, 또한 W는 실리콘 질화물에 비하여 매립 특성에 뛰어난 재료이다. 따라서, 해당 CMP 시에서, 게이트 전극(12)의 형성 상태의 조밀 의존성 및 게이트 전극(12)의 선 폭(게이트 길이) 의존성은 작고, CMP 후의 W막(42)은 우수한 면내 균일성을 갖는다.
이어서, 도 18의 (a)에 도시한 바와 같이, 게이트 전극(12)의 상면을 덮도록, W막(42) 상에 실리사이드 금속막인 Ni합금막(43)을 형성하고, 게이트 전극(12)만을 풀·실리사이드화한다.
상세하게는, 우선 실리사이드 금속인 Ni의 합금 타겟을 준비한다. 이 타겟은 Ni와 Pt, Ta, W, Re, Y, Yb, Al, La, Ti의 그룹으로부터 선택된 적어도 1종의 원소를 함유, 여기에서는 Pt를 함유하는 NiPt로 이루어진다. 타겟에서의 Pt의 함유량(농도)는 1원자％∼10원자％, 바람직하게는 2원자％∼10원자％이며, 여기에서는 5원자％가 된다.
상기의 타겟을 이용한 스퍼터링법에 의해, 게이트 전극(12)의 상면을 덮도록 W막(42) 상에 Ni합금막(43)을 막두께 10㎚∼100㎚ 정도, 여기에서는 30㎚ 정도로 퇴적한다.
그리고, 예를 들면 200℃∼500℃ 정도의 온도, 여기에서는 400℃에서 10초간 ∼120초간, 여기에서는 30초간의 열처리를 행하여, 게이트 전극(12)을 모두 실리사이드화하고, 풀·실리사이드 게이트 전극(44)을 형성한다.
여기에서, 소스/드레인 영역(16a, 16b)은 W막(42)으로 덮여서 보호되고 있기 때문에, 게이트 전극(12)만이 선택적으로 실리사이드화된다.
W막(42)은 상기한 바와 같이 우수한 면내 균일성을 갖고 평탄하게 형성되어 있어서, 게이트 전극(12)이 복수 형성되어 있어도, 또한 이들 게이트 전극(12)이 다른 소밀(疎密) 상태, 다른 선 폭(게이트 길이)으로 형성되어 있어도, 각 게이트 전극(12)에 대해서 균일하게 실리사이드화가 진행되고, 균일하게 실리사이드화되어 이루어지는 각 풀·실리사이드 게이트 전극(44)이 얻어진다.
이어서, 도 18의 (b)에 도시한 바와 같이, 반도체 기판(1)을 SPM 처리하고, 미반응의 Ni합금막(43), W막(42) 및 TiN막(41)을 선택적으로 제거한다.
이어서, 게이트 전극에 형성된 실리사이드를 안정화시키기 위해서 온도 300∼500℃, 여기에서는 400℃에서, 10초간∼120초간, 여기에서는 30초간의 열처리를 행하여도 좋다.
이어서, 도 18의 (c)에 도시한 바와 같이, 실리사이드 금속막인 Ni합금막(45)을 형성한다.
실리사이드 금속인 Ni의 합금 타겟을 준비한다. 이 타겟은 Ni와 Pt, Ta, W, Re, Y, Yb, Al, La, Ti의 그룹으로부터 선택된 적어도 1종의 원소를 함유, 여기에서는 Pt를 함유하는 NiPt로 이루어진다. 타겟에서의 Pt의 함유량(농도)은 1원자％∼10원자％, 바람직하게는 2원자％∼10원자％이며, 여기에서는 5원자％가 된다.
상기 타겟을 이용한 스퍼터링법에 의해, 풀·실리사이드 게이트 전극(44) 상 및 사이드월 절연막(15) 상을 포함하는 반도체 기판(1)의 전체 면에 Ni합금막(45)을 막두께 20㎚ 정도로 퇴적한다. 여기에서, 스퍼터링법 대신에, Ni합금막(45)을 예를 들면 전자빔 증착에 의해 형성하여도 좋다. 또한, Ni합금막(45)의 막두께는 17㎚ 이상이면 좋지만, 현실적으로는 200㎚ 정도가 막두께의 상한이 된다.
이어서, 도 19의 (a)에 도시한 바와 같이, Ni합금막(45)을 덮도록 예를 들면 스퍼터링법에 의해 TiN막을 막두께 5㎚∼50㎚ 정도로 퇴적하여, 캡 막(46)을 형성한다.
여기에서, 캡 막(46)으로서는 Ti막을 막두께 5㎚∼30㎚ 정도로 퇴적하여 형성하여도 좋다. 또한, 캡 막(46)은 불필요한 경우도 있다.
이어서, 도 19의 (b)에 도시한 바와 같이, 소스/드레인 영역(16a, 16b)의 표층 부분을 실리사이드화하고, (NiPt)2Si층(19)을 형성한다.
상세하게는, 비교적 저온(300℃ 이하), 예를 들면 270℃에서 30초간의 급속 어닐링 처리(제 1 실리사이드화 처리)를 행한다. 이 처리에 의해, 소스/드레인 영역(16a, 16b)의 표층 부분이 실리사이드화되어, 소스/드레인 영역(16a, 16b)의 표층 부분에는 (NiPt)2Si층(19)이 형성된다. 이 경우, 풀·실리사이드 게이트 전극(44)은 이미 풀·실리사이드화되어 있기 때문에, 실리사이드화는 거의 진행되지 않는다. 여기에서, 급속 어닐링 처리 대신에 퍼니스 어닐링(또는 퍼니스 어닐링+급속 가열 처리)를 행하도록 하여도 좋다.
이어서, 도 19의 (c)에 도시한 바와 같이, 캡 막(46) 및 미반응의 Ni합금막(45)을 SPM 처리하여 이들을 선택적으로 제거한다.
이어서, 도 20에 도시한 바와 같이, 소스/드레인 영역(16a, 16b)의 (NiPt)2Si층(19)을 다시 실리사이드화하여, (NiPt)Si층(20)을 형성한다.
상세하게는, 처리 온도를 비교적 고온(350℃∼600℃), 예를 들면 400℃로 하고, 처리시간을 10초간∼120초간, 예를 들면 30초간의 급속 어닐링 처리(제 2 실리사이드화 처리)를 행한다. 이 처리에 의해, 소스/드레인 영역(16a, 16b)의 표층 부분이 더 실리사이드화되어, (NiPt)2Si층(19)은 (NiPt)Si층(20)이 된다. 이 경우, 풀·실리사이드 게이트 전극(44)은 이미 풀·실리사이드화되어 있기 때문에, 실리사이드화는 거의 진행되지 않는다.
그리고, 제 1 실시예와 마찬가지로, 도 11의 (a)∼도 14의 각 공정을 거쳐서 도 21의 상태가 된다. 여기에서, 도 11의 (a)∼도 14의 여러 가지 공정은 풀·실리사이드 게이트 전극(44)의 (NiPt)Si에 응집이 발생하지 않도록, 처리 온도가 500℃ 이하로 억제되어 실행된다.
그런 뒤, 보호막(도시 생략) 형성 등의 공정을 거쳐서 본 실시예에 의한 MOS 트랜지스터를 완성시킨다.
이상에서 설명한 바와 같이, 본 실시예에 의하면, 공정 증가를 초래하지 않고 각 게이트 전극(12)에 대해서 균일하게 충분한 풀·실리사이드화가 실현된다.
또한, 본 실시예에서는 종래 기술과 같이 게이트 전극의 캡 막(도 33의 (a) 에서는 캡 막(105))을 형성할 필요가 없기 때문에, 캡 막 형성 공정수의 삭감뿐만 아니라, 게이트 전극으로의 이온 주입(본 실시예에서는 예를 들면 도 5의 (a)의 이온 주입이나, 도 6의 (c), 도 7의 (c)에서 게이트 전극(12)에도 동시에 행하는 각 이온 주입)에 의해, 용이하고 섬세하게 치밀한 임계치 제어를 행할 수 있다.
(제 3 실시예)
도 22∼도 26은 제 3 실시예에 의한 MOS 트랜지스터의 제조 방법에서의 주요 공정을 순차적으로 도시한 개략적인 단면도이다. 이들 도면에서는 인접하는 STI소자 분리 구조 간의 활성 영역의 상태를 확대하여 나타낸다.
우선, 제 1 실시예와 마찬가지로, 도 1의 (a)∼도 8의 (a)의 각 공정을 거쳐서 도 22의 (a) 상태(도 8의 (a)와 동일)가 된다.
이어서, 도 22의 (b)에 도시한 바와 같이, TiN막(41) 및 W막(42)을 순차적으로 형성한다.
상세하게는, 우선 예를 들면 스퍼터링법, 여기에서는 소위 SIP 처리에 의해 게이트 전극(12) 상 및 사이드월 절연막(15) 상을 포함하는 반도체 기판(1)의 전체 면에 TiN막(41)을 막두께 50㎚ 정도로 형성한다.
다음으로, 예를 들면 CVD법에 의해, TiN막(41)을 덮도록 반도체 기판(1)의 전체 면에 비실리사이드 금속이며, 후술하는 CMP 시에 면내 균일성이 우수한 평탄면이 얻어지는 도전 재료, 예를 들면 W를 함유하는 도전 재료(W 또는 W합금 등), 여기에서는 W막(42)을 막두께 200㎚ 정도로 형성한다.
이어서, 도 22의 (c)에 도시한 바와 같이, 게이트 전극(12)의 상면이 노출될 때까지, W막(42) 및 TiN막(41)을 예를 들면 CMP에 의해 연마하여 평탄화한다.
W와 게이트 전극(12)의 다결정 실리콘과의 에칭 레이트 차이는, 실리콘 질화물과 다결정 실리콘과의 에칭 레이트 차이보다도 작고, 또한 W는 실리콘 질화물에 비하여 매립 특성에 뛰어난 재료이다. 따라서, 해당 CMP 시에, 게이트 전극(12)의 형성 상태의 조밀 의존성 및 게이트 전극(12)의 선 폭(게이트 길이) 의존성은 작고, CMP 후의 W막(42)은 우수한 면내 균일성을 갖는다.
이어서, 도 23의 (a)에 도시된 바와 같이, 게이트 전극(12)의 상면을 덮도록 W막(42) 상에 실리사이드 금속막인 Ni합금막(43)을 형성하고, 게이트 전극(12)의 표층 부분(12a)만을 실리사이드화한다.
상세하게는, 우선 실리사이드 금속인 Ni의 합금 타겟을 준비한다. 이 타겟은 Ni와 Pt, Ta, W, Re, Y, Yb, Al, La, Ti의 그룹으로부터 선택된 적어도 1종의 원소를 함유, 여기에서는 Pt를 함유하는 NiPt로 이루어진다. 타겟에서의 Pt의 함유량(농도)는 1원자％∼10원자％, 바람직하게는 2원자％∼10원자％이며, 여기에서는 5원자％가 된다.
상기의 타겟을 이용한 스퍼터링법에 의해, 게이트 전극(12)의 상면을 덮도록 W막(42) 상에 Ni합금막(43)을 막두께 10㎚∼170㎚ 정도, 여기에서는 15㎚ 정도로 퇴적한다.
그리고, 예를 들면 220℃∼500℃ 정도의 온도, 여기에서는 270℃에서 10초간∼120초간, 여기에서는 3초간의 열처리를 행하여, 게이트 전극(12)의 표층 부분(12a)을 실리사이드화한다.
여기에서, 소스/드레인 영역(16a, 16b)은 W막(42)으로 덮여서 보호되어 있기 때문에, 게이트 전극(12)의 표층 부분(12a)만이 선택적으로 실리사이드화된다.
W막(42)은 상기한 바와 같이 우수한 면내 균일성을 갖고 평탄하게 형성되어 있어서, 게이트 전극(12)이 복수형성되어 있어도, 또한 이들 게이트 전극(12)이 다른 소밀 상태, 다른 선 폭(게이트 길이)으로 형성되어 있어도, 각 게이트 전극(12)에 대해서 균일하게 실리사이드화가 진행되고, 균일하게 실리사이드화되어 이루어지는 각 풀·실리사이드 게이트 전극(44)이 얻어진다.
이어서, 도 23의 (b)에 도시한 바와 같이, 반도체 기판(1)을 SPM 처리하여 W막(42) 및 TiN막(41)을 제거한다.
이어서, 도 23의 (c)에 도시한 바와 같이, 도 23의 (b)의 상태에 있는 반도체 기판(1)에 플래시 램프 어닐링을 실시한다. 소스/드레인 영역(16a, 16b) 상에는 실리사이드층은 존재하지 않기 때문에, 표층 부분(12a)이 실리사이드화된 게이트 전극(12)만이 선택적으로 풀·실리사이드화되어, 풀·실리사이드 게이트 전극(51)이 형성된다.
이 풀·실리사이드화는 플래시 램프 어닐링 처리시에, 게이트 전극(12)의 주위가 열을 빼앗기기 어려운 구조로 되어 있는 것에 기인한 것으로 추측된다.
즉, 게이트 전극(12)은 게이트 절연막(9) 및 사이드월 절연막(15)으로 둘러싸여 있고, 플래시 램프 어닐링 처리시에 게이트 전극(12)이 이들 실리콘 산화막에 의해 보온 상태로 되어 가열되기 쉬워 실리사이드화가 촉진된다.
여기에서, 상기한 플래시 램프 어닐링 처리 조건으로서는, 램프의 조사 에너 지를 24J/㎠∼28J/㎠, 조사 시간을 O.5m초간∼1.5m초간, 어시스트 온도(처리를 행할 때에 처리 대상, 여기에서는 반도체 기판(1)의 유지 온도)를 300℃∼450℃의 각 조건으로 행한다. 여기에서는, 어시스트 온도를 450℃, 램프의 조사 에너지를 24J/㎠, 조사 시간을 0.8m초간으로 설정하여, 상기의 플래시 램프 어닐링 처리를 실행한다.
이어서, 도 24의 (a)에 도시한 바와 같이, 실리사이드 금속막인 Ni합금막(45)을 형성한다.
실리사이드 금속인 Ni의 합금 타겟을 준비한다. 이 타겟은 Ni와 Pt, Ta, W, Re, Y, Yb, Al, La, Ti의 그룹으로부터 선택된 적어도 1종의 원소를 함유, 여기에서는 Pt를 함유하는 NiPt로 이루어진다. 타겟에서의 Pt의 함유량(농도)은 1원자％∼10원자％, 바람직하게는 2원자％∼10원자％이며, 여기에서는 5원자％가 된다.
상기의 타겟을 이용한 스퍼터링법에 의해, 풀·실리사이드 게이트 전극(51) 상 및 사이드월 절연막(15) 상을 포함하는 반도체 기판(1)의 전체 면에 Ni합금막(45)을 막두께 20㎚ 정도로 퇴적한다. 여기에서, 스퍼터링법의 대신에, Ni합금막(45)을 예를 들면 전자빔 증착에 의해 형성하여도 좋다. 또한, Ni합금막(45)의 막두께는 17㎚ 이상이면 좋지만, 현실적으로는 200㎚ 정도가 막두께의 상한이 된다.
이어서, 도 24의 (b)에 도시한 바와 같이, Ni합금막(45)을 덮도록 예를 들면 스퍼터링법에 의해 TiN막을 막두께 5㎚∼50㎚ 정도로 퇴적하여, 캡 막(46)을 형성한다.
여기에서, 캡 막(46)으로서는, Ti막을 막두께 5㎚∼30㎚ 정도로 퇴적하여 형성하여도 좋다. 또한, 캡 막(46)은 불필요한 경우도 있다.
이어서, 도 24의 (c)에 도시한 바와 같이, 소스/드레인 영역(16a, 16b)의 표층 부분을 실리사이드화하여, (NiPt)2Si층(19)을 형성한다.
상세하게는, 비교적 저온(300℃ 이하), 예를 들면 270℃에서 30초간의 급속 어닐링 처리(제 1 실리사이드화 처리)를 행한다. 이 처리에 의해, 소스/드레인 영역(16a, 16b)의 표층 부분이 실리사이드화되어, 소스/드레인 영역(16a, 16b)의 표층 부분에는 (NiPt)2Si층(19)이 형성된다. 이 경우, 풀·실리사이드 게이트 전극(51)은 이미 풀·실리사이드화되어 있기 때문에, 실리사이드화는 거의 진행되지 않는다. 여기에서, 급속 어닐링 처리 대신에 퍼니스 어닐링(또는 퍼니스 어닐링+급속 가열 처리)를 행하도록 하여도 좋다.
이어서, 도 25의 (a)에 도시한 바와 같이, 캡 막(46) 및 미반응의 Ni합금막(45)을 SPM 처리하여 이들을 선택적으로 제거한다.
이어서, 도 25의 (b)에 도시한 바와 같이, 소스/드레인 영역(16a, 16b)의 표층 부분을 다시 실리사이드화하여, (NiPt)Si층(20)을 형성한다.
상세하게는, 처리 온도를 비교적 고온(350℃∼600℃), 예를 들면 400℃로 하고, 처리시간을 10초간∼120초간, 예를 들면 30초간의 급속 어닐링 처리(제 2 실리사이드화 처리)를 행한다. 이 처리에 의해, 소스/드레인 영역(16a, 16b)의 표층 부분이 더 실리사이드화되어, (NiPt)2Si층(19)은 (NiPt)Si층(20)이 된다. 이 경우, 풀·실리사이드 게이트 전극(51)은 이미 풀·실리사이드화되어 있기 때문에, 실리사이드화는 거의 진행되지 않는다.
그리고, 제 1 실시예와 마찬가지로, 도 11의 (a)∼도 14의 각 공정을 거쳐서 도 26의 상태가 된다. 여기에서, 도 11의 (a)∼도 14의 여러 가지 공정은 풀·실리사이드 게이트 전극(51)의 (NiPt)Si에 응집이 발생하지 않도록, 처리 온도가 500℃ 이하로 억제되어 실행된다.
그런 뒤, 보호막(도시 생략) 형성 등의 공정을 거쳐 본 실시예에 의한 MOS 트랜지스터를 완성시킨다.
완성된 MOS 트랜지스터에서, 풀·실리사이드 게이트 전극(51)은 상기한 바와 같이 플래시 램프 어닐링에 의해 형성되기 때문에, 실리콘 리치인 NiSi2상이 된다. 따라서, 풀·실리사이드 게이트 전극(51)의 게이트 절연막(9)과의 계면부위에는 NiSi2를 함유하는 층이 형성되게 된다.
또한, 본 실시예에서는 도 23의 (b)와 같이, 반도체 기판(1)을 SPM 처리하여 W막(42) 및 TiN막(41)을 제거한 후에, 플래시 램프 어닐링에 의해 게이트 전극(12)의 풀·실리사이드 처리를 행하였지만, TiN막(41) 및 W막(42)이 형성된 상태에서(게이트 전극(12)이 상면만 W막(42)으로부터 노출된 상태에서), 도 22의 (c)의 상태에서 게이트 전극(12)의 상면을 덮도록 W막(42) 상에 Ni합금막(45)을 형성하고, 플래시 램프 어닐링에 의한 풀·실리사이드 처리를 행하도록 하여도 좋다. 이 경우, 풀·실리사이드 처리 후에 W막(42) 및 TiN막(41)을 SPM 처리하여 제거한다.
이상에서 설명한 바와 같이, 본 실시예에 의하면 공정 증가를 초래하지 않고, 각 게이트 전극(12)에 대해서 균일하게 충분한 풀·실리사이드화가 실현된다. 이 경우, 게이트 전극(12)의 표면 부분(12a)이 실리사이드화된 상태에서, 플래시 램프 어닐링에 의해 풀·실리사이드화를 행하기 때문에, 게이트 전극(12)만 균일하고 확실한 풀·실리사이드화가 가능하게 된다.
또한, 게이트 전극(12)의 풀·실리사이드화는 독립하여 소스/드레인 영역(16a, 16b)의 표층의 실리사이드화를 행하기 때문에, 게이트 전극(12)의 실리사이드화의 조건에 의존하지 않고, 소스/드레인 영역(16a, 16b)의 원하는 치밀한 실리사이드화가 가능하게 된다.
또한, 본 실시예에서는 종래 기술과 같이 게이트 전극의 캡 막(도 33의 (a)에서는 캡 막(105))을 형성할 필요가 없기 때문에, 캡 막 형성의 공정수의 삭감뿐만 아니라, 게이트 전극으로의 이온 주입(본 실시예에서는 예를 들면 도 5의 (a)의 이온 주입이나, 도 6의 (c), 도 7의 (c)에서 게이트 전극(12)에도 동시에 행하는 각 이온 주입)에 의해, 용이하고 섬세하게 치밀한 임계치 제어를 행할 수 있다.
(제 4 실시예)
도 27∼도 32는 제 4 실시예에 의한 CMOS 트랜지스터의 제조 방법에서의 주요 공정을 순차적으로 도시한 개략적인 단면도이다. 도 26에서는 1개의 MOS 트랜지스터를 확대하여 도시하고, 도 28∼도 32에서는 p형 MOS 트랜지스터 및 n형 MOS 트랜지스터를 갖고 이루어지는 CMOS 트랜지스터를 확대하여 도시한다.
우선, 제 1 실시예와 마찬가지로, 도 1의 (a)∼도 8의 (a)의 각 공정을 거쳐 서 도 27의 (a)의 상태(도 8의 (a)와 동일)가 된다.
이어서, 도 27의 (b)에 도시한 바와 같이, TiN막(41) 및 W막(42)을 순차적으로 형성한다.
상세하게는, 우선 예를 들면 스퍼터링법, 여기에서는 소위 SIP 처리에 의해 게이트 전극(12) 상 및 사이드월 절연막(15) 상을 포함하는 반도체 기판(1)의 전체 면에 TiN막(41)을 막두께 50㎚ 정도로 형성한다.
다음으로, 예를 들면 CVD법에 의해, TiN막(41)을 덮도록 반도체 기판(1)의 전체 면에 W막(42)을 막두께 200㎚ 정도로 형성한다.
이어서, 도 27의 (c)에 도시한 바와 같이, 게이트 전극(12)의 상면이 노출될 때까지, W막(42) 및 TiN막(41)을 예를 들면 CMP에 의해 연마하여 평탄화한다.
W와 게이트 전극(12)의 다결정 실리콘과의 에칭 레이트 차이는, 실리콘 질화물과 다결정 실리콘과의 에칭 레이트 차이보다도 작고, 또한 W는 실리콘 질화물에 비하여 매립 특성에 뛰어난 재료이다. 따라서, 해당 CMP 시에, 게이트 전극(12)의 형성 상태의 조밀 의존성 및 게이트 전극(12)의 선 폭(게이트 길이) 의존성은 작고, CMP 후의 W막(42)은 우수한 면내 균일성을 갖는다.
이어서, 도 28의 (a)에 도시한 바와 같이, 각 게이트 전극(12A, 12B) 상을 덮도록 W막(42) 상에 절연막, 여기에서는 실리콘 질화막(52)을 예를 들면 CVD법에 의해 형성한다. 또한, 도 27 이후에서는 p형 MOS 트랜지스터의 게이트 전극을 게이트 전극(12A)、 n형 MOS트랜지스터의 게이트 전극을 게이트 전극(12B)이라 한다.
이어서, 도 28의 (b)에 도시한 바와 같이, 실리콘 질화막(52)을 리소그래피 및 드라이 에칭에 의해 가공하고, 실리콘 질화막(52)의 p형 MOS 트랜지스터 측의 부분을 제거하여 n형 MOS 트랜지스터 측의 부분만 남긴다.
이어서, 도 28의 (c)에 도시한 바와 같이, 게이트 전극(12A)의 상면을 덮도록 W막(42) 상을 포함하는 전체 면에 실리사이드 금속막인 Ni합금막(53)을 형성하고, 게이트 전극(12A)만을 풀·실리사이드화한다.
상세하게는, 우선 반도체 기판(1)을 DHF 처리하여 청정화한다. 그리고, 실리사이드 금속인 Ni의 합금 타겟을 준비한다. 이 타겟은 Ni와 Pt, Ta, W, Re의 그룹으로부터 선택된 적어도 1종의 원소를 함유, 여기에서는 Pt를 함유하는 NiPt로 이루어진다. 타겟에서의 Pt의 함유량(농도)은 1원자％∼10원자％, 바람직하게는 2원자％∼10원자％이며, 여기에서는 5원자％가 된다.
반도체 기판(1)을 DHF 처리하여 청정화한 후, 상기의 타겟을 이용한 스퍼터링법에 의해 p형 MOS 트랜지스터의 부분에서의 게이트 전극(12A)의 상면을 덮도록, W막(42) 상을 포함하는 전체 면에 Ni합금막(53)을 막두께 10㎚∼170㎚ 정도, 여기에서는 40㎚ 정도로 퇴적한다.
그리고, 전체 면에 Ni합금막(53)이 형성된 상태에 있는 반도체 기판(1)에 플래시 램프 어닐링을 실시한다. p형 MOS 트랜지스터 부분의 소스/드레인 영역(16a, 16b) 및 n형 MOS 트랜지스터 부분은, TiN막(41) 및 W막(42)으로 덮여 있고 실리사이드층은 존재하지 않기 때문에, 게이트 전극(12A)만이 선택적으로 풀·실리사이드화되어, 풀·실리사이드 게이트 전극(61A)이 형성된다.
이 풀·실리사이드화는 플래시 램프 어닐링 처리시에, 게이트 전극(12A)의 주위가 열을 빼앗기기 어려운 구조로 되어 있는 것에 기인한 것으로 추측된다.
즉, 게이트 전극(12A)은 게이트 절연막(9) 및 사이드월 절연막(15)에 의해 둘러싸여 있어, 플래시 램프 어닐링 처리시에 게이트 전극(12A)이 이들 실리콘 산화막에 막에 의해 보온 상태가 되고 가열되기 쉬워, 실리사이드화가 촉진된다.
여기에서, 상기한 플래시 램프 어닐링의 처리 조건으로서는, 램프의 조사 에너지를 24J/㎠∼28J/㎠, 조사 시간을 O.5m초간∼1.5m초간, 어시스트 온도(처리를 행할 때에 처리 대상, 여기에서는 반도체 기판(1)의 유지 온도)를 300℃∼450℃의 각 조건으로 행한다. 여기에서는, 어시스트 온도를 400℃, 램프의 조사 에너지를 26J/㎠, 조사 시간을 O.8m초간으로 설정하여, 상기의 플래시 램프 어닐링 처리를 실행한다.
또한, 플래시 램프 어닐링 처리 대신에, 램프 어닐링 처리 또는 퍼니스 어닐링 처리를, 예를 들면 처리 온도를 400℃로 처리시간을 120초간으로 하여 행하고, 게이트 전극(12A)을 풀·실리사이드화하도록 하여도 좋다.
이어서, 도 29의 (a)에 도시한 바와 같이, 미반응의 Ni합금막(53) 및 p형 MOS 트랜지스터 부분의 W막(42) 및 TiN막(41)을 SPM 처리하고, 이들을 선택적으로 제거한다.
이어서, 도 29의 (b)에 도시한 바와 같이, p형 MOS 트랜지스터 측의 소스/드레인 영역(16a, 16b)의 표층 부분을 실리사이드화하여, (NiPt)Si층(20)을 형성한다.
상세하게는, n형 MOS 트랜지스터 측에 존재하는 실리콘 질화막(52)을 리소그 래피 및 드라이 에칭에 의해 제거한 후, 예를 들면 제 3 실시예에서의 도 23의 (a)∼도 25의 (b)의 각 공정을 거쳐서, p형 MOS 트랜지스터 측의 소스/드레인 영역(16a, 16b)의 표층 부분을 실리사이드화하여, (NiPt)Si층(20)을 형성한다.
이어서, 도 29의 (c)에 도시한 바와 같이, p형 MOS 트랜지스터 측을 덮도록 압축 실리콘 질화막(54)을 형성한다.
상세하게는, 우선 외부에 압축 응력을 가하는 성질을 갖는 절연막, 여기에서는 압축 실리콘 질화막(54)을, 실란계 가스(SiH4, SiH2Cl2, Si2H4, Si2H6 등)와 NH3를 이용하고, 더하여 예를 들면 올가노실란을 1sccm∼50sccm 정도 첨가하는 조건에서 반도체 기판(1)의 전체 면에 퇴적한다.
다음으로, 압축 실리콘 질화막(54)을 리소그래피 및 드라이 에칭에 의해 가공하여, 압축 실리콘 질화막(54)의 n형 MOS 트랜지스터 측 부분을 제거하고, p형 MOS 트랜지스터 측 부분만 남긴다.
이어서, 도 30의 (a)에 도시한 바와 같이, 게이트 전극(12B)의 상면을 덮도록 W막(42) 상을 포함하는 전체 면에 실리사이드 금속인 Ni합금막(55)을 형성하고, 게이트 전극(12B)만을 풀·실리사이드화한다.
상세하게는, 우선 반도체 기판(1)을 DHF 처리하여 청정화한다. 그리고, 실리사이드 금속인 Ni의 합금 타겟을 준비한다. 이 타겟은 Ni와 Y, Yb, Al, La Ti의 그룹으로부터 선택된 적어도 1종의 원소를 함유, 여기에서는 Y를 함유하는 NiY로 이루어진다. 타겟에서의 Y의 함유량(농도)은 1원자％∼10원자％, 바람직하게는 2원 자％∼10원자％이며, 여기에서는 5원자％가 된다.
반도체 기판(1)을 DHF 처리하여 청정화한 후, 상기의 타겟을 이용한 스퍼터링법에 의해 n형 MOS 트랜지스터 부분에서의 게이트 전극(12B)의 상면을 덮도록, W막(42) 상을 포함하는 전체 면에 Ni합금막(55)을 막두께 10㎚∼170㎚ 정도, 여기에서는 40㎚ 정도로 퇴적한다.
그리고, 전체 면에 Ni합금막(55)이 형성된 상태에 있는 반도체 기판(1)에 플래시 램프 어닐링을 실시한다. n형 MOS 트랜지스터 부분의 소스/드레인 영역(16a, 16b) 및 p형 MOS 트랜지스터 부분은 압축 실리콘 질화막(54)으로 덮여 있고, 실리사이드층은 존재하지 않기 때문에, 게이트 전극(12B)만이 선택적으로 풀·실리사이드화되어, 풀·실리사이드 게이트 전극(61B)이 형성된다.
이 풀·실리사이드화는 플래시 램프 어닐링 처리시에, 게이트 전극(12B)의 주위가 열을 빼앗기기 어려운 구조로 되어 있는 것에 기인한 것으로 추측된다.
즉, 게이트 전극(12B)은 게이트 절연막(9) 및 사이드월 절연막(15)에 의해 둘러싸여 있고, 플래시 램프 어닐링 처리시에 게이트 전극(12B)이 이들 실리콘 산화막에 의해 보온 상태가 되고 가열되기 쉬워, 실리사이드화가 촉진된다.
여기에서, 상기한 플래시 램프 어닐링의 처리 조건으로서는, 램프의 조사 에너지를 24J/㎠∼28J/㎠, 조사 시간을 O.5m초간∼1.5m초간, 어시스트 온도(처리를 행할 때 처리 대상, 여기에서는 반도체 기판(1)의 유지 온도)를 300℃∼450℃의 각 조건으로 행한다. 여기에서는, 어시스트 온도를 400℃, 램프의 조사 에너지를 26J/㎠, 조사 시간을 O.8m초간으로 설정하여, 상기의 플래시 램프 어닐링 처리를 실행한다.
또한, 플래시 램프 어닐링 처리 대신에, 램프 어닐링 처리 또는 퍼니스 어닐링 처리를, 예를 들면 처리 온도를 400℃로 처리시간을 120초간으로 하여 행하고, 게이트 전극(12B)을 풀·실리사이드화하도록 하여도 좋다.
이어서, 도 30의 (b)에 도시한 바와 같이, 미반응의 Ni합금막(55), W막(42) 및 TiN막(41)을 SPM 처리하여 이들을 선택적으로 제거한다.
이어서, 도 31의 (a)에 도시한 바와 같이, n형 MOS 트랜지스터 측의 소스/드레인 영역(16a, 16b)의 표층 부분을 실리사이드화한다.
상세하게는, 예를 들면 제 3 실시예에서의 도 23의 (a)∼도 25의 (b)의 각 공정(다만, 도 24의 (c)의 공정에서는 (NiY)2Si층이 형성된다)을 거쳐서, n형 MOS 트랜지스터 측의 소스/드레인 영역(16a, 16b)의 표층 부분을 실리사이드화하여, (NiY)Si층(20)을 형성한다. 여기에서는, Y 대신에 La, Yb, Al을 사용하여도 좋다.
이어서, 도 31의 (b)에 도시한 바와 같이, 외부에 인장 응력을 가하는 특성을 갖는 절연막, 여기에서는 인장 실리콘 질화막(57)을, 실리콘 질화막 퇴적에 사용하는 가스로서 실란계 가스(SiH4, SiH2Cl2, Si2H4, Si2H6)와 NH3를 이용하여 실리콘 질화막을 형성한 후에, 고압 수은 램프로 자외선을 조사하는 조건에서 반도체 기판(1)의 전체 면에 퇴적한다.
이어서, 도 32에 도시한 바와 같이, 인장 실리콘 질화막(57)을 리소그래피 및 드라이 에칭에 의해 가공하여, 인장 실리콘 질화막(57)의 p형 MOS 트랜지스터 측의 부분을 제거하고, n형 MOS 트랜지스터 측 부분만 남긴다.
그리고, 제 1 실시예와 마찬가지로, 도 11의 (c)∼도 14의 각 공정(다만, 도 11의 (c)의 공정에서는 압축 실리콘 질화막(54) 및 인장 실리콘 질화막(57)에 각각 접속 구멍을 형성한다)을 행하고, 보호막(도시 생략) 형성 등의 공정을 거쳐서 본 실시예에 의한 CMOS 트랜지스터를 완성시킨다.
완성된 CMOS 트랜지스터에서, 풀·실리사이드 게이트 전극(61A, 61B)은 상기한 바와 같이 플래시 램프 어닐링에 의해 형성되기 때문에, 실리콘 리치인 NiSi2상이 된다. 따라서, 풀·실리사이드 게이트 전극(61A, 61B)의 게이트 절연막(9)과의 계면 부위에는 각각 NiSi2를 함유하는 층이 형성되게 된다.
이상에서 설명한 바와 같이, 본 실시예에 의하면 공정 증가를 초래하지 않고, 각 게이트 전극(12A, 12B)에 대하여 균일하게 충분한 풀·실리사이드화가 실현된다.
또한, 게이트 전극(12A, 12B)의 풀·실리사이드화와는 독립하여, 소스/드레인 영역(16a, 16b) 표층의 실리사이드화를 행하기 때문에, 게이트 전극(12A, 12B)의 실리사이드화의 조건에 의존하지 않고, 소스/드레인 영역(16a, 16b)의 원하는 치밀한 실리사이드화가 가능하게 된다.
또한, 본 실시예에서는 종래 기술과 같이 게이트 전극의 캡 막(도 33의 (a)에서는 캡 막(105)을 형성할 필요가 없기 때문에, 캡 막 형성의 공정수의 삭감뿐만 아니라, 게이트 전극으로의 이온 주입(본 실시예에서는 예를 들면 도 5의 (a)의 이 온 주입이나, 도 6의 (c), 도 7의 (c)에서 게이트 전극(12)에도 동시에 행하는 각 이온 주입)에 의해, 용이하고 섬세하게 치밀한 임계치 행할 수 있다.
이하, 본 발명의 여러 가지 형태를 부기로서 정리하여 기재한다.
(부기 1)
반도체 기판 상에 실리콘 함유층을 형성하는 공정과,
상기 반도체 기판 상 및 상기 실리콘 함유층 상에 금속층을 형성하는 공정과,
상기 반도체 기판 및 상기 실리콘 함유층을 열처리하여, 상기 반도체 기판 및 상기 실리콘 함유층의 일부에 실리사이드 함유층을 형성하는 공정과,
상기 실리사이드 함유층에 대하여 플래시 어닐링을 행하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 2)
상기 금속층은 Ni 또는 Ni합금을 갖는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 3)
상기 Ni합금은 Pt, Ta, W, Re, Y, Yb, La, Al, Ti의 그룹으로부터 선택된 적어도 1종의 원소를 함유하고,
상기 Ni합금은 상기 그룹으로부터 선택된 적어도 1종의 상기 원소를, 각각 2원자％ 이상 10원자％ 이하의 농도로 함유하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 4)
상기 반도체 기판은 실리콘을 함유하고, 상기 실리사이드 함유층의 양측에서의 상기 반도체 기판의 표층에 불순물이 도입되어 이루어지는 한 쌍의 불순물 확산 영역을 구비하고 있고,
상기 실리콘 함유층을 열처리하여 상기 실리콘 함유층의 일부에 실리사이드 함유층을 형성하는 상기 공정은, 상기 불순물 확산 영역의 일부를 실리사이드화하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 5)
상기 플래시 어닐링을 행하는 공정 전에, 상기 실리사이드 함유층의 측벽에 사이드월 스페이서가 형성되어 있는 공정을 포함하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 6)
상기 플래시 어닐링을, 조사 에너지를 24J/㎠ 이상 28J/㎠ 이하, 조사 시간을 0.5m초간 이상 1.5m초간 이하, 어시스트 온도를 300℃ 이상 450℃ 이하의 조건으로 행하는 것을 특징으로 하는 부기 1에 기재의 반도체 장치의 제조 방법.
(부기 7)
반도체 기판 상에 실리콘 함유층을 형성하는 공정과,
상기 실리콘 함유층 및 상기 반도체 기판 상에 금속으로 이루어지는 보호막을 형성하는 공정과,
상기 보호막을 상기 실리콘 함유층의 상면이 노출될 때까지 화학 기계 연마 하는 공정과,
노출된 상기 실리콘 함유층의 상면에 금속층을 형성하는 공정과,
상기 실리콘 함유층을 열처리하여, 상기 실리콘 함유층의 적어도 일부에 실리사이드층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 8)
상기 반도체 기판 상에 상기 실리사이드층을 형성하는 공정은,
상기 보호막으로부터 상기 실리콘 함유층의 상면이 노출된 상태에서, 상기 실리콘 함유층의 일부를 실리사이드화하는 공정과,
상기 보호막을 상기 반도체 기판 상으로부터 제거한 상태에서, 실리사이드화된 상기 실리콘 함유층을 플래시 어닐링하는 공정을 포함하는 것을 특징으로 하는 부기 7에 기재된 반도체 장치의 제조 방법.
(부기 9)
상기 금속층은 Ni 또는 Ni합금을 갖는 것을 특징으로 하는 부기 7에 기재된 반도체 장치의 제조 방법.
(부기 10)
상기 Ni합금은 Pt, Ta, W, Re, Y, Yb, La, Al, Ti의 그룹으로부터 선택된 적어도 1종의 원소를 함유하고,
상기 Ni합금은 상기 그룹으로부터 선택된 적어도 1종의 상기 원소를, 각각 2원자％ 이상 10원자％ 이하의 농도로 함유하는 것을 특징으로 하는 부기 7에 기재 된 반도체 장치의 제조 방법.
(부기 11)
상기 반도체 기판은 실리콘을 함유하고, 상기 실리사이드 함유층의 양측에서의 상기 반도체 기판의 표층에 불순물이 도입되어서 이루어지는 한 쌍의 불순물 확산 영역을 구비하고 있고,
상기 실리콘 함유층을 열처리하여 상기 실리콘 함유층의 일부에 실리사이드 함유층을 형성하는 상기 공정은, 상기 불순물 확산 영역의 일부를 실리사이드화하는 것을 특징으로 하는 부기 8에 기재된 반도체 장치의 제조 방법.
(부기 12)
상기 플래시 어닐링을 행하는 공정 전에, 상기 실리사이드 함유층의 측벽에 사이드월 스페이서가 형성되어 있는 공정을 포함하는 것을 특징으로 하는 부기 8에 기재된 반도체 장치의 제조 방법.
(부기 13)
상기 플래시 어닐링을, 조사 에너지를 24J/㎠ 이상 28J/㎠ 이하, 조사 시간을 0.5초간 이상 1.5m초간 이하, 어시스트 온도를 300℃ 이상 450℃ 이하의 조건으로 행하는 것을 특징으로 하는 부기 8에 기재된 반도체 장치의 제조 방법.
(부기 14)
상기 반도체 기판 상에 실리콘을 함유하는 게이트 전극을 형성하는 공정과,
상기 게이트 전극을 덮도록 반도체 기판 상에 비실리사이드 금속으로 이루어지는 보호막을 형성하고, 상기 보호막을 상기 게이트 전극의 상면이 노출될 때까지 화학 기계 연마하는 공정과,
상기 보호막이 상기 반도체 기판 상을 덮은 상태에서, 상기 게이트 전극 상에 금속층을 형성하는 공정과,
상기 게이트 전극을 열처리하여, 상기 게이트 전극의 적어도 일부에 실리사이드층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 15)
상기 게이트 전극 상에 상기 실리사이드층을 형성하는 공정은,
상기 보호막으로부터 상기 게이트 전극의 상면이 노출된 상태에서, 상기 게이트 전극의 일부를 실리사이드화하는 공정과,
상기 보호막을 상기 반도체 기판 상으로부터 제거한 상태에서, 실리사이드화된 상기 게이트 전극을 플래시 어닐링하는 공정을 포함하는 것을 특징으로 하는 부기 14에 기재된 반도체 장치의 제조 방법.
(부기 16)
상기 금속층은 Ni 또는 Ni합금을 갖는 것을 특징으로 하는 부기 14에 기재된 반도체 장치의 제조 방법.
(부기 17)
상기 Ni합금은 Pt, Ta, W, Re, Y, Yb, La, Al, Ti의 그룹으로부터 선택된 적어도 1종의 원소를 함유하고,
상기 Ni합금은 상기 그룹으로부터 선택된 적어도 1종의 상기 원소를, 각각 2원자％ 이상 10원자％ 이하의 농도로 함유하는 것을 특징으로 하는 부기 16에 기재 된 반도체 장치의 제조 방법.
(부기 18)
상기 반도체 기판은 실리콘을 함유하고, 상기 실리사이드 함유층의 양측에서의 상기 반도체 기판의 표층에 불순물이 도입되어서 이루어지는 한 쌍의 불순물 확산 영역을 구비하고 있고,
상기 게이트 전극을 열처리하여, 상기 게이트 전극의 일부에 실리사이드 함유층을 형성하는 상기 공정은, 상기 불순물 확산 영역의 일부를 실리사이드화하는 것을 특징으로 하는 부기 15에 기재된 반도체 장치의 제조 방법.
(부기 19)
상기 플래시 어닐링을 행하는 공정 전에, 상기 게이트 전극의 측벽에 사이드월 스페이서가 형성되어 있는 공정을 포함하는 것을 특징으로 하는 부기 15에 기재된 반도체 장치의 제조 방법.
(부기 20)
상기 플래시 어닐링을, 조사 에너지를 24J/㎠ 이상 28J/㎠ 이하, 조사 시간을 0.5m초간 이상 1.5m초간 이하, 어시스트 온도를 300℃ 이상 450℃ 이하의 조건으로 행하는 것을 특징으로 하는 부기 15에 기재된 반도체 장치의 제조 방법.
도 1은 제 1 실시예에 의한 MOS 트랜지스터의 제조 방법을 공정 순으로 나타낸 개략적인 단면도.
도 2는 도 1에 이어서, 제 1 실시예에 의한 MOS 트랜지스터의 제조 방법을 공정 순으로 나타낸 개략적인 단면도.
도 3은 도 2에 이어서, 제 1 실시예에 의한 MOS 트랜지스터의 제조 방법을 공정 순으로 나타낸 개략적인 단면도.
도 4는 도 3에 이어서, 제 1 실시예에 의한 MOS 트랜지스터의 제조 방법을 공정 순으로 나타낸 개략적인 단면도.
도 5는 도 4에 이어서, 제 1 실시예에 의한 MOS 트랜지스터의 제조 방법을 공정 순으로 나타낸 개략적인 단면도.
도 6은 도 5에 이어서, 제 1 실시예에 의한 MOS 트랜지스터의 제조 방법을 공정 순으로 나타낸 개략적인 단면도.
도 7은 도 6에 이어서, 제 1 실시예에 의한 MOS 트랜지스터의 제조 방법을 공정 순으로 나타낸 개략적인 단면도.
도 8은 도 7에 이어서, 제 1 실시예에 의한 MOS 트랜지스터의 제조 방법을 공정 순으로 나타낸 개략적인 단면도.
도 9는 도 8에 이어서, 제 1 실시예에 의한 MOS 트랜지스터의 제조 방법을 공정 순으로 나타낸 개략적인 단면도.
도 10은 도 9에 이어서, 제 1 실시예에 의한 MOS 트랜지스터의 제조 방법을 공정 순으로 나타낸 개략적인 단면도.
도 11은 도 10에 이어서, 제 1 실시예에 의한 MOS 트랜지스터의 제조 방법을 공정 순으로 나타낸 개략적인 단면도.
도 12는 도 11에 이어서, 제 1 실시예에 의한 MOS 트랜지스터의 제조 방법을 공정 순으로 나타낸 개략적인 단면도.
도 13은 도 12에 이어서, 제 1 실시예에 의한 MOS 트랜지스터의 제조 방법을 공정 순으로 나타낸 개략적인 단면도.
도 14는 도 13에 이어서, 제 1 실시예에 의한 MOS 트랜지스터의 제조 방법을 공정 순으로 나타낸 개략적인 단면도.
도 15는 플래시 램프 어닐링 처리에서, 어시스트 온도와 조사 에너지와의 관계를 나타낸 특성도.
도 16은 본 실시예에 의해 제작한 p형 MOS 트랜지스터에 대해서, 온 전류와 오프 전류와의 관계(Ion-Ioff 곡선)를 나타낸 특성도.
도 17은 제 2 실시예에 의한 MOS 트랜지스터의 제조 방법에서의 주요 공정을 순차적으로 나타낸 개략적인 단면도.
도 18은 도 17에 이어서, 제 2 실시예에 의한 MOS 트랜지스터의 제조 방법에서의 주요 공정을 순차적으로 나타낸 개략적인 단면도.
도 19는 도 18에 이어서, 제 2 실시예에 의한 MOS 트랜지스터의 제조 방법에서의 주요 공정을 순차적으로 나타낸 개략적인 단면도.
도 20은 도 19에 이어서, 제 2 실시예에 의한 MOS 트랜지스터의 제조 방법에서의 주요 공정을 순차적으로 나타낸 개략적인 단면도.
도 21은 도 20에 이어서, 제 2 실시예에 의한 MOS 트랜지스터의 제조 방법에서의 주요 공정을 순차적으로 나타낸 개략적인 단면도.
도 22는 제 3 실시예에 의한 MOS 트랜지스터의 제조 방법에서의 주요 공정을 순차적으로 나타낸 개략적인 단면도.
도 23은 도 22에 이어서, 제 3 실시예에 의한 MOS 트랜지스터의 제조 방법에서의 주요 공정을 순차적으로 나타낸 개략적인 단면도.
도 24는 도 23에 이어서, 제 3 실시예에 의한 MOS 트랜지스터의 제조 방법에서의 주요 공정을 순차적으로 나타낸 개략적인 단면도.
도 25는 도 24에 이어서, 제 3 실시예에 의한 MOS 트랜지스터의 제조 방법에서의 주요 공정을 순차적으로 나타낸 개략적인 단면도.
도 26은 도 25에 이어서, 제 3 실시예에 의한 MOS 트랜지스터의 제조 방법에서의 주요 공정을 순차적으로 나타낸 개략적인 단면도.
도 27은 제 4 실시예에 의한 CMOS 트랜지스터의 제조 방법에서의 주요 공정을 순차적으로 나타낸 개략적인 단면도.
도 28은 도 27에 이어서, 제 4 실시예에 의한 CMOS 트랜지스터의 제조 방법에서의 주요 공정을 순차적으로 나타낸 개략적인 단면도.
도 29는 도 28에 이어서, 제 4 실시예에 의한 CMOS 트랜지스터의 제조 방법에서의 주요 공정을 순차적으로 나타낸 개략적인 단면도.
도 30은 도 29에 이어서, 제 4 실시예에 의한 CMOS 트랜지스터의 제조 방법에서의 주요 공정을 순차적으로 나타낸 개략적인 단면도.
도 31은 도 30에 이어서, 제 4 실시예에 의한 CMOS 트랜지스터의 제조 방법에서의 주요 공정을 순차적으로 나타낸 개략적인 단면도.
도 32는 도 31에 이어서, 제 4 실시예에 의한 CMOS 트랜지스터의 제조 방법에서의 주요 공정을 순차적으로 나타낸 개략적인 단면도.
도 33은 종래의 풀·실리사이드법을 샐리사이드 기술에 적용했을 경우에 있어서의 MOS 트랜지스터의 제조 방법의 주요 공정을 나타낸 개략적인 단면도.
도 34는 도 33에 이어서, 종래의 풀·실리사이드법을 샐리사이드 기술에 적용했을 경우에 있어서의 MOS 트랜지스터의 제조 방법의 주요 공정을 나타낸 개략적인 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1, 101 : 반도체 기판
2, 14, 23 : 실리콘 산화막
2a, 3a, 5a, 8a : 개구
3, 8, 11 : 레지스트 마스크
4 : 웰
5, 22, 52, 54, 57 : 실리콘 질화막
6 : 분리 홈
7 : STI소자 분리 구조
9, 102 : 게이트 절연막
10 : 다결정 실리콘막
12, 12A, 12B, 103 : 게이트 전극
12a : 표층 부분
13a, 13b : 익스텐션 영역
15, 106 : 사이드월 절연막
16a, 16b, 104 : 소스/드레인 영역
17, 43, 45, 53, 55, 107 : Ni합금막
18, 46, 105 : 캡 막
19, 19a, 19b : (NiPt)2Si층
20, 20a, 20b : (NiPt)Si층
21, 44, 51, 61A, 61B : 풀·실리사이드 게이트 전극
24a, 24b, 24c : 접속 구멍
25, 29, 32 : 하지막(下地膜)
26, 42 : W막
27a, 27b, 27c : 접속 플러그
28, 31 : 층간 절연막
28a, 28b, 28c : 배선 홈
30a, 30b, 30c, 34a, 34b, 34c : 배선
31a, 31b, 31c : 비어 구멍
33a, 33b, 33c : 비어부
41, 108 : TiN막
56 : (NiY)Si층
109 : (Ni합금)2Si층

Claims (10)

  1. 반도체 기판 상에 실리콘 함유층을 형성하는 공정과,
    상기 반도체 기판 상 및 상기 실리콘 함유층 상에 금속층을 형성하는 공정과,
    상기 반도체 기판 및 상기 실리콘 함유층을 열처리하여, 상기 반도체 기판 및 상기 실리콘 함유층의 일부에 실리사이드 함유층을 형성하는 공정과,
    상기 실리사이드 함유층에 대하여 플래시 어닐링(flash annealing)을 실시하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 금속층은 Ni 또는 Ni합금을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 Ni합금은 Pt, Ta, W, Re, Y, Yb, La, Al, Ti의 그룹으로부터 선택된 적어도 1종의 원소를 함유하고,
    상기 Ni합금은 상기 그룹으로부터 선택된 적어도 1종의 상기 원소를, 각각 2원자％ 이상 10원자％ 이하의 농도로 함유하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 반도체 기판은 실리콘을 함유하고, 상기 실리사이드 함유층의 양측에서의 상기 반도체 기판의 표층에 불순물이 도입되어서 이루어지는 한 쌍의 불순물 확산 영역을 구비하고 있고,
    상기 실리콘 함유층을 열처리하여 상기 실리콘 함유층의 일부에 실리사이드 함유층을 형성하는 상기 공정은, 상기 불순물 확산 영역의 일부를 실리사이드화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 플래시 어닐링을 행하는 공정 전에, 상기 실리사이드 함유층의 측벽에 사이드월 스페이서(sidewall spacer)가 형성되어 있는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 플래시 어닐링을, 조사 에너지를 24J/㎠ 이상 28J/㎠ 이하, 조사 시간을 0.5m초간 이상 1.5m초간 이하, 어시스트 온도를 300℃ 이상 450℃ 이하의 조건으로 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 반도체 기판 상에 실리콘 함유층을 형성하는 공정과,
    상기 실리콘 함유층 및 상기 반도체 기판 상에 금속으로 이루어지는 보호막을 형성하는 공정과,
    상기 보호막을 상기 실리콘 함유층의 상면이 노출될 때까지 화학 기계 연마하는 공정과,
    노출된 상기 실리콘 함유층의 상면에 금속층을 형성하는 공정과,
    상기 실리콘 함유층을 열처리하여, 상기 실리콘 함유층의 적어도 일부에 실리사이드층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 반도체 기판 상에 상기 실리사이드층을 형성하는 공정은,
    상기 보호막으로부터 상기 실리콘 함유층의 상면이 노출된 상태에서, 상기 실리콘 함유층의 일부를 실리사이드화하는 공정과,
    상기 보호막을 상기 반도체 기판 상으로부터 제거한 상태에서, 실리사이드화된 상기 실리콘 함유층을 플래시 어닐링하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 7 항에 있어서,
    상기 금속층은 Ni 또는 Ni합금을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 7 항에 있어서,
    상기 Ni합금은 Pt, Ta, W, Re, Y, Yb, La, Al, Ti의 그룹으로부터 선택된 적어도 1종의 원소를 함유하고,
    상기 Ni합금은 상기 그룹으로부터 선택된 적어도 1종의 상기 원소를, 각각 2원자％ 이상 10원자％ 이하의 농도로 함유하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008126255A1 (ja) * 2007-03-30 2008-10-23 Fujitsu Microelectronics Limited 半導体装置の製造方法
JP5332947B2 (ja) 2009-06-25 2013-11-06 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5420345B2 (ja) * 2009-08-14 2014-02-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9249497B2 (en) 2010-03-19 2016-02-02 Jx Nippon Mining & Metals Corporation Ni alloy sputtering target, Ni alloy thin film and Ni silicide film
KR101581819B1 (ko) 2014-06-27 2016-01-06 한화테크윈 주식회사 감시 카메라의 벤트 구조
US10515905B1 (en) * 2018-06-18 2019-12-24 Raytheon Company Semiconductor device with anti-deflection layers

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950005259B1 (ko) * 1991-11-27 1995-05-22 삼성전자주식회사 반도체 장치의 제조방법
KR100310175B1 (ko) * 1999-12-31 2001-09-28 황인길 이온주입에 의한 실리사이드 형성 방법
US6878415B2 (en) 2002-04-15 2005-04-12 Varian Semiconductor Equipment Associates, Inc. Methods for chemical formation of thin film layers using short-time thermal processes
KR100870176B1 (ko) * 2003-06-27 2008-11-25 삼성전자주식회사 니켈 합금 샐리사이드 공정, 이를 사용하여 반도체소자를제조하는 방법, 그에 의해 형성된 니켈 합금 실리사이드막및 이를 사용하여 제조된 반도체소자
US7645687B2 (en) * 2005-01-20 2010-01-12 Chartered Semiconductor Manufacturing, Ltd. Method to fabricate variable work function gates for FUSI devices
JP4822852B2 (ja) * 2006-01-17 2011-11-24 富士通セミコンダクター株式会社 半導体装置の製造方法
US7732312B2 (en) * 2006-01-24 2010-06-08 Texas Instruments Incorporated FUSI integration method using SOG as a sacrificial planarization layer
DE102006046376B4 (de) * 2006-09-29 2011-03-03 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung von Feldeffekttransistoren mit Technik zum lokalen Anpassen von Transistoreigenschaften durch Verwenden fortschrittlicher Laser/Blitzlichtausheizverfahren geeignet auch für die Herstellung von Transistorelementen von SRAM-Zellen

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