KR20090029216A - 초전도 박막 재료 및 그 제조 방법 - Google Patents

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Abstract

높은 JC 및 높은 IC 등의 우수한 특성과, 저비용화의 실현을 양립하는 것이 가능한 초전도 박막 재료(1)는, 금속 배향 기판(10)과, 금속 배향 기판(10) 상에 형성된 산화물 초전도막(30)을 구비하고, 산화물 초전도막(30)은, 물리 증착법에 의해 형성된 물리 증착 HoBCO층(31)과, 물리 증착 HoBCO층(31) 상에 유기 금속 퇴적법에 의해 형성된 유기 금속 퇴적 HoBCO층(32)을 포함하고 있다.

Description

초전도 박막 재료 및 그 제조 방법{SUPERCONDUCTING THIN FILM MATERIAL AND METHOD FOR PRODUCING THE SAME}
본 발명은 초전도 박막 재료 및 그 제조 방법에 관한 것으로, 보다 특정적으로는, 기판 상에 초전도막이 형성된 초전도 박막 재료 및 그 제조 방법에 관한 것이다.
최근, 금속 기판 상에, 펄스 레이저 증착(PLD; Pulsed Laser Deposition)법 등의 물리 증착(PVD; Physical Vapor Deposition)법이나, TFA-MOD(Trifluoroacetate-Metal Organic Deposition)법 등의 유기 금속 퇴적(MOD; Metal Organic Deposition)법에 의해 초전도막을 형성한 초전도 테이프 선재 등의 초전도 박막 재료의 개발이 진행되고 있다. 예컨대, 금속 테이프 상에 PLD법 등을 이용하여 산화물 초전도층을 형성할 때, 금속 테이프의 반송 속도, 및 금속 테이프와 산화물 작성용의 타겟과의 거리를 소정의 값으로 함으로써, 큰 임계 전류 밀도(JC)를 갖는 산화물 초전도 선재를 효율적으로 생산하는 방법이 제안되고 있다(일 본 특허 공개 제2005-38632호 공보(특허 문헌 1)).
특허 문헌 1: 일본 특허 공개 제2005-38632호 공보
발명의 개시
발명이 해결하고자 하는 과제
PVD법, 특히 PLD법을 채용하여 초전도막을 형성한 경우, 상기 초전도막의 조성은 타겟의 조성에 가깝고, 높은 JC 및 높은 임계 전류(IC)를 갖는 초전도 박막 재료가 얻어진다고 하는 이점이 있다. 그러나, PVD법을 채용한 경우, 감압하에서의 성막이 필요하게 된다. 그 때문에, 효율적인 대량 생산을 실시하는 것이 곤란하여, 제조 비용이 상승한다. 또한, PVD법을 채용하여 초전도막을 형성하는 경우, 막두께가 두꺼워지면 상기 막의 표면의 평활성이 저하된다고 하는 문제점도 있다.
한편, MOD법을 채용하여 초전도막을 형성한 경우, 생산 설비의 간략화가 비교적 용이하다. 그 때문에, PVD법을 채용하는 경우에 비해서, 장치 비용의 저감이 비교적 용이하여, 저렴한 초전도 박막 재료를 생산 가능하다는 이점이 있다. 또한, MOD법에 의해 형성된 초전도막은 표면 평활성이 우수하다는 이점도 갖고 있다. 그러나, 예컨대 TFA-MOD법에 있어서는, 성막 과정에서 초전도막 내로부터 불소가 이탈하면서, 초전도막의 결정이 성장하기 때문에, 초전도막의 결정의 성장 속도가 느려서, 생산 효율의 향상은 반드시 용이하지 않다. 또한, 전술한 불소의 이탈을 균일하게 진행시킬 필요가 있기 때문에, 예컨대 폭이 넓은 초전도 박막 재료를 제 조하는 것은 곤란하여, 생산 효율의 향상이 저해된다. 또한, TFA-MOD법에 있어서는, 그 프로세스 중에, 취급에 주의가 필요한 불화 수소가 생성되기 때문에, 불화 수소의 처리 비용이 필요하게 되어, 초전도 박막 재료의 생산 비용 상승의 원인으로 된다.
이에 대하여, 불소계의 유기 금속염 용액을 사용하지 않는 무불소계 MOD법을 채용함으로써, 상술한 TFA-MOD법의 문제점을 해소할 수 있다. 그러나, 무불소계 MOD법에 있어서는, 기판이나 기판 상에 형성된 중간층으로부터의 초전도막의 핵성장이 용이하지 않다는 문제점을 갖고 있다.
이상과 같이, 종래, 초전도 박막 재료에 있어서, 높은 JC 및 높은 IC 등의 우수한 특성과, 저비용화의 실현을 양립하는 것은 곤란하였다.
그래서, 본 발명의 목적은 높은 JC 및 높은 IC 등의 우수한 특성과, 저비용화의 실현을 양립하는 것이 가능한 초전도 박막 재료 및 그 제조 방법을 제공하는 것이다.
과제를 해결하기 위한 수단
본 발명에 따른 초전도 박막 재료는 기판과, 기판 상에 형성된 초전도막을 구비하고 있다. 그리고, 초전도막은 물리 증착법에 의해 형성된 물리 증착층과, 물리 증착층 상에 유기 금속 퇴적법에 의해 형성된 유기 금속 퇴적층을 포함하고 있다.
높은 JC 및 높은 IC 등의 우수한 특성을 초전도 박막 재료에 부여하기 위해서는, 초전도막에 있어서 높은 표면 평활성 및 배향성을 확보하면서, 충분한 막두께의 초전도막을 형성하는 것이 중요하다. 본 발명자는, 이것을 저비용으로 실현 가능한 초전도 박막 재료 및 그 제조 방법에 대해서 상세히 검토를 행하였다. 그 결과, 먼저, 물리 증착법(PVD법)에 의해 타겟의 조성에 가깝고, 배향성이 높은 초전도막으로서의 물리 증착막을 형성하며, 그 위에 유기 금속 퇴적법(MOD법)에 의해 초전도막으로서의 유기 금속 퇴적층을 형성함으로써, 배향성이 높고, 또한 표면 평활성이 높은 초전도막을 저비용으로 형성할 수 있는 것을 발견하였다. 이 제조 방법에 의하면, 높은 JC 및 높은 IC 등의 우수한 특성을 갖고, 또한 저비용인 초전도 박막 재료를 제조할 수 있다. 즉, 전술한 바와 같이 PVD법만으로 초전도막을 형성한 경우, 초전도막이 두꺼워지면 표면 평활성이 저하되는 경향이 있지만, 초전도막 전체를 PVD법에 의해 형성하는 것은 아니고, 표면 평활성이 우수한 MOD법과 조합함으로써, 초전도막의 표면 평활성이 향상한다. 또한, 물리 증착층을 시드막(seed film)으로 하여 유기 금속 퇴적층을 형성하면, 유기 금속 퇴적층의 핵성장이 용이해진다. 이와 같이, 본 발명의 초전도 박막 재료에 의하면, PVD법 및 MOD법의 각각의 결점을 보완하면서, 양자의 이점을 살림으로써, 높은 JC 및 높은 IC 등의 우수한 특성과, 저비용화의 실현을 양립시킬 수 있는 초전도 박막 재료를 제공하는 것이 가능해진다.
여기서, 배향성이란 결정립의 결정 방향이 정렬되어 있는 정도를 말한다. 또한, 표면 평활성이란 막의 표면의 평탄성을 말한다.
상기 초전도 박막 재료에 있어서 바람직하게는, 기판과 초전도막 사이에 중간층을 더 구비하고 있다. 기판과 초전도막 사이에 중간층을 개재시킴으로써, 초전도막의 배향성의 향상이 가능하다. 또한, 기판과 초전도막 사이의 원자의 확산 및 반응을 억제할 수 있다. 그 결과, 초전도 박막 재료의 특성을 향상시킴과 아울러 기판의 선택의 폭을 넓힐 수 있다.
상기 초전도 박막 재료에 있어서 바람직하게는, 초전도막은 기판의 양쪽의 주면 상에 형성되어 있다. 초전도막은 막두께가 커짐에 따라서, 표면 평활성의 확보나 보이드 등의 내부 결함의 억제가 곤란해지기 때문에, 성막 조건의 엄밀한 제어가 필요하게 된다. 이에 대하여, 기판의 양쪽의 주면 상에 초전도막을 형성함으로써, 초전도 박막 재료 전체에서 소망하는 IC를 확보하기 위해서 필요한, 각 주면 상의 초전도막의 막두께를 얇게 할 수 있다. 그 결과, 각 주면 상의 초전도막에서의 표면 평활성의 확보나 보이드 등의 내부 결함의 억제가 용이해짐과 아울러, 양쪽의 주면 상의 초전도막에 의해 충분한 IC를 확보하는 것이 가능해진다.
상기 초전도 박막 재료에 있어서 바람직하게는, 초전도막에서는, 물리 증착층과, 유기 금속 퇴적층과의 조합으로 이루어지는 구조가 복수 적층되어 있다. 전술한 바와 같이, PVD법에 의해 형성된 물리 증착층은 막두께가 두꺼워짐에 따라서 표면 평활성을 확보하는 것에 곤란하게 된다. 또한, MOD에 의해 형성된 유기 금속 퇴적층은, 막두께가 두꺼워짐에 따라서 보이드 등의 내부 결함의 억제가 곤란하게 된다. 이에 대하여, 먼저 물리 증착층을 형성한 후, 물리 증착층 상에 유기 금속 퇴적층을 형성함으로써 표면 평활성을 향상시킬 수 있다. 또한, 유기 금속 퇴적층의 막두께를 보이드 등의 내부 결함의 억제가 용이한 정도로 제한하여, 표면 평활성이 향상한 초전도막 상에 재차 물리 증착층을 형성하고, 이 물리 증착층 상에 유기 금속 퇴적층을 더 형성함으로써, 초전도막의 막두께를 두껍게 할 수 있음과 아울러, 재차 초전도막의 표면 평활성이 향상된다. 이와 같이, 물리 증착층과 유기 금속 퇴적층의 조합으로 이루어지는 구조가 복수 적층됨으로써, 표면 평활성의 확보나 보이드 등의 내부 결함의 억제를 용이하게 하면서, 충분한 막두께의 초전도막을 형성하여, 소망하는 IC, JC 등의 초전도 특성이 확보 가능한 초전도 박막 재료를 제공할 수 있다.
상기 초전도 박막 재료에 있어서 바람직하게는, 유기 금속 퇴적층의 두께는 1㎛ 이하이다. MOD법에 의해 형성된 유기 금속 퇴적층은 막두께가 두꺼워짐에 따라서 보이드 등의 내부 결함이 발생하기 쉽게 된다. 유기 금속 퇴적층이 1㎛ 이하이면, 비교적 용이하게 보이드 등의 내부 결함의 발생을 억제할 수 있다.
상기 초전도 박막 재료에 있어서 바람직하게는, 물리 증착층의 두께는 2㎛ 이하이다. PVD법에 의해 형성된 물리 증착층은 막두께가 두꺼워짐에 따라서 표면 평활성을 확보하는 것이 곤란하게 된다. 물리 증착층이 2㎛ 이하이면, 비교적 용이하게 양호한 표면 평활성을 확보할 수 있다.
상기 초전도 박막 재료에 있어서 바람직하게는, 상술한 물리 증착법은 펄스 레이저 증착법, 스퍼터법 및 전자 빔법으로 이루어지는 군으로부터 선택되는 어느 하나의 증착법이다.
물리 증착(PVD)법 중에서도, 펄스 레이저 증착법, 스퍼터법 및 전자 빔법은 배향성이 높은 초전도막의 형성에 적합하여, 본 발명의 물리 증착막의 형성에 적합하다.
상기 초전도 박막 재료에 있어서 바람직하게는, 유기 금속 퇴적법은 불소를 포함하는 유기 금속염 용액을 사용하지 않는 무불소계 유기 금속 퇴적법이다. 무불소계 유기 금속 퇴적법은 유기 금속 퇴적(MOD)법의 대표적 퇴적법인 TFA-MOD법과는 달리, 성막 과정에서 초전도막 내로부터 불소가 이탈하면서, 초전도막의 결정이 성장하는 퇴적법이 아니기 때문에, 초전도막의 결정의 성장 속도가 빨라서, 생산 효율의 향상이 가능하다. 또한, 전술한 불소의 이탈을 균일하게 진행시킬 필요도 없기 때문에, 예를 들면 폭이 넓은 초전도 박막 재료를 제조하는 것도 용이하게 되어, 생산 효율의 향상에도 기여할 수 있다. 또한, 성막 프로세스 중에, 취급에 주의가 필요한 불화 수소가 생성되는 일도 없기 때문에, 불화 수소의 처리 비용이 불필요하다. 또한, 중성의 용액을 이용하여 상기 프로세스를 실시하는 것이 가능하기 때문에, 본 발명의 초전도 박막 재료에 적용한 경우, 앞서 형성된 물리 증착층에 손상을 주지 않고 유기 금속 퇴적층을 형성할 수 있다. 그 결과, 제조 비용을 억제하면서, 본 발명의 초전도 박막 재료의 특성을 한층더 향상시킬 수 있다.
여기서, 무불소계 유기 금속 퇴적법이란, 불소를 포함하는 유기 금속염 용액을 사용하지 않는 유기 금속 퇴적법을 말한다. 또한, 상기 유기 금속 퇴적법에 사 용하는 용액으로서는, 예를 들면 금속 아세틸아세토네이트계의 용액(Ho:Ba:Cu=1:2:3), 나프텐산계의 용액 등을 들 수 있다.
본 발명에 따른 초전도 박막 재료의 제조 방법은, 기판을 준비하는 기판 준비 공정과, 기판 상에 초전도막을 형성하는 초전도막 형성 공정을 구비하고 있다. 그리고, 초전도막 형성 공정은 물리 증착법에 의해 물리 증착층을 형성하는 물리 증착 공정과, 물리 증착층 상에 유기 금속 퇴적법에 의해 유기 금속 퇴적층을 형성하는 유기 금속 퇴적 공정을 포함하고 있다.
본 발명의 초전도 박막 재료의 제조 방법에 의하면, 상술한 바와 같이, PVD법 및 MOD법의 각각의 결점을 보완하면서, 양자의 이점을 살림으로써, 높은 JC 및 높은 IC 등의 우수한 특성과, 저비용화의 실현을 양립하는 것이 가능한 초전도 박막 재료를 제조할 수 있다.
본 발명의 초전도 박막 재료의 제조 방법에 있어서 바람직하게는, 기판 준비 공정보다 뒤이고 초전도막 형성 공정보다 앞에, 기판과 초전도막 사이에 중간층을 형성하는 중간층 형성 공정을 더 구비하고 있다.
이에 따라, 기판과 초전도막 사이에 중간층을 개재시킴으로써, 초전도막의 배향성의 향상이 가능하고, 또한, 기판과 초전도막 사이의 원자의 확산 및 반응을 억제할 수 있다.
본 발명의 초전도 박막 재료의 제조 방법에 있어서 바람직하게는, 물리 증착 공정에서는 기판의 양쪽의 주면 상에 물리 증착층이 형성되고, 유기 금속 퇴적 공 정에서는 기판의 양쪽의 주면 상에서의 물리 증착층 상에 유기 금속 퇴적층이 형성된다.
이에 따라, 각 주면 상의 초전도막의 막두께를 얇게 함으로써 표면 평활성의 확보나 보이드 등의 내부 결함의 억제가 용이해짐과 아울러, 양쪽의 주면 상의 초전도막에 의해 충분한 IC를 확보하는 것이 가능해진다.
본 발명의 초전도 박막 재료의 제조 방법에 있어서 바람직하게는, 물리 증착 공정과 유기 금속 퇴적 공정은 교대로 복수회 실시된다.
이에 따라, 물리 증착층과 유기 금속 퇴적층의 조합으로 이루어지는 구조가 복수 적층됨으로써, 표면 평활성의 확보나 보이드 등의 내부 결함의 억제를 용이하게 하면서, 충분한 막두께의 초전도막을 형성하는 것이 가능해진다. 그 결과, 소망하는 IC, JC 등의 초전도 특성이 확보 가능한 초전도 박막 재료를 용이하게 제조할 수 있다.
본 발명의 초전도 박막 재료의 제조 방법에 있어서 바람직하게는, 유기 금속 퇴적 공정에서는, 두께 1㎛ 이하의 유기 금속 퇴적층이 형성된다. 이에 따라, 비교적 용이하게 유기 금속 퇴적층에서의 보이드 등의 내부 결함의 발생을 억제할 수 있다.
본 발명의 초전도 박막 재료의 제조 방법에 있어서 바람직하게는, 물리 증착 공정에서는, 두께 2㎛ 이하의 물리 증착층이 형성된다. 이에 따라, 비교적 용이하게 양호한 물리 증착층의 표면 평활성을 확보할 수 있다.
본 발명의 초전도 박막 재료의 제조 방법에 있어서 바람직하게는, 상술한 물리 증착법은 펄스 레이저 증착법, 스퍼터법 및 전자 빔법으로 이루어지는 군으로부터 선택되는 어느 하나의 증착법이다.
물리 증착(PVD)법 중에서도, 펄스 레이저 증착법, 스퍼터법 및 전자 빔법은 배향성이 높은 초전도막의 형성에 적합하고, 본 발명의 초전도 박막 재료의 제조 방법에 있어서의 물리 증착막의 형성에 적합하다.
본 발명의 초전도 박막 재료의 제조 방법에 있어서 바람직하게는, 상술한 유기 금속 퇴적법은, 불소를 포함하는 유기 금속염 용액을 사용하지 않는 무불소계 유기 금속 퇴적법이다.
이에 따라, 유기 금속 퇴적(MOD)법의 대표적 퇴적법인 TFA-MOD법과 달리, 초전도막의 결정의 성장 속도가 빨라서, 생산 효율의 향상이 가능하다. 또한, 전술한 불소의 이탈을 균일하게 진행시킬 필요도 없기 때문에, 생산 효율의 향상에 기여할 수 있다. 또한, 성막 프로세스중에, 취급에 주의가 필요한 불화 수소가 생성되는 일도 없기 때문에, 불화 수소의 처리 비용이 불필요하다. 또한, 중성의 용액을 이용하여 상기 프로세스를 실시하는 것이 가능하기 때문에, 본 발명의 초전도 박막 재료에 적용한 경우, 앞서 형성된 물리 증착막에 손상을 주지 않고 유기 금속 퇴적층을 형성할 수 있다. 그 결과, 제조 비용을 억제하면서, 본 발명의 초전도 박막 재료의 특성을 한층더 향상시키는 것이 가능해진다.
발명의 효과
이상의 설명으로부터 명백한 바와 같이, 본 발명의 초전도 박막 재료 및 그 제조 방법에 의하면, 높은 JC 및 높은 IC 등의 우수한 특성과, 저비용화의 실현을 양립하는 것이 가능한 초전도 박막 재료 및 그 제조 방법을 제공할 수 있다.
도 1은 실시형태 1의 초전도 박막 재료의 구성을 나타내는 개략 단면도,
도 2는 실시형태 1의 초전도 박막 재료의 제조 방법에 있어서의 제조 공정의 개략을 나타내는 도면,
도 3은 도 2의 제조 공정 중, 유기 금속 퇴적 공정의 상세를 나타내는 도면,
도 4는 실시형태 1의 초전도 박막 재료의 제조 방법을 설명하기 위한 개략 단면도,
도 5는 실시형태 1의 초전도 박막 재료의 제조 방법을 설명하기 위한 개략 단면도,
도 6은 실시형태 1의 초전도 박막 재료의 제조 방법을 설명하기 위한 개략 단면도,
도 7은 실시형태 2에 있어서의 초전도 박막 재료의 구성을 나타내는 개략 단면도,
도 8은 실시형태 2의 초전도 박막 재료의 제조 방법을 설명하기 위한 개략 단면도,
도 9는 실시형태 2의 초전도 박막 재료의 제조 방법을 설명하기 위한 개략 단면도,
도 10은 실시형태 3에 있어서의 초전도 박막 재료의 구성을 나타내는 개략 단면도,
도 11은 실시형태 3의 초전도 박막 재료의 제조 방법에 있어서의 제조 공정의 개략을 나타내는 도면,
도 12는 실시형태 3의 초전도 박막 재료의 제조 방법을 설명하기 위한 개략 단면도,
도 13은 실시형태 3의 초전도 박막 재료의 제조 방법을 설명하기 위한 개략 단면도,
도 14는 실시형태 3의 초전도 박막 재료의 제조 방법을 설명하기 위한 개략 단면도,
도 15는 실시예 1의 초전도 박막 재료에 있어서의 MOD 막두께와 IC의 관계를 나타내는 도면,
도 16은 실시예 1의 초전도 박막 재료에 있어서의 MOD층의 (103)극점도,
도 17은 실시예 1의 초전도 박막 재료에 있어서의 MOD층의 표면의 AFM 사진,
도 18은 제작된 초전도 박막 재료의 두께 방향에서의 단면의 SEM 사진,
도 19는 제작된 초전도 박막 재료의 두께 방향에서의 단면의 SEM 사진,
도 20는 제작된 초전도 박막 재료의 두께 방향에서의 단면의 SEM 사진,
도 21은 제작된 초전도 박막 재료의 두께 방향에서의 단면의 SEM 사진,
도 22는 본 발명의 실시예 및 본 발명의 범위 밖인 비교예의 초전도 박막 재료에 있어서의, 초전도막의 막두께와 IC의 관계를 나타내는 도면.
부호의 설명
1: 초전도 박막 재료, 10: 금속 배향 기판, 10A: 주면, 20: 중간층, 21: 제 1 CeO2층, 22: YSZ층, 23: 제 2 CeO2층, 30: 산화물 초전도막, 30A: 초전도막 표면, 30B: 적층 구조, 31: 물리 증착 HoBCO층, 31A: 물리 증착 HoBCO층 표면, 32: 유기 금속 퇴적 HoBCO층, 32A: 유기 금속 퇴적 HoBCO층 표면, 40: Ag 안정화층
발명을 실시하기 위한 최선의 형태
이하, 도면에 근거하여 본 발명의 실시형태를 설명한다. 또한, 이하의 도면에서 동일 또는 상당하는 부분에는 동일한 참조 번호를 붙이고 그 설명은 반복하지 않는다.
(실시형태 1)
도 1을 참조하여, 본 발명의 일실시형태인 실시형태 1의 초전도 박막 재료의 구성에 대해서 설명한다.
도 1을 참조하여, 실시형태 1의 초전도 박막 재료(1)는 기판으로서의 금속 배향 기판(10)과, 금속 배향 기판(10) 상에 형성된 중간층(20)과, 중간층(20) 상에 형성된 초전도막으로서의 산화물 초전도막(30)과, 산화물 초전도막(30)을 보호하기 위해서 산화물 초전도막(30) 상에 형성된 안정화층으로서의 Ag(은) 안정화층(40)을 구비하고 있다. 산화물 초전도막(30)의 재질로서는, 예컨대 HoBCO(홀륨계 고온 초전도 재료; HoBa2Cu3OX) 등의 희토류계 산화물 초전도 재료를 선택할 수 있다. 그리고, 산화물 초전도막(30)은 물리 증착법에 의해 형성된 물리 증착층으로서의 물리 증착 HoBCO층(31)과, 물리 증착 HoBCO층(31) 상에 유기 금속 퇴적법에 의해 형성된 유기 금속 퇴적층으로서의 유기 금속 퇴적 HoBCO층(32)을 포함하고 있다.
또한, 금속 배향 기판(10)으로서는, 예를 들면 Ni(니켈) 배향 기판, Ni 합금계의 배향 기판 등을 선택할 수 있다. 또한, 중간층(20)은, 예를 들면 CeO2(산화 세륨) 및 YSZ(이트리아 안정화 지르코니아)의 적어도 한쪽을 포함한 층으로 할 수 있고, 구체적으로는 제 1 CeO2층(21)과, 제 1 CeO2층(21) 상에 형성된 YSZ층(22)과, YSZ층(22) 상에 형성된 제 2 CeO2층(23)을 포함한 층으로 할 수 있다. 또한, 안정화층은 상술한 Ag 안정화층(40)에 한정되지 않고, 예를 들면 Ag 안정화층(40)을 대신하여 Cu(구리)로 이루어지는 Cu 안정화층을 사용해도 좋다.
다음에, 도 1~도 6을 참조하여, 실시형태 1의 초전도 박막 재료의 제조 방법에 대해서 설명한다.
도 2를 참조하여, 먼저, 기판 준비 공정이 실시된다. 구체적으로는, 배향성 니켈 합금으로 이루어지는 테이프 형상 기판 등의 금속 배향 기판(10)이 준비된다. 다음에, 도 2에 나타내는 바와 같이, 금속 배향 기판(10) 상에 중간층(20)을 형성하는 중간층 형성 공정이 실시된다. 구체적으로는, 도 2 및 도 4를 참조하여, 금속 배향 기판(10) 상에 제 1 CeO2층(21), YSZ층(22) 및 제 2 CeO2층(23)을 순차적으로 형성하도록, 제 1 CeO2층 형성 공정, YSZ층 형성 공정 및 제 2 CeO2층 형성 공정이 순차적으로 실시된다. 이 제 1 CeO2층 형성 공정, YSZ층 형성 공정 및 제 2 CeO2층 형성 공정은, 예를 들면 PLD법 등의 물리 증착법에 의해 실시할 수 있지만, MOD법에 의해 실시해도 좋다.
다음에, 도 2에 나타내는 바와 같이, 중간층(20) 상에 산화물 초전도막(30)을 형성하는 초전도막 형성 공정이 실시된다. 구체적으로는, 도 2 및 도 5에 나타내는 바와 같이, 먼저 중간층(20) 상에 물리 증착법에 의해 물리 증착 HoBCO층(31)을 형성하는 물리 증착 공정이 실시된다. 이 물리 증착 공정은 펄스 레이저 증착(PLD)법, 스퍼터법 및 전자 빔법으로 이루어지는 군으로부터 선택되는 어느 하나의 증착법을 이용하는 것이 바람직하다. 특히, PLD법을 채용함으로써, 산화물 초전도막(30)을 구성하는 물리 증착 HoBCO층(31)의 조성을 타겟의 조성에 가깝게 할 수 있고, 또한 높은 배향성을 확보할 수 있기 때문에, 초전도 박막 재료(1)의 JC 및 IC의 향상에 기여할 수 있다.
또한, 도 2 및 도 6에 나타내는 바와 같이, 물리 증착 HoBCO층(31) 상에 유 기 금속 퇴적법에 의해 유기 금속 퇴적 HoBCO층(32)을 형성하는 유기 금속 퇴적 공정이 실시된다. 이 유기 금속 퇴적 공정에서는, 먼저, 도 3에 나타내는 바와 같이, 무불소계의 Ho(홀륨), Ba(바륨) 및 Cu(구리)의 유기 금속염 용액, 예를 들면 금속 아세틸아세토네이트계의 용액(Ho:Ba:Cu=1:2:3), 또는 나프텐산계의 용액 등의 용액을 물리 증착 HoBCO층(31)의 표면에 도포하는 무불소계 용액 도포 공정이 실시된다. 이 무불소계 용액 도포 공정에서의 유기 금속염 용액의 도포 방법으로서는 디핑법, 다이코팅법 등을 선택할 수 있다.
다음에, 도 3에 나타내는 바와 같이, 도포된 유기 금속염 용액으로부터 용매 성분 등이 제거되는 가소성(假燒成) 공정이 실시된다. 구체적으로는, 400℃ 이상 600℃ 이하의 온도 영역, 예를 들면 500℃의 공기중에서 유기 금속염 용액이 도포된 금속 배향 기판(10)이 가열됨으로써, 도포된 유기 금속염 용액이 열분해된다. 이때, CO2(이산화탄소), H2O(물)가 이탈하는 것에 의해 도포된 유기 금속염 용액으로부터 용매 성분 등이 제거된다. 또한, 도 3에 나타내는 바와 같이, 상술한 가소성 공정이 실시된 후, 본소성(本燒成) 공정이 실시된다. 구체적으로는, 600℃ 이상 800℃ 이하의 온도 영역, 예를 들면 750℃의 Ar(아르곤) 및 O2(산소)의 혼합 분위기 중에서 유기 금속염 용액이 도포된 금속 배향 기판(10)이 가열됨으로써, 소망하는 유기 금속 퇴적층인 유기 금속 퇴적 HoBCO층(32)이 형성된다.
여기서, 도 5 및 도 6을 참조하여, 전술한 바와 같이 물리 증착에 의해 형성된 물리 증착 HoBCO층(31)에 있어서는, 막두께가 두꺼워짐에 따라서, 물리 증착 HoBCO층(31)의 표면인 물리 증착 HoBCO층 표면(31A)의 표면 평활성이 저하되는 경향이 있다. 이에 대하여, 이상과 같이 하여 표면 평활성이 우수한 유기 금속 퇴적 HoBCO층(32)이 물리 증착 HoBCO층(31) 상에 형성됨으로써, 표면 평활성이 높은 유기 금속 퇴적 HoBCO층(32)의 표면인 유기 금속 퇴적 HoBCO층 표면(32A)이 산화물 초전도막(30)의 표면인 초전도막 표면(30A)으로 된다. 그 결과, 표면 평활성이 우수한 산화물 초전도막(30)이 형성되고, 초전도 박막 재료(1)의 IC, JC 등이 향상한다. 또한, 타겟의 조성에 가깝고, 배향성이 높은 물리 증착 HoBCO층(31)을 시드막으로 하여 유기 금속 퇴적 공정을 실시함으로써, 유기 금속 퇴적 HoBCO층(32)의 핵성장이 용이해진다.
또한, 도 2에 나타내는 바와 같이, 안정화층으로서의 Ag 안정화층(40)이 형성되는 Ag 안정화층 형성 공정이 실시된다. Ag 안정화층(40)의 형성은, 예컨대 증착법에 의해 실시할 수 있다. 이상의 공정이 실시됨으로써, 실시형태 1의 초전도 박막 재료(1)가 제조된다.
본 실시형태 1의 초전도 박막 재료(1) 및 그 제조 방법에 의하면, PLD법 및 무불소계 MOD법의 각각의 결점을 보완하면서, 양자의 이점을 살림으로써, 높은 JC 및 높은 IC 등의 우수한 특성과, 저비용화의 실현을 양립하는 것이 가능한 초전도 박막 재료(1)를 제공할 수 있다.
또한, 본 실시형태 1에 있어서, 유기 금속 퇴적 HoBCO층(32)의 두께는 1㎛ 이하인 것이 바람직하다. MOD법에 의해 형성된 유기 금속 퇴적 HoBCO층(32)은, 막 두께가 두꺼워짐에 따라서 보이드 등의 내부 결함이 발생하기 쉽게 된다. 유기 금속 퇴적 HoBCO층(32)이 1㎛ 이하이면, 비교적 용이하게 보이드 등의 내부 결함의 발생을 억제할 수 있다.
또한, 본 실시형태 1에 있어서, 물리 증착 HoBCO층(31)의 두께는 2㎛ 이하인 것이 바람직하다. PLD법에 의해 형성되는 물리 증착 HoBCO층(31)은 막두께가 두꺼워짐에 따라서 표면 평활성을 확보하는 것이 곤란하게 된다. 물리 증착 HoBCO층(31)이 2㎛ 이하이면, 비교적 용이하게 양호한 표면 평활성을 확보할 수 있다.
(실시형태 2)
다음에, 도 7을 참조하여, 본 발명의 일실시형태인 실시형태 2의 초전도 박막 재료의 구성을 설명한다.
도 7을 참조하여, 실시형태 2의 초전도 박막 재료(1)와, 상술한 실시형태 1의 초전도 박막 재료(1)는 기본적으로 마찬가지의 구성을 갖고 있다. 그러나, 실시형태 2의 초전도 박막 재료(1)에서는, 중간층(20), 산화물 초전도막(30) 및 Ag 안정화층(40)이 금속 배향 기판(10)의 양쪽의 주면 상에 형성되어 있는 점에서 실시형태 1의 초전도 박막 재료(1)와는 상이하다. 산화물 초전도막(30)은 막두께가 커짐에 따라서, 표면 평활성의 확보나 보이드 등의 내부 결함의 억제가 곤란해지기 때문에, 성막 조건의 엄밀한 제어가 필요하게 된다. 이에 대하여, 본 실시형태 2에 있어서는, 금속 배향 기판(10)의 양쪽의 주면(10A) 상에 산화물 초전도막(30)을 형성함으로써, 소망하는 IC를 확보하기 위해서 필요한 각 주면(10A) 상의 산화물 초전도막(30)의 막두께를 얇게 할 수 있다. 그 결과, 각 주면(10A) 상의 산화물 초전도막(30)에 있어서의 표면 평활성의 확보나 보이드 등의 내부 결함의 억제가 용이해지고, 또한 양쪽의 주면(10A) 상의 산화물 초전도막(30)에 의해 충분한 IC를 확보하는 것이 가능해지고 있다.
다음에, 도 7~도 9를 참조하여, 실시형태 2의 초전도 박막 재료의 제조 방법에 대해서 설명한다.
실시형태 2의 초전도 박막 재료의 제조 방법과, 도 1~도 6에 근거하여 설명한 실시형태 1의 초전도 박막 재료의 제조 방법과는 기본적으로 마찬가지의 구성을 갖고 있다. 그러나, 도 2를 참조하여, 실시형태 2에서는, 중간층 형성 공정, 초전도막 형성 공정 및 Ag 안정화층 형성 공정에 있어서, 각각 중간층(20), 산화물 초전도막(30), Ag 안정화층(40)이 금속 배향 기판(10)의 양쪽의 주면(10A) 상에 형성되는 점에서 실시형태 1과는 상이하다. 구체적으로는, 중간층 형성 공정에서, 도 8에 나타내는 바와 같이, 금속 배향 기판(10)의 양쪽 주면(10A) 상에 제 1 CeO2층(21), YSZ층(22) 및 제 2 CeO2층(23)으로 이루어지는 중간층(20)이 형성된다. 다음에, 초전도막 형성 공정에 있어서, 도 9에 나타내는 바와 같이, 양쪽의 중간층(20) 상에 각각 산화물 초전도막(30)이 형성된다. 또한, Ag 안정화층 형성 공정에 있어서, 양쪽의 산화물 초전도막(30) 상에 각각 Ag 안정화층(40)이 형성되어, 도 7에 나타내는 실시형태 2의 초전도 박막 재료(1)가 완성된다.
또한, 중간층 형성 공정, 초전도막 형성 공정 및 Ag 안정화층 형성 공정에서는, 금속 배향 기판(10)의 양쪽의 주면(10A) 상에서의 중간층(20), 산화물 초전도막(30), Ag 안정화층(40)은 한쪽씩 형성되어도 좋고, 양쪽 동시에 형성되어도 좋다. 물리 증착법에 의해 물리 증착 HoBCO층(31)을 양쪽의 주면(10A) 상에 동시에 형성하는 경우, 예컨대 금속 배향 기판(10)의 양쪽에서 레이저 증착법에 의해 형성할 수 있다. 또한, 무불소계 유기 금속 퇴적법에 의해 유기 금속 퇴적 HoBCO층(32)을 양쪽의 물리 증착 HoBCO층(31) 상에 동시에 형성하는 경우, 예컨대 디핑법에 의해, 물리 증착 HoBCO층(31)이 형성된 금속 배향 기판(10)을 유기 금속염 용액 중에 침지하여 형성할 수 있다.
(실시형태 3)
다음에, 도 10을 참조하여, 본 발명의 일실시형태인 실시형태 3의 초전도 박막 재료의 구성을 설명한다.
도 10을 참조하여, 실시형태 3의 초전도 박막 재료(1)와, 상술한 실시형태 1의 초전도 박막 재료(1)는 기본적으로 마찬가지의 구성을 갖고 있다. 그러나, 실시형태 3의 초전도 박막 재료(1)에서는, 산화물 초전도막(30)에 있어서, 물리 증착 HoBCO층(31)과, 유기 금속 퇴적 HoBCO층(32)의 조합으로 이루어지는 구조가 복수 적층되어 있는 점에서, 실시형태 1의 초전도 박막 재료(1)와는 상이하다. 구체적으로는, 물리 증착 HoBCO층(31) 상에 유기 금속 퇴적 HoBCO층(32)이 형성된 적층 구조(30B)가 복수 겹쳐 쌓여져서 산화물 초전도막(30)이 구성되어 있다. 도 10에 서는, 적층 구조(30B)가 2단으로 겹쳐 쌓여진 경우를 나타내고 있지만, 산화물 초전도막(30)이 소망하는 막두께로 되도록, 적층 구조(30B)는 3단 이상 겹쳐 쌓여지더라도 좋다.
전술한 바와 같이, PVD법에 의해 형성된 물리 증착 HoBCO층(31)은 막두께가 두꺼워짐에 따라서 표면 평활성을 확보하는 것이 곤란하게 된다. 또한, MOD법에 의해 형성된 유기 금속 퇴적 HoBCO층(32)은 막두께가 두꺼워짐에 따라서 보이드 등의 내부 결함의 억제가 곤란하게 된다. 이에 대하여, 먼저 물리 증착 HoBCO층(31)을 형성한 후, 물리 증착 HoBCO층(31) 상에 유기 금속 퇴적 HoBCO층(32)을 형성하는 것에 의해 표면 평활성을 향상시킬 수 있다. 또한, 유기 금속 퇴적 HoBCO층(32)의 막두께를 보이드 등의 내부 결함의 억제가 용이한 정도로 제한하여, 표면 평활성이 향상한 초전도막 상에 재차 물리 증착 HoBCO층(31)을 형성하고, 상기 물리 증착 HoBCO층(31) 상에 유기 금속 퇴적 HoBCO층(32)을 더 형성함으로써, 재차 산화물 초전도막(30)의 표면 평활성이 향상한다. 이와 같이, 물리 증착 HoBCO층(31)과 유기 금속 퇴적 HoBCO층(32)의 조합으로 이루어지는 구조가 복수 적층됨으로써, 표면 평활성의 확보나 보이드 등의 내부 결함의 억제를 용이하게 하면서, 충분한 막두께의 산화물 초전도막(30)을 형성할 수 있다. 그 결과, 소망하는 IC, JC 등의 초전도 특성이 확보 가능한 초전도 박막 재료(1)를 용이하게 얻을 수 있다.
다음에, 도 11~도 14를 참조하여, 실시형태 3의 초전도 박막 재료의 제조 방법에 대해서 설명한다.
실시형태 3의 초전도 박막 재료의 제조 방법과, 도 1~도 6에 근거하여 설명한 실시형태 1의 초전도 박막 재료의 제조 방법과는 기본적으로 마찬가지의 구성을 갖고 있다. 그러나, 도 11을 참조하여, 실시형태 3에서는, 초전도막 형성 공정에 있어서, 물리 증착 공정과 유기 금속 퇴적 공정이 교대로 복수회 실시되는 점에서 실시형태 1과는 상이하다. 구체적으로는, 초전도막 형성 공정에 있어서, 도 12에 나타내는 바와 같이, 금속 배향 기판(10) 상에 제 1 CeO2층(21), YSZ층(22) 및 제 2 CeO2층(23)으로 이루어지는 중간층(20)이 형성된다. 다음에, 도 13에 나타내는 바와 같이, 중간층(20)상에, 물리 증착 HoBCO층(31) 상에 유기 금속 퇴적 HoBCO층(32)이 형성된 적층 구조(30B)가 형성된다. 물리 증착 HoBCO층(31) 및 유기 금속 퇴적 HoBCO층(32)의 형성 방법은 실시형태 1과 마찬가지이다. 또한, 도 14에 나타내는 바와 같이, 적층 구조(30B) 상에 적층 구조(30B)가 더 형성된다. 이 적층 구조(30B)는 산화물 초전도막(30)이 소망하는 막두께로 될 때까지 반복하여 형성된다. 그리고, 산화물 초전도막(30) 상에 Ag 안정화층(40)이 형성되어, 도 10에 나타내는 실시형태 3의 초전도 박막 재료(1)가 완성된다.
또한, 실시형태 3에 있어서, 각 유기 금속 퇴적 HoBCO층(32)의 두께는 1㎛ 이하인 것이 바람직하다. 각 유기 금속 퇴적 HoBCO층(32)이 1㎛ 이하이면, 비교적 용이하게 보이드 등의 내부 결함의 발생을 억제할 수 있다. 또한, 실시형태 3에 있어서, 각 물리 증착 HoBCO층(31)의 두께는 2㎛ 이하인 것이 바람직하다. 각 물리 증착 HoBCO층(31)이 2㎛ 이하이면, 비교적 용이하게 양호한 표면 평활성을 확보 할 수 있다.
상술한 본 발명의 실시형태 1~3에 있어서의 초전도 박막 재료(1)는, 예컨대 테이프 형상 선재이지만, 시트 형상이더라도 좋고, 속이 비어 있거나 또는 꽉 차 있는 원통 형상이더라도 좋다.
(실시예 1)
이하, 본 발명의 실시예 1에 대해서 설명한다. 본 발명의 초전도 박막 재료를 실제로 제작하여, 그 특성을 평가하는 시험을 실시하였다. 시험의 순서는 이하와 같다.
먼저, 시험의 대상으로 되는 시료의 제작 방법에 대해서 설명한다. 시료는 도 2에 나타내는 제조 방법에 의해 제작하였다. 구체적으로는, 두께 100㎛, 폭 10mm의 Ni 합금계 배향 금속 테이프 상에 3층 구조의 중간층(CeO2층/YSZ층/CeO2층; 두께는 각각 0.3㎛, 1.0㎛, 0.1㎛)을 형성하고, 중간층 상에 PLD법에 의해 막두께 1.0㎛의 물리 증착 HoBCO층을 형성하였다. 또한, 물리 증착 HoBCO층 상에 무불소계 MOD법에 의해 막두께 0.2㎛~3.0㎛의 유기 금속 퇴적 HoBCO층을 에피택셜(epitaxially) 성장시켰다. 그리고, 유기 금속 퇴적 HoBCO층 상에 막두께 10㎛의 Ag 안정화층을 형성하여, 폭 10mm, 길이 1m의 선재를 제작하였다. 이 선재로부터 폭 10mm, 길이 10cm의 단척 시료를 채취하여, 유기 금속 퇴적 HoBCO층의 막두께(MOD 막두께)와 IC의 관계를 조사하는 시험을 실시하였다. 또한, 유기 금속 퇴적 HoBCO층의 극점도를, X선 회절을 이용하여 작성하고, 면내 배향성을 조사하는 시험을 실시하였다. 또한, Ag 안정화층을 형성하기 전의 유기 금속 퇴적 HoBCO층의 표면을 원자간력 현미경(Atomic Force Microscope; AFM)을 이용하여 관찰하였다.
다음에, 도 15를 참조하여, 시험 결과에 대해서 설명한다. 도 15에서, 가로축은 물리 증착 HoBCO층 상에 형성된 유기 금속 퇴적 HoBCO층의 막두께(MOD 막두께)를 나타내고 있고, 세로축은 임계 전류(IC)를 나타내고 있다. 또한, 본 실시예 1에서는 유기 금속 퇴적 HoBCO층(MOD층)을 다이코팅법에 의해 형성한 경우와, 디핑법에 의해 형성한 경우에 대해서 실험을 실시하였다. 여기서, 디핑법이란, MOD법에 있어서, Ni 합금계 배향 금속 테이프를 유기 금속염 용액 중에 침지함으로써, Ni 합금계 배향 금속 테이프 상에 유기 금속염 용액을 부착시키는 방법이다. 또한, 다이코팅법이란, MOD법에 있어서, Ni 합금계 배향 금속 테이프 상에 용액 탱크로부터 공급한 유기 금속염 용액을 도포함으로써 Ni 합금계 배향 금속 테이프 상에 유기 금속염 용액을 부착시키는 방법이다. 도 15에서는, 다이코팅법의 경우의 결과를 속이 비어 있는 마름모꼴, 디핑법의 경우의 결과를 속이 꽉 차 있는 정사각형으로 표시하고 있다. 도 15를 참조하여, 본 실시예 1의 초전도 박막 재료에 있어서의 MOD 막두께와 IC의 관계를 설명한다.
도 15를 참조하여, MOD 막두께가 1㎛ 정도까지이면, MOD층의 형성 방법에 관계없이 IC는 35~80A/cm폭 정도로 되어 있다. 따라서, MOD 막두께가 1㎛ 정도까지의 범위이면, 양호한 특성을 갖는 MOD층을 형성 가능한 것을 알 수 있다.
다음에, 도 16 및 도 17을 참조하여, 실시예 1의 초전도 박막 재료에 있어서의 MOD층의 결정 성장에 대해서 설명한다.
도 16을 참조하여, MOD층의 (103)면에 대응하는 피크의 반치폭은 6.5~6.9도로 되어 있다. 이 때문에, 실시예 1의 초전도 박막 재료에 있어서의 MOD층은 양호한 면내 배향성을 갖고 있는 것을 알 수 있다. 또한, 도 17을 참조하여, 실시예 1의 초전도 박막 재료에 있어서의 MOD층의 표면의 결정 입경은 0.5~1㎛로 되어 있다. 이상으로부터, 본 발명의 초전도 박막 재료에서의 MOD층에 있어서는, 양질의 결정 성장이 실현되어 있는 것을 알 수 있다.
또한, 상술한 제조 방법과 마찬가지의 제조 방법에 있어서, 유기 금속 퇴적 공정에서의 유기 금속염 용액의 도포 및 소성을 연속적으로 실시 가능한 연속 도포 소성 장치를 이용하여, 연속 릴 권취 방식(a continuous reel take-up method)으로 본 발명의 초전도 박막 재료를 감음으로써, 장척 선재를 시험적으로 만들어 보았다. 그 결과, 상술과 마찬가지의 특성을 갖는 장척 선재를 제작할 수 있었다. 이 때문에, 본 발명의 초전도 박막 재료에 의하면, 상술한 바와 같이 우수한 초전도 특성, 예컨대 높은 JC, 높은 IC를 갖는 장척의 초전도 선재를 제공할 수 있는 것을 알 수 있었다.
(실시예 2)
이하, 본 발명의 실시예 2에 대해서 설명한다. 본 발명의 초전도 박막 재료 를 실제로 제작하여, MOD층의 형성 상태와 IC의 관계를 조사하는 실험을 실시하였다. 실험의 순서는 이하와 같다.
먼저, 폭 3cm, 두께 100㎛의 배향성 Ni 합금 테이프 상에 PLD법에 의해 실시예 1과 마찬가지의 중간층을 형성하고, 상기 중간층 상에 PLD법에 의해 두께 1.5㎛의 HoBCO층(물리 증착 HoBCO층)을 형성하였다. 또한, 상기 물리 증착 HoBCO층 상에 무불소계 MOD법에 의해 두께 0.3~3.0㎛의 HoBCO층(유기 금속 퇴적 HoBCO층)을 형성하였다. 그리고, 상기 유기 금속 퇴적 HoBCO층 상에 두께 10㎛의 Ag 안정화층을 형성함으로써, 본 발명의 초전도 박막 재료를 제작하였다.
제작된 초전도 박막 재료에 대하여 IC의 측정을 실시함과 아울러, 주사형 전자 현미경(Scanning Electron Microscope; SEM)에 의해, 상기 초전도 박막 재료의 두께 방향에서의 단면을 관찰하였다.
다음에, 도 18~도 21을 참조하여, 유기 금속 퇴적 HoBCO층의 형성 상태와 IC의 관계를 설명한다. 또한, 도 18~도 21에는, 측정된 IC의 값 및 MOD 막두께가 부기되어 있다.
도 18에 나타내는 바와 같이, 물리 증착 HoBCO층(31) 상에 형성된 유기 금속 퇴적 HoBCO층(32)의 두께를 0.3㎛으로 한 경우, 유기 금속 퇴적 HoBCO층(32)은 조밀하였다. 또한, 측정된 IC는 81A/cm폭으로서(JC는 2.5MA/㎠), 우수한 초전도 특성이 얻어졌다. 또한, 도 19에 나타내는 바와 같이, 유기 금속 퇴적 HoBCO층(32)의 두께를 0.9㎛으로 한 경우, 유기 금속 퇴적 HoBCO층(32)에는 약간의 보이드 및 이상이 관찰되지만, 측정된 IC는 74A/cm폭으로서, 우수한 초전도 특성이 얻어졌다.
한편, 도 20에 나타내는 바와 같이, 유기 금속 퇴적 HoBCO층(32)의 두께를 1.8㎛으로 한 경우, 유기 금속 퇴적 HoBCO층(32)에는 보이드 및 이상이 명확하게 관찰된다. 또한, 측정된 IC는 39A/cm폭으로서, 유기 금속 퇴적 HoBCO층(32)의 두께가 1㎛ 이하인 상술한 도 18 및 도 19의 경우와 비교하여, 초전도 특성이 명확히 저하되어 있다. 또한, 도 21에 나타내는 바와 같이, 유기 금속 퇴적 HoBCO층(32)의 두께를 3.0㎛으로 한 경우, 유기 금속 퇴적 HoBCO층(32)에는 많은 보이드 및 이상이 명확히 관찰된다. 그리고, 측정된 IC는 1A/cm폭으로 되어 있어, 초전도 특성이 현저히 저하되었다.
무불소계 MOD법의 최대의 이점은 대면적 필름화가 용이한 것이다. 상술한 바와 같이, 폭이 넓은 배향 Ni 합금 테이프 상에 중간층, 초전도막 및 Ag 안정화층을 형성하고, 또한 MOD층의 두께를 1㎛ 이하로 함으로써, 양호한 초전도 특성을 갖는 대면적의 초전도 박막 재료를 제작할 수 있는 것을 알았다.
(실시예 3)
이하, 본 발명의 실시예 3에 대해서 설명한다. 물리 증착층 상에 유기 금속 퇴적층이 형성된 초전도막을 구비한 본 발명의 실시예로서의 초전도 박막 재료와, 물리 증착층만으로 형성된 초전도막을 구비한 비교예로서의 초전도 박막 재료를 제 작하여, 초전도 특성을 비교하는 시험을 실시하였다.
먼저, 본 발명의 실시예로서, 실시예 1의 경우와 마찬가지로 도 2에 나타내는 제조 방법에 의해, 실시예 1과 마찬가지의 초전도 박막 재료를 제작하였다. 여기서, 물리 증착 HoBCO층의 두께는 0.8㎛으로 하고, 상기 물리 증착 HoBCO층 상에 1㎛ 이하의 유기 금속 퇴적 HoBCO층을 퇴적함으로써, 초전도막을 형성하였다. 한편, 비교예로서, 실시예의 초전도 박막 재료에 대하여 초전도막만이 상이한 초전도 박막 재료를 제작하였다. 비교예에서는, 전술한 바와 같이 초전도막을 물리 증착 HoBCO층만으로 구성하였다.
이렇게 해서 제작된 초전도 박막 재료에 대하여, 온도 77K, 자장 0T의 조건하에서, IC 및 JC을 측정하는 시험을 실시하였다.
다음에, 도 22를 참조하여, 본 발명의 실시예 및 본 발명의 범위 밖인 비교예의 초전도 박막 재료에 있어서의, 초전도막의 막두께와 IC의 관계를 설명한다. 또한, 도 22에서, 가로축은 초전도막의 막두께, 세로축은 IC를 나타내고 있다. 또한, 사각형의 점은 실시예에 관한 측정값, 원형의 점은 비교예에 관한 측정값을 표시하고 있다.
도 22를 참조하여, 초전도막을 물리 증착 HoBCO층만으로 구성한 비교예의 초전도 박막 재료에서는, 막두께가 1㎛ 정도까지이면 막두께의 증가에 거의 비례하여 IC가 상승하고 있다. 그러나, 막두께가 두꺼워지면 막두께의 증가에 대한 IC의 상 승이 작아지는 경향이 있어, 막두께가 2㎛ 이상에서는, IC의 상승이 명확히 작아지고 있다. 이것은, 전술한 바와 같이, PLD법을 이용하여 초전도막을 형성한 경우, 막두께가 두꺼워짐에 따라서 표면 평활성이 악화됐기 때문이라고 생각된다. 이것에 대하여, 물리 증착층 상에 유기 금속 퇴적층이 형성된 초전도막을 구비한 본 발명의 실시예의 초전도 박막 재료에서는, 막두께가 1㎛을 넘어도 막두께의 증가에 거의 비례하여 IC가 상승하고 있다. 그리고, 최대로, IC는 196A/cm폭, JC는 1.5MA/㎠로 되었다. 이상으로부터, 본 발명의 초전도 박막 재료에 의하면, 초전도막을 물리 증착층만으로 형성한 초전도 박막 재료와 비교하여, 초전도막의 막두께를 두껍게 함으로써, 효율적으로 IC를 향상시키는 것이 가능한 것을 알 수 있다.
또한, 상술한 비교예에 관한 시험 결과로부터, 본 발명의 초전도 박막 재료에 있어서도, 물리 증착층의 표면 평활성의 악화를 억제하기 위해서는, 물리 증착층은 2㎛ 이하가 바람직하고, 1㎛ 이하가 보다 바람직하다고 생각된다.
(실시예 4)
이하, 본 발명의 실시예 4에 대해서 설명한다. Ni 합금 기판의 양쪽의 주면 상에 초전도막이 형성된 본 발명의 초전도 박막 재료를 제작하여, IC를 조사하는 시험을 실시하였다.
먼저, 본 발명의 실시예로서, 실시예 1의 경우와 마찬가지로, 도 2에 나타내는 제조 방법에 의해 초전도 박막 재료를 제작하였다. 단, 초전도막은 Ni 합금 기 판의 양쪽의 주면 상에 형성된 중간층 상에 각각 물리 증착 HoBCO층을 0.4㎛의 두께로, 유기 금속 퇴적 HoBCO층을 0.4㎛의 두께로 형성했다. 그리고, 실시예 3과 마찬가지의 조건하에서 상기 초전도 박막 재료의 IC를 측정하였다.
그 결과, 본 실시예의 초전도 박막 재료에 있어서, Ni 합금 기판의 한쪽의 면 측에서 IC는 82A/cm폭, 다른쪽의 면 측에서 IC는 109A/cm폭이었다. 따라서, 양쪽의 면을 합치면, 본 실시예의 초전도 박막 재료의 IC는 191A/cm폭이었다. 본 실시예와 같이 Ni 합금 기판의 양쪽의 주면 상에 초전도막을 형성함으로써, 소망하는 IC를 확보하기 위해서 필요한 각 주면 상의 초전도막을 얇게 하는 것이 가능해져, 각 주면 상의 초전도막에서의 표면 평활성의 확보나 보이드 등의 내부 결함의 억제가 용이해진다. 그리고, 상기 시험 결과로부터, 양쪽의 주면 상의 초전도막에 의해 충분한 IC를 확보하는 것이 가능한 것을 알 수 있다.
(실시예 5)
이하, 본 발명의 실시예 5에 대해서 설명한다. 본 발명의 초전도 박막 재료를 폭이 넓은 선재의 형상으로 시험적으로 만들어 보았다. 구체적으로는, 폭 5cm의 Ni 합금 테이프를 기판으로 하여, 실시예 1과 마찬가지의 방법으로 본 발명의 초전도 박막 재료를 제작하였다. 그리고, 실시예 3과 마찬가지의 조건하에서 상기 초전도 박막 재료의 JC를 측정하였다.
그 결과, 상기 초전도 박막 재료의 5cm 폭 전역에서 1.4MA/㎠±14%의 균일한 JC 분포가 얻어지고 있는 것을 알 수 있었다. 또한, 본 실시예에 있어서는, 유기 금속 퇴적 HoBCO층의 형성은 다이코팅법을 채용하여 실시하였다. 즉, 다이코팅법에 있어서, 폭이 넓은 다이를 사용함으로써, 본 발명의 초전도 박막 재료의 폭이 넓어짐을 달성할 수 있는 것이 확인되었다.
금번에 개시된 실시형태 및 실시예는 모든 점에서 예시로서, 제한적인 것은 아니라고 생각되어야 할 것이다. 본 발명의 범위는 상기한 설명이 아니라 청구범위에 의해서 나타내어지고, 청구범위와 균등한 의미, 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명의 초전도 박막 재료 및 그 제조 방법은, 기판 상에 초전도막이 형성된 초전도 박막 재료 및 그 제조 방법에 특히 유리하게 적용될 수 있다.

Claims (8)

  1. 기판(10)과,
    상기 기판(10) 상에 형성된 초전도막(30)
    을 구비하고,
    상기 초전도막(30)은,
    물리 증착법에 의해 형성된 물리 증착층(31)과,
    상기 물리 증착층 상에 유기 금속 퇴적법에 의해 형성된 유기 금속 퇴적층(32)
    을 포함하고 있는 초전도 박막 재료(1).
  2. 제 1 항에 있어서,
    상기 기판(10)과 상기 초전도막(30) 사이에 중간층(20)을 더 구비한 초전도 박막 재료(1).
  3. 제 1 항에 있어서,
    상기 초전도막(30)은 상기 기판(10)의 양쪽의 주면 상에 형성되어 있는 초전도 박막 재료(1).
  4. 제 1 항에 있어서,
    상기 초전도막(30)에 있어서는, 상기 물리 증착층(31)과, 상기 유기 금속 퇴적층(32)의 조합으로 이루어지는 구조가 복수 적층되어 있는 초전도 박막 재료(1).
  5. 제 1 항에 있어서,
    상기 유기 금속 퇴적층(32)의 두께는 1㎛ 이하인 초전도 박막 재료(1).
  6. 제 1 항에 있어서,
    상기 물리 증착층(31)의 두께는 2㎛ 이하인 초전도 박막 재료(1).
  7. 제 1 항에 있어서,
    상기 유기 금속 퇴적법은 불소를 포함하는 유기 금속염 용액을 사용하지 않는 무불소계 유기 금속 퇴적법인 초전도 박막 재료(1).
  8. 기판(10)을 준비하는 기판 준비 공정과,
    상기 기판(10) 상에 초전도막(30)을 형성하는 초전도막 형성 공정
    을 구비하고,
    상기 초전도막 형성 공정은,
    물리 증착법에 의해 물리 증착층(31)을 형성하는 물리 증착 공정과,
    상기 물리 증착층(31) 상에 유기 금속 퇴적법에 의해 유기 금속 퇴적층(32)을 형성하는 유기 금속 퇴적 공정
    을 포함하고 있는 초전도 박막 재료의 제조 방법.
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