KR20090027162A - 제어된 결정 구조를 갖는 다층 실리콘막들 및 도펀트들의 이용을 통한 다결정성 폴리실리콘 막들 및 주변층들의 변형 - Google Patents

제어된 결정 구조를 갖는 다층 실리콘막들 및 도펀트들의 이용을 통한 다결정성 폴리실리콘 막들 및 주변층들의 변형 Download PDF

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케빈 엘. 커닝햄
이 마
마지드 알리 포드
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

일부 실시예들에서, 다층 실리콘막을 형성하는 방법이 제공된다. 기판은 프로세스 챔버에 위치된다. 비정질 실리콘막은 실리콘 소스 가스를 포함하는 제 1 프로세스 가스를 프로세스 챔버 속으로 흘려보냄으로써 기판 상에 형성된다. 폴리실리콘막은 실리콘 소스 가스를 포함하는 제 1 프로세스 가스 혼합물과 H2 및 불활성 가스를 포함하는 제 1 희석 가스 혼합물을 제 1 온도에서 증착 챔버 속으로 흘려보냄으로써 비정질 실리콘막 상에 형성된다. 일부 실시예들에서, 폴리실리콘막은 <220> 방향으로 지정되는 결정 배향을 갖는다. 일부 실시예들에서, 폴리실리콘막은 <111> 배향으로 지정되는 결정 배향을 갖는다. 랜덤 그레인 구조 또는 원주형 그레인 구조를 가지는 하부 비정질 실리콘막 및 상부 폴리실리콘막을 포함하는 구조들이 제공된다.

Description

제어된 결정 구조를 갖는 다층 실리콘막들 및 도펀트들의 이용을 통한 다결정성 폴리실리콘 막들 및 주변층들의 변형{MODULATING THE STRESS OF POLY-CRYSTALINE SILICON FILMS AND SURROUNDING LAYERS THROUGH THE USE OF DOPANTS AND MULTI-LAYER SILICON FILMS WITH CONTROLLED CRYSTAL STRUCTURE}
본 발명의 실시예들은 전반적으로 반도체 프로세싱 분야에 관한 것으로 특히, 다층 실리콘막 및 제조 방법에 관한 것이다.
집적회로들은 기판(이를 테면, 반도체 웨이퍼) 상에 형성된 백만개 이상의 마이크로-전자 전계 효과 트랜지스터(이를 테면, CMOS 트랜지스터들)를 포함할 수 있다. CMOS 트랜지스터는 반도체 기판에 형성된 소스 영역과 드레인 영역 사이에 위치되는 게이트 구조물을 포함한다. 일반적으로 게이트 구조물은 게이트 유전체 물질 상에 형성된 게이트 전극을 포함한다. 게이트 전극은 소스 영역과 드레인 영역 사이에 형성된 채널 영역에서 게이트 유전체 아래쪽으로 전하 캐리어들의 흐름을 제어하여, 트랜지스터를 턴온 또는 턴 오프시킨다. 드레인 영역 및 소스 영역은 총체적으로 "트랜지스터 접합부(junction)"라 불린다. 이는 이러한 트랜지스터들의 성능 및 동작 속도가 증가시키는데 일정한 경향이 있다.
따라서, 트랜지스터의 동작 속도 및 성능을 증가시키기 위한 방법이 요구된다.
본 발명에 개시된 실시예들은 트랜지스터에 또는 트랜지스터 부근에 사용되는 실리콘막들의 스트레스를 엔지니어링함으로써 트랜지스터들에서의 스트레스를 변형시키는 방법에 관한 것이다. 일 실시예에서, 다층 실리콘막을 형성하는 방법이 제공된다. 기판은 프로세스 챔버에 위치된다. 실리콘 소스 가스를 포함하는 제 1 프로세스 가스를 프로세스 챔버 속으로 흘려보냄으로써 기판 상에 비정질 실리콘막이 형성된다. H2와 비활성 가스를 포함하는 제 1 희석 가스 혼합물 및 실리콘 소스 가스를 포함하는 제 1 프로세스 가스 혼합물을 제 1 온도에서 증착 챔버 속으로 흘려보냄으로써 비정질 실리콘막 상에 폴리실리콘막이 형성된다. 일부 실시예들에서, 폴리실리콘막은 <220> 방향으로 지정되는 결정 배향을 갖는다. 일부 실시예들에서, 폴리실리콘막은 <111> 배향으로 지정되는 결정 배향을 갖는다.
또 다른 실시예에서, 랜덤형 그레인 구조 또는 원주형 그레인 구조를 가지는 하부 비정질 실리콘막 및 상부 폴리실리콘막을 포함하는 게이트 전극이 제공된다. 일부 실시예들에서, 상부 폴리실리콘막은 수직 치수가 수평 치수와 동일한 그레인 크기를 갖는다. 일부 실시예들에서, 상부 폴리실리콘막은 <111> 방향 또는 배향으로 지정되는 결정 배향을 갖는다. 일부 실시예들에서, 상부 폴리실리콘막은 <220> 방향 또는 배향으로 지정되는 결정 배향을 갖는다.
또 다른 실시예에서, MOS 트랜지스터가 제공된다. MOS 트랜지스터는 단결정성 실리콘 기판 상에 형성된 게이트 유전체, 게이트 유전체 상에 형성된 게이트 전 극, 및 게이트 전극의 맞은편 측면을 따라 단결정성 기판에 형성된 한 쌍의 소스/드레인 영역을 포함한다. 게이트 유전체는 비정질 실리콘막 및 상부 폴리실리콘막을 포함한다. 일부 실시예들에서, MOS 트랜지스터의 상부 폴리실리콘막은 원주형 다결정성 실리콘, "MCG" 다결정성 실리콘, 다결정성 실리콘 게르마늄, 비정질 실리콘, 비정질 실리콘 게르마늄 및 이들의 조합물로 이루어진 그룹에서 선택된다.
본 발명의 앞서 언급된 특징들을 본 발명의 보다 상세한 설명, 상기 간략한 설명을 통해 이해할 수 있도록, 첨부되는 도면에 도시된 몇 가지 실시예를 참조한다. 그러나 첨부되는 도면은 단지 본 발명의 전형적인 실시예만을 나타내는 것으로, 본 발명의 범주를 제한하고자 하는 것은 아니며, 본 발명은 등가적인 다른 실시예를 구현할 수 있다는 것을 주지해야 한다.
발명의 이해를 돕기 위해 도면에서 공통되는 동일한 부재들을 나타내는데 가능한 동일한 참조번호를 사용했다. 하나 또는 하나 이상의 실시예들의 부재들 및/또는 프로세스 단계들은 추가 설명 없이도 하나 또는 하나 이상의 다른 실시예들과 바람직하테 통합될 수 있다.
전반적으로 특허청구항들에서 인용되는 것처럼 본 발명에 개시되는 실시예들은 트랜지스터에 또는 트랜지스터 부근에서 이용되는 실리콘막들의 스트레스를 엔지니어링함으로써 NMOSFET 및 PMOSFET 트랜지스터들에서 스트레스를 변형시키는 방법에 관한 것이다. 일부 경우, 인장(tensile) 스트레스는 NMOSFET의 성능을 개선시키는 반면 다른 경우 압축(compressive) 스트레스는 PMOSFET의 성능을 개선시킨 다. 스트레스는 트랜지스터의 채널에서 실리콘 원자들 간의 평균 간격을 변화시킨다. 실리콘 원자들 간의 평균 간격이 변할 때, 캐리어들(전자들 및 홀들)의 이동도는 변형된다. 따라서, 스트레스 엔지니어링의 목적은 NMOSFET의 채널에서는 인장 스트레스를 생성하고 동시에 PMOSFEF의 채널에서는 압축 스트레스를 생성하는 것이다. 트랜지스터 채널에서 스트레스를 엔지니어링함으로써, 트랜지스터의 성능이 개선될 수 있다.
다결정성 실리콘은 게이트 유전체의 상부에 직접 형성되는 게이트 전극으로서 작용한다. 결국, 게이트 유전체는 게이트 유전체가 형성되는 단결정 실리콘내의 트랜지스터 채널의 상부에 직접 형성된다. 채널과 다결정성 실리콘의 근접으로 인해, 다결정성 실리콘막 스트레스의 작은 변화는 트랜지스터의 채널에서 캐리어들의 이동도에 대한 큰 효과를 갖는다.
또한 실리콘막들의 스트레스는 N-형 도펀트들 및 P-형 도펀트들의 사용을 통해 변형될 수 있다. 통상적으로, 다결정성 실리콘막들에서의 스트레스는 압축형이다. 다결정성 실리콘막들의 어닐링은 막으로부터 결함들이 어닐링되고 다결정성 실리콘 그레인들이 크게 성장함에 따라 스트레스를 감소시킨다. N-형 도펀트들은 특정 어닐링 온도에서 그레인 성장을 가속시키고 스트레스를 보다 감소시키며 P-형 도펀트들은 N-형 도펀트들과 동일한 주어진 어닐링 온도에서 그레인 성장을 가속시키지 않는다. 또한, 어닐링 이후, 다결정성 실리콘 게이트 전극에서 N-형 도펀트들을 갖는 NMOS 트랜지스터는 다결정성 실리콘 게이트 전극에서 P-형 도펀트들을 갖는 PMOS 트랜지스터보다 채널에서 보다 많은 인장 스트레스를 갖는다. 따라서, NMOS와 PMOS 사이의 스트레스차 및 PMOS와 NMOS의 전체 스트레스는 다결정성 실리콘의 그레인 구조 변화에 의해서 뿐만 아니라 도펀트들의 사용에 의해 변형될 수 있다.
게이트 전극으로서 사용되는 다결정성 실리콘을 참조로 설명되었지만, 본 발명에 개시된 기술들은 플로팅 게이트, 플로그 도체 애플리케이션, 및 다른 구조물의 다른 부분들에도 등가적으로 적용될 수 있다는 것을 인식해야 한다.
도 1은 본 발명에 개시된 일정 실시예들에 따른 예시적인 반도체 프로세싱 시스템(10)의 측단면도이다. 시스템(10)은 저압 화학적 기상 증착 챔버(12), 가스 공급 장치(14), 서셉터(16), 및 서셉터 승강 장치(18)를 포함한다. 본 발명에 개시된 물질 증착에 이용될 수 있는 예시적인 CVD 챔버로는 캘리포니아 산타클라라의 어플라이드사로부터 입수가능한 SiNgen
Figure 112008064147936-PAT00001
LPCVD 챔버가 있다.
챔버(12)는 단일-웨이퍼 증착 챔버이다. 챔버(12)는 저항성 가열된 단일 웨이퍼 증착 챔버이다. 또한, 챔버(12)는 챔버(12)가 너무 뜨거워지는 것을 방지하기 위해 챔버(12)의 벽을 둘러싸는 콘테이너(미도시)에 냉각 유체가 공급되는 콜드-월 챔버일 수 있다. 반응성 가스들 및 500℃ 또는 650℃ 이상의 높은 온도로 챔버(12)에서 프로세싱이 이루어져, 챔버(12)는 고가인 부식 방지 물질로 제조되지 않는다면 쉽게 부식될 수 있다. 콜드-월 특징으로, 챔버(12)는 부식 저항성인 비싼 물질로 제조될 필요가 없다. 챔버(12)는 알루미늄 합금 또는 다른 적절한 금속으로 제조될 수 있다.
챔버(12)는 하부 바디(20) 및 리드(22)를 포함한다. 리드(22)는 바디(20)의 상부 끝단 주변과 밀봉된다. 바디(20) 및 리드(22)는 협력하여 약 5 내지 7 리터의 내부 용량부(24)를 한정한다. 제 1 가스 입구 포트(26)는 리드(22)의 중심부를 관통하여 형성된다. 제 2 가스 입구 포트(28)는 서셉터 승강 장치(18)의 베이스에 형성되며 챔버(12)의 바닥측으로 직접 유도된다. 가스 출구 포트(30)는 바디(20)의 측면에 형성된다. 또한 바디(20)는 바디의 한쪽 측면에 슬릿 밸브 개구(32)를 가지며 바디의 베이스에는 서셉터 승강 장치 개구(34)를 갖는다.
가스 분배 플레이트(38) 또는 "샤워 헤드"가 리드(22) 아래에 장착된다. 리드(22) 및 가스 분배 플레이트(38)의 표면들은 협력하여 얇은 수평 캐비티(40)를 형성한다. 가스 분배 플레이트(38)에는 다수의 개구들(미도시)을 가지며, 상기 다수의 개구들은 캐비티(40)가 내부 용량부(24)와 연통하게 배치되며 가스 분배 플레이트를 관통하게 형성된다.
가스 축적 링(또는 "펌핑 플레이트")(42)가 챔버(12) 내에 장착된다. 가스 축적 링(42) 및 챔버(12)의 표면은 링 용량부(44)를 한정한다. 가스 출구 개구(46)는 펌핑 플레이트(42)와 분배 플레이트(38) 사이의 개구 게이트로서 형성된다. 링 용량부(44)는 가스 출구 포트(30)와 연통한다.
프로세스 가스 또는 가스들은 제 1 가스 입구 포트(26)를 통해 캐비티(40)로 흐를 수 있다. 일부 실시예들에서, 프로세스 가스 또는 가스들은 실리콘막을 형성하기 위해 실리콘 함유 가스 및 선택적 도펀트 소스 가스를 포함하는 프로세스 가스 혼합물을 포함할 수 있다. 또한 프로세스 가스 또는 가스들은 기판 상에 다른 막들을 증착하거나 또는 기판을 처리 또는 세정하거나 또는 챔버(12)를 세정하는 다른 형태의 가스 혼합물들을 포함할 수 있다. 다음 가스가 캐비티(40)내에 방사상 흘러간다. 가스 또는 가스들은 이후 가스 분배 플레이트(38)의 개구들을 통해 내부 용량부(24)로 흘러갈 수 있다. 보다 많은 프로세스 가스가 제 2 가스 입구 포트(28)를 통해 내부 용량부(24)로 진입할 수 있다. 통상적으로, 질소(N2) 가스와 같은 비활성 가스 또는 정화 가스만이 입구 포트(28)에 주입된다. 반응성 가스들은 입구 포트(26)를 통해 주입된다. 막 증착 프로세스 동안 입구 포트(28)를 통한 비활성 가스 주입은 챔버(12)의 바닥측 상의 원치않는 증착을 방지한다. 프로세스 가스 또는 가스들은 가스 출구 개구(46)를 통해 내부 용량부(24)를 벗어날 수 있고, 링 용량부(44)에 축적될 수 있고, 순차적으로 가스 출구 포트(30)를 통해 펌핑될 수 있다.
도 2를 참조로, 승강 장치(18)는 한 세트의 승강핀들(48), 핀 승강기(50), 및 서셉터 승강기(52)를 포함한다. 핀 승강기(50) 및 서셉터 승강기(52)는 장치 개구(34)를 통해 내부 용량부(24)로 연장되는 튜브형 부재들이다. 서셉터 승강기(52)는 대부분의 부품에 대해, 핀 승강기(50) 내부에 위치된다. 서셉터 승강기(52)의 일부는 핀 승강기(50)의 상단부로부터 연장된다. 서셉터(16)는 서셉터 승강기(52)의 상단부에 장착된다. 서셉터는 기판(79)을 지지하는데 이용된다(도 1 및 도 2의 아웃트라인 형태로 도시됨). 서셉터 승강기(52)의 수직 이동은 서셉터(16)의 수직 이동을 야기시킨다.
핀들(48)은 서셉터(16)의 개구들(미도시)을 통해 연장된다. 각각의 핀(48) 은 그의 상단부에 헤드(56)를 갖는다. 핀 승강기(50)는 핀들(48)의 하단부들과 맞물린다. 핀 승강기(50)의 수직 이동은 챔버(12)를 기준으로 핀들(48)의 수직 이동을 야기시킨다. 또한 핀들(48)은 서셉터(16)가 고정이라고 가정할 때, 서셉터(16)를 기준으로 이동한다.
다시 도 1을 참조로, 가스 공급 장치(14)는 가스 뱅크(60) 및 가스-혼합 매니폴드(62)를 포함한다. 가스 공급 장치(14)는 프로세서/제어기(64) 및 메모리(66)에 결합된다. 가스 뱅크(60)는 다수의 상이한 가스 소스들을 갖는다. 상이한 가스 소스들은 실리콘 함유 가스 소스, 캐리어/희석 가스 소스들, 및 선택적 도펀트 가스 소스들을 포함한다. 일 실시예에서, 실리콘 함유 가스 소스들은 실란(SiH4), 디실란(Si2H6), 및 이들의 조합을 포함한다. 일 실시예에서, 가스 소스들은 질소 가스(N2), 디실란(Si2H6) 가스, 및 포스핀(PH3) 가스와 같은 선택적 도펀트 소스 가스를 포함한다. 일부 실시예들에서, 헬륨(He) 가스, 수소(H2) 가스, 질소(N2) 가스, 크세논(Xe) 가스 및 아르곤(Ar) 가스와 같은 다른 캐리어/희석 가스들은 가스 소스들에 포함될 수 있다. 다른 도펀트 가스 소스들로는 아르신(AsH3), 트리메틸보론(TMB(또는 B(CH3)3), 디보란(B2H6), BF3, B(C2H5)3, 및 유사한 화합물들이 포함된다. 가스 소스들 각각은 개별 밸브(미도시)를 통해 가스-혼합 매니폴드(62)에 결합된다. 가스-혼합 매니폴드(62)는 제 1 가스 입구 포트(26)와 결합된다. 일부 실시예들에서, N2 가스와 같은 비활성 가스는 밸브(미도시)를 통해 제 2 가스 입구 포트(28)에 결합된다.
일부 실시예들에서, 프로세서/제어기(64)는 가스 뱅크(60)의 동작들을 제어한다. 프로세서/제어기(64)는 밸브들과 결합되어 밸브들을 통해 가스들이 가스 뱅크(60)를 벗어나 챔버(12)로 진입할 수 있다. 프로세서/제어기(64)는 개별 가스 소스로부터 가스-혼합 매니폴드(62) 또는 제 2 가스 입구 포트(28)로의 흐름이 개방 또는 폐쇄되도록 독립적으로 각각의 밸브를 동작시킬 수 있다. 메모리(66)는 프로세서/제어기(64)와 결합된다. 메모리(66)에 저장되고 프로세서/제어기(64)에 의해 판독되는 프로그램 또는 명령들의 세트는 가스 뱅크(60)의 동작들을 제어하는데 이용될 수 있다. 따라서, 밸브들은 메모리(66)에 저장된 명령들에 따라 개방 또는 폐쇄될 수 있다.
일부 실시예들에서, 프로세서/제어기(64)는 반도체 프로세싱 시스템(10)의 동작들을 제어한다. 예를 들어, 프로세서/제어기(64)는 메모리(66)에 저장된 프로그램을 실행시키며, 프로그램은 프로세스 온도(예를 들어, 550℃ 내지 740℃) 및 프로세스 압력(예를 들어, 30 내지 350 Torr), 및 챔버(12) 속으로의 기판의 로딩 및 언로딩을 제어한다. 일 실시예에서, 프로그램은 희석된 도펀트 소스 가스 및 디실란 가스에 대한 흐림 비율을 제어한다.
도 2를 참조로, 사용시, 기판(79)은 이송 블레이드(70)상에 장착된 다음 슬릿 밸브 개구(32)를 통해 이송 블레이드(70) 상에서 챔버(12)의 내부 용량부(24)로 운반된다. 기판(79)은 로봇 어셈블리를 사용하여 챔버(12) 속에 삽입될 수 있다.
기판(예를 들어, 기판(79))을 로딩하기 위해, 핀 승강기(50)가 상승되어 헤 드(56)는 기판의 하부 표면과 접촉하게 되고 블레이드(70)로부터 기판이 상승된다. 이송 블레이드(70)는 이후 슬릿 밸브 개구(32)를 통해 제거된다. 서셉터(16)는 이러한 프로세스 동안 고정된채 유지된다. 핀 승강기(50)가 고정된채 유지됨에 따라, 다음 서셉터 승강기(52)는 상승된다. 서셉터 승강기(52)의 상승으로 수직의 상향 방향으로 서셉터(16)의 이동이 야기되며, 핀들(48)은 서셉터(16)의 개구들을 따라 슬라이딩된다. 서셉터(16)는 서셉터(16)의 상부 표면이 기판의 하부 표면과 접촉하게 될때까지 상승된다. 다음 서셉터(16)는 기판의 상부 표면이 가스 분배 플레이트(38)로부터 요구되는 간격에 있을 때까지 상승된다. 일부 실시예들에서, 기판의 상부 표면은 가스 분배 플레이트(38)로부터 대략 14mm의 간격을 둔다.
일부 실시예들에서, 전류는 서셉터(16) 내에 위치된 저항성 히터(76)(도 2 참조)에 제공된다. 일부 실시예들에서, 서셉터(16)는 세라믹, 그래파이트, 알루미늄, 또는 다른 적절한 물질, 바람직하게는 세라믹으로 제조될 수 있다. 전류는 저항성 히터(76)를 가열하고, 열은 서셉터(16)를 통해 저항성 히터(76)로부터 기판으로 전도된다. 일 실시예에서, 열전쌍(78)(도 2 참조)은 서셉터(16) 내부에 위치되며 서셉터(16)의 온도, 및 간접적으로 기판의 온도를 제어하기 위한 온도 피드백을 제공한다. 일부 실시예들에서, 기판의 온도는 서셉터(16)에서 측정된 온도보다 약 20℃ 낮다.
일부 실시예들에서, 챔버(12)는 반응 공간(47)을 갖는다. 반응 공간(47)은 분배 플레이트(38)와 서셉터(16) 사이의 구역이다. 일부 실시예들에서, 반응 공간(47)은 분배 플레이트(38)와 서셉터(16) 사이의 간격이 분배 플레이트 구역의 곱(times)인 약 750cm3의 용량을 갖는다. 일부 실시예들에서, 챔버(12)는 약 5 내지 7리터의 내부 용량부(24)를 갖는다.
도 3은 본 발명에 개시된 일부 실시예들을 따른 증착 프로세스의 프로세스 흐름도이다. 또한 프로세스(300)는 다른 제조자들로부터 제조된 것을 포함하는 다른 툴들에서 수행될 수 있다. 도 4A-4F는 본 발명의 일부 실시예들을 따른 기판 구조물의 개략적 단면도들이다.
방법(300)은 하기 개시되는 시스템 속에 통합될 수 있는 프로세싱 챔버(12)와 같은 프로세싱 챔버에 기판(79)을 제공함으로써 시작된다(단계 302). 기판(79)은 막 프로세싱이 수행되는 임의의 기판 또는 물질 표면으로 간주된다. 예를 들어, 기판(79)은 결정성 실리콘(예를 들어, Si<100> 또는 Si<111>), 실리콘 산화물, 스트레인드(strained) 실리콘, 실리콘 게르마늄, 도핑된 또는 도핑되지않은 폴리실리콘, 도핑된 또는 도핑되지않은 실리콘 웨이퍼들 및 패터닝된 또는 패터닝되지않은 웨이퍼들, SOI,탄소 도핑 실리콘 산화물들, 실리콘 질화물, 도핑된 실리콘, 게르마늄, 갈륨 아세나이드, 글래스, 사파이어 또는 다른 적절한 제품들과 같은 물질일 수 있다. 기판(79)은 200mm, 300mm 직경, 또는 450mm 직경을 가지는 다양한 치수 및 직사각형 또는 정사각형 패널들을 가질 수 있다. 다른 언급이 없다면, 본 발명에 개시된 실시예들 및 예들은 200mm 직경, 300mm 직경, 또는 450mm 직경을 갖는 기판들 상에서 수행된다. 일부 실시예들에서, 기판(79) 상부에는 비휘발성 플래시 메모리 디바이스들에 대해 적합할 수 있는 높은-k 물질을 포함하는 인터-폴 리(inter-poly) 유전체막 스택이 배치될 수 있다.
단계 304에서, 산화물층이 기판(79)상에 증착된다. 기판(79) 상에 배치된 유전체막 스택은 실리콘(79) 상에 배치되는 게이트 산화물층(404)을 포함한다. 게이트 산화물층(404)은 임의의 적절한 프로세스에 의해 증착될 수 있다. 일부 실시예들에서, 게이트 산화물층(404)은 터널 유전체로서의 기능을 한다. 일부 실시예들에서, 게이트 산화물층(404)은 실리콘 이산화물, 실리콘 산질화물(SiON), 질화된 산화물, 또는 이들의 조합을 포함한다. 게이트 산화물층(404)은 일반적으로 약 5Å 내지 약 30Å, 바람직하게는 약 10Å 내지 약 25Å, 보다 더 바람직하게는 약 15Å 내지 약 20Å 범위의 막 두께로 증착된다.
기판(79)을 프로세싱 챔버(12)로 이송하기 이전에, 기판(79)을 세정하기 위한 예비세정 프로세스가 수행될 수 있다. 예비세정 프로세스는 기판(79)의 표면에 노출되는 화합물들이 작용기에서 종결되도록 구성된다. 기판(79)의 표면상에 부착 및/또는 형성된 작용기들은 히드록실(OH), 알콜실(OR, 여기서 R=Me, Et, Pr 또는 Bu), 헤록실(OX, 여기서 X=F, Cl, Br 또는 I), 할라이드(F, Cl, Br 또는 I), 산소 라디칼들 및 아미노스(NR 또는 NR2, 여기서 R=H, Me, Et, Pr 또는 Bu)를 포함한다. 예비세정 프로세스들은
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원자형-H, 원자형-N, 원자형-O, 알콜들, 아민들, 이들의 플라즈마들, 이들의 유도체들 또는 이들의 조합물들과 같은 반응제에 기판(79)의 표면을 노출시킬 수 있다. 작용기들은 기판(79)의 표면에 부착되도록 주입되는 화학적 전구체에 대한 베이 스(base)를 제공할 수 있다. 일부 실시예들에서, 예비세정은 약 1초 내지 약 2분의 기간 동안 기판(79)의 표면을 반응제에 노출시킬 수 있다. 일부 실시예들에서, 노출 기간은 약 5초 내지 약 60초일 수 있다. 예비세정 프로세스들은 또한 기판(79) 표면을 RCA 용액(SC1/SC2), HF-라스트(last) 용액, 과산화 용액들, 산 용액들, 염기 용액들, 이들의 플라즈마들, 이들의 유도체들 또는 이들의 조합물들에 노출시키는 단계를 포함한다. 유용한 예비세정 프로세스들은 공동 양도된 미국 특허 No.
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및 "높은 유전상수 물질들의 핵형성 강화를 위한 표면 예비-처리"란 명칭으로 2002년 11월 21일자로 출원되고 US 2003-0232507로 공개된 공동-계류중인 미국 특허 출원 번호
Figure 112008064147936-PAT00004
에 개시되어 있으며, 이들 문헌은 본 명세서에서 참조된다.
기판 표면을 세정하기 위해 습식-세정 프로세스가 수행되는 일부 실시예들에서, 습식-세정 프로세스는 어플라이드 머티리얼스사로부터 입수가능한
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습식-세정 시스템에서 수행될 수 있다. 선택적으로, 기판(79)은 약 15초 동안 WVG 시스템으로부터 유도된 수증기에 노출될 수 있다.
일부 실시예들에서, 질소(N2) 가스와 같은 비활성 가스가 챔버(12)를 평형화시키기 위해 동작시 챔버(12)에 주입된다. N2 가스는 입구 포트들(26, 28)을 통해 주입된다. 가스 입구 포트(26)를 통해, 챔버(12)의 상부로 N2 가스가 주입되며, 일부 실시예에서는 분당 약 6000 sccm의 유량으로 주입된다. 가스 입구 포트(28)를 통해, 챔버(12)의 바닥으로 N2 가스가 주입되고, 일부 실시예에서는 약 2000 sccm의 유량으로 주입된다. 일부 실시예들에서, 입구 포트들(26, 28)을 통해 흐르는 N2 가스의 유량들은 약 2000sccm 내지 약 10,000sccm의 범위일 수 있다.
단계 306에서, 제 1 실리콘 함유층(406)은 기판(79) 상에 증착된다. 제 1 실리콘 함유층(406)은 원주형 다결정성 실리콘, "MCG", 다결정성 실리콘, 다결정성 실리콘 게르마늄, 비정질 실리콘, 비정질 실리콘 게르마늄 및 이들의 조합물을 포함하는 그룹에서 선택될 수 있다. 제 1 실리콘 함유층(406)은 일반적으로 약 200Å 내지 약 3000Å, 바람직하게는 약 500Å 내지 약 2000Å, 보다 더 바람직하게는 1000Å 내지 1500Å 범위의 막 두께로 증착된다.
일부 실시예들에서, 제 1 실리콘 함유층(406)은 원주형 다결정성 실리콘막이다. 원주형 다결정성 실리콘막은 큰 원주형 그레인들을 갖는 다결정성 실리콘막이다. 그레인들은 적어도 2:1, 바람직하게는 적어도 4:1의 수직 치수 대 수평 치수를 갖는다. 원주형 막의 결정 배향은 <220> 방향으로 지정된다. 원주형 그레인들의 평균 그레인 크기는 수평 방향으로 약 200-700Å이다. 원주형 막의 긴 원주형 그레인 경계들은 일반적으로 기판의 표면과 수직이다.
원주형 그레인 실리콘막은 제한되지는 않지만 실란과 같은 실리콘 소스 가스 및 희석 가스를 포함하는 프로세스 가스 혼합물을 챔버(12)에 제공하면서 압력을 150-350 torr로 그리고 히터 온도를 700-740℃로 유지함으로써 형성될 수 있다. 원주형 그레인 실리콘막은 제 2 프로세스 가스 혼합물의 희석 가스에 포함된 H2의 양(용량 퍼센트)을 제어함으로써 달성될 수 있다. 적절한 원주형 그레인 실리콘막은 실리콘 소스 가스 및 희석 가스를 포함하는 프로세스 가스 혼합물을 증착 챔버(12)로 흘려보냄으로써 형성될 수 있으며, 희석 가스는 비활성 가스(예를 들어, N2, Ar 및 He) 및 수소 가스(H2)를 포함하며, H2는 희석 가스 혼합물의 용량당 8% 미만, 바람직하게는 희석 가스의 용량당 5% 미만을 포함한다. 본 발명의 일부 실시예들에서, 원주형 그레인 실리콘막은 H2 없이 비활성 가스만으로 이루어진 희석 가스 및 실리콘 소스 가스만으로 이루어진 프로세스 가스 혼합물을 이용하여 형성된다. 원주형 그레인들을 갖는 다결정성 실리콘막은 챔버(12)의 압력을 150-350torr 사이로 그리고 서셉터(16)의 온도를 700-740℃ 사이로 유지하면서, 50-150sccm 사이의 실란(SiH4) 및 용량당 5% 미만의 H2, 예를 들어 용량당 1-5%의 H2를 포함하는 10-30slm 사이의 희석 가스 및 비활성 가스를 포함하는 프로세스 가스 혼합물을 흘려보냄으로써 형성될 수 있다.
일부 실시예들에서, 제 1 실리콘 함유층(406)은 "MCG" 다결정성 실리콘막이다. "MCG" 다결정성 실리콘은 원주형 그레인 구조와 상반되게 작고 랜덤한 그레인 경계 구조물을 갖는 다결정성 실리콘막이다. "MCG" 다결정성 실리콘막은 50-500Å 사이의 평균 그레인 크기를 가지며 수평 치수와 거의 동일한 수직 치수를 갖는다. "MCG" 다결정성 실리콘막은 <111> 방향으로 지정되는 결정 배향을 갖는다. 랜덤한 그레인 및 "MCG" 다결정성 실리콘막의 그레인 경계는 막내에서 도펀트 확산을 크게 감소시키거나 또는 지연시킨다. "MCG" 다결정성 실리콘막은 게이트 산화물과 같 이, 하부에 놓인 막들속으로의 도펀트 확산을 방지하는데 이용될 수 있다.
"MCG" 다결정성 실리콘막은 기판(79) 상에 랜덤한 그레인 다결정성 실리콘 막을 증착하기 위해 챔버(12) 속으로 실리콘 소스 가스 및 H2와 비활성 가스를 포함하는 희석 가스를 제공함으로써 형성될 수 있다. 본 발명의 바람직한 실시예에서, 실리콘 소스 가스는 실란(SiH4)이나, 디실란(Si2H6)과 같은 다른 실리콘 소스 가스들일 수도 있다. 본 발명의 바람직한 실시예에 따라, 50-150sccm 사이, 바람직하게는 70-100sccm 사이의 실란(SiH4)이 이미 흐르고 있는 희석 가스 혼합물에 첨가되어 온도 및 압력 안정화 단계 동안 안정화된다. 랜덤한 그레인 폴리실리콘을 증착하는 동안 이러한 방식으로, 50-150sccm 사이의 실란(SiH4) 및 비활성 가스와 H2를 포함하는 10-30 slm 사이의 희석 가스를 포함하는 프로세스 가스가 챔버 속에 공급되면서 챔버(12)의 압력은 150-350 Torr 사이로 유지되며 서셉터(16)의 온도는 700-740℃ 사이로 유지된다. (LPCVD 챔버(12)에서 기판 또는 웨이퍼(79)의 온도는 통상적으로 서셉터(16)의 측정 온도 보다 약 20-30℃ 낮다.) 본 발명의 바람직한 실시예에서, 실리콘 소스 가스는 희석 가스 혼합물의 제 1 성분(상위 성분)에 부가되며 입구 포트(26)를 통해 챔버(12) 속으로 흐른다. "MCG" 다결정성 실리콘막을 증착하는 방법은 "다결정성 실리콘의 결정 구조를 제어하는 방법"이란 명칭으로 2004년 4월 27일자로 발행된 공동 양도된 미국 특허 No.6,726,955호에 개시되며, 상기 문헌은 본 명세서에서 참조된다.
일부 실시예들에서, 제 1 실리콘 함유층(406)은 비정질 실리콘막이다. 비정 질 실리콘은 30Torr 내지 350Torr 사이의 프로세스 압력 및 500℃ 내지 650℃ 사이의 프로세스 압력하에서 형성될 수 있다. 실란과 같은 실리콘 소스 가스 및 비활성 가스를 포함하는 프로세스 가스 혼합물은 비정질 실리콘층을 형성하는데 이용된다. 일부 실시예들에서, 실리콘 소스 가스는 순수(희석되지 않음)하며 20sccm 내지 200sccm 범위의 상대 유량, 이상적으로는 60sccm의 유량으로 챔버(12)에 주입된다. 실리콘 소스 가스의 유량은 챔버(12)의 크기에 따라 변할 수 있다. 일부 실시예들에서, 실리콘 소스 가스의 유량은 5 내지 7 리터 사이의 용량 및 약 750㎤의 반응 공간(47)을 갖는 내부 용량부(24)를 포함하는 챔버(12)에 대해 선택된다. 부가적으로, 실리콘 소스 가스의 상대 유량은 막의 원하는 두께에 따라 변할 수 있다. 일반적으로, 실리콘 소스 가스의 상대 유량은 얇은 막 보다는 두꺼운 막에 대해 더 높다.
일부 실시예들에서, 제 1 실리콘 함유층(406)은 실리콘 게르마늄 합금막이다. 실리콘 게르마늄 합금막(SiGe)은 비정질 실리콘막 또는 다결정성 실리콘막을 증착하는데 이용되는 온도와 동일한 온도에서 예를 들어, 디실란을 포함하는 실리콘 소스 가스 및 게르만(GeH4)을 포함하는 게르마늄 소스 가스로 형성될 수 있다. 500-1000Å 사이의 두께를 갖는 실리콘 게르마늄막이 형성될 수 있다. 일 실시예에서, 1:1에 이르는 실리콘 대 게르마늄(Ge:Si)의 비율을 갖는 합금이 형성될 수 있다. Ge:Si 비율은 게이트 전극의 일함수를 설정하는데 이용될 수 있다.
선택적으로, 단계 308에서, 제 1 실리콘 함유층(406)이 도핑된다. 제 1 실 리콘 함유층(406)은 인시튜 도핑 프로세스 또는 이온 주입 프로세스에 의해 도핑될 수 있다.
일부 실시예들에서, 도펀트 가스 혼합물은 챔버의 상부 부분에서 인시튜 도핑으로 제 1 실리콘 함유층(406)에 제공된다. 일례로, 도펀트 가스 혼합물은 수소(H2) 또는 다른 희석제에서 희석된 포스핀(PH3)이며 약 3sccm에 이르는 유량의 순수한 포스핀이 제공될 수 있도록 제공된다. 일부 실시예들에서, 도펀트 가스 혼합물은 수소(H2) 또는 다른 희석제에서 약 3sccm의 유량의 순수한 디보란과 희석된 디보란(B2H6)이다. 일부 실시예들에서, 도펀트 가스 혼합물은 수소(H2) 또는 다른 희석제에서 약 3sccm에 이르는 유량으로 순수한 아르신과 희석된 아르신(AsH3)이다. 상기 설명된 조건들은 큐빅 센티미터당 약 1021 atoms에 이르는 도펀트 농도를 갖는 도핑된 다결정성 또는 비정질 실리콘막을 산출할 수 있다. 통상적으로, 도펀트 농도는 큐빅 센티미터당 약 2×1019 내지 약 5×1020 atoms이다.
일부 실시예들에서, 실리콘 함유층(406)은 이온-주입을 이용하여 도핑될 수 있다. 실리콘 함유층(406)은 예를 들어, 상호접속부들 또는 전극들 속으로 패터닝된 이후 또는 기판(79) 위에 블랭킷 형성시(즉, 패터닝 이전) 동안 도핑될 수 있다. MOS 트랜지스터를 형성할 때, 공지된 포토리소그래피 및 에칭 기술들로 패터닝된 이후 실리콘 함유층(406)을 이온 주입하는 것이 바람직하다. 이런 방식으로, 이온 주입 단계는 소스/드레인 영역들을 형성하기 위해 기판(79) 도핑을 계산하는 데 이용된다. 또한 이온주입은 게이트 전극을 도핑하는데 이용되어 저항률을 감소시킬 수 있다. 선택적 도핑 단계 308에 이어, 기판(79)은 예를 들어, 급속 열 어닐링, 스파크 어닐링, 밀리초 어닐링, 또는 다른 열적 어닐링 프로세스들과 같은 열적 어닐링 프로세스로 처리될 수 있다.
다결정성 실리콘 구조물 속으로 실리콘 이외의 다른 원자들의 이온 주입은 실리콘 결정 격자에서 원자들 간의 평균 간격을 변화시킨다. 이는 이온주입된 원자 크기에 따라 막을 팽창 또는 수축시켜, 다결정성 실리콘을 둘러싸는 물질에서 스트레스를 야기시킨다. 게이트 전극의 경우, 게이트 전극 폴리실리콘 속으로 비-실리콘 원자들의 주입은 하부에 놓은 트랜지스터 채널에서의 스트레스를 야기시킨다. 예를 들어, 게르마늄, 안티모니, 크세논 또는 인듐과 같이 실리콘 보다 큰 원자들을 다결정성 실리콘 속으로 이온주입하는 것은 결정성 격자에서 원자들의 평균 간격을 증가시킨다. 탄소와 같이 실리콘 보다 작은 원자들의 이온주입은 결정성 격자에서 원자들의 평균 간격을 감소시킨다. 이러한 비-실리콘 원자들은 최종 스트레스에 영향을 미치는 그레인 성장 속도를 변화시킨다.
단계 310에서, 제 2 실리콘 함유층(408)이 기판(79) 상에 증착된다. 제 2 실리콘 함유층(408)은 원주형 다결정성 실리콘, "MCG" 다결정성 실리콘, 다결정성 실리콘 게르마늄, 비정질 실리콘, 비정질 실리콘 게르마늄 및 이들의 조합으로 이루어진 그룹에서 선택될 수 있다. 제 2 실리콘 함유층(408)은 일반적으로 약 200Å 내지 약 3000Å, 바람직하게는 약 500Å 내지 약 2000Å, 보다 더 바람직하게는 1000Å 내지 약 1500Å 범위의 막 두께로 증착된다. 제 2 실리콘 함유층(408)은 앞서 개시된 기술들을 사용하여 증착될 수 있다.
선택적으로, 단계 312에서 제 2 실리콘 함유층(408)이 도핑된다. 제 2 실리콘 함유층(408)은 앞서 개시된 것처럼 인시튜 도핑 프로세스 또는 이온 주입 프로세스에 의해 도핑될 수 있다. 선택적 도핑 단계 312에 이어, 기판은 예를 들어, 급속 열 어닐링, 스파이크 어닐링, 밀리초 어닐링 또는 다른 열적 어닐링 프로세스들과 같은 열적 어닐링 프로세스로 처리될 수 있다.
선택적으로, 단계 314에서, 제 3 실리콘 함유층(410)이 기판상에 증착된다. 제 3 실리콘 함유층(410)은 원주형 다결정성 실리콘, "MCG" 다결정성 실리콘, 다결정성 실리콘 게르마늄, 비정질 실리콘, 비정질 실리콘 게르마늄 및 이들의 조합으로 이루어진 그룹에서 선택될 수 있다. 제 3 실리콘 함유층(410)은 약 200Å 내지 약 3000Å, 바람직하게는 약 500Å 내지 약 2000Å, 보다 더바람직하게는 약 1000Å 내지 약 1500Å 범위의 막 두께로 증착된다. 제 3 실리콘 함유층(410)은 앞서 개시된 기술들을 이용하여 증착될 수 있다.
선택적으로, 단계 316에서, 제 3 실리콘 함유층(410)이 도핑된다. 제 3 실리콘 함유층(410)은 앞서 개시된 것처럼 인시튜 도핑 프로세스 또는 이온 주입 프로세스에 의해 도핑될 수 있다. 선택적 도핑 단계 316에 이어, 기판(79)은 예를 들어, 급속 열 어닐링, 스파이크 어닐링, 밀리초 어닐링 또는 다른 열적 어닐링 프로세스들과 같은 열적 어닐링 프로세스로 처리될 수 있다.
선택적으로, 단계 318에서, 제 4 실리콘 함유층(412)이 기판 상에 증착된다. 제 4 실리콘 함유층(412)은 원주형 다결정성 실리콘, "MCG" 다결정성 실리콘, 다결 정성 실리콘 게르마늄, 비정질 실리콘, 비정질 실리콘 게르마늄, 및 이들의 조합으로 이루어진 그룹에서 선택될 수 있다. 제 4 실리콘 함유층(412)은 일반적으로 약 200Å 내지 약 3000Å, 바람직하게는 약 500Å 내지 약 2000Å, 보다 더 바람직하게는 약 1000Å 내지 약 1500Å 범위의 막 두께로 증착된다. 제 4 실리콘 함유층(412)은 앞서 개시된 기술들을 이용하여 증착될 수 있다.
선택적으로, 단계 320에서, 제 4 실리콘 함유층(412)은 도핑된다. 제 4 실리콘 함유층(412)은 앞서 개시된 것처럼 인시튜 도핑 프로세스 또는 이온 주입 프로세스에 의해 도핑될 수 있다. 선택적 도핑 단계 320에 이어, 기판(79)은 프로세스에 의해 도핑될 수 있다. 선택적 도핑 단계 316에 이어, 기판(79)은 예를 들어, 급속 열 어닐링, 스파이크 어닐링, 밀리초 어닐링 또는 다른 열적 어닐링 프로세스들과 같은 열적 어닐링 프로세스로 처리될 수 있다. 일부 실시예들에서, 기판(79)은 모든 실리콘 함유층들이 증착된 이후 어닐링될 수 있다.
바람직한 이중-층(bi-layer) 실시예에서, 제 1 실리콘 함유층(406)은 비정질 실리콘 함유막이며 제 2 실리콘 함유층(408)은 원주형 다결정성 막이다.
또 다른 바람직한 이중-층 실시예에서, 제 1 실리콘 함유층(406)은 비정질 실리콘층이며 제 2 실리콘 함유층(408)은 "MCG" 다결정성 막이다.
트랜지스터에서 스트레스를 변형시키기 위해 다층 막들 및 도핑 기술들의 사용은 CMOS 트랜지스터 제조를 위한 프로세스 흐름에 통합될 수 있다. 예를 들어, 스트레스 유도 이온주입이 NMOS 및 PMOS 모두에서 막들을 변형시키는데 이용될 수 있는 몇 가지 방법이 있다. 일부 실시예들에서, 하나 이상의 동일한 형태의 비-실 리콘 원자들이 NMOS 및 PMOS 모두에 주입되고 막들의 최종 스트레스는 성능이 개선되도록 두 가지 형태의 트랜지스터들에 대해 독립적으로 변형된다. 일부 실시예들에서, 하나 이상의 비-실리콘 원자들이 NMOS 및 PMOS 모두에 주입되며 다결정성 실리콘 그레인 구조는 최종 스트레스가 NMOS 및 PMOS 모두에 대해 상이해지게 한다.
일부 실시예들에서, NMOS 및 PMOS는 각각 상이한 비-실리콘 원자들로 이온주입된다. 예를 들어, NMOS에 대한 다결정성 실리콘 게이트 전극은 N-형 도펀트로 도핑되는 반면 인접한 PMOS는 N-형 도펀트가 PMOS 다결정성 실리콘에 도달하지 못하도록 마스킹된다. 이에 따라, 비-실리콘 원자들은 NMOS 다결정성 실리콘 게이트 전극이 마스킹되는 동안 P-형 도펀트 이온주입 직전에, 동안에 또는 직후에 PMOS 다결정성 실리콘 게이트 전극에 주입될 수 있다.
도 5는 본 발명의 일부 실시예들에 따른 전계효과 트랜지스터의 개략적 단면도이다. 기판(502)은 기판 위에 배치된 적어도 하나가 부분적으로 형성된 반도체 디바이스(500)를 갖는다. 얕은 트렌치 절연부(STI)(504)가 제공되어 기판(502) 상에 형성된 각각의 반도체 디바이스(500)가 절연된다. 하나의 디바이스(500) 및 2개의 STI(504)가 도 5에 도시된다. 폴리실리콘 게이트 전극(510)이 앞서 개시된 기술을 사용하여 기판(502) 상에 배치된 게이트 유전체층(514) 상에 형성된다. 소스(508) 및 드레인(506) 영역들은 기판(502)에 있는 게이트 유전체층(514) 부근에 이온 주입에 의해 형성된다.
도 6은 본 발명의 일부 실시예들을 실행하는데 이용되는 형태의 예시적인 통합형 반도체 프로세싱 시스템(600)의 개략적 평면도이다. 통합형 시스템(600)의 예들로는 캘리포니아 산타클라라의 어플라이드 머티리얼스사로부터 입수가능한
Figure 112008064147936-PAT00006
및
Figure 112008064147936-PAT00007
통합형 툴들이 포함된다. 본 발명에 개시된 방법들은 다른 제조자들로부터 입수가능한 것들을 포함하는, 필수적인 프로세스 챔버들이 결합되는 다른 툴들에서 실행될 수 있다.
툴(600)은 진공-밀폐(vacuum-tight) 프로세싱 플랫폼(601), 팩토리 인터페이스(604), 및 시스템 제어기(602)를 포함한다. 플랫폼(601)은 진공 기판 이송 챔버(603)에 결합된 다수의 프로세싱 챔버들(614A-D) 및 로드락 챔버들(606A-B)을 포함한다. 팩토리 인터페이스(604)는 로드락 챔버들(606A-B)에 의해 이송 챔버(603)와 결합된다. 툴(600)은 진공-밀폐 프로세싱 플랫폼(601), 팩토리 인터페이스(604), 및 시스템 제어기(602)를 포함한다. 플랫폼(601)은 진공 기판 이송 챔버(603)와 결합되는 다수의 프로세싱 챔버들(614A-D) 및 로드락 챔버들(606A-B)를 포함한다. 팩토리 인터페이스(604)는 로드락 챔버들(606A-B)에 의해 이송 챔버(603)와 결합된다.
일부 실시예들에서, 팩토리 인터페이스(604)는 적어도 하나의 도킹 스테이션(607), 기판들의 이송을 용이하게 하는 적어도 하나의 팩토리 인터페이스 로봇(638)을 포함한다. 도킹 스테이션(607)은 하나 이상의 FOUP(front opening unified pod)를 허용하도록 구성된다. 4개의 FOUP들(605A-D)이 도 1의 실시예에 도시된다. 팩토리 인터페이스 로봇(638)은 로드락 챔버들(606A-B)을 통해 프로세싱을 위해 팩토리 인터페이스(604)로부터 프로세싱 플랫폼(601)으로 기판을 이송하도록 구성된다.
각각의 로드락 챔버들(606A-B)은 팩토리 인터페이스(604)와 결합된 제 1 포트 및 이송 챔버(603)에 결합된 제 2 포트를 갖는다. 로드락 챔버(606A-B)는 이송 챔버(603)의 진공 환경과 팩토리 인터페이스(604)의 실질적인 주변(예를 들어, 대기) 환경 사이에서 기판의 통과를 용이하게 하기 위해 챔버들(606A-B)를 펌핑하고 배기하는 압력 제어 시스템(미도시)과 결합된다.
이송 챔버(603) 내부에는 진공 로봇(613)이 배치된다. 진공 로봇(613)은 로드락 챔버들(606A-B)과 프로세싱 챔버들(614A-D) 사이에서 기판들(621)을 이송할 수 있다. 일부 실시예들에서, 이송 챔버(603)는 툴(600)에서 기판을 이송하는 동안 기판의 냉각을 용히하게 하기 위해 그안에 내장된 냉각(cool down) 스테이션을 포함할 수 있다.
일부 실시예들에서, 이송 챔버(603)에 결합된 프로세싱 챔버들은 화학적 기상 증착(CVD) 챔버들(614A-B), 분해 플라즈마 질화(DPN) 챔버(614C), 및 급속 열 처리(RTP) 챔버(614D)를 포함할 수 있다. 화학적 기상 증착(CVD) 챔버들(614A-B)은 열 화학적 기상 증착(열-CVD) 프로세스, 저압 화학적 기상 증착(LPCVD) 금속-유기 화학적 기상 증착(MOCVD), 플라즈마 강화 화학적 기상 증착(PECVD), 대기압 이하(sub-atmosphere) 화학적 기상 증착(SACVD) 및 이와 유사한 것과 같은 상이한 형태의 화학적 기상 증착(CVD) 챔버들을 포함할 수 있다. 선택적으로,
Figure 112008064147936-PAT00008
또는 RTP 챔버중 적어도 하나를 포함하는 상이한 프로세싱 챔버들은 프로세스 조건에 따라 통합형 툴(600)에 상호교환되게 통합될 수 있다. 적절한
Figure 112008064147936-PAT00009
및 MOCVD 프로세싱 챔버들은 다른 제조자들 중에서도 특히 어플라이드 머티리얼스사로부터 입수가능하다.
일부 실시예들에서, 선택적 서비스 챔버(616A-B로 도시됨)는 이송 챔버(603)에 결합될 수 있다. 서비스 챔버들(616A-B)은 탈가스화(degassing), 배향, 예비-세정 프로세스, 냉각 및 이와 유사한 다른 기판 프로세스들을 수행하도록 구성될 수 있다.
시스템 제어기(602)는 통합형 프로세싱 툴(600)과 결합된다. 시스템 제어기(602)는 툴(600)의 프로세스 챔버들(614A-D)의 직접적인 제어를 이용하여 또는 선택적으로 프로세스 챔버들(614A-D) 및 툴(600)과 관련된 컴퓨터(또는 제어기)를 제어함으로써 툴(600)의 동작을 제어한다. 동작시, 시스템 제어기(602)는 툴(600)의 성능이 최적화되도록 각각의 챔버들 및 시스템으로부터 데이터 수집 및 피드백을 가능케한다.
지금까지는 본 발명의 실시예들에 관한 것이지만, 하기 특허청구항들에 의해 한정되는 본 발명의 기본 사상 및 범주 내에서 다른 추가의 실시예들이 고안될 수 있다.
도 1은 예시적인 반도체 프로세싱 시스템의 측단면도;
도 2는 예시적인 챔버 및 챔버의 내부 부품들의 확대도;
도 3은 본 발명에 개시되는 일부 실시예들에 따른 증착 프로세스의 프로세스 흐름도;
도 4A-4F는 본 발명에 개시되는 일부 실시예들에 따른 기판 구조물의 개략적 단면도;
도 5는 본 발명에 개시되는 일부 실시예들에 따른 전계효과 트랜지스터의 개략적 단면도;
도 6은 본 발명에 개시되는 일부 실시예들에 사용되는 형태의 예시적인 통합형 반도체 프로세싱 시스템(예를 들어, 클러스터 툴)의 개략적 평면도.

Claims (15)

  1. 다층 실리콘막을 형성하는 방법으로서,
    증착 챔버에 기판을 위치시키는 단계;
    실리콘 소스 가스를 포함하는 제 1 프로세스 가스를 증착 챔버 속으로 흘려보냄으로써 기판 상에 비정질 실리콘막을 형성하는 단계;
    제 1 온도에서 비활성 가스 및 H2를 포함하는 제 1 희석 가스 혼합물과 실리콘 소스 가스를 포함하는 제 1 프로세스 가스를 상기 증착 챔버 속으로 흘려보냄으로써 상기 비정질 실리콘막 위에 폴리실리콘막을 형성하는 단계
    를 포함하는, 다층 실리콘막 형성 방법.
  2. 제 1 항에 있어서,
    상기 폴리실리콘막은 <220> 방향 또는 배향으로 지정되는 결정 배향을 갖는 것을 특징으로 하는 다층 실리콘막 형성 방법.
  3. 제 1 항에 있어서,
    상기 실리콘막은 <111> 방향 또는 배향에 의해 지정되는 결정 배향을 갖는 것을 특징으로 하는 다층 실리콘막 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 1 폴리실리콘막 위에 제 2 폴리실리콘막을 형성하는 단계를 더 포함하며, 상기 제 2 폴리실리콘막은 제 2 소스 가스 및 제 2 희석 가스 혼합물을 포함하는 제 2 프로세스 가스 혼합물을 상기 증착 챔버로 흘려보냄으로써 형성되며, 상기 제 2 희석 가스 혼합물은 제 2 온도에서 H2 및 비활성 가스를 포함하며, 상기 제 2 온도는 상기 제 1 온도보다 높은 것을 특징으로 하는 다층 실리콘막 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 1 폴리실리콘막 위에 제 2 폴리실리콘막을 형성하는 단계를 더 포함하며, 상기 제 2 폴리실리콘막은 실리콘 소스 가스 및 제 2 희석 가스 혼합물을 포함하는 제 2 프로세스 가스 혼합물을 상기 증착 챔버로 흘려보냄으로써 형성되며, 상기 제 2 희석 가스 혼합물은 제 2 온도에서 H2 및 비활성 가스를 포함하며, 상기 제 1 온도는 상기 제 2 온도보다 높은 것을 특징으로 하는 다층 실리콘막 형성 방법.
  6. 제 1 항에 있어서,
    상기 비정질 실리콘막을 형성하는 단계는 상기 증착 챔버 속으로 게르마늄 소스 가스를 흘려보내는 단계를 더 포함하는 것을 특징으로 하는 다층 실리콘막 형성 방법.
  7. 제 1 항에 있어서,
    상기 비정질 실리콘막 상에 폴리실리콘막을 형성하는 단계는 상기 증착 챔버 속으로 게르마늄 소스 가스를 흘려보내는 단계를 포함하는 것을 특징으로 하는 다층 실리콘막 형성 방법.
  8. 게이트 전극으로서,
    하부 비정질 실리콘막; 및
    랜덤한 그레인 또는 원주형 그레인 구조를 갖는 상부 폴리실리콘막
    을 포함하는, 게이트 전극.
  9. 제 8 항에 있어서,
    상기 상부 폴리실리콘막은 <111> 방향 또는 배향에 의해 지정되는 결정 배향을 갖는 것을 특징으로 하는 게이트 전극.
  10. 제 8 항에 있어서,
    상기 상부 폴리실리콘막은 상기 그레인의 수직 치수가 수평 치수보다 상당히 큰 그레인 크기를 갖는 것을 특징으로 하는 게이트 전극.
  11. 제 8 항에 있어서,
    상기 상부 폴리실리콘막은 적어도 2:1의 수직 치수 대 수평 치수를 갖는 그레인 경계들을 포함하는 것을 특징으로 하는 게이트 전극.
  12. 제 8 항에 있어서,
    상기 상부 폴리실리콘막은 적어도 4:1의 수직 치수 대 수평 치수를 갖는 그레인 경계들을 포함하는 것을 특징으로 하는 게이트 전극.
  13. 제 8 항에 있어서,
    상기 상부 폴리실리콘막은 <220> 방향 또는 배향에 의해 지정되는 결정 배향을 갖는 것을 특징으로 하는 게이트 전극.
  14. 제 8 항에 있어서,
    상기 제 1 폴리실리콘막 상에 증착된 제 2 폴리실리콘막을 더 포함하는 것을 특징으로 하는 게이트 전극.
  15. 제 14 항에 있어서,
    상기 제 2 폴리실리콘막은 <220> 방향 또는 배향에 의해 지정되는 결정 배향을 갖는 것을 특징으로 하는 게이트 전극.
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