KR20090026766A - 과도 전압 억제기의 스냅백을 줄이기 위한 회로 구성 - Google Patents

과도 전압 억제기의 스냅백을 줄이기 위한 회로 구성 Download PDF

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Abstract

본 발명은 집적 회로로서 형성된 전자 소자를 개시하고, 상기 전자 소자는 과도 전압 억제(TVS) 회로를 더 포함한다. 상기 TVS 회로는 바이폴라 접합 트랜지스터(BJT)의 에미너와 콜렉터 사이에 연결된 트리거링 제너 다이오드를 포함하고, 상기 제너 다이오드는 상기 BJT의 BVceo와 같거나 더 작은 역 항복 전압 BV를 가지며, 여기서 BVceo는 베이스가 개방된 콜렉터 대 에미터 항복전압을 나타낸다. 상기 TVS 회로는 역 차단 전압의 증가를 더욱 제한하기 위해 정류기를 통해 정류된 전류를 트리거하도록 상기 BJT에 병렬로 연결된 상기 정류기를 포함한다. 바람직한 실시예에서, 상기 트리거링 제너 다이오드, 상기 BJT 및 상기 정류기는 N-웰과 P-웰 내 제1 및 제2 전도성 타입의 도펀트 영역들을 주입하고 형성함으로써 하나의 반도체 기판위에 형성되는데, 그에 의해 상기 TVS는 상기 전자 소자의 제조 과정들 중 일부로서 병행하여 형성될 수 있다.

Description

과도 전압 억제기의 스냅백을 줄이기 위한 회로 구성{CIRCUIT CONFIGURATIONS TO REDUCE SNAPBACK OF A TRANSIENT VOLTAGE SUPPRESSOR}
발명의 분야
본 발명은 일반적으로 과도 전압 억제기(transient voltage suppressor, TVS)의 회로 구성 및 제조 방법에 관한 것이다. 더 구체적으로, 본 발명은 스냅백(snapback)이 크게 감소된 과도 전압 억제기의 개선된 회로 구성 및 제조 방법에 관한 것이다.
발명의 배경
과도 전압 억제기(TVS)는 집적 회로에 부과되는 예기치 못한 과전압의 발생 때문에 생기는 손상으로부터 집적 회로들을 보호하기 위해 이용된다. 집적 회로는 통상의 전압 범위에 걸쳐 작동되도록 설계된다. 그러나 정전기 방전(electrostatic discharge, ESD), 전기적으로 급속한 과도현상 및 전광과 같은 상황에서는 예기치 못하고 제어할 수 없는 고전압이 우발적으로 상기 회로를 강타할 수 있다. 상기 TVS 소자들은 그러한 과전압 조건이 발생하였을 때 상기 집적 회로들에 발생할지도 모르는 손상들을 회피하기 위한 보호기능을 제공한다. 증가하는 수의 기기들이 과전압 손상을 입기 쉬운 집적 회로들을 구비함에 따라 TVS 보호에 대한 수요 또한 증가하게 된다. TVS의 예시적 응용들은 USB 파워와 데이터 라인 보호, 디지털 비디오 인터페이스, 고속 이더넷, 노트북 컴퓨터, 모니터 및 평면 디스플레이에서 찾아 볼 수 있다.
제1A-1도는 전형적인 상업용 2 채널 TVS 어레이(10)를 도시한다. 두 세트의 조종(steering) 다이오드, 즉 각자 각각의 두 개의 입력/출력(I/Os) 단자 I/O-1 및 I/O-2에대한 다이오드 15-H와 15-L 및 20-H와 20-L이 있다. 게다가 고전압 단자, 즉 Vcc 부터 접지 전압 단자, 즉 Gnd까지 아발란체(avalanche) 다이오드로서 기능하기 위한 더 큰 사이즈의 제너 다이오드, 즉 다이오드(30)가 있다. 양의 전압이 상기 I/O 패드들 중 하나에 가해짐과 동시에 상기 상측 다이오드들 15-H 및 20-H는 순방향 바이어스를 제공하고 상기의 큰 Vcc-Gnd 다이오드들, 예를 들어 제너 다이오드(30)에 의해 클램프(clamp)된다. 상기 조종 다이오드들 15-H와 15-L 및 20-H와 20-L은 상기 I/O 커패시턴스를 감소시키기 위해 작은 사이즈로 설계되어 그에 의해 고속 이더넷 애플리케이션과 같은 고속 라인들 내의 삽입 손실을 감소시킨다. 제1A-2도는 제1A-1도에서 도시된 TVS(10)의 Vcc 와 접지 전압 간의 2 채널의 역 차단(reverse blocking) 전압 특성과 대비한 역 전류 IR을 도시한다. 제1A-2도의 다이어그램에서 도시된 바와 같은 상기 역 전류 IR은 상기 제너 다이오드, 즉 Vcc와 Gnd 사이를 통해 전도되는 역 전류를 나타낸다. 여기서 각 조종 다이오드의 역 BV는 상기 제너 다이오드의 역 BV보다 높다고 가정한다. 그러나 높은 전류에서 Gnd 패드 전압에 대한 Vcc가 상기 조종 다이오드들의 역 BV의 합보다 같거나 더 높을 때 상기 전류는 또한 상기 두 개의 직렬 조종 다이오드 경로들을 통하여 흐를 것임 을 주목하자. 상기 제너 다이오드는 BJT 또는 SCR 및 BJT와 비교하여 단위 면적당 더 높은 저항값을 갖기 때문에 상기 조종 다이오드들 또한 역 전도(reverse conduction)에서 러그드(rugged)되어야 하기에 이는 더 높은 전류에서 사실상 불리한 것이다. 상기 SCR+BJT의 경우에서, 제너 클램프 전압은 더 높은 전류에서 더 낮기 때문에 상기 조종 다이오드 경로들은 전도하지 않을 것이다. 상기 Vcc-Gnd 다이오드(30) 및 조종 다이오드들(15 및 20)의 항복 전압은 이러한 다이오드들이 오직 전압 과도현상 도중에만 턴-온(turn-on)되도록 동작 전압(Vrwm)보다 더 커야한다. 상기 Vcc-Gnd 클램프 다이오드들의 문제점은 이러한 다이오드들은 전형적으로 역 차단 모드에서 저항이 크고 저항을 감소시키기 위해 넓은 면적을 요구한다는 것이다. 제1A-2도에서 도시된 바와 같이 상기 높은 저항은 높은 전류에서 BV의 증가를 가져오게 된다. 이는 높은 BV가 앞서 기술된 바와 같이 조종 다이오드들의 절연 파괴를 야기할 뿐만 아니라 상기 TVS 소자가 보호하려는 회로에 손상을 주기 때문에 바람직하지 않다. 또한 다이오드의 크기가 커지면 TVS 회로가 구현될 때 소자의 소형화를 제한하게 된다.
이러한 결점을 회피하기 위해 상기 집적 회로에 사용되는 한 가지 일반적인 방법은 제1B-1도에서 도시된 바와 같이 클램프 소자로서 제너 트리거드(triggered) NPN을 사용하는 것이다. 제1B-1도에 도시된 상기 TVS 회로(50)는 제너 트리거드 NPN 바이폴라 TVS 소자로 기능하기 위해 제너 다이오드(60)에 병렬로 연결된 NPN 바이폴라 트랜지스터(55)를 포함한다. 제1B-2도는 상기 제너 트리거드 NPN 다이오드 소자에 대한 전류-전압(IV) 다이어그램을 도시한다. 제1B-2도는 상기 NPN(55)의 콜렉터 전압이 상기 제너 다이오드(60)의 항복 전압에 다다를 때 상기 NPN 바이폴라가 턴-온하고 BVceo 또는 유지 전압이라 불리는 낮은 전압으로 스냅 백(snap back)한다. 여기서 BVceo는 베이스가 개방된 콜렉터 대 에미터 항복 전압을 나타낸다. 그러나 TVS 회로를 구현하는 소자에서 상기 스냅-백 현상은 바람직하지 않다. 상기 스냅-백은 음 저항에 기인하는 회로 진동을 자주 야기하는 역 전압의 갑작스런 강하를 생성하기 때문이다.
따라서 상기 논의된 어려움을 해결하기 위해서는 회로 설계 및 소자 제조 분야에서 새롭고 개선된 회로 구성 및 제조 방법을 제공할 필요성이 여전히 존재한다. 특히 좋은 전압 클램핑 기능, 작은 면적 차지 및 스냅백 전압 변동을 감소하거나 제거를 수행할 수 있는 새롭고 개선된 TVS 회로를 제공할 필요성이 여전히 존재하는 것이다.
발명의 요약
따라서 개선된 클램핑을 갖는 개선된 TVS 회로를 제공하는 것이 본 발명의 양상이다. 제너 다이오드를 통해 전도되는 역 전류가 NPN 바이폴라 트랜지스터를 트리거하고 턴-온 시킬 때 역 차단 전압 스냅-백에서의 전압 강하를 감소시키기 위해 개선된 TVS 회로를 제공하는 것이 본 발명의 추가적인 양상이다. 본 발명에서 개시된 TVS 회로들은 TVS 소자 저항에 기인하는 항복 전압과 일반적으로 통상적인 TVS 회로에서 발생하는 스냅백에 기인하는 격렬한 전압 강하를 증가시킴으로써 발 생하는 문제를 해결한다.
나아가 개선된 TVS 회로를 제공하기 위해 개선된 소자 설계 및 제조 방법을 제공하는 것이 본 발명의 또 다른 양상이다. 특히 대부분의 상업용 TVS는 이산적 프로세스 또는 구식의 바이폴라 기술을 사용하여 제조된다. 그러나 이 새로운 TVS는 TVS로 보호되는 미래의 단일 칩 IC들을 허용하는 주류의 CMOS 또는 Bi-CMOS의 내부에 집적화될 수 있다. 집적화는 저렴한 보호 IC들을 가져오게 된다.
바람직한 실시예에서 본 발명은 과도 전압을 억제하기 위한 과도 전압 억제(TVS) 회로를 간략하게 보여준다. 상기 과도 전압 억제(TVS) 회로는 제1 바이폴라 접합 트랜지스터(BJT)의 에미터와 콜렉터 사이에 연결된 제너 다이오드와 같은 트리거링 다이오드를 포함하고, 상기 제너 다이오드는 상기 BJT의 BVceo와 같거나 더 작은 역 항복 전압 BV를 갖는데, 여기서 BVceo는 베이스가 개방된 콜렉터 대 에미터 항복 전압을 나타낸다. 상기 TVS는 실리콘 제어 정류기(silicon controlled rectifier, SCR)로 기능하기 위해 상기 제1 BJT로 구성된 제2 BJT를 더 포함하고, 상기 제1 BJT는 과도 전압에 의해 야기되는 역 차단 전압의 증가를 더욱 제한하기 위해 상기 SCR을 통해 전송하는 SCR 전류를 트리거한다. 예시적인 바람직한 실시예에서, 상기 제1 BJT는 NPN 바이폴라 접합 트랜지스터(BJT)를 더 포함한다. 또 다른 바람직한 실시예에서, 상기 SCR과 함께 트리거링 다이오드 및 BJT는 하나의 반도체 집적 회로(IC) 칩으로 집적화된다. 또 다른 바람직한 실시예에서, 상기 제너 다이오드는 BJT 모드에서 상기 제1 BJT를 통해 전류를 전송하고 상기 제1 BJT를 통해 전송하는 초기 전류보다 더 높은 역전류에서 상기 SCR을 턴-온하기 위한 상기 제1 BJT를 트리거링한다.
또 다른 바람직한 실시예에서, 본 발명은 하나의 집적 회로(IC)로서 형성되는 전자 소자를 더 개시하고, 상기 전자 소자는 과도 전압 억제(TVS) 회로를 더 포함한다. 상기 TVS 회로는 제1 바이폴라 접합 트랜지스터(BJT)의 에미터 및 콜렉터 사이에 연결된 트리거링 다이오드를 포함하고, 상기 트리거링 다이오드는 상기 제1 BJT의 BVceo와 같거나 더 작은 역 항복 전압 BV를 갖는데, 여기서 BVceo는 베이스가 개방된 콜렉터 대 에미터 항복 전압을 나타낸다. 상기 TVS 회로는 제1BJT에 병렬로 연결되어 SCR을 형성하는 제2 BJT를 더 포함한다. 상기 SCR은 역차단전압의 증가를 더욱 제한하기 위해 SCR을 통해 전류를 전도한다. 바람직한 실시예에서, 상기 트리거링 다이오드, 제1 BJT 및 SCR은 N-웰(well)과 P-웰 내에 제1 및 제2 전도성 타입의 도펀트 영역들을 이식하고 구성함으로써 반도체 기판 내에 형성되고, 그에 의해 상기 TVS는 상기 전자 소자의 제조 과정들 중 일부로서 병행하여 형성될 수 있다.
본 발명은 집적된 과도 전압 억제(TVS) 회로를 갖는 전자 소자를 제조하는 방법을 개시한다. 상기 방법은 제1 바이폴라 접합 트랜지스터(BJT)의 에미터와 콜렉터 사이에 트리거링 다이오드를 연결하는 단계를 포함하고 상기 트리거링 다이오드는 상기 제1 BJT의 BVceo와 같거나 작은 역 항복 전압 BV를 갖는데, 여기서 BVceo는 베이스가 개방된 콜렉터 대 에미터 항복 전압을 나타낸다. 상기 방법은 상기 SCR 기능(역 차단 전압의 증가를 더욱 제한하기 위해 SCR을 통한 전류 전도)을 위한 상기 제1 BJT에 병렬로 제2 BJT를 연결하는 단계를 더 포함한다. 바람직한 실 시예에서, 상기 SCR을 연결하는 단계는 더 높은 역 전류에서 전류 전도를 위해 트리거될 때 SCR 전류를 전도하기 위한 제2 실리콘 제어 정류기(SCR) 애노드(anode)를 연결하는 단계를 더 포함한다.
본 발명의 이러 저런 목적 및 장점들이 다음에 오는 다양한 도면들로 도해되는 바람직한 실시예의 세부적인 기술을 읽고 난 후에는 당해 기술 분야의 통상의 기술력을 가진 자들에게 명백하게 될 것이다.
도면의 간단한 설명
제1A-1도는 통상적인 TVS 소자를 도시하기 위한 회로 다이어그램이고 제1A-2도는 상기 TVS 소자의 역(reverse) 특성을 도해하기 위한 I-V 다이어그램, 즉 전압 대비 전류 다이어그램이다.
제1B-1도는 또 다른 통상적인 TVS 소자를 도시하기 위한 회로 다이어그램이고 제1B-2도는 상기 NPN 바이폴라 트랜지스터를 통한 전류 전도가 트리거될 때 갑작스런 스냅-백 전압을 제공하는 TVS 소자의 역 특성을 도해하기 위한 I-V 다이어그램이다.
제2A도는 본 발명의 TVS 회로를 도시하는 회로 다이어그램이고 제2B도는 현저히 감소된 스냅 백 전압 강하를 갖는 TVS 소자의 역 특성을 도해하기 위한 I-V 다이어그램이다.
제3A도 내지 제3D도는 각각 하측 다이오드, 상측 다이오드 및 클램프 다이오드를 위한 반도체 기판 상에서 지지되는 제2A도의 TVS 소자의 회로 구성요소들의 측단면도이다.
제3E도 내지 제3G도는 각각 제3A도, 제3C도 및 제3D도에 도시된 소자에 있어서 TVS 소자의 평면도이고, 여기서 제3A도 및 제3B도는 각각 A-A' 및 B-B' 선에 따른 단면도이다.
제4A도는 보조 P+ 애노드를 갖는 클램프 다이오드로 구현된 TVS 회로를 도시하는 회로 다이어그램이고 제4B도는 반도체 소자 상에 지지되는 제4A도의 TVS 회로의 단면도이다.
제5도는 제4A도에 도시된 TVS 소자의 단면도이다.
발명의 구체예에 대한 상세한 설명
본 발명의 TVS 회로(100)의 회로 다이어그램 및 I-V 다이어그램, 즉 전압 대 전류 다이어그램에 있어서 제2A도 및 제2B도를 참조하면, 상기 TVS 회로(100)는 Vcc-Gnd 클램프 회로로 기능하기 위해 접지 전압 단자(Gnd, 105)와 Vcc 전압 단자(100) 사이에 설치된다. 상기 TVS 회로(100)는 두 세트의 조종 다이오드들, 즉 두 개의 입력/출력 (I/O들) 단자들(125-1 및 125-2)의 각각을 위한 다이오드들 115-H 및 115-L과 120-H 및 120-L을 포함한다. 더욱이 고전압 단자, 즉 단자 Vcc로부터 접지 전압 단자, 즉 단자 Gnd까지 아발란체 다이오드로서 기능하기 위해 더 큰 사이즈의 제너 다이오드, 즉 다이오드 130이 있다. 상기 제너 다이오드(130)는 저항(135)과 직렬로 연결되고 NPN 바이폴라 트랜지스터(140)와 병렬로 연결된다. PNP 바이폴라 트랜지스터(142)는 NPN 바이폴라 트랜지스터(140)와 함께 높은 유 지(holding) 전류 및 전압을 갖는 PNPN 실리콘 제어 정류기(SCR)를 형성한다. 트리거링 다이오드(130)의 항복 전압, 즉 BV는 상기 NPN 바이폴라 트랜지스터(140)의 BVceo보다 같거나 작으며, 여기서 BVceo는 베이스가 개방된 콜렉터 대 에미터 항복 전압을 나타낸다.
BV (트리거 다이오드) ≤ BVceo
제2B도는 제2A도에 따른 TVS 와 통상적인 TVS의 동작 특성을 비교하기 위한 전압 대비 전류 다이어그램이다. 보통의 동작 전압보다 더 높은 과도 전압이 상기 TVS 회로에 형성됨에 따라 상기 트리거 다이오드(130)의 항복 전압 BV가 상기 BVceo보다 작게 조정되기 때문에 역 전류가 제너 다이오드(130)를 통과하도록 트리거된다. 상기 전압이 증가함에 따라 상기 소자는 NPN(140)이 전도하는 BJT 모드 내로 이동한다. 상기 전압이 더욱 증가할 때 상기 SCR(150)이 활성화되고 전류를 전도하기 시작한다. 상기 SCR의 터닝-온(turing-on)은 역 차단 전압 VR의 가벼운 강하를 야기한다. 제2B도는 또한 I-V 다이어그램, 즉 만곡 160은 제1A-1도의 다이오드 TVS에 관한 것이고 만곡 170은 제1B-1도의 BJT TVS에 관한 것이다. 만곡 160 및 170과 대조적으로, 트리거 다이오드의 BV를 상기 BVceo보다 작게 조정함으로써 상기 전압 스냅 백 문제들이 해결된다. 상기 동작 모드의 시퀀스는 상기 NPN 트랜지스터가 빠르게 턴-온함에 따라 빠른 응답의 이익을 제공한다. 더군다나 상기 NPN 바이폴라 트랜지스터(140)를 보호하기 위해 SCR 트리거 전압에서 상기 SCR(150)을 턴-온함으로써 높은 전류에서의 BV의 증가는 최소화되는데 이는 상기 SCR 동작이 최소 저항을 초래하기 때문이다. 이것은 조종 다이오드들의 절연 파괴(break down) 뿐 아니라 상기 TVS 소자가 보호하려는 회로에 손상을 야기하는 높은 전류에서의 높은 BV이라는 문제를 해결해 준다.
상기 TVS 시스템의 세부적 동작은 다음과 같은 기술로 더 잘 이해될 수 있다. 전형적으로 상기 TVS는 보호가 필요한 시스템에 연결된 접지 전압 Gnd 및 고전압 단자 Vcc를 갖는 시스템 내에서 바이어스된다(biased). 상기 Vcc가 특수 애플리케이션들을 위해 플로우팅(floating)된 애플리케이션들이 또한 존재한다. 그 때 +Ve 또는 -Ve 잽(zap)이 Gnd에 관하여 상기 I/O 단자들에 인가된다. +Ve 잽이 I/O 상에 인가될 때 상기 상부 다이오드들은 순방향 바이어스되고 상기 전압이 상기 트리거 다이오드 BV에 다다를 때 전류가 상기 트리거 다이오드(130)에 직렬로 연결된 저항(135)을 통해 흐른다. 상기 저항(135)에서 강하가 0.6 V의 전압에 이를 때, 상기 NPN 트랜지스터(140)의 베이스-에미터 접합은 순방향 바이어스 되고 상기 NPN 트랜지스터(140)는 턴-온한다. 이제 상기 NPN 트랜지스터의 콜렉터 전류는 상기 PNP 트랜지스터(142)의 에미터와 베이스 사이에 연결된 저항을 통해 흐른다. 이러한 저항(145)에서의 전위 강하(potential drop)가 0.6 V의 전압에 이를 때, 상기 PNP 트랜지스터(142)의 에미터는 전도하기 시작하고 상기 SCR 동작이 시작된다. 그래서 상기 전류는 상기 PNP 트랜지스터(142) 상의 애노드, 즉 PNP의 에미터로부터 상기 NPN 트랜지스터(140)의 캐소드, 즉 상기 NPN의 에미터로 흐른다. 음의 잽에서, 상기 하부 다이오드는 I/O 패드와 Gnd 사이의 순방향 전도에서 턴-온하고 ESD 전류는 이러한 다이오드 경로에만 흐른다. 또한 전압 잽이 Gnd에 관하여 +Ve의 전압에서 상기 Vcc에 인가될 때 하나의 조건이 있다. 이러한 잽 조건하에서 전류는 Vcc-Gnd 경로를 통해 흐른다. 즉 전술했듯이 상기 트리거 다이오드는 절연 파괴되고 SCR을 초기화하기 때문에 상기 조종 다이오드들 내에 전도되는 전류는 존재하지 않는다.
제3A도 내지 제3D도는 SCR(150)을 형성하는 NPN 바이폴라 트랜지스터(140)과 PNP 바이폴라 트랜지스터(142)와 함께 집적된 개선된 트리거 다이오드(130) 및 2 세트의 조종 다이오드들(115-L, 115-H 및 120-L, 120-H)을 포함하는 전형적인 TVS 어레이를 도시하는 단면도이다. 제3A도 내지 제3D도에서 도시된 상기 새로운 TVS 어레이(100)는 주류의 CMOS 기술로 제조된다. 제3A도와 제3B도는 P 기판(200) 상에서 지지되는 TVS 어레이를 도시한다. P형 영역(210)은 Vcc 패드(110)에 연결하는 캐소드를 갖는 제너 다이오드(130)를 형성하면서 N+ 영역(215)에 인접하여 위치한다. P+ 영역(220)은 또한 Vcc 패드(110)에 연결한다. P 기판(200) 위에 N 웰 영역(230)에 인접하여 배치된 P+ 영역(220)은 PNP 트랜지스터(142)를 형성한다. 이때 P 기판(200)은 P 웰(240) 및 P 영역(242)을 통과하여 Gnd 패드(105)에 연결된다. N 웰(230)부터 P 웰(240)까지 P 기판(200) 내의 측면 경로는 저항 135에 저항을 제공한다. N 영역(235)에서 N 웰(230)까지의 경로는 저항 145에 저항을 제공한다. 상기 P 기판(200) 위에 배치된 상기 N-웰(230)은 차례대로 N-영역(245)에 전기적으로 접촉하고 NPN 트랜지스터(140)를 구성한다. P 웰(240) 내에 N+ 영역(215)에 인접하여 형성되는 P-형 영역(210)은 상기 트리거 다이오드(130), 즉 상기 P 영역(210)과 N+ 영역(215) 사이에 형성된 다이오드의 트리거 항복 전압 BV를 상기 NPN 트랜지스터(140)의 BVceo와 같거나 더 작도록 맞춤화(tailor)하기 위한 것이다. 상기 BV 및 BVceo를 맞춤화하는 다른 방법은 베이스가 개방된 콜렉터 대 에미터 항복 전압(CEO)이 바람직한 수치로 맞춤화되도록 N+ 영역(235)의 N 도핑의 변화도를 증가시키는 것이다. 또한 상기 두 가지 방법의 조합이 원하는 BV 및 BVceo를 얻기 위해 사용될 수 있다.
제3C도는 하측 조종 다이오드가 P-웰(290) 내에서 둘러싸인 P+ 영역(280) 및 N+ 영역(285)을 포함하는 것을 보여준다. 제3D도는 상측 조종 다이오드가 N-웰(290') 내에서 둘러싸인 P+ 영역(280') 및 N+ 영역(285')을 포함하는 것을 보여준다. 이런 다이오드들의 커패시턴스를 낮추고 BV를 증가시키기 위해서, 낮게 도핑된 N-영역이 N+ 영역이 설비된 곳에 추가되어 상기 프로세스는 N+/PW 다이오드 대신에 N+/N-/PW 다이오드를 제공한다. 상측 다이오드에 있어서도 유사하게, P+/P-/N웰 다이오드를 제공하기 위해 P- 주입이 P+가 존재하는 곳에 추가된다.
제3E도는 제3A도 내지 제3D도에 도시된 구성에 따른 TVS 소자의 평면도이다. 제3A도에서 N+ 및 P+ 확산 영역들(215 및 220)은 활성 영역으로 마스크(masked)된다. 상기 N+ 영역들(215) 아래의 NW(230)은 상기 NPN 트랜지스터의 베이스 저항을 증가시키고 높은 전류에서 상기 SCR을 턴-온하는 것을 돕는 Gnd(105)에 연결된다. 상기 트리거 다이오드의 애노드로 사용되는 PT 영역들(210)은 상기 레이아웃에서 스태거(staggered)되고 커트 라인 A-A' 및 B-B' 단면들은 제3A도와 제3B도에서 각각 도시된다. 또한 상기 SCR 애노드 영역의 P+ 영역(220)은 상기 SCR 유지 전류를 제어하기 위해 상기 레이아웃에서 스태거된다. 상기 P+ 에미터(210) 또는 애노드 아래의 NW(230)는 상기 SCR의 일부를 형성하는 NPN 트랜지스터의 콜렉터를 형성한다. 하측과 상측의 다이오드들의 평면 레이아웃이 제3F도 및 제3G도에 도시된다. 상기 N+/NW 가드 링들(guard rings, 260)과 P+/PW 가드 링들(270)이 I/O들 사이와 I/O에서 VCC로의 ESD 과도현상 도중에 래치-업(latch-up)을 억제하기 위해 형성된다.
제4A도 및 제4B도는 각각 더욱 개선된 클램프 능력을 갖는 대체적인 실시예를 보여주기 위한 회로 다이어그램 및 I-V 다이어그램이다. 제4A에서 도시된 TVS 시스템은 두 개의 SCR 애노드들(150-1 및 150-2)을 제외하고 제2A도에 도시된 것과 유사한 회로 구성을 갖는다. 제4A도에서 도시된 것처럼 다중 SCRs 애노드 구조들을 집적시키는 것은 제4B도에서 도시된 바와 같이 개선된 전류 핸들링(handling) 및 클램핑을 제공한다. 상기의 다중 집적 SCRs 애노드 구조의 단면이 제5도에 도시된다. 동작 원리와 회로 결선은 제2A도의 그것과 유사하다. 간단히, 과도 전압이 트리거 다이오드(130)를 절연 파괴한다. 저항 135에서 전압 강하가 0.6 V 에 이를 때 상기 NPN 트랜지스터(140)는 턴-온하고 전류가 저항 145-1과 145-2를 통해 흐른다. 저항 145-1 및 145-2 상의 결합 전압 강하가 0.6 V에 이를 때 SCR(150-1)의 제1 애노드가 초기화된다. 상기 SCR 전류가 저항 145-2 상의 전압 강하가 0.6V에 이르는 지점까지 계속 증가할 때 SCR의 제2 애노드가 킥 인(kick in)한다. SCR 애노드의 수는 보호 회로의 필요성을 충족하기 위해 증가할 수 있다. 다중 SCR 애노드의 이점은 각각의 SCR 애노드가 킥 인할 때 그들의 상응하는 스냅 백이 상기 로 킹(locking) 전압이 최대 클램핑 전압에 가깝도록 강제하여 개선된 클램핑을 제공한다는 장점을 준다.
제3도 및 제4도에 따르면, 본 발명은 트리거링 다이오드를 갖는 전자 소자를 개시하고 상기 SCR은 상기 전자 소자로 단일 칩 상에서 집적화된다. 바람직한 실시예에서, 상기 트리거링 다이오드와 SCR은 표준 CMOS 기술로 제조되고 단일 칩 상에서 상기 전자 소자로 집적화된다. 또 다른 실시예에서, 상기 트리거링 다이오드와 SCR은 표준 Bi-CMOS 기술로 제조되고 단일 칩 상에서 상기 전자 소자로 집적화된다. 또 다른 실시예에서, 상기 TVS는 SCR의 제1 SCR 애노드와 병렬로 연결된 제2 SCR 애노드와 역 차단 전압의 증가를 더욱 제한하기 위한 상기 제2 SCR 애노드를 통해 역 전류를 전도하기 위해 상기 높은 역 전류에서 SCR 전류를 트리거링하는 제1 BJT를 더 포함한다. 또 다른 실시예에서, 상기 TVS는 I/O 패드와 고전압 Vcc 단자 사이의 ESD 과도현상 도중에 래치-업을 억제하기 위한 가드 링을 더 포함한다. 또 다른 실시예에서, 트리거링 다이오드, SCR은 N-웰 및 P-웰 내 제1 및 제2 전도성 타입의 도펀트(dopant) 영역들을 주입하고 구성함으로써 반도체 기판 내에 형성되고, 그에 의해 상기 TVS는 상기 전자 소자의 제조 과정들의 일부로서 병행하여 형성될 수 있다.
상기의 회로 다이어그램들과 소자 단면도들로, 본 발명은 개선된 TVS 소자의 TVS 동작과 어레이 집적화를 보여준다. 이러한 TVS 소자들은 더 작은 면적을 차지하고 좋은 클램핑 기능을 수행하는 개선된 클램프 보호를 제공한다. 왜냐하면 상기 SCR들은 트리거 다이오드 절연파괴를 넘어 작은 전압 강하를 가지고 높은 전류를 흐르게 할 수 있기 때문이다.
본 발명이 현재 바람직한 실시예로써 기술되었더라도, 그러한 개시는 제한적으로 해석되지 않는다. 상기의 개시를 읽고서 다양한 변형 및 수정들이 당해 기술 분야에 속하는 숙련된 자들에게 명백할 것이다. 따라서 첨부된 청구항들은 본 발명의 실질적 사상과 범위에 포함되는 것으로 모든 변경과 수정을 커버하여 해석되는 것으로 의도된다.

Claims (34)

  1. 제1 바이폴라 접합 트랜지스터(BJT)의 에미터와 콜렉터 사이에 연결된 트리거링 다이오드를 포함하고,
    상기 트리거링 다이오드는 상기 BJT의 BVceo와 같거나 더 작은 역 항복전압 BV를 가지며, 상기 BVceo는 베이스가 개방된 콜렉터 대 에미터 항복전압을 나타내는 것을 특징으로 하는 과도 전압 억제(TVS) 회로.
  2. 제1항에 있어서, 상기 제1 BJT는 NPN 바이폴라 접합 트랜지스터(BJT)를 더 포함하는 것을 특징으로 하는 과도 전압 억제(TVS) 회로.
  3. 제1항에 있어서, 상기 트리거링 다이오드는 제너 다이오드를 포함하는 것을 특징으로 하는 과도 전압 억제(TVS) 회로.
  4. 제1항에 있어서, 상기 제1 BJT와 함께 구성된 제2 BJT가 실리콘 제어 정류기(SCR)를 형성하고, 상기 제1 BJT는 과도 전압에 의해 야기되는 역 차단 전압의 증가를 더욱 제한하기 위해 상기의 SCR을 통해 전도하도록 SCR 전류를 트리거링하는 것을 특징으로 하는 과도 전압 억제(TVS) 회로.
  5. 제1항에 있어서, 상기 트리거링 다이오드는 BJT 모드에서 상기 제1 BJT를 통해 전류를 전도하고 상기 제1 BJT를 통해 전도하는 초기 전류보다 더 높은 역 전류에서 상기 SCR을 턴-온하기 위해 상기 제1 BJT를 트리거링하는 것을 특징으로 하는 과도 전압 억제(TVS) 회로.
  6. 제1항에 있어서, 고전압 및 저전압 단자 사이의 통상의 전류를 조종하기 위해 I/O 단자에 전기적으로 연결하도록 상기 트리거링 다이오드와 병렬로 연결된 적어도 하나의 조종 다이오드를 더 포함하는 것을 특징으로 하는 과도 전압 억제(TVS) 회로.
  7. 제4항에 있어서, 상기 SCR과 함께 상기 트리거링 다이오드 및 상기 BJT는 표준 CMOS 기술로 제조되고 하나의 집적 회로(IC) 칩으로서 하나의 반도체 기판 상에 배치되는 것을 특징으로 하는 과도 전압 억제(TVS) 회로.
  8. 제4항에 있어서, 상기 SCR과 함께 상기 트리거링 다이오드 및 상기 BJT는 표준 Bi-CMOS 기술에 의해 제조되고 하나의 집적된 회로(IC) 칩으로서 하나의 반도체 기판 상에 배치되는 것을 특징으로 하는 과도 전압 억제(TVS) 회로.
  9. 트리거링 다이오드가 제1 바이폴라 접합 트랜지스터(BJT)의 BVceo와 같거나 더 작은 역 항복전압 BV를 갖고, 상기 BVceo는 베이스가 개방된 콜렉터 대 에미터 항복전압을 나타내며, 상기 BJT의 에미터와 콜렉터 사이에 연결된 트리거링 다이오드를 포함하는 과도 전압 억제(TVS) 회로를 더 포함하는 것을 특징으로 하는 하나의 집적 회로(IC)로서 형성된 전자 소자.
  10. 제9항에 있어서, 상기 트리거링 다이오드는 제너 다이오드를 포함하는 것을 특징으로 하는 하나의 집적 회로(IC)로서 형성된 전자 소자.
  11. 제9항에 있어서, 상기 제1 BJT는 NPN 바이폴라 접합 트랜지스터(BJT)를 더 포함하는 것을 특징으로 하는 하나의 집적 회로(IC)로서 형성된 전자 소자.
  12. 제9항에 있어서, 상기 제1 BJT와 함께 구성된 제2 BJT는 실리콘 제어 정류기(SCR)를 형성하고, 상기 제1 BJT는 과도 전압에 의해 야기되는 역 차단 전압의 증가를 더욱 제한하도록 상기 SCR을 통해 전도하는 SCR 전류를 트리거링하는 것을 특징으로 하는 하나의 집적 회로(IC)로서 형성된 전자 소자.
  13. 제12항에 있어서, 상기 SCR을 갖는 상기 제1 BJT와 함께 상기 다이오드 및 상기 BJT는 하나의 반도체 집적 회로(IC) 칩으로 집적화되는 것을 특징으로 하는 하나의 집적 회로(IC)로서 형성된 전자 소자.
  14. 제12항에 있어서, 상기 트리거링 다이오드는 BJT 모드에서 상기 제1 BJT를 통해 전류를 전도하고 상기 제1 BJT를 통해 전도하는 초기 전류보다 더 높은 역 전류에서 상기 SCR을 턴-온하기 위해 상기 제1 BJT를 트리거링 하는 것을 특징으로 하는 하나의 집적 회로(IC)로서 형성된 전자 소자.
  15. 제12항에 있어서, 고전압 및 저전압 단자 사이의 통상의 전류를 조종하기 위해 I/O 단자에 전기적으로 연결하도록 상기 트리거링 다이오드와 병렬로 연결된 적 어도 하나의 조종 다이오드를 더 포함하는 것을 특징으로 하는 하나의 집적 회로(IC)로서 형성된 전자 소자.
  16. 제8항에 있어서, 상기 트리거링 다이오드 및 상기 SCR은 상기 전자 장치와 함께 단일 칩 상에 집적화되는 것을 특징으로 하는 하나의 집적 회로(IC)로서 형성된 전자 소자.
  17. 제12항에 있어서, 상기 트리거링 다이오드와 상기 SCR은 표준 CMOS 기술로 제조되고 상기 전자 소자로 단일 칩 상에 집적화되는 것을 특징으로 하는 하나의 집적 회로(IC)로서 형성된 전자 소자.
  18. 제8항에 있어서, 상기 트리거링 다이오드와 상기 SCR은 표준 Bi-CMOS 기술로 제조되고 상기 전자 소자로 단일 칩 상에 집적화되는 것을 특징으로 하는 하나의 집적 회로(IC)로서 형성된 전자 소자.
  19. 제12항에 있어서, 상기 TVS는 역 차단 전압의 증가를 더욱 제한하기 위해 제 2 SCR을 통해 더 높은 역전류를 전도하기 위해 상기의 역 전류에서 SCR 전류를 트리거링 하도록 상기 SCR의 제1 SCR 애노드와 상기 제1 BJT에 병렬로 연결된 제2 SCR 애노드를 포함하는 것을 특징으로 하는 하나의 집적 회로(IC)로서 형성된 전자 소자.
  20. 제12항에 있어서, 상기 TVS는 I/O 패드와 고전압 Vcc 단자 사이에 ESD 과도현상 도중에 래치-업을 억제하기 위해 가드 링을 더 포함하는 것을 특징으로 하는 하나의 집적 회로(IC)로서 형성된 전자 소자.
  21. 제12항에 있어서, 상기 트리거링 다이오드, 상기 SCR은 N-웰(well)과 P-웰 내에 제1 및 제2 전도성 타입의 도펀트 영역들을 주입하고 구성함으로써 반도체 기판 내에 형성되고, 그에 의해 상기 TVS는 상기 전자 소자의 제조 과정들 중 일부로서 병행하여 형성될 수 있는 것을 특징으로 하는 하나의 집적 회로(IC)로서 형성된 전자 소자.
  22. 트리거링 다이오드가 제1 BJT의 BVceo와 같거나 더 작은 역 항복전압을 갖고, 상기 BVceo는 베이스가 개방된 콜렉터 대 에미터 항복전압을 나타내며, 상기 제1 바이폴라 접합 트랜지스터(BJT)의 에미터와 콜렉터 사이에 상기의 트리거링 다이오드를 연결하는 단계를 포함하는 것을 특징으로 하는 집적된 과도 전압 억제(TVS) 회로를 갖는 전자 소자를 제조하기 위한 방법.
  23. 제22항에 있어서, 바이폴라 접합 트랜지스터(BJT)의 에미터와 콜렉터 사이에 상기의 트리거링 다이오드를 연결하는 상기의 단계는 상기의 제너 다이오드를 바이폴라 접합 트랜지스터(BJT)에 연결하는 단계를 더 포함하는 것을 특징으로 하는 집적된 과도 전압 억제(TVS) 회로를 갖는 전자 소자를 제조하기 위한 방법.
  24. 제22항에 있어서, 바이폴라 접합 트랜지스터(BJT)의 에미터와 콜렉터 사이에 상기의 트리거링 다이오드를 연결하는 상기의 단계는 상기 다이오드를 NPN 바이폴라 접합 트랜지스터(BJT)에 연결하는 단계를 포함하는 것을 특징으로 하는 집적된 과도 전압 억제(TVS) 회로를 갖는 전자 소자를 제조하기 위한 방법.
  25. 제22항에 있어서, 상기 제1 BJT는 역 차단 전압의 증가를 더욱 제한하기 위해 상기 SCR을 통해 SCR 전류를 트리거링하고, 상기의 방법은 SCR을 형성하면서 상기 제1 BJT를 제2 BJT와 연결하는 단계를 더 포함하는 것을 특징으로 하는 집적된 과도 전압 억제(TVS) 회로를 갖는 전자 소자를 제조하기 위한 방법.
  26. 제25항에 있어서, 상기 트리거링 다이오드와 상기 SCR을 연결하는 상기 단계는 상기 트리거링 다이오드와 상기 SCR을 하나의 집적된 회로(IC) 칩 상에 형성하는 단계인 것을 특징으로 하는 집적된 과도 전압 억제(TVS) 회로를 갖는 전자 소자를 제조하기 위한 방법.
  27. 제25항에 있어서, BJT 모드에서 상기 제1 BJT를 통해 전류를 전도하기 위해 상기 제1 BJT를 트리거링하도록 상기 트리거링 다이오드를 사용하는 상기 단계는 상기 제1 BJT를 통해 전도하는 초기 전류보다 더 높은 역 전류에서 상기 정류기를 턴-온하는 단계를 더 포함하는 것을 특징으로 하는 집적된 과도 전압 억제(TVS) 회로를 갖는 전자 소자를 제조하기 위한 방법.
  28. 제25항에 있어서, 고전압 및 저전압 단자 사이에 통상의 전류를 조종하기 위해 하나의 입력 패드에 전기적으로 연결하도록 적어도 하나의 조종 다이오드를 상기 트리거링 다이오드에 병렬로 연결하는 것을 특징으로 하는 집적된 과도 전압 억제(TVS) 회로를 갖는 전자 소자를 제조하기 위한 방법.
  29. 제25항에 있어서, 상기 트리거링 다이오드 및 상기 SCR을 상기 전자 소자로 하나의 단일 칩 상에 집적시키는 단계를 더 포함하는 것을 특징으로 하는 집적된 과도 전압 억제(TVS) 회로를 갖는 전자 소자를 제조하기 위한 방법.
  30. 제26항에 있어서, 상기 트리거링 다이오드 및 상기 SCR을 표준 CMOS 기술로 제조하고 상기 전자 소자로 단일 칩 상에 집적화되는 것을 특징으로 하는 집적된 과도 전압 억제(TVS) 회로를 갖는 전자 소자를 제조하기 위한 방법.
  31. 제26항에 있어서, 상기 트리거링 다이오드 및 상기 SCR을 표준 Bi-CMOS 기술로 제조하고 상기 전자 소자로 단일 칩 상에 집적화되는 것을 특징으로 하는 집적된 과도 전압 억제(TVS) 회로를 갖는 전자 소자를 제조하기 위한 방법.
  32. 제22항에 있어서, 상기 트리거링 다이오드의 상기 역 항복전압 BV로 맞춤화되는 방법을 더 포함하는 것을 특징으로 하는 집적된 과도 전압 억제(TVS) 회로를 갖는 전자 소자를 제조하기 위한 방법.
  33. 제26항에 있어서, 상기 TVS에 가드 링을 제공함으로써 하나의 I/O 패드와 상기 TVS의 고전압 Vcc 단자 사이에 ESD 과도현상 도중의 래치-업을 억제하는 것을 특징으로 하는 집적된 과도 전압 억제(TVS) 회로를 갖는 전자 소자를 제조하기 위한 방법.
  34. 제26항에 있어서, 상기 BJT 및 상기 정류기에 트리거링 제너 다이오드를 연결하는 상기 단계들은 N-웰과 P-웰 내에 제1 및 제2 전도성 타입의 도펀트 영역들을 주입하고 구성함으로써 하나의 반도체 기판 내에 형성하는 단계를 더 포함하고, 그에 의해 상기 TVS가 상기 전자 소자의 제조 과정들 중 일부로서 병행하여 형성될 수 있는 것을 특징으로 하는 집적된 과도 전압 억제(TVS) 회로를 갖는 전자 소자를 제조하기 위한 방법.
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