KR20090023234A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

간단한 제조 방법으로 또한 공정수의 증가를 최소한으로 억제하면서도, 반도체 기판 내로 금속이 확산되는 것을 방지할 수 있게 하는 반도체 장치의 제조 방법을 제공한다. 반도체 기판 (1) 의 외주부에, 금속 확산의 방지 기능을 갖는 제 1 재료막 (2) 및 제 2 재료막 (3), 제 1 약액에 대한 에칭 레이트가 제 1 재료막 (2) 보다 충분히 늦고, 또한, 제 2 약액에 대한 에칭 레이트가 제 2 재료막 (3) 보다 충분히 늦은 제 3 재료막 (4) 을 이 순서로 순차 성막한다. 그 후, 홈 구조를 형성한 후 매립용 절연막 (6) 을 성막하여 평탄화 처리를 한다. 그 후, 제 2 약액을 사용하여 주면측에 형성된 제 1 재료막 (2) 이 노출될 때까지 주면측의 제 2 재료막 (3) 을 웨트 에칭 제거하고, 다시 제 1 약액을 사용하여 주면측에 반도체 기판면이 노출될 때까지 주면측의 제 1 재료막 (2) 을 웨트 에칭 제거한다.
반도체

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 반도체 기판의 이면으로부터의 중금속 오염을 방지하는 구조를 갖는 반도체 장치의 제조 방법에 관한 것이다.
예를 들어 반도체 집적 회로인 CPU (중앙 연산 처리 장치), 메모리 소자 및 고체 촬상 소자 등의 반도체 디바이스는 단결정 실리콘을 소재로 하는 반도체 기판 주면에 각종 회로 소자 (반도체 장치) 를 형성함으로써 제조되고 있다. 이와 같은 종래의 반도체 디바이스의 제조에 있어서, 반도체 기판 내부에 금속, 특히 중금속 등의 불순물이 혼입되어 있으면, 제조된 반도체 디바이스의 품질이나 특성이 현저히 저하된다. 예를 들어, 고체 촬상 소자에 있어서는 반도체 기판 중에 중금속 오염물이 존재하면 결함을 생성·유발하여 고체 촬상 소자의 트랜지스터 특성, 암시(暗時) 특성을 열화시키는 요인이 된다.
특히, 최근에는 배선 저항의 저감화를 도모하기 위해 배선 재료로서 종래의 Al (알루미늄) 대신에 Cu (구리) 가 이용되는 경향이 있다. Cu 는 Al 에 비해 저항률이 낮기 때문에 Cu 를 배선 재료에 사용함으로써 배선 저항을 작게 할 수 있 는 반면, 확산 계수가 크기 때문에 반도체 기판 중에 Cu 가 확산되어 전술한 특성 열화를 유발할 우려가 높아진다. 따라서, 특히 확산 계수가 큰 금속 재료를 사용하여 반도체 장치를 제조하는 경우에 있어서는 당해 금속 재료가 반도체 기판 내에 확산되지 않도록 조치를 실시할 필요가 있다. 이러한 조치를 실시한 종래의 반도체 장치 제조 방법의 일례로서 일본 공개특허공보 2000-91175호 (이하, 공지 문헌 1 이라고 한다) 및 일본 공개특허공보 2001-44168호 (이하, 공지 문헌 2 라고 한다) 에 기재된 방법이 개시되어 있다. 이하, 이들 방법에 대하여 도면을 참조하여 설명한다.
도 3 은 공지 문헌 1 에 기재된 반도체 장치의 제조 방법을 제조 공정순으로 나타낸 개략 단면도이다.
도 3(a) 에 나타내는 바와 같이 먼저 주면측에 STI (Shallow Trench Isolation) 구조의 소자 분리 영역과 칩 영역을 형성한 반도체 기판 (101) 의 전체 표면에 열산화 등에 의해 실리콘 산화막 (102) 을 형성한다. 다음으로 실리콘 산화막 (102) 상에 실리콘 질화막 (103) 을 예를 들어 LPCVD (Low Pressure Chemical Vapor Deposition) 법에 따라 퇴적시킨다. 다음으로 실리콘 질화막 (103) 상에 폴리실리콘막 (104) 을 LPCVD 법 등에 따라 퇴적시키고, 다시 폴리실리콘막 (104) 상에 실리콘 질화막 (105) 을 LPCVD 법 등에 따라 퇴적시킨다.
다음으로 도 3(b) 에 나타내는 바와 같이 반도체 기판 (101) 주면의 실리콘 질화막 (105) 상에 포토 레지스트 (106) 를 도포하고, 이것을 패터닝하여 반도체 기판 (101) 주변부의 포토 레지스트 (106) 를 제거한다. 그리고, 이 패터닝된 포토 레지스트 (106) 를 마스크로 하여, 예를 들어 RIE (Reactive Ion Etching : 반응성 이온 에칭) 법 등의 이방성 에칭에 의해 반도체 기판 (101) 의 주면 주변부, 외주면 및 이면에 노출된 실리콘 질화막 (105) 을 제거한다. 즉, 주면의 주변부를 제외한 칩 형성 영역에는 실리콘 질화막 (105) 및 그 위의 포토 레지스트 (106) 가 피복되어 있다 (도 3(b) 참조).
다음으로 도 3(c) 에 나타내는 바와 같이 포토 레지스트 (106) 를 제거한 후, 열처리 공정에 의해 반도체 기판 (101) 의 주면 주변부, 외주면 및 이면의 폴리실리콘막 (104) 을 산화시켜 실리콘 산화막 (107) 을 형성한다.
다음으로 도 3(d) 에 나타내는 바와 같이 실리콘 질화막 (105) 을 제거한 후, 드라이 에칭법 등에 따라 실리콘 질화막 (105) 에 피복되어 있던 당해 실리콘 질화막 (105) 하층의 폴리실리콘막 (104) 을 제거하여 실리콘 질화막 (103) 을 부분적으로 노출시킨다.
다음으로 도 3(e) 에 나타내는 바와 같이 반도체 기판 (101) 의 주면 주변부, 외주면 및 이면에 피복된 실리콘 산화막 (107) 을 마스크로 하고, 노출된 실리콘 질화막 (103) 을 인산 등을 이용하여 제거한다.
이러한 공정을 거침으로써 주면측의 칩 영역을 제외한 반도체 기판 (101) 의 주면 주변부, 외주면 및 이면에는 실리콘 질화막 (103) 그리고 실리콘 산화막 (107) 이 잔존한다. 이들 실리콘 질화막 (103) 및 실리콘 산화막 (107) 에 의해, Cu 등의 금속이 반도체 기판 (101) 내에 확산되는 것을 방지할 수 있다. 즉, 당해 막 (103 및 107) 은 금속 오염을 방지하는 보호 절연막으로서 기능한다.
또, 도 4 는 공지 문헌 2 에 기재된 반도체 장치의 제조 방법을 제조 공정순으로 나타낸 개략 단면도이다.
먼저, 도 4(a) 에 나타내는 반도체 기판 (201) 상에 10 ∼ 20㎚ 정도의 실리콘 산화막 (202) 을 형성하고, 추가로 그 위에 300㎚ 정도의 실리콘 질화막 (203) 을 형성한다. 이 때, 도 4(b) 에 나타내는 바와 같이 실리콘 산화막 (202) 및 실리콘 질화막 (203) 을 반도체 기판 (201) 의 주면뿐만 아니라 이면에도 형성시킨다 (편의상, 도면상 반도체 기판 (201) 의 상방을 주면측, 하방을 이면측으로 한다).
다음으로 도 4(c) 에 나타내는 바와 같이 반도체 기판 (201) 주면측의 실리콘 질화막 (203) 상에 포토 레지스트 (204) 를 형성하고 이것을 패터닝한다.
다음으로 도 4(d) 에 나타내는 바와 같이 RIE 등의 드라이 에칭법에 따라, 포토 레지스트 (204) 를 마스크로 하여 주면측의 실리콘 질화막 (203) 과 실리콘 산화막 (202) 과 반도체 기판 (201) 을 에칭하고, 포토 레지스트 (204) 를 박리하여 홈 패턴을 형성한 후, 전체면에 실리콘 산화막 (205) 을 퇴적시켜, 홈 패턴에 실리콘 산화막 (205) 을 매립한다.
다음으로 도 4(e) 에 나타내는 바와 같이 CMP (Chemical Mechanical Polishing) 기술을 사용하여, 실리콘 질화막 (203) 이 노출된 후 소정의 막 두께가 될 때까지 실리콘 산화막 (205) 및 실리콘 질화막 (203) 을 에칭·연마함으로써 표면을 평탄화한다.
다음으로 도 4(f) 에 나타내는 바와 같이 실리콘 질화막 (203) 을 선택적으 로 에칭 제거한다. 이 때, 실리콘 산화막 (205) 을 제거하지 않고 실리콘 질화막 (203) 만을 선택적으로 제거하기 위해 고온의 인산 용액에 소정의 시간 침지시킨다. 이 때, 주면측의 실리콘 질화막 (203) 뿐만 아니라, 이면측의 실리콘 질화막 (203) 도 에칭 제거되는데, 실리콘 질화막 (203) 의 막 두께는 주면측에 비해 이면측이 3 배 정도 두껍기 때문에 전술한 소정 시간의 인산 용액에 의한 에칭을 실시해도 이면의 실리콘 질화막 (203) 은 모두 에칭 제거되지 않고 100㎚ 정도 잔존한다.
마지막으로 도 4(g) 에 나타내는 바와 같이 저농도의 HF 수용액 등에 의해 표면의 실리콘 산화막 (202) 을 에칭 제거하여, 반도체 기판 (201) 상에 STI 구조를 형성한다. 이 때, 반도체 기판 (201) 의 이면은 실리콘 산화막 (202) 및 실리콘 질화막 (203) 에 의해 피복되어 있다.
공지 문헌 2 에 기재된 방법을 사용한 경우에 있어서도, 반도체 기판 (201) 의 이면측에 실리콘 산화막 (202) 및 실리콘 질화막 (203) 을 잔존시킬 수 있다. 이로써 Cu 등의 금속이 반도체 기판 (201) 내에 확산되는 것을 방지할 수 있다.
상기 서술한 공지 문헌 1 및 2 의 방법에 의하면, 반도체 기판 내에 금속이 확산되는 것을 방지할 수 있다.
그러나, 공지 문헌 1 에 기재된 방법의 경우, 반도체 기판의 주면 주변부, 외주면 및 이면을 실리콘 질화막 (103) 그리고 실리콘 산화막 (107) 에 의해 피복 시키기 위해서, 폴리실리콘막 (104), 실리콘 질화막 (105), 포토 레지스트 (106) 를 도포하여 실시하는 포토 리소그래피 공정, 그 후의 폴리실리콘막 (104) 의 산화 공정이 필요하여, 통상적인 STI 구조의 형성 방법에 비해 추가적으로 많은 공정을 필요로 한다는 문제를 갖는다. 특히, 공지 문헌 1 에 기재된 방법은 미리 STI 구조를 형성한 후에, 폴리실리콘막 (104) 및 실리콘 질화막 (105) 의 형성을 필요로 하는 것인 바, 이들 막 (104 및 105) 의 성막 공정은 STI 구조를 형성할 때에 필요시 되는 것이 아니라, 보호 절연막의 형성을 위해서만 필요한 공정으로서, 이들 공정의 존재에 의해 제조 비용 증가로 이어지는 요인이 될 수도 있다.
또, 공지 문헌 2 에 기재된 방법의 경우, 주면측에 성막된 실리콘 산화막 (205) 의 표면을 평탄화한 후, 도 4(f) 에 나타내는 바와 같이 주면측의 실리콘 질화막 (203) 을 완전히 에칭 제거하면서, 이면측의 실리콘 질화막 (203) 에 대해서는 완전히 제거하지는 않고 소정의 막 두께만큼 잔존시킬 필요가 있다. 이 때문에 반도체 기판 (201) 의 주면측과 이면측의 실리콘 질화막 (203) 의 막 두께 밸런스에 대하여 상당한 막 두께 제어성이 필요해지는 문제점을 갖고 있다. 특히 주면측의 실리콘 질화막 (203) 의 막 두께는 CMP 연마시의 표면 패턴 밀도에 의해 영향받기 쉬워, 국소적으로 잔막량이 큰 패턴에 대하여 인산 침지 시간의 하한 시간이 율속(律速)된다. 즉, 이면측의 실리콘 질화막 (203) 의 잔막량이 상기 하한 시간에 의한 에칭량에 의해 일의적으로 결정된다. 따라서, 에칭시에 있어서 금속 오염물의 반도체 기판 내로의 확산 방지 효과의 발현에 필요한 막 두께를 잔존시키는 제어를 하는 것이 곤란해진다.
본 발명은 상기 문제점을 감안하여 간단한 제조 방법으로 또한 공정수의 증가를 최소한으로 억제하면서도, 반도체 기판 내로의 금속의 확산 방지를 가능하게 하는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 관련된 반도체 장치의 제조 방법은, 반도체 기판의 적어도 주면측과 이면측에, 금속 확산의 방지 기능을 갖는 제 1 재료막과, 금속 확산의 방지 기능을 갖고, 상기 제 1 재료막과는 재료가 상이한 제 2 재료막과, 제 1 약액에 대한 에칭 레이트가 상기 제 1 재료막보다 충분히 늦고, 또한, 제 2 약액에 대한 에칭 레이트가 상기 제 2 재료막보다 충분히 늦은 제 3 재료막을 이 순서로 순차 성막하는 제 1 공정과, 상기 제 1 공정 종료 후, 상기 제 1 재료막, 상기 제 2 재료막 및 상기 제 3 재료막의 적층 구조를 상기 반도체 기판의 주면측에 있어서 소정의 패터닝 형상으로 패터닝하여, 상기 주면측에 있어서 일부의 상기 반도체 기판면을 노출시키는 제 2 공정과, 상기 제 2 공정 종료 후, 상기 주면측에 잔존한 상기 제 3 재료막을 에칭 제거함과 함께, 상기 주면측에 있어서 노출된 상기 반도체 기판에 대하여 드라이 에칭 처리를 하여 홈 구조를 형성하는 제 3 공정과, 상기 제 3 공정 종료 후, 상기 주면측의 전체면에 상기 제 2 재료막과는 재료가 상이한 매립용 절연막을 성막하는 제 4 공정과, 상기 제 4 공정 종료 후, 상기 주면측에 있어서 상기 제 2 재료막의 표면이 노출될 때까지 상기 주면측 에 대하여 평탄화 처리를 하는 제 5 공정과, 상기 제 5 공정 종료 후, 상기 제 2 약액을 사용하여 웨트 에칭 처리를 하여, 상기 주면측에 형성된 상기 제 1 재료막이 노출될 때까지 상기 주면측의 상기 제 2 재료막을 에칭 제거하는 제 6 공정과, 상기 제 6 공정 종료 후, 상기 제 1 약액을 사용하여 웨트 에칭 처리를 하여, 상기 주면측에 상기 반도체 기판면이 노출될 때까지 상기 주면측의 상기 제 1 재료막을 에칭 제거하는 제 7 공정을 갖고, 상기 제 1 공정이, 상기 제 6 공정 및 상기 제 7 공정에 의해 상기 제 3 재료막이 에칭되는 막 두께보다 두껍고, 상기 제 3 재료막을 성막하는 것을 제 1 특징으로 한다.
본 발명에 관련된 반도체 장치 제조 방법의 상기 제 1 특징에 의하면, 제 1 공정에서 주면측뿐만 아니라 이면측에도 제 1, 제 2, 및 제 3 재료막이 성막된다. 그리고, 제 2 공정에서 주면측을 패터닝한 후 제 3 공정에서 반도체 기판상에 홈 구조를 형성한다. 이 때, 반도체 기판의 주면측 이외의 영역, 예를 들어 이면측에는 여전히 제 1 ∼ 제 3 재료막이 성막된 상태를 유지한다. 한편, 주면측의 제 3 재료막은 제 3 공정에서 제거되기 때문에 홈 구조가 형성되어 있지 않은 영역에는 제 1 및 제 2 재료막이 성막되는 상태가 된다.
그 후, 제 4 공정에서 홈 구조 내를 포함하는 전체면에 매립 절연막을 성막한 후 제 5 공정에서 평탄화 처리를 실행한다. 이 시점에 있어서도 여전히 반도체 기판의 주면측 이외의 영역, 예를 들어 이면측에는 제 1 ∼ 제 3 재료막이 성막된 상태가 유지되어 있다. 그리고, 제 6 공정에서 주면측의 제 2 재료막을, 제 7 공정에서 주면측의 제 1 재료막을 각각 웨트 에칭 처리에 의해 에칭 제거한 다.
여기에서, 상기와 같이 제 5 공정 실행 후에 있어서 주면측 이외의 영역에는 제 1 ∼ 제 3 재료막이 성막되어 있고, 이들 중 가장 외측에는 제 3 재료막이, 이하 내측, 즉 반도체 기판측을 향해 제 2 재료막, 제 1 재료막의 순서로 성막되어 있다. 한편, 주면측에 있어서는 홈 구조 부분에는 매립용 절연막이 성막되고, 홈 구조 이외의 부분에는 제 2 재료막 및 제 1 재료막이 외측에서 내측 (반도체 기판측) 을 향해 이 순서로 성막되어 있다. 이와 같은 상태 하에서 제 2 약액을 사용하여 웨트 에칭 처리를 하여 주면측의 제 2 재료막을 에칭 제거하면, 주면측 이외의 영역에는 가장 외측에 제 2 약액에 대한 에칭 레이트가 제 2 재료막보다 늦은 제 3 재료막이 성막되어 있기 때문에, 제 3 재료막의 내측에 성막되어 있는 제 2 재료막의 막 두께의 감소를 신경쓰지 않고, 제 6 공정에 관련된 에칭 처리를 할 수 있다.
이로써, 제 6 공정 종료 후에는 여전히 주면측 이외의 영역에 제 3 재료막이 잔존한 상태가 유지된다. 이와 같은 상태 하에서, 제 7 공정에서 제 1 약액을 사용하여 웨트 에칭 처리를 하여 주면측의 제 1 재료막을 에칭 제거하면, 주면측 이외의 영역에는 가장 외측에 제 1 약액에 대한 에칭 레이트가 제 1 재료막보다 늦은 제 3 재료막이 여전히 잔존하여 성막되어 있기 때문에, 제 3 재료막의 내측에 성막되어 있는 제 1 재료막의 막 두께의 감소를 신경쓰지 않고 제 7 공정에 관련된 에칭 처리를 할 수 있다.
즉, 본 발명에 관련된 반도체 장치 제조 방법의 상기 제 1 특징에 의하면, 금속 확산 방지용 재료막을 성막하기 위해 추가적으로 포토 리소그래피 공정 등을 별도로 추가할 필요가 없고, 종래의 STI 구조를 형성하는 공정과 동일한 공정으로 반도체 기판의 측면 및 이면측에 금속 확산 방지용 재료막을 성막할 수 있다.
또, 제 6 공정 및 제 7 공정에 관련된 웨트 에칭 처리 공정에서, 주면측의 가장 외측에 성막되어 있는 본래 에칭 제거하고자 하는 막 재료 (제 6 공정의 경우에는 제 2 재료막, 제 7 공정의 경우에는 제 1 재료막) 와, 측면 및 이면측의 가장 외측에 성막되어 있는 막 재료 (제 3 재료막) 가 상이한 재료이다. 이 때문에, 이들의 막 재료의 에칭 레이트의 상이함을 이용함으로써, 잔존시키고자 하는 측면 그리고 이면측의 막 재료의 막 감소를 엄밀히 주의하면서 에칭 제어를 하지 않고, 에칭 제거하고자 하는 주면측의 막 재료만을 선택적으로 에칭 제거할 수 있다.
즉, 측면 및 이면측에 있어서 제 3 재료막의 내측에 성막되어 있는 제 1 및 제 2 재료막의 막 감소를 고려할 필요가 없다. 따라서, 공지 문헌 2 에 기재된 방법과 같이 확산 방지 기능을 나타내는 데 필요한 막 두께를 이면측에 잔존시키기 위한 미세한 에칭 제어가 불필요해진다.
또, 본 발명에 관련된 반도체 장치의 제조 방법은 상기 제 1 특징에 더하여, 상기 제 1 재료막이 실리콘 산화막이며, 상기 제 2 재료막이 실리콘 질화막이며, 상기 제 3 재료막이 폴리실리콘막인 것을 제 2 특징으로 한다.
또, 본 발명에 관련된 반도체 장치의 제조 방법은 상기 제 2 특징에 더하여, 상기 제 1 공정이 상기 제 1 재료막을 열산화법으로 성막하고, 상기 제 2 재료막 및 상기 제 3 재료막을 감압 CVD 법으로 성막하는 것을 제 3 특징으로 한다.
본 발명에 관련된 반도체 장치 제조 방법의 상기 제 3 특징에 의하면, 반도체 기판의 주면측뿐만 아니라 측면 및 이면측에도 제 1 ∼ 제 3 재료막을 성막시킬 수 있다.
또, 본 발명에 관련된 반도체 장치의 제조 방법은 상기 제 2 또는 제 3 특징에 더하여, 상기 제 1 약액이 저농도의 HF 수용액이며, 상기 제 2 약액이 인산 용액인 것을 제 4 특징으로 한다.
본 발명의 구성에 의하면, 간단한 제조 방법으로 또한 공정수의 증가를 최소한으로 억제하면서도, 반도체 기판 내로의 금속의 확산 방지 효과를 갖는 반도체 장치를 제조할 수 있다. 따라서, 예를 들어 확산 계수가 높은 Cu 등의 금속 재료를 배선 재료로 이용한 경우라도, 반도체 기판 내로의 금속 확산이 발생하는 것을 용이하게 방지할 수 있다.
본 발명에 의하면, 간단한 제조 방법으로 또한 공정수의 증가를 최소한으로 억제하면서도, 반도체 기판 내로의 금속의 확산 방지를 가능하게 하는 반도체 장치 및 그 제조 방법을 제공할 수 있다.
이하에 있어서 본 발명에 관련된 반도체 장치의 제조 방법 (이하, 적당히 「본 발명 방법」이라고 한다) 의 실시형태에 대하여 도 1 및 도 2 를 참조하여 설명한다.
도 1 은 본 발명 방법에 기초하여 반도체 장치를 제조할 때의 각 공정에 있 어서의 개략 단면 구조도로서, 공정마다 도 1(a) ∼ (i) 로 나누어 도시하고 있다. 또, 도 2 는 본 발명 방법의 제조 공정을 플로우 차트로 한 것으로서, 이하의 문장 중의 각 단계는 도 2 에 나타내는 플로우 차트의 각 단계를 나타내는 것으로 한다.
또한, 도 1 에 나타내는 개략 단면 구조도는 모식적으로 도시한 것으로서, 도면 상의 축척과 실제의 축척은 반드시 일치하는 것은 아니다.
먼저, 도 1(a) 에 나타내는 반도체 기판 (1) 상에 800 ∼ 1000℃ 의 열산화에 의해 10 ∼ 20㎚ 정도의 실리콘 산화막 (2) 을 성막하고 (단계 #1), 다시 그 위에 LPCVD (Low Pressure Chemical Vapor Deposition : 감압 CVD) 법에 따라 100 ∼ 250㎚ 정도의 실리콘 질화막 (3) 을 성막하고 (단계 #2), 다시 그 위에 LPCVD 법에 따라 50 ∼ 100㎚ 정도의 폴리실리콘막 (4) 을 형성한다 (단계 #3). 단계 #1 ∼ #3 을 거침으로써 도 1(b) 에 나타내는 바와 같이 실리콘 산화막 (2), 실리콘 질화막 (3), 그리고 폴리실리콘막 (4) 을 각각 반도체 기판 (1) 의 주면측뿐만 아니라 측면 및 이면측에도 형성된다. 또한, 이하에서는 편의상 도 1 에 있어서, 지면 상 반도체 기판 (1) 의 상방을 주면측, 하방을 이면측이라고 한다.
다음으로 도 1(c) 에 나타내는 바와 같이 주면측에 형성된 폴리실리콘막 (4) 상에 포토 레지스트 (5) 를 형성하여, 원하는 패턴을 형성한다 (단계 #4). 또한, 단계 #3 과 단계 #4 사이에 폴리실리콘막 (4) 상에 무기물 또는 유기물로 구성되는 포토 노광 처리용 반사 방지막을 성막한 후, 포토 레지스트 (5) 를 형성하여 패터닝 처리를 해도 된다.
다음으로 도 1(d) 에 나타내는 바와 같이 RIE (Reactive Ion Etching : 반응성 이온 에칭) 등의 드라이 에칭법을 이용하여, 포토 레지스트 (5) 를 마스크로 하여 주면측의 폴리실리콘막 (4), 실리콘 질화막 (3) 그리고 실리콘 산화막 (2) 을 각각 에칭 제거한다 (단계 #5).
다음으로 도 1(e) 에 나타내는 바와 같이 포토 레지스트 (5) 를 제거한 후 (단계 #6), 전체면을 드라이 에칭한다. 또한, 실제로는 반도체 기판 (1) 과 실리콘 질화막 (3) 상의 폴리실리콘막 (4) 이 동시에 에칭되어, 폴리실리콘막 (4) 이 완전하게 제거된 후, 당해 폴리실리콘막 (4) 의 하층에 형성되어 있던 실리콘 질화막 (3) 그리고 그 하층의 실리콘 산화막 (2) 이 마스크 재료로서 기능한다. 그리고, 이들 실리콘 질화막 (3) 및 실리콘 산화막 (2) 을 마스크로 하여 반도체 기판 (1) 을 드라이 에칭에 의해 에칭함으로써 홈 패턴을 형성한다 (단계 #7).
다음으로 도 1(f) 에 나타내는 바와 같이 실리콘 산화막 (6) 을, 예를 들어 고밀도 플라즈마 CVD 법에 따라 주면측 전체면에 퇴적시켜, 홈 패턴에 실리콘 산화막 (6) 을 매립한다 (단계 #8). 단계 #8 에 있어서, 실리콘 산화막 (6) 을 고밀도 플라즈마 CVD 법에 따라 퇴적시킴으로써 반도체 기판 (1) 의 이면측에는 퇴적시키지 않고 주면측에만 실리콘 산화막 (6) 을 퇴적시킬 수 있다.
다음으로 도 1(g) 에 나타내는 바와 같이 CMP (Chemical Mechanical Polishing : 화학적 기계적 연마) 법에 따라 실리콘 산화막 (6) 및 실리콘 질화막 (3) 을 연마 처리함으로써 표면을 평탄화한다 (단계 #9).
다음으로 도 1(h) 에 나타내는 바와 같이 인산 용액에 침지시킴으로써 주면 측의 실리콘 질화막 (3) 을 웨트 에칭법에 따라 제거한다 (단계 #10). 도 1(g) 에 나타내는 바와 같이 단계 #9 종료 시점에 있어서는, 측면 및 이면측에는 폴리실리콘막 (4) 이 잔존하고 있다. 폴리실리콘막 (4) 및 실리콘 산화막 (6) 은 실리콘 질화막 (3) 에 비해 인산 용액에 대한 에칭 레이트가 충분히 늦기 때문에, 단계 #10 을 거침으로써 폴리실리콘막 (4) 이 성막되어 있지 않은 주면측의 실리콘 질화막 (3) 만이 선택적으로 에칭된다.
다음으로 도 1(i) 에 나타내는 바와 같이 저농도의 HF 수용액에 침지시킴으로써, 주면측의 실리콘 산화막 (2) 을 웨트 에칭법에 따라 제거하여 STI (Shallow Trench Isolation) 구조를 형성한다 (단계 #11). 폴리실리콘막 (4) 은 실리콘 산화막 (2) 에 비해 저농도의 HF 수용액에 대한 에칭 레이트가 충분히 늦기 때문에, 단계 #11 을 거침으로써 측면 및 이면측의 폴리실리콘막 (4) 의 에칭은 진행되지 않고, 주면측의 실리콘 산화막 (2) 만이 선택적으로 에칭 제거된다. 이로써, STI 형성 후에 있어서도 반도체 기판 (1) 의 측면 및 이면측에는 실리콘 산화막 (2), 실리콘 질화막 (3) 및 폴리실리콘막 (4) 의 퇴적막이 잔존하게 된다.
단계 #11 종료 후, 반도체 기판 (1) 의 측면 및 이면측에는, 실리콘 질화막 (3) 및 폴리실리콘막 (4) 이, 단계 #2 및 #3 에 의해 성막된 성막시의 막 두께와 거의 동일한 정도의 막 두께가 잔존하게 되어 프로세스 마진을 확보할 수 있게 된다.
본 발명 방법에 의하면, 상기 서술한 단계 #1 ∼ #11 의 각 공정을 실시함으로써 공지 문헌 1 에 기재된 방법과 같이 STI 구조를 형성하는 것 이외의 공정을 별도로 추가하지 않고, 반도체 기판 (1) 의 측면 및 이면측에 금속 확산 방지용 절연막을 성막할 수 있다. 또, 본 발명 방법에 의하면, 단계 #10 및 #11 에 관련된 웨트 에칭 처리 공정에서, 주면측의 가장 외측에 성막되어 있는 본래 에칭 제거하고자 하는 막 재료와, 측면 및 이면측의 가장 외측에 성막되어 있는 막 재료가 상이한 재료이다. 이 때문에, 이들 막 재료의 에칭 레이트의 상이를 이용함으로써, 본래 잔존시키고자 하는 측면 그리고 이면측의 막 재료의 막 감소를 엄밀히 주의하면서 에칭 제어를 하지 않고, 에칭 제거하고자 하는 주면측의 막 재료만을 선택적으로 에칭 제거할 수 있다. 즉, 공지 문헌 2 에 기재된 방법과 같이 확산 방지 기능을 나타내는 데 필요한 막 두께를 이면측에 잔존시키기 위한 미세한 에칭 제어가 불필요해진다.
또한, 상기 서술한 실시형태에서는 단계 #1 에서 실리콘 산화막 (2) 을, 단계 #2 에서 실리콘 질화막 (3) 을, 단계 #3 에서 폴리실리콘막 (4) 을 각각 성막하는 것으로서 설명을 하였는데, 단계 #1 에서 성막하는 막을 「제 1 재료막 (2)」, 단계 #2 에서 성막하는 막을 「제 2 재료막 (3)」, 단계 #3 에서 성막하는 막을 「제 3 재료막 (4)」으로 각각 칭할 경우, 제 3 재료막 (4) 이 단계 #10 에 관련된 웨트 에칭 처리에 사용되는 약액에 대한 에칭 레이트가 제 2 재료막 (3) 보다 충분히 늦고, 또한, 단계 #11 에 관련된 웨트 에칭 처리에 사용되는 약액에 대한 에칭 레이트가 제 1 재료막 (2) 보다 충분히 늦은 관계에 있으며, 또한, 제 1 재료막 (2) 및 제 2 재료막 (3) 이 각각 금속 확산의 방지 기능을 갖는 재료이면, 상기 재료에 한정되는 것은 아니다. 단, 제 3 재료막 (4) 으로서 폴리실리콘막을 성막 한 경우에는, 단계 #7 에 관련된 반도체 기판 (1) 에 대한 드라이 에칭 공정에 의해 주면측의 폴리실리콘막 (4) 을 동시에 에칭 제거할 수 있기 때문에 공정수의 삭감이 도모된다는 점에서 바람직하다.
또, 상기 서술한 실시형태에서는 단계 #8 에서 실리콘 산화막 (6) 을 성막하는 것으로 하였는데, 트렌치 내에 매립하는 데 적절한 절연막 재료로서, 또한 단계 #2 에서 성막하는 제 2 재료막 (3) 과 상이한 재료이면, 실리콘 산화막에 한정되는 것은 아니다.
또, 상기 서술한 실시형태에서는, 단계 #1 ∼ #3 에 있어서 실리콘 산화막 (2), 실리콘 질화막 (3), 폴리실리콘막 (4) 을 반도체 기판 (1) 의 주면측뿐만 아니라 이면측 및 측면측에도 성막하는 구성으로 하였는데, 주면측 및 이면측에만 성막되는 경우라도 본 발명의 효과는 충분히 나타난다. 즉, 적어도 반도체 기판 (1) 의 주면측과 이면측에 이들 막 (2 ∼ 4) 이 성막되는 구성이면 된다.
도 1 은 본 발명에 관련된 반도체 장치의 제조 방법을 제조 공정순으로 나타낸 개략 단면도.
도 2 는 본 발명에 관련된 반도체 장치 제조 방법의 공정을 나타내는 플로우 차트.
도 3 은 종래의 반도체 장치의 제조 방법을 제조 공정순으로 나타낸 개략 단면도.
도 4 는 종래의 다른 반도체 장치의 제조 방법을 제조 공정순으로 나타낸 개략 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1: 반도체 기판 2: 실리콘 산화막
3: 실리콘 질화막 4: 폴리실리콘막
5: 포토 레지스트 6: 실리콘 산화막

Claims (5)

  1. 반도체 기판의 적어도 주면측과 이면측에, 금속 확산의 방지 기능을 갖는 제 1 재료막과, 금속 확산의 방지 기능을 갖고, 상기 제 1 재료막과는 재료가 상이한 제 2 재료막과, 제 1 약액에 대한 에칭 레이트가 상기 제 1 재료막보다 늦고, 또한, 제 2 약액에 대한 에칭 레이트가 상기 제 2 재료막보다 늦은 제 3 재료막을 이 순서로 순차 성막하는 제 1 공정과,
    상기 제 1 공정 종료 후, 상기 제 1 재료막, 상기 제 2 재료막, 및 상기 제 3 재료막의 적층 구조를 상기 반도체 기판의 주면측에 있어서 소정의 패터닝 형상으로 패터닝하여, 상기 주면측에 있어서 일부의 상기 반도체 기판면을 노출시키는 제 2 공정과,
    상기 제 2 공정 종료 후, 상기 주면측에 잔존한 상기 제 3 재료막을 에칭 제거함과 함께, 상기 주면측에 있어서 노출된 상기 반도체 기판에 대하여 드라이 에칭 처리를 하여 홈 구조를 형성하는 제 3 공정과,
    상기 제 3 공정 종료 후, 상기 주면측의 전체면에, 상기 제 2 재료막과는 재료가 상이한 매립용 절연막을 성막하는 제 4 공정과,
    상기 제 4 공정 종료 후, 상기 주면측에 있어서 상기 제 2 재료막의 표면이 노출될 때까지 상기 주면측에 대하여 평탄화 처리를 실시하는 제 5 공정과,
    상기 제 5 공정 종료 후, 상기 제 2 약액을 사용하여 웨트 에칭 처리를 하여, 상기 주면측에 형성된 상기 제 1 재료막이 노출될 때까지 상기 주면측의 상기 제 2 재료막을 에칭 제거하는 제 6 공정과,
    상기 제 6 공정 종료 후, 상기 제 1 약액을 사용하여 웨트 에칭 처리를 하여, 상기 주면측에 상기 반도체 기판면이 노출될 때까지 상기 주면측의 상기 제 1 재료막을 에칭 제거하는 제 7 공정을 갖고,
    상기 제 1 공정이, 상기 제 6 공정 및 상기 제 7 공정에 의해 상기 제 3 재료막이 에칭되는 막 두께보다 두껍고, 상기 제 3 재료막을 성막하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 재료막이 실리콘 산화막이며,
    상기 제 2 재료막이 실리콘 질화막이며,
    상기 제 3 재료막이 폴리실리콘막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 1 공정이,
    상기 제 1 재료막을 열산화법으로 성막하고,
    상기 제 2 재료막 및 상기 제 3 재료막을 감압 CVD 법으로 성막하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제 1 약액이 저농도의 HF 수용액이며,
    상기 제 2 약액이 인산 용액인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 반도체 기판의 적어도 주면측과 이면측에, 금속 확산의 방지 기능을 갖는 제 1 재료막과, 금속 확산의 방지 기능을 갖고, 상기 제 1 재료막과는 재료가 상이한 제 2 재료막과, 제 1 약액에 대한 에칭 레이트가 상기 제 1 재료막보다 늦고, 또한, 제 2 약액에 대한 에칭 레이트가 상기 제 2 재료막보다 늦은 제 3 재료막을 이 순서로 순차 성막하는 제 1 공정과,
    상기 제 1 공정 종료 후, 상기 제 1 재료막, 상기 제 2 재료막 및 상기 제 3 재료막의 적층 구조를 상기 반도체 기판의 주면측에 있어서 소정의 패터닝 형상으로 패터닝하여, 상기 주면측에 있어서 일부의 상기 반도체 기판면을 노출시키는 제 2 공정과,
    상기 제 2 공정 종료 후, 상기 주면측에 잔존한 상기 제 3 재료막을 에칭 제거함과 함께, 상기 주면측에 있어서 노출된 상기 반도체 기판에 대하여 드라이 에칭 처리를 하여 홈 구조를 형성하는 제 3 공정과,
    상기 제 3 공정 종료 후, 상기 주면측의 전체면에, 상기 제 2 재료막과는 재료가 상이한 매립용 절연막을 성막하는 제 4 공정과,
    상기 제 4 공정 종료 후, 상기 주면측에 있어서 상기 제 2 재료막의 표면이 노출될 때까지 상기 주면측에 대하여 평탄화 처리를 하는 제 5 공정과,
    상기 제 5 공정 종료 후, 상기 제 2 약액을 사용하여 웨트 에칭 처리를 하여, 상기 주면측에 형성된 상기 제 1 재료막이 노출될 때까지 상기 주면측의 상기 제 2 재료막을 에칭 제거하는 제 6 공정과,
    상기 제 6 공정 종료 후, 상기 제 1 약액을 사용하여 웨트 에칭 처리를 하여, 상기 주면측에 상기 반도체 기판면이 노출될 때까지 상기 주면측의 상기 제 1 재료막을 에칭 제거하는 제 7 공정을 갖고,
    상기 제 1 공정에 있어서, 상기 제 6 공정 및 상기 제 7 공정에 의해 상기 제 3 재료막이 에칭되는 막 두께보다 두껍고, 상기 제 3 재료막을 성막함으로써 제조된, 반도체 장치.
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