KR20090013905A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR20090013905A
KR20090013905A KR1020070078044A KR20070078044A KR20090013905A KR 20090013905 A KR20090013905 A KR 20090013905A KR 1020070078044 A KR1020070078044 A KR 1020070078044A KR 20070078044 A KR20070078044 A KR 20070078044A KR 20090013905 A KR20090013905 A KR 20090013905A
Authority
KR
South Korea
Prior art keywords
film
pattern
conductive
layer pattern
tungsten silicon
Prior art date
Application number
KR1020070078044A
Other languages
English (en)
Inventor
신상욱
정병홍
남정림
박현
강동조
하재규
장현석
최호욱
권태욱
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070078044A priority Critical patent/KR20090013905A/ko
Publication of KR20090013905A publication Critical patent/KR20090013905A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)

Abstract

브릿지 불량 또는 게이트 쓰러짐 불량이 억제된 반도체 소자의 형성 방법에 있어서, 기판 상에, 제1 방향으로 연장하는 예비 터널 절연막 패턴 및 제1 도전막 패턴을 형성한다. 제1 도전막 패턴 상에, 제1 도전막 패턴의 표면 프로파일을 따라 유전막 및 제2 도전막을 순차적으로 형성한다. 제2 도전막 상에 물리 기상 증착 공정에 의해 텅스텐 실리콘막을 형성한다. 텅스텐 실리콘막 상에 제1 방향과 다른 제2 방향으로 연장하는 마스크를 형성한다. 마스크를 식각 마스크로 사용하여 텅스텐 실리콘막, 제2 도전막, 유전막, 제1 도전막 패턴 및 예비 터널 절연막 패턴을 식각하여, 텅스텐 실리콘막 패턴 및 제2 도전막 패턴을 포함하는 컨트롤 게이트와, 유전막 패턴, 플로팅 게이트 및 터널 절연막 패턴을 포함하는 단위 셀을 형성한다. 단위 셀에 의해 노출된 기판의 표면 일부를 식각한다. 물리 기상 증착 공정에 의해 형성된 텅스텐 실리콘막은 화학 기상 증착 공정에 의해 형성된 텅스텐 실리콘막보다 우수한 막질을 가짐으로써, 후속 식각 공정에서 발생되는 문제들을 억제할 수 있다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 텅스텐 실리콘막 패턴을 갖는 컨트롤 게이트를 구비하는 반도체 소자의 제조 방법에 관한 것이다.
불 휘발성 메모리 소자의 단위 셀은 터널 절연막 패턴(tunnel dielectric layer pattern), 플로팅 게이트(floating gate), 유전막 패턴(dielectric layer pattern) 및 컨트롤 게이트(control gate)를 포함한다.
상기 단위 셀을 형성하는 공정을 간략하게 설명하면, 기판 상에 터널 절연막 및 제1 도전막을 형성한다. 상기 제1 도전막은 불순물이 도핑된 폴리실리콘을 포함한다. 상기 터널 절연막 및 제1 도전막을 패터닝하여 예비 터널 절연막 및 제1 도전막 패턴을 형성한다.
상기 제1 도전막 패턴 상에 유전막 및 제2 도전막을 형성한다. 상기 제2 도전막은 불순물이 도핑된 폴리실리콘막 및 텅스텐 실리콘막이 순차적으로 적층된 구조를 갖는다. 이때, 상기 텅스텐 실리콘막은 통상 화학 기상 증착 공정에 의해 형성한다. 그러나, 상기 화학 기상 증착 공정에 의해 형성된 텅스텐 실리콘막 패턴은 우수하지 못한 몰폴로지(morphology)를 갖는다.
이어서, 상기 제2 도전막, 유전막, 제1 도전막 패턴 및 예비 터널 절연막 패턴을 패터닝하여, 컨트롤 게이트, 유전막 패턴, 플로팅 게이트 및 터널 절연막 패턴을 포함하는 단위 셀을 형성한다.
이때, 상기 제2 도전막은 불순물이 도핑된 폴리실리콘막 및 텅스텐 실리콘막이 순차적으로 적층된 구조를 가지며, 상기 텅스텐 실리콘막이 열악한 몰폴리지를 가짐으로써 패터닝되는 동안, 상기 텅스텐 실리콘막 패턴의 그레인 바운더리(grain boundary) 부위가 용이하게 에치되지 않는 경우가 종종 발생하게 된다.
상기와 같이 텅스텐 실리콘막 패턴이 완전하게 에치되지 않은 경우, 상기 단위 셀간에 미세 브릿지(micro-bridge) 불량이 발생하게 된다.
이를 극복하기 위하여 상기 텅스텐 실리콘막, 불순물이 도핑된 폴리실리콘막을 포함하는 제2 도전막, 유전막, 제1 도전막 패턴 및 예비 터널 절연막 패턴을 식각한 후, 상기 터널 절연막 패턴에 의해 노출된 기판을 과 식각하여, 상기 미세 브릿지 불량 발생을 억제할 수 있다.
그러나, 상술한 바와 같이 제2 도전막, 유전막, 제1 도전막 패턴 및 예비 터널 절연막 패턴을 식각하고, 상기 터널 절연막 패턴에 의해 노출된 기판을 과식각함으로써, 미세 브릿지 불량 발생을 억제할 수 있으나, 상기 노출된 기판을 상기 단위 셀의 높이의 35% 이상에 해당되는 높이만큼 과식각하게 되고, 이로써 상기 단위 셀의 언더컷(undercut) 불량이 발생하게 된다.
상기 단위 셀의 언더컷은 이후 단위 셀들이 쓰러지는 등의 문제를 야기시킬 수 있으며, 이로써 상기 단위 셀들을 포함하는 반도체 소자의 신뢰성이 저하되는 문제가 발생될 수 있다.
상술한 문제점을 해결하기 위하여, 본 발명의 목적은 미세 브릿지 및 언더컷 불량을 감소시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 기판 상에, 제1 방향으로 연장하는 예비 터널 절연막 패턴 및 제1 도전막 패턴을 형성한다. 상기 제1 도전막 패턴 상에, 상기 제1 도전막 패턴의 표면 프로파일을 따라 유전막 및 제2 도전막을 순차적으로 형성한다. 상기 제2 도전막 상에 물리 기상 증착 공정에 의해 텅스텐 실리콘막을 형성한다. 상기 텅스텐 실리콘막 상에 상기 제1 방향과 다른 제2 방향으로 연장하는 마스크를 형성한다. 상기 마스크를 식각 마스크로 사용하여 상기 텅스텐 실리콘막, 상기 제2 도전막, 상기 유전막, 상기 제1 도전막 패턴 및 상기 예비 터널 절연막 패턴을 식각하여, 텅스텐 실리콘막 패턴 및 제2 도전막 패턴을 포함하는 컨트롤 게이트와, 유전막 패턴, 플로팅 게이트 및 터널 절연막 패턴을 포함하는 단위 셀을 형성한다. 상기 단위 셀에 의해 노출된 기판의 표면 일부를 식각한다.
본 발명의 일 실시예에 따르면, 상기 물리 기상 증착 공정은, 400 내지 600℃의 온도 및 0.3 내지 1.5 Torr의 압력 하에서 실리콘 소스 및 텅스텐 소스를 사용할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 실리콘 소스는 SiH4 및 SiH2Cl2를 포함하고, 텅스텐 소스는 WF6을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 식각된 기판 표면 일부의 높이는, 상기 단위 셀의 높이의 10 내지 20%에 해당할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 도전막 패턴 및 상기 제2 도전막은 각각 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
본 발명에 따르면, 컨트롤 게이트로 제공되는 텅스텐 실리콘막을 물리 기상 증착 공정으로 형성함으로써, 상기 텅스텐 실리콘막의 몰폴로지가 화학 기상 증착 공정에 의해 형성된 텅스텐 실리콘막보다 우수하다. 따라서, 후속하여 수행되는 식각 공정에서 단위 셀 높이의 10 내지 20%에 해당되는 깊이로 노출된 기판을 과식각함으로써, 단위 셀의 언더컷 문제를 억제할 수 있다. 이로써 상기 단위 셀이 쓰러 지는 등의 문제를 미연에 방지할 수 있다.
본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 막, 영역, 패드 또는 패턴들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 막, 영역, 패드 또는 패턴들이 기판, 각 막, 영역 또는 패드들의 "상에", "상부에" 또는 "상부면"에 형성되는 것으로 언급되는 경우에는 각 막, 영역, 패드 또는 패턴들이 직접 기판, 각 막, 영역, 패드 또는 패턴들 위에 형성되는 것을 의미하거나, 다른 막, 다른 영역, 다른 패드 또는 다른 패턴들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 막, 영역, 패드, 부위 또는 패턴들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 막, 영역, 패드, 부위 또는 패턴들을 구분하기 위한 것이다. 따라서, "제1", "제2" 및/또는 "예비"는 각 막, 영역, 패드, 부위 또는 패턴들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 대해 상세하게 설명한다.
도 1 내지 도 9는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설 명하기 위한 공정 단면도들이다.
도 1을 참조하면, 기판(100) 상에 터널 절연막(tunnel insulation layer)(102) 및 제1 도전막(104)을 형성한다. 기판(100)은 실리콘(Si) 또는 게르마늄(Ge)을 포함하는 반도체 기판이거나, SOI(silicon on insulator) 기판일 수 있다.
터널 절연막(102)은 산화물을 사용하여 형성될 수 있다. 예컨대, 터널 절연막(102)은 실리콘 산화물을 사용하여 형성될 수 있다. 또한, 상기 터널 절연막(102)은 열 산화(thermal oxidation) 공정 또는 화학 기상 증착(CVD) 공정에 의해 형성될 수 있다.
제1 도전막(104)은 후에 상기 반도체 소자의 플로팅 게이트로 제공될 수 있다. 제1 도전막(104)은 불순물이 도핑된 폴리실리콘, 금속 또는 금속 화합물을 사용하여 형성될 수 있다. 제1 도전막(104)은 화학 기상 증착 공정, 물리 기상 증착(PVD) 공정 또는 스퍼터링(sputtering) 공정 등을 통해 형성될 수 있다.
도 2를 참조하면, 제1 도전막(104) 상에 제1 마스크(106)를 형성한다. 제1 마스크(106)는 실리콘 질화물과 같은 질화물을 사용하여 형성될 수 있다.
본 발명의 실시예들에 따른 제1 마스크(106)를 형성하는 공정에 있어서, 제1 도전막(104) 상에 질화막(도시되지 않음)을 형성한 후, 상기 질화막 상에 상기 질화막을 부분적으로 노출시키는 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 질화막은 화학 기상 증착 공정에 의해 형성될 수 있다. 상기 포토레지스트 패턴은 특정한 방향으로 연장되는 바(bar) 형상을 가질 수 있다. 상기 포토레지스트 패 턴을 식각 마스크로 이용하여 상기 질화막을 식각함으로써, 제1 도전막(104) 상에 제1 마스크(106)를 형성한다. 이때, 제1 마스크(106)는 상기 포토레지스트 패턴이 연장되는 방향과 실질적으로 동일한 방향으로 연장되는 바 형상을 가질 수 있다. 제1 마스크(106)를 형성한 후, 상기 포토레지스트 패턴은 애싱(ashing) 공정 및/또는 스트리핑(stripping) 공정에 의해 제거될 수 있다.
도 3을 참조하면, 제1 마스크(106)를 식각 마스크로 이용하여 제1 도전막(104), 터널 절연막(102) 및 기판(100)을 순차적으로 식각한다. 이러한 식각 공정에 따라, 기판(100)에는 트렌치(112)가 형성되고, 트렌치(112)에 인접하여 제1 도전막 패턴(110) 및 예비 터널 절연막 패턴(108)이 형성된다. 여기서, 제1 도전막 패턴(110) 및 예비 터널 절연막 패턴(108)은 각기 제1 마스크(106)의 연장 방향과 실질적으로 동일한 방향으로 연장되는 바 형상을 가질 수 있다.
본 발명의 실시예들에 있어서, 트렌치(112), 제1 도전막 패턴(110) 및 예비 터널 절연막 패턴(108)은 이방성 식각 공정을 이용하여 형성될 수 있다. 예를 들면, 트렌치(112), 제1 도전막 패턴(110) 및 예비 터널 절연막 패턴(108)은 플라즈마 건식 식각 공정을 통해 형성될 수 있다. 플라즈마 건식 식각 공정을 이용하여 트렌치(112)를 형성할 경우, 트렌치(112)의 내벽을 구성하는 기판(100)이 플라즈마에 의해 손상(damage)을 입을 수 있다. 본 발명의 일 실시예에 따르면, 이러한 트렌치(112)의 내벽에 생성된 손상을 치유하기 위하여, 트렌치(112)의 내벽 상에 열 산화막(도시되지 않음)을 형성할 수 있다. 본 발명의 다른 실시예에 있어서, 상기 열 산화막 상에 질화 라이너막(nitride liner layer)(도시되지 않음)을 추가적으로 형성할 수 있다. 여기서, 상기 질화 라이너막은 이후 트렌치(112)를 매립하는 필드 절연막 패턴(114) 내에 발생되는 스트레스를 억제할 수 있으며, 필드 절연막 패턴(114) 내로 불순물이 침투하는 것을 방지할 수 있다.
제1 도전막 패턴(110), 예비 터널 절연막 패턴(108) 및 트렌치(112)를 형성한 다음, 제1 도전막 패턴(110)으로부터 제1 마스크(106)를 제거한다.
도 4를 참조하면, 트렌치(112)를 매립하는 필드 절연막 패턴(114)을 형성한다. 필드 절연막 패턴(114)에 의해 기판(100)에 액티브 영역(active region) 및 필드 영역(field region)이 정의된다. 본 발명의 실시예들에 따른 필드 절연막 패턴(114)을 형성하는 공정에 있어서, 트렌치(112)를 채우면서 제1 마스크(106) 상에 필드 절연막(도시되지 않음)을 형성한 다음, 제1 도전막 패턴(110)이 노출되도록 상기 필드 절연막의 상부를 제거하여 트렌치(112) 내에 필드 절연막 패턴(114)을 형성한다. 필드 절연막 패턴(114)은 산화물을 사용하여 형성될 수 있다. 예컨대, 필드 절연막 패턴(114)은 USG(undoped silicate glass), BPSG(boro-phospho-silicate glass), PSG(phospho-silicate glass), FOX(flowable oxide), PE-TEOS(plasma enhanced deposition of tetra-ethyl-ortho-silicate), TOSZ(tonen silazene), FSG(fluoride silicate glass) 등과 같은 실리콘 산화물을 사용하여 형성될 수 있다. 또한, 필드 절연막 패턴(114)은 화학 기계적 연마(CMP) 공정, 에치-백(etch-back) 공정 또는 화학 기계적 연마 및 에치-백의 혼합 공정을 이용하여 형성될 수 있다.
필드 절연막 패턴(114)을 부분적으로 식각하여, 제1 도전막 패턴(110)의 측 면 일부를 노출시킨다. 이 경우, 식각된 필드 절연막 패턴(114)에 의해 예비 터널 절연막 패턴(108)이 노출되지 않는다.
상술한 바와 같이 필드 절연막 패턴(114)의 일부를 식각함으로써, 이후에 형성되는 유전막(dielectric layer)(116)과 제1 도전막 패턴(110) 사이의 접촉 면적을 증가시킬 수 있다.
도 5를 참조하면, 제1 도전막 패턴(110) 및 필드 절연막 패턴(114)의 표면 프로파일을 따라, 제1 도전막 패턴(110) 및 필드 절연막 패턴(114) 상에 유전막(116)을 연속적으로 형성한다. 유전막(116)은 실리콘 산화물, 산화물/질화물/질화물 또는 고유전율 물질을 사용하여 형성될 수 있다. 유전막(116)에 포함되는 상기 고유전율 물질로는 이트륨 산화물(Y2O3), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 니오븀 산화물(Nb2O5), 바륨 티타늄 산화물(BaTiO3), 스트론튬 산화물(SrTiO3) 등을 들 수 있다. 또한, 유전막(116)은 화학 기상 증착 공정 또는 원자층 적층(ALD) 공정을 이용하여 형성될 수 있다.
도 6을 참조하면, 유전막(116) 상에 제2 도전막(118)을 형성한다. 제2 도전막(118)은 후속하여 형성되는 텅스텐 실리콘막(WSix)(120)과 함께 상기 반도체 소자의 컨트롤 게이트로 제공될 수 있다. 제2 도전막(118)은 불순물이 도핑된 폴리실리콘을 화학 기상 증착 공정을 통해 형성될 수 있다.
도 7을 참조하면, 제2 도전막(118) 상에 텅스텐 실리콘막(120)을 형성한다. 텅스텐 실리콘막(120)은 물리 기상 증착 공정에 의해 형성될 수 있다. 물리 기상 증착 공정을 통해 텅스텐 실리콘막(120)을 형성할 경우, 화학 기상 증착 공정에 의해 형성된 경우 보다 우수한 특성을 갖는 텅스텐 실리콘막(120)을 수득할 수 있다. 예를 들면, 물리 기상 증착 공정에 의해 형성된 텅스텐 실리콘막(120)은 우수한 몰폴로지(morphology)를 가질 수 있다. 본 발명의 실시예들에 있어서, 텅스텐 실리콘막(120)을 형성하기 위한 물리 기상 증착 공정은, 약 400 내지 600℃ 온도와 약 0.3 내지 1.5 Torr 압력 하에서, SiH4 및 SiH2Cl2와 같은 실리콘 소스와 WF6 등과 같은 텅스텐 소스를 포함하는 공정 가스와 불활성 가스를 사용하여 수행될 수 있다.
도 8을 참조하면, 텅스텐 실리콘막(120) 상에 제2 마스크(122)를 형성한다. 제2 마스크(122)는 실리콘 질화물과 같은 질화물을 사용하여 형성될 수 있다. 제2 마스크(122)는 제1 마스크(106)와 실질적으로 동일한 물질을 사용하여 형성될 수 있다. 제2 마스크(122)는 제1 마스크(106)의 연장 방향과 실질적으로 상이한 다른 방향을 따라 연장되는 바 형상을 가질 수 있다. 예컨대, 제2 마스크(122)는 제1 마스크(106)에 대하여 실질적으로 직교하는 방향을 따라 연장될 수 있다.
도 9를 참조하면, 제2 마스크(122)를 식각 마스크로 사용하여 텅스텐 실리콘막(120), 제2 도전막(118), 유전막(116), 제1 도전막 패턴(110) 및 예비 터널 절연막 패턴(108)을 식각한다.
상기 식각 공정에 의해, 기판(100) 상에 텅스텐 실리콘막 패턴(122) 및 제2 도전막 패턴(124)을 포함하는 컨트롤 게이트(control gate)(126)와, 유전막 패턴(128)과, 플로팅 게이트(floating gate)(130) 및 터널 절연막 패턴(132)이 형성 된다. 이때, 컨트롤 게이트(126), 유전막 패턴(128), 플로팅 게이트(130) 및 터널 절연막 패턴(132)은 불 휘발성 메모리 소자의 단위 셀(134)로 기능하게 된다.
이어서, 단위 셀에 의해 노출된 기판(100) 표면 상부를 과식각한다.
상기 식각되는 기판(100) 표면의 깊이는 단위 셀(134)의 높이의 약 10 내지 20% 정도에 해당될 수 있다. 이에 따라, 종래보다 적은 범위로 기판(100)을 과식각함으로써, 단위 셀의 언더컷(undercut) 불량 발생을 억제할 수 있다.
이와 같이 단위 셀(134)을 식각한 후, 과식각하여 기판(100) 표면 일부를 식각함으로써, 단위 셀(134) 사이 미세 브릿지(fine bridge) 발생이 억제될 수 있다. 또한, 과식각 정도가 종래보다 작은 약 10 내지 20% 정도로 감소함으로써, 단위 셀(134)의 언더컷 불량을 억제할 수 있다. 따라서, 단위 셀(134)을 포함하는 불 휘발성 메모리 소자의 신뢰성을 향상시킬 수 있다.
이하, 화학 기상 증착 공정에 의해 형성된 텅스텐 실리콘막과 물리 기상 증착 공정에 의해 형성된 텅스텐 실리콘막의 몰폴로지를 비교하기로 한다.
도 10 및 도 11은 각각 화학 기상 증착 공정에 의해 형성된 텅스텐 실리콘막과 물리 기상 증착 공정에 의해 형성된 텅스텐 실리콘막의 몰폴로지를 비교하기 위한 SEM 사진들이다.
도 10에 도시된 SEM 사진은 화학 기상 증착 공정에 의해 형성된 텅스텐 실리콘막의 표면 사진으로써, 그 표면 몰폴로지가 매우 불량하다.
보다 상세하게 설명하면, 화학 기상 증착 공정은 Si2H6, WF6 및 Ar 가스를 이 용하여 약 600 내지 700℃의 온도에서 수행된다. 이러한 공정 조건들 하에서 형성된 텅스텐 실리콘막 표면 몰폴로지는 매우 불량하다.
반면, 도 11에 도시된 SEM 사진은 물리 기상 증착 공정에 의해 형성된 텅스텐 실리콘막의 표면 사진으로써, 그 표면 몰폴로지가 우수하다.
보다 상세하게 설명하면, 물리 기상 증착 공정은 SiH4 및 SiH2Cl2와 같은 실리콘 소스와 WF6 등과 같은 텅스텐 소스를 포함하는 공정 가스를 이용하여 약 400 내지 600℃ 온도에서 약 0.3 내지 1.5 Torr 압력 하에서 수행된다.
도 10 및 도 11에서 보는 것과 같이 물리 기상 증착 공정에 의해 형성된 텅스텐 실리콘막이 화학 기상 증착 공정에 의해 형성된 텅스텐 실리콘막보다 우수한 몰폴리지를 갖는다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
불 휘발성 메모리 소자의 컨트롤 게이트로 기능하는 텅스텐 실리콘막을 물리 기상 증착 공정으로 수행함으로써, 텅스텐 실리콘막의 몰폴로지를 향상시켜, 후속 식각 공정을 보다 용이하게 수행할 수 있다. 또한, 과식각되는 양도 감소시킬 수 있어 단위 셀의 언더컷 불량 발생을 억제할 수 있다.
도 1 내지 도 9는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 10 및 도 11은 화학 기상 증착 공정에 의해 형성된 텅스텐 실리콘막과 물리 기상 증착 공정에 의해 형성된 텅스텐 실리콘막의 몰폴로지를 비교하기 위한 SEM 사진들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판 114 : 필드 절연막 패턴
122 : 텅스텐 실리콘막 패턴 124 : 제2 도전막 패턴
126 : 플로팅 게이트 128 : 유전막 패턴
130 : 제1 도전막 패턴 132 : 터널 절연막 패턴
134 : 단위 셀

Claims (5)

  1. 기판 상에 제1 방향을 따라 예비 터널 절연막 패턴 및 제1 도전막 패턴을 형성하는 단계;
    상기 제1 도전막 패턴 상에, 상기 제1 도전막 패턴의 표면 프로파일을 따라 유전막과 제2 도전막을 순차적으로 형성하는 단계;
    상기 제2 도전막 상에 물리 기상 증착 공정에 의해 텅스텐 실리콘막을 형성하는 단계;
    상기 텅스텐 실리콘막 상에 상기 제1 방향과 상이한 제2 방향을 따라 마스크를 형성하는 단계;
    상기 마스크를 이용하여 상기 텅스텐 실리콘막, 상기 제2 도전막, 상기 유전막, 상기 제1 도전막 패턴 및 상기 예비 터널 절연막 패턴을 식각하여, 텅스텐 실리콘막 패턴 및 제2 도전막 패턴을 포함하는 컨트롤 게이트와 유전막 패턴, 플로팅 게이트 및 터널 절연막 패턴을 포함하는 단위 셀을 형성하는 단계; 및
    상기 단위 셀에 의해 노출된 기판의 일부를 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 물리 기상 증착 공정은, 400 내지 600℃의 온도 및 0.3 내지 1.5 Torr의 압력 하에서 실리콘 소스 및 텅스텐 소스를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서, 상기 실리콘 소스는 SiH4 및 SiH2Cl2를 포함하고, 텅스텐 소스는 WF6을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 식각된 기판 일부의 높이는 상기 단위 셀 높이의 10 내지 20%에 해당하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 제1 도전막 패턴 및 상기 제2 도전막은 각기 불순물이 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020070078044A 2007-08-03 2007-08-03 반도체 소자의 제조 방법 KR20090013905A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070078044A KR20090013905A (ko) 2007-08-03 2007-08-03 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070078044A KR20090013905A (ko) 2007-08-03 2007-08-03 반도체 소자의 제조 방법

Publications (1)

Publication Number Publication Date
KR20090013905A true KR20090013905A (ko) 2009-02-06

Family

ID=40684145

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070078044A KR20090013905A (ko) 2007-08-03 2007-08-03 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR20090013905A (ko)

Similar Documents

Publication Publication Date Title
TWI575662B (zh) 半導體裝置結構與其形成方法
TWI692104B (zh) 半導體裝置與其製作方法
JP4152276B2 (ja) 低温原子層蒸着による窒化膜をエッチング阻止層として利用する半導体素子及びその製造方法
KR100614803B1 (ko) 커패시터 제조 방법
CN109841622B (zh) 半导体器件
US10607855B2 (en) Method for fabricating semiconductor device using a hybrid mask pattern
KR102171265B1 (ko) 금속 마스크를 이용한 패터닝 방법 및 그 패터닝 방법을 포함한 반도체 소자 제조방법
US20220223592A1 (en) Semiconductor device including fin field effect transistor
US10910382B2 (en) Method for fabricating semiconductor device
JP2001358214A (ja) 半導体装置および半導体装置の製造方法
TWI647822B (zh) 三維非揮發性記憶體及其製造方法
KR102462439B1 (ko) 반도체 소자의 제조 방법
KR101060619B1 (ko) 반도체 장치의 소자분리막 제조방법 및 이를 이용한 비휘발성 메모리 장치 제조방법
KR20090001377A (ko) 반도체 소자의 형성 방법
US20230354590A1 (en) Semiconductor devices
JP2006191056A (ja) リセスされたストレージノードコンタクトプラグを有する半導体メモリ装置の製造方法
KR100667653B1 (ko) 반도체 장치 및 그 제조 방법
JP2006191053A (ja) 半導体メモリ装置の製造方法
JP2006148052A (ja) 半導体素子の格納電極形成方法
TW201714277A (zh) 半導體結構及其製造方法
KR20220014997A (ko) 반도체 장치
KR20090013905A (ko) 반도체 소자의 제조 방법
US20240032275A1 (en) Semiconductor devices
JP2006191097A (ja) 半導体メモリ装置及びその製造方法
US7674711B2 (en) Method of fabricating flash memory device by forming a drain contact plug within a contact hole below and ILD interface

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid