KR20090013215A - 내장된 스트레인층과 감소된 플로팅 바디 효과를 가진 ｓｏｉ 트랜지스터 및 이를 형성하는 방법 - Google Patents

내장된 스트레인층과 감소된 플로팅 바디 효과를 가진 ｓｏｉ 트랜지스터 및 이를 형성하는 방법 Download PDF

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Abstract

플로팅 바디(221, 321) 구조를 구비한 SOI 트랜지스터들(220, 300, 400) 내의 스트레인된 실리콘/게르마늄 물질(207, 307, 407) 내에 PN 접합(209, 309, 409)의 일부(209A, 309A, 409A)를 형성함으로써, 접합 누설이 현저하게 증가될 수 있으며, 그러므로써 플로팅 바디 효과가 감소될 수 있다. 스트레인된 실리콘/게르마늄 물질(207, 307, 407) 내에 PN 접합(209, 309, 409)의 일부(209A, 309A, 409A)를 위치시키는 것은, 깊은 드레인 및 소스 영역들을 형성하기 위하여 인시츄 도핑된 실리콘/게르마늄이 에피텍셜하게 성장하는 종래의 방법과는 대조적으로, 주입 및 어닐링 기법을 바탕으로 이루어질 수 있다. 결과적으로, 높은 전류 구동 능력이 플로팅 바디 효과의 감소와 함께 달성될 수 있다.

Description

내장된 스트레인층과 감소된 플로팅 바디 효과를 가진 ＳＯＩ 트랜지스터 및 이를 형성하는 방법{AN SOI TRANSISTOR HAVING AN EMBEDDED STRAIN LAYER AND A REDUCED FLOATING BODY EFFECT AND A METHOD FOR FORMING THE SAME}
일반적으로, 본 발명은 집적회로의 형성에 관한 것이며, 보다 상세하게는, MOS 트랜지스터의 채널 영역 내의 전하 캐리어 이동도를 향상시키기 위하여, 드레인 및 소스 영역 내의 내장된 스트레인층을 이용함으로써 스트레인된 채널 영역을 구비한 트랜지스터를 형성하는 것에 관한 것이다.
집적회로를 제조하기 위해서는, 소정의 회로 레이아웃에 따라 주어진 칩 면적(chip area)에 다수의 회로 요소들을 형성해야 한다. 일반적으로, 마이크로프로세서, 저장칩 등과 같은 복잡한 회로들에 대하여 다수의 공정 기술들이 현재 구현되고 있다. 그중에서 CMOS 기술이 현재 가장 유망한 기술인바, 이는 구동 속도 및/또는 소비전력 및/또는 비용 효율 측면에서 우수한 특성을 갖기 때문이다. CMOS 기술을 이용하여 복잡한 집적 회로들을 제조할때, 수 백만개의 트랜지스터들, 즉 N-채널 트랜지스터들 및 P-채널 트랜지스터들이 결정질 반도체층을 포함하는 기판 상에 형성된다. N-채널 트랜지스터인지 또는 P-채널 트랜지스터인지에 상관없이, MOS 트랜지스터는, 일명 PN 접합(PN junctions)을 포함한다. PN 접합은, 강하게 도핑 된(highly doped) 드레인 및 소스 영역들과 상기 드레인 및 소스 영역 사이에 위치한 반대로 도핑된(inversely doped) 채널 영역간의 인터페이스(interface)에 의해 형성된다.
채널영역의 전도성, 즉 전도성 채널의 전류 구동 능력은, 채널영역 위에 형성되어 있으며 얇은 절연층에 의해 상기 채널영역으로부터 분리되어 있는 게이트 전극에 의해 제어된다. 적절한 제어 전압을 게이트 전극에 인가하여 전도성 채널이 형성되면, 채널영역의 전도성은, 도판트(dopant) 농도, 다수 전하 캐리어의 이동성에 따라 달라지며, 또한 트랜지스터 폭 방향으로 채널영역이 소정만큼 확장된 부분에 대해서는, 채널 길이라고도 하는 소스 및 드레인 영역들간의 거리에 따라 달라진다. 따라서, 제어 전압을 게이트 전극에 인가하자마자 절연층 하부에 전도성 채널을 빠르게 형성하는 능력과 함께, 채널영역의 전체적인 전도성은 MOS 트랜지스터의 성능을 실질적으로 결정한다. 그러므로, 채널길이의 감소 및 이와 관련하여 채널 저항이 감소함에 따라, 채널길이는, 집적회로의 동작 속도를 증가시키기 위한 주요한 디자인 기준이 된다.
트랜지스터 치수(transistor dimensions)의 계속적인 감소는 이와 관련하여 복수의 문제점(issue)들을 수반하는바, MOS 트랜지스터의 채널 길이를 지속적으로 감소시킴으로써 얻을 수 있는 장점을 과도하게 상쇄시키지 않으려면, 이들 문제점들이 해결되어야 한다. 임계치수(critical dimensions)의 계속적인 감소 즉, 트랜지스터의 게이트 길이의 계속적인 감소로 인해, 상기 언급된 공정 단계들에 관한 매우 복잡한 공정 기법들의 변경과 가능하다면 새로운 개발이 요구되고 있으므로, 소정 채널 길이에 대하여 채널영역 내에서 전하 캐리어의 이동성을 증가시켜 트랜지스터 소자들의 채널 전도성을 향상시키는 것이 제안되어 왔으며, 이에 의해 디바이스 스케일링(device scaling)과 연관된 상기의 공정 변경들 중 많은 부분을 회피하거나 적어도 지연시킬 수 있는 반면, 미래의 기술 노드로의 진전과 비교할 수 있을 만큼의 성능 향상을 성취할 수 있는 잠재성을 갖게 될 수 있다. 전하 캐리어 이동도를 증가시키기 위한 하나의 효율적인 메커니즘으로는, 채널 영역내의 격자 구조를 변경하는 것인데, 예를 들면 채널 영역에서 해당 스트레인을 생성하기 위해서 채널 영역의 인근에서 인장성(있le) 혹은 압축성(compressive) 스트레스(stress)를 생성하는 것이며, 이는 전자 및 홀들에 대한 이동도를 각각 변경할 수 있다. 예를 들어, 채널 영역의 압축성 스트레인은 홀들의 이동도를 증가시키므로 P형 트랜지스터의 성능을 향상시킬 잠재성을 제공할 수 있다. 집적회로 제조에 스트레스 혹은 스트레인 공학을 도입시킨 것은, 차세대 디바이스를 위한 매우 유망한 기법이다. 왜냐하면, 예를 들어, 스트레인된 실리콘(strained silicon)은 "새로운" 유형의 반도체 물질로 여겨질 수 있으며, 고가의 반도체 물질 없이도 빠르고 강력한 반도체 디바이스들을 제조할 수 있게 해 줄 수 있는, 잘 정립된 제조 기법들 중 다수가 여전히 사용될 수 있기 때문이다.
그러므로, 한가지 기법에 있어서, PMOS 트랜지스터의 홀 이동도는 스트레인된 실리콘/게르마늄 층을 트랜지스터의 드레인 및 소스 영역들 내에 형성함으로써 향상되며, 압축성으로 스트레인된 드레인 및 소스 영역들은 인접한 실리콘 채널영역 내에 스트레인을 생성한다. 이를 위해서는, PMOS 트랜지스터들의 드레인 및 소 스 확장 영역들은 이온 주입을 바탕으로 형성된다. 그 후, 다음 제조 단계에서 깊은 드레인 및 소스 접합 및 금속 실리사이드의 정의를 위해 요구되는 바와 같이, 각각의 측벽 스페이서들이 게이트 전극에 형성된다. 깊은 드레인 및 소스 접합의 형성 전에, 이 영역들은 측벽 스페이서들을 바탕으로 선택적으로 리세스되는 반면 NMOS 트랜지스터들은 마스크된다. 이후, 강하게 도핑된 실리콘/게르마늄 층이 에피텍셜 성장 기법에 의해 상기 PMOS 트랜지스터 내에 선택적으로 형성된다. 일반적으로, 상기 스트레인된 실리콘/게르마늄은 감소된 접합 저항을 얻기 위하여 상기 드레인 및 소스 영역안에 금속 실리사이드를 형성하기 위한 실리사이드화 공정 동안 스트레인된 실리콘/게르마늄 물질의 필요한 소비량을 줄이기 위하여 상기 에피텍셜 성장 도중 어느 정도 넘치게 채우진다(overfill). 종래의 주입 기법을 바탕으로한 N-채널 트랜지스터의 각각의 드레인 및 소스 영역들의 선택적인 공정과 형성 이후, 도판트들을 활성화하고 주입-유도된 손상을 재결정화하기 위하여 어닐링 공정이 수행된다. 더욱이, 어닐링 공정 동안, 스트레인된 실리콘/게르마늄 층 내의 도판트들 또한 확산되므로, 스트레인된 실리콘/게르마늄 층 바깥에 그리고 인접한 실리콘 물질 내에 PN 접합이 형성된다.
도 1 은 각각의 어닐링 공정(108) 동안 벌크 기판(101) 위에 형성된 해당 P-채널 트랜지스터(100)를 개략적으로 도시한다. 이 제조 단계에서, 상기 트랜지스터(100)은 게이트 전극(104)을 포함할 수 있으며, 상기 게이트 전극(104)은 측벽 스페이서 구조(106)을 포함하고, 상기 게이트 전극(104)을 적합한 제어 전압이 상기 게이트 전극(104)에 인가되었을 때 전도성 채널을 형성할 수 있는 바디 영 역(102)으로부터 분리하는 게이트 절연 층(105) 위에 형성된다. 바디 영역(102)에 인접하게, 적절하게 높은 농도의 P형 도판트로 구성되는 확장 영역(103)이 위치할 수 있다. 상기 확장 영역(103) 옆에, 강하게 P-도핑된 스트레인된 실리콘/게르마늄 영역(107)이 형성된다.
상기 트랜지스터(100)는 앞서 설명된 바와 같이 잘 정립된 기법들을 바탕으로 형성될 수 있다. 어닐링 공정(108) 동안, 결과적으로 상기 실리콘-기반 영역(102) 내에 전적으로 위치한 각각의 PN 접합들(109)을 얻기 위하여, 상기 확장 영역(103) 및 스트레인된 영역(107) 내의 도판트들이 화살표에 의해 나타낸 것 처럼 확산될 수 있다. 이후, 잘 정립된 실리사이드화 기법을 바탕으로, 금속 실리사이드(도시하지 않음)가 상기 스트레인된 실리콘/게르마늄 영역(107)의 초과 부분(107A) 및 게이트 전극(104) 내에 형성될 수 있다.
이 공정 기법은 스트레인된 실리콘/게르마늄 물질을 수용하기 위한 각각의 캐비티(cavities)들이 실리콘 기판 안으로 깊이 식각될 수 있으며, PN 접합들이 실리콘 물질 내에 위치할 수 있으므로 낮은 누설 접합을 제공하는 벌크 디바이스들에게 현저한 이점을 제공할 수 있다. 그러나, 실리콘 층의 두께 제한 및 추가적인 바디 컨택이 고려되지 않는 트랜지스터 구조일 때의 증가된 플로팅 바디 효과로 인하여, SOI(silocon-on-insulator) 디바이스들에 대해서는 이 방법이 덜 효과적일 수 있다.
전술한 상황의 측면에서, 상기 언급된 문제점들 중 하나 이상을 실질적으로 회피하거나 또는 적어도 감소시키면서, 스트레인된 반도체 물질을 사용함으로써 SOI 트랜지스터의 성능을 향상기키기 위한 개선된 기법이 필요하다.
앞으로 설명될 내용은 본 발명에 대한 개요로서, 이는 본 발명의 몇몇 양상에 대한 기본 이해를 제공하기 위한 것이다. 이러한 요약은 본 발명에 대한 완전한 개괄은 아니다. 이러한 요약은 본 발명의 핵심적인 또는 중요한 요소들을 식별하기 위한 것이 아니며, 본 발명의 범위를 제한하고자 의도된 것이 아니다. 이러한 개요의 목적은, 후술될 발명의 상세한 설명에 앞서서, 본 발명의 몇몇 개념들을 간단한 형식으로 제공하기 위한 것이다.
일반적으로, 본 발명은 채널 영역 내에 필요한 스트레인을 형성하기 위하여, 각각의 드레인 및 소스 영역들 내에 스트레인된 실리콘/게르마늄 물질을 포함하는 SOI 트랜지스터의 성능을 향상시키는 기법에 관한 것이며, 일 양상에서, 해당 스트레인된 실리콘/게르마늄 물질은 게이트 전극에 매우 가까이 위치한다. 더욱이, 실리콘/게르마늄은 실리콘과 비교하여 100 밀리볼트의 원자가 전자대(valanced band) 오프셋을 가지므로, 각각의 PN 접합들의 일부를 스트레인된 실리콘/게르마늄 물질 내에 위치시킴으로써 추가적인 바디 접촉이 없는 경우 부분적으로 공핍된(depleted) SOI 트랜지스터들에서 일반적으로 발견되는 것과 같은 플로팅 바디 효과가 현저하게 줄어들 수 있으며, 이에 의해 각각의 접합 누설을 증가시킬 수 있고, 그러므로써, 각각의 바디/드레인/소스 다이오드 전류와 그로 인한 접합 누설을 증가시킬 수 있다. 결과적으로, 일반적으로 플로팅 바디 내에 축적되는 소수 전하 캐리어들은 보다 효과적으로 방전(discharge)될 수 있으며, 그러므로써 임의의 드레시홀드 전압 변화를 현저하게 줄일 수 있다. 일 양상에 의하면, 결함 생성(defect generation)에 관한 예상된 어려움들로 인하여 선택적 에피텍셜 성장 공정 동안에 드레인 및 소스 영역에 대해 높은 도판트 농도가 포함되는 종래의 기법과는 반대로, PN 접합들이 주입 기법을 바탕으로 스트레인된 실리콘/게르마늄 물질 내에 효과적으로 형성될 수 있다.
본 발명의 일 예시적인 실시예에 따르면, 반도체 디바이스는 매립 절연층 위에 형성된 실리콘-함유 반도체 층과 실리콘-함유 반도체 층 위에 형성된 게이트 전극을 포함하며, 여기서 상기 게이트 전극은 게이트 절연 층에 의해 실리콘-함유 반도체 층으로부터 분리된다. 상기 반도체 디바이스는 게이트 전극의 측벽에 형성된 측벽 스페이서 및 상기 측벽 스페이서에 인접한 반도체 층의 내부에 형성되는 스트레인된 실리콘/게르마늄 물질을 더 포함하여 구성된다. 더욱이, 드레인 영역 및 소스 영역은 상기 스트레인된 실리콘/게르마늄 물질 내에 부분적으로 형성되며, 상기 드레인 영역 및 상기 소스 영역은 그들 사이에 플로팅 바디 영역을 정의한다. 상기 드레인 및 소스 영역들은 플로팅 바디 영역을 구비한 각각의 PN 접합들을 정의하기 위하여 형성되며, 상기 PN 접합들의 일부는 상기 스트레인된 실리콘/게르마늄 물질 내에 위치한다.
본 발명의 또 다른 예시적인 실시예에서, 매립 절연 층 위에 형성되는 반도체 층 내의 측벽 스페이서를 포함하는 게이트 전극 구조에 인접하게 리세스를 형성하는 방법이 개시된다. 상기 방법은 스트레인된 실리콘/게르마늄 물질을 상기 리세스 내에 형성하는 단계를 더 포함한다. 더욱이, 드레인 및 소스 영역들은 이온 주입 공정 및 어닐링 공정에 의해 상기 게이트 전극 구조에 인접하여 형성되며, 플로팅 바디 영역을 가진 각각의 PN 접합들을 정의하고, PN 접합의 일부는 상기 스트레인된 실리콘/게르마늄 물질 내에 위치하도록 형성된다.
본 발명의 또 다른 실시예에 따르면, 매립 절연층 위에 형성되는 반도체 층 내의 측벽 스페이서를 포함하는 게이트 전극 구조에 인접하게 리세스를 형성하는 방법이 개시된다. 또한, 제 1 스트레인된 실리콘/게르마늄 물질은 리세스 내에 형성되며 이후 P형 도판트 물질을 포함 하는 제 2 스트레인된 실리콘/게르마늄 물질이 상기 제 1 스트레인된 실리콘/게르마늄 물질 위에 형성된다. 또한, 이온 주입 공정에 의해 상기 게이트 전극 구조에 인접하여 드레인 및 소스 확장 영역들이 형성되고, 플로팅 바디 영역을 가지는 각각의 PN 접합들을 정의하기 위하여 어닐링 공정이 수행되며, 여기서 PN 접합의 일부는 스트레인된 실리콘/게르마늄 물질 내에 위치한다.
본 발명은 첨부된 도면과 관련하여 제시된 하기의 설명을 통해 이해될 것이며, 상기 도면들에서 동일한 도면 부호는 동일한 구성 요소를 나타낸다.
도 1은 벌크 형상의 P-채널 트랜지스터의 단면도를 개략적으로 도시한다. 여기서, 스트레인된 실리콘/게르마늄 물질이 제공되며, P형 도판트를 밖으로 확산시킴(out-diffusing)으로써 각각의 PN 접합들이 형성되고, 따라서 종래의 기법에 따라 각각의 PN 접합들을 완전하게 실리콘 물질 내에 위치시킨다.
도 2a 내지 2f는 본 발명의 예시적인 실시예들에 따른 다양한 제조 단계 동 안의 플로팅 바디 영역을 구비한 SOI 트랜지스터의 단면도를 개략적으로 도시하며, 여기서, 이온 주입에 의해 깊은 드레인 및 소스 영역들이 형성된다.
도 3a 내지 3f는 다양한 제조 단계 동안의 플로팅 바디 영역을 가진 SOI 트랜지스터의 단면도를 개략적으로 도시하며, 여기서 상기 스트레인된 실리콘/게르마늄 물질은 또 다른 실시예들에 따라 디스포져블(disposible) 스페이서를 바탕으로 채널 영역에 매우 가까이 위치하게 된다.
도 4a 내지 4e는 플로팅 바디 영역을 가진 SOI 트랜지스터의 단면도를 개략적으로 도시하며, 여기서 PN 접합들의 일부는 본 발명의 다음의 예시적인 실시예들에 따른 인시츄(in situ) 도핑 및 적합한 어닐링 공정을 바탕으로 하여 스트레인된 실리콘/게르마늄 물질 내에 위치한다.
본 발명은 다양한 수정예들 및 대안 형태들이 가능하며, 이에 대한 특정한 실시예들이 상기 도면들에 예시되어 도시되어 있으며 이하에서 상세히 설명된다. 그러나, 특정 실시예들에 대한 하기의 설명은, 본 발명을 개시된 특정한 형태에 한정시키고자 의도된 것이 아니며, 첨부된 특허청구범의에 정의된 바와 같이 본 발명의 사상 및 범위 내에서 모든 수정예들, 동등물 및 대안적 형태들을 모두 커버하도록 의도되었다는 점을 유의해야 한다.
이하에서, 본 발명의 실시예들이 설명된다. 명료함을 위하여, 실제 구현에서의 모든 특징들이 이 명세서에 기술되는 것은 아니다.이러한 임의의 실제 구현예를 개발하는데 있어서, 개발자들의 특정한 목적(가령, 시스템과 관련된 제한사항 그리 고 사업상의 제한 사항에 부합시키는 것)을 달성하기 위해, 구현예별로 특정한 많은 사항들이 결정되어야만 한다는 점이 이해되어야 한다. 더 나아가, 이러한 개발 노력은 복잡하고 시간이 걸리는 일일 수 있지만, 그럼에도 불구하고 본 명세서에서 개시된 내용에 의해 도움을 받는 당업자에게는 이러한 개발 노력이 통상적인 작업일 수도 있음이 이해되어야만 한다.
이하, 첨부된 도면을 참조하여 본 발명이 설명될 것이다. 다양한 구조, 시스템 및 장치들이 설명만을 위한 목적으로 도시되었으며, 그리고 당업자들에게 잘 정립된 상세한 내용으로 본 발명의 의미를 모호하게 만들지는 않기위하여 상기 도면들에 개략적으로 묘사되어 있다. 그럼에도 불구하고, 상기 첨부된 도면들은 본 발명의 실시예들을 기술 및 설명하기 위해 포함된 것들이다. 본 명세서에서 이용되는 용어 및 구절들은, 관련기술의 당업자들에 의해 상기 용어 및 구절들이 이해되는 바와 일관된 의미를 갖도록 이해 및 해석되어야 한다. 용어 혹은 구절에 대한 특별한 정의 즉, 당업자들이 이해하는 바와 같은 일반적이고 통상적인 의미와는 다른 정의는, 여기의 상기 용어 혹은 구절의 일관된 사용에 의해 내포되지는 않을 것이다. 용어 혹은 구절이 특별한 의미, 즉, 당업자들에 의해 이해되는 바와는 상이한 의미를 갖도록 의도된 점에서, 그러한 특정 정의는 상기 용어 혹은 구절의 특정 정의를 직접 및 간접적으로 제공하는 정의 방식으로 본 명세서에서 설명될 것이다.
일반적으로, 본 발명은 플로팅 바디 영역을 구비한 SOI(silicon-on-insulator) 트랜지스터 구조에 관한 것이며, 여기서 고 효율의 스트레인-유도(strain-inducing) 메커니즘이, 플로팅 바디 영역의 일부에 및 드레인 및 소스 영역의 일부에, 내장된 실리콘/게르마늄 물질의 형태로 제공된다. 상기 드레인 및 소스 영역들은 각각의 PN 접합들의 일부, 즉, 플로팅 바디 영역과 강하게 P-도핑된(highly P-doped) 드레인 및 소스 영역들의 경계가 상기 스트레인된 실리콘/게르마늄 물질 내에 있게끔 하는 방식으로 형성된다. 실리콘 물질에 비해 실리콘/게르마늄 물질의 밴드 갭이 줄어들었음으로 인한 결과적인 접합 누설의 증가(벌크 디바이스들에게는 부적합하게 여겨지는)는 플로팅 바디 영역 내에 축적된 전하 캐리어들을 위한 효율적인 누설 경로를 제공 할 수 있으며, 따라서 이에 관한 동작-의존적인 전위 변화(히스테리시스 효과라고도 일컬어지는)를 현저하게 감소시킬 수 있다.
제조 공정을 적합하게 디자인함으로써, 즉, 대응하는 캐비티 또는 리세스들을 형성하기 위한 각각의 식각 공정들을 제어함으로써, 그리고 깊은 드레인 및 소스 영역들을 형성하기 위한 이후의 주입 공정을 위한 주입 파라미터들 및 적합한 어닐링 기법을 알맞게 선택함으로써, 스트레인된 실리콘/게르마늄 물질 내의 각각의 PN 접합들의 영역이 효율적으로 조절될 수 있으며, 그러므로써 필요한 접합 누설의 정도를 적용하기 위한 제어 매커니즘이 제공된다. 허용 가능한 결함율을 지닌 높은 도판트 농도를 제공하는 것은 스트레인된 실리콘/게르마늄 물질의 인시츄 도핑을 바탕으로 해야만 할 것이라고 이야기하는 종래의 설명과는 대조적으로, PN 접합의 주입-기반의 형성은 접합 누설의 현저한 증가를 가능하게 할 수 있으며, 그러므로써 스트레인된 실리콘/게르마늄 물질의 제공에 의해서 얻어진 증가된 전류 구동 능력을 여전히 유지하면서도 플로팅 바디 효과를 현저하게 감소시킬 수 있다. 또 다른 실시예에서, 디스포져블 스페이서를 사용하여 채널 영역에 매우 가까이 스트레인된 반도체 물질을 위치시킴으로써, 플로팅 바디 영역을 구비한 SOI 트랜지스터의 성능이 향상될 수 있으며, 여기서 상기 스트레인된 실리콘/게르마늄 물질의 오프셋은, 드레인 및 소스 영역들 내의 금속 실리사이드의 형성과 같은 다른 디바이스 요구사항들과는 독립적으로 조절될 수 있다. 결과적으로, 스트레인된 실리콘/게르마늄 물질 내에 위치한 PN 접합의 각 부분은 더 증가할 수도 있으며, 따라서 플로팅 바디 효과를 더 감소시킬 수도 있는 잠재성을 제공한다. 더욱이, 종래 기법의 경우에서 처럼 채널 영역에 인접한 스트레인된 물질을 과도하게 완화(relax)하지 않기 위하여 상기 스트레인된 실리콘/게르마늄 물질이 금속 실리사이드를 수용(accomodate)하도록 과도한 높이로 제공될 필요는 없는데, 이는 드레인 및 소스 영역의 사실상 평면 형상 내에 금속 실리사이드를 형성하는 것은 채널 영역과 금속 실리사이드 사이에 변형이 큰(highly strained) 실리콘/게르마늄 물질을 여전히 남겨놓을 수 있기 때문이다. 결과적으로, 스트레스형 중첩층(stressed overlayer)이 각각의 금속 실리사이드 영역들 위에 제공될 수 있을 때, 스트레스형 중첩층으로부터 각각의 채널 영역들로의 스트레스 이동(stress transfer)은 더욱 향상될 수 있다.
또한, 본 발명의 일부 실시예들에서, 스트레인된 실리콘/게르마늄 물질의 도핑된 에피텍셜 성장 기법과 도핑되지 않은 에피텍셜 성장 기법을 적합하게 결합함으로써, 각각의 PN 접합들의 일부는 스트레인된 실리콘/게르마늄 물질내에 생성된 주입-유도된 손상이 줄어든 채로 스트레인된 실리콘/게르마늄 내에 위치하게 될 수 있다.
첨부의 도면을 참조로, 이제 본 발명의 예시적인 실시예들이 보다 상세히 설명될 것이다. 플로팅 바디 영역을 가진 SOI 트랜지스터를 나타내는 도 2a는 반도체 디바이스(200)의 단면도를 개략적으로 도시한다. 이 제조 단계에서, 상기 반도체 디바이스(200)는 베이스 물질(210)과 그것 위에 형성된 매립 절연층(211)을 포함하는 기판(201)을 포함하여 구성될 수 있다. 예를 들어, 상기 기판(201)은 실리콘 기판을 나타낼 수 있으며, 실리콘 기판은 그 위에 실리콘 이산화물 또는 매립 절연층(211)으로서 다른 어떤 적합한 절연 물질이 형성되어 있는 베이스 물질(210)을 나타낼 수 있다. 실리콘-함유 결정질 층(202)은 상기 매립 절연층(211)위에 형성되며, 여기서 상기 실리콘 함유량(silicon content)은 상기 층(202) 내의 임의의 다른 구성 요소와 비교하여 50 퍼센트 또는 그 이상의 실리콘 원자일 수 있다. 상기 반도체층(202)은 부분적으로 혹은 완전히 공핍된 SOI 트랜지스터들을 형성하는 데에 요구되는 만큼의 두께를 가질 수 있으며, 여기에서, 일부 예시적인 실시예들에서, 상기 반도체층(202)의 두께는 약 10-100의 범위 일 수 있다. 또한, 게이트 전극(204)은 상기 반도체층(202) 위에 형성되며, 게이트 절연층(205)에 의해 반도체층으로부터 분리된다. 예를 들어, 일 예시적인 실시예에서, 이러한 제조 단계에서 상기 게이트 전극(204)은 도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘으로 구성될 수 있다. 여기서, 상기 게이트 전극(204)의 길이(즉, 도 2a에서 게이트 전극의 수평으로 확장된 부분)는 약 100nm 또는 이보다 상당히 작은 길이, 예를 들어 50nm 또는 이보다 더 작은 길이일 수 있다. 상기 게이트 절연층(205)은 실리콘 이 산화물, 실리콘 질화물, high-k 유전체 물질, 이것들의 혼합등의 임의의 적합한 유전체 물질로 나타낼 수 있다. 상기 게이트 전극(204)는 그것의 상단 표면에 캡핑층(capping layer)을 가질 수도 있는바, 이는 실리콘 질화물 또는 다른 어떤 적합한 물질등으로 구성될 수 있다. 더욱이, 스페이서(213)를 포함하는 측벽 스페이서 구조 그리고, 필요하다면 라이너(214)가 상기 게이트 전극(204)의 측벽에 제공될 수 있다. 적절히 높은 농도의 P형 도판트를 가진 각각의 주입 영역들(203)은 스페이서 구조(213)를 포함하는 게이트 전극(204)에 인접하게 형성될 수 있으며 여전히 형성될 깊은 드레인 및 소스 영역들을 위한 드레인 및 소스 확장 영역을 나타낼 수 있다.
도 2a에 보인 트랜지스터(200)를 형성하기 위한 일반적인 공정은 다음의 공정으로 이루어질 수 있다. 위에 실리콘-함유 층(202)이 형성된 기판(201)을 제공하는 단계 이후, 분리 구조(도시하지 않음)를 형성하는 단계, 그리고 필요하다면 상기 층(202) 내에 특정한 수직 도판트 프로파일을 확립하는 단계를 포함하는 잘 정립된 제조 공정들이 수행될 수 있다. 이 후, 게이트 전극(204), 캡핑층(202), 그리고 게이트 절연층(205)이 산화 및/또는 적층 기법을 바탕으로 각각의 물질층으로부터 패턴될 수 있으며, 복잡한 리쏘그래피와 식각 기법이 이에 후속된다. 이 후, 필요하다면 라이너(214)는 예를 들어 산화에 의해 형성될 수 있으며, 후속적으로 유전체층을 적층하고 그것을 이방성으로(anisotropically) 식각함으로써 스페이서(213)가 형성될 수 있다. 다음에, 주입 공정(215)은 상기 드레인 및 소스 확장 영역(203)을 생성하기 위하여 수행될 수 있으며, 여기서 각각의 주입 파라미터들은 시뮬레이션과 실험등을 바탕으로 쉽게 정립될 수 있다.
도 2b는 더 나아간 제조 단계에서의 상기 트랜지스터(200)를 개략적으로 도시한다. 디바이스 요구사항에 따라 측벽 스페이서 구조(206)가 상기 게이트 전극(204)의 측벽위에 더 형성되며, 여기서 상기 스페이서 구조(206)의 폭은 깊은 드레인 및 소스 영역을 형성하기 위한 이후의 주입 공정 중의 마스킹 효과에 대해서, 그리고 또한 금속 실리사이드 형성 공정 중의 마스킹 효과에 대해서 선택된다. 또한, 각각의 리세스들 또는 캐비티들(216)은 스페이서 구조(206)에 인접한 반도체 층(202) 내에 형성된다. 상기 스페이서 구조(206)는, 필요하다면 실리콘 이산화물등과 같은 라이너 물질의 등각 적층(conformal deposition) 및 실리콘 질화물등과 같은 스페이서 물질의 후속적인 적층을 포함하는 잘 정립된 기법을 바탕으로 형성될 수 있으며, 앞서 적층된 스페이서층의 수평 부분을 제거하기 위하여 이방성 식각 공정이 그 뒤를 따른다. 여기서, 각각의 라이너가 제공되는 경우, 각각의 라이너는 효과적인 식각 정지층으로 작용할 수 있다. 예를 들어 N-채널 트랜지스터들을 포함하는 다른 디바이스 영역들은 리세스들(216)을 형성하기 위하여 식각 공정(217) 전에 마스크될 수 있다. 상기 식각 공정(217)은 잘 정립된 레시피들을 바탕으로 수행될 수 있으며, 스페이서 구조(206)를 어느 정도의 언더-에칭하기 위하여 폴리머 생성자(polymer generator)의 농도, 이온 타격의 방향성, 이온의 유속 밀도등과 같은 공정 파라미터들이 적합하게 조절될 수 있다. 더욱이, 상기 층(202)의 제한된 두께로 인하여, 후속적인 선택적 에피텍셜 성장 공정을 위하여 결정질 물질을 어느 정도 남겨 두기 위하여 상기 식각 공정(217)이 정지된다.
도 2c는 스트레인된 실리콘/게르마늄 물질(207)이 리세스(216) 내에 성장하는 선택적 에피텍셜 성장 공정(218) 동안 상기 반도체 디바이스(200)를 개략적으로 도시한다. 상기 선택적 성장 공정(218) 동안, 게이트 전극(204)은 캡핑층(212)과 스페이서 구조(206)에 의해 신뢰적으로 덮인다. 일 예시적인 실시예에서, 예를 들어, 종래의 기법의 경우에 그렇듯이, 스트레인된 실리콘/게르마늄 물질(207)이 실질적으로 도핑되지 않은 물질로서 제공될 수 있도록, 상기 선택적 에피텍셜 성장 공정(218)은 사실상 P형 도판트 물질을 추가하지 않은 채 수행된다. 결과적으로, 적절히 높은 도핑 레벨에서의 실리콘/게르마늄 물질의 인시츄 도핑은 각각의 적층 환경, 각각의 압력, 기판의 온도등에서 프리커서와 전하 가스의 농도와 같은 각각의 공정 파라미터들의 정교하고 안정적인 제어를 필요로 할 것이므로, 에피텍셜 성장 공정(218)의 공정 복잡도는 현저하게 줄어들 수 있다. 또한, 초과부(207A)가 스트레인된 실리콘/게르마늄 물질(207) 위에 제공될 수 있다. 즉, 일부 실시예에서, 상기 스트레인된 반도체 물질(207)은 게이트 절연층(205)의 상단 표면(205S)의 높이 레벨에 의해 정의되는 것과 같은 높이 레벨 이상으로 확장될 수 있다. 일부 예시적인 실시예들에서, 초과 부분(207A)은 소모될 수 있는 반도체 물질의 양에 실질적으로 대응할 수 있으며, 따라서 후속의 제조 단계에서 금속 실리사이드로 전환될 수 있다. 다른 예시적인 실시예들에서, 상기 초과 부분(207A)은 실리콘 물질의 형태로 제공될 수 있으며, 따라서 상기 부분(207A) 내에 금속 실리사이드를 형성하는 데에 있어서 유연성이 향상될 수 있다. 이 경우에, 사실상 실리콘/게르마늄 물질(207)의 존재에 의한 영향을 받지 않으면서, 복수의 잘 정립된 실리사이드화 기 법이 사용될 수 있다.
도 2d는 강하게 P-도핑된 깊은 드레인 및 소스 영역(220)을 형성하기 위한 주입 공정(219) 중의 트랜지스터(200)를 개략적으로 도시한다. 상기 주입 공정(219)은 (207B)로 나타낸 스트레인된 실리콘/게르마늄 물질(207)의 적어도 일부분이 실질적으로 도핑되지 않은 상태로 유지되도록 하기 위하여, 공정 파라미터들을 바탕으로 수행될 수 있으며, 또는 할로 주입(halo implantation)등과 같은 각각의 주입 단계들이 상기 부분(207B) 내에 각각의 요구되는 N-도핑 영역을 형성하기 위하여 수행될 수 있다는 것이 이해되어야 한다. 앞서 설명된 바와 같이, 상기 식각 공정(217)(도 2B) 중에 어느 정도의 이방성을 생성함으로써, 상기 부분(207)이 주입 공정(219) 동안 마스크된 채로 남아있는 것이 보장되며, 상기 부분(207B)의 사이즈를 줄여야 할 때, 상기 부분(207B)의 사이즈는 상기 주입(219) 동안 적합한 경사 각도(tilt angles)를 선택함으로써 또한 조절될 수 있다. 한편, 상기 영역(207B)에 보다 명백한 PN 접합이 요구되는 경우, 깊은 드레인 및 소스 영역(220)을 형성하는데에 사용된 P형 도판트에 대한 대응 도판트(counter dopant)를 사용해서 각각의 경사진 할로 주입 공정이 수행될 수 있다.
도 2e는 확장부(203) 및 깊은 드레인 및 소스 영역들(220) 내의 도판트들을 활성하하기 위한 어닐링 공정(208) 중의 트랜지스터(200)를 개략적으로 도시한다. 화살표(225)로 나타낸 바와 같이, 영역(203, 220) 내의 P형 도판트들은 확산되며, 주입(215(도 2a), 219(도 2d))으로 발생되는 결정질 손상은 실질적으로 재 결정화 될 수 있다. 상기 어닐링 공정(208)의 파라미터들은 원하는 형태의 PN 접합(209)을 얻기 위하여 적합하게 선택될 수 있으며, (209A)로 나타낸 PN 접합의 일부는 스트레인된 실리콘/게르마늄 물질 내에 형성된다. 예를 들어, 상기 어닐링 공정(208)의 온도 및 기간은 P형 도판트의 평균 확산 길이가 주입 공정(219)동안 적층된 각각의 PN 접합과 상기 스트레인된 실리콘/게르마늄 물질(207)의 경계부 사이의 거리보다 적게끔 하도록 선택될 수 있다. 이러한 경우에, PN 접합(209)의 일부(209A)는 스트레인된 실리콘/게르마늄 물질(207) 내에 신뢰성있게 형성된다. 예를 들어, 앞서 설명한 바와 같이, 리세스(216)의 형성 동안 이방성의 정도는 상기 공정(219)의 주입 파라미터들과 함께, 결과적으로 효율적인 도판트 활성화와 재결정화를 할 수 있게 하는 충분한 오프셋이 되게 하며, 부분(209A)는 여전히 상기 물질(207)내에 유지된다. 스트레인된 실리콘/게르마늄 물질 내의 P형 도판트들의 확산 행동이 쉽게 조사 및/또는 계산될 수 있기 때문에, 적합한 셋트의 공정 파라미터가 각각의 결과를 바탕으로 확립될 수 있다. 결과적으로, 상기 영역, 즉, 도 2e의 단면도에서 부분(209A)의 길이는 상기 과정을 바탕으로 신뢰적으로 제어될 수 있으며, 따라서 또한 접합 누설의 양을 조절할 수 있게 하고, 그러므로 축적된 전하 캐리어들을 사실상 최종적으로 얻어진 PN 접합들(209)에 의해 정의되는 플로팅 바디 영역으로부터 제거하는 것을 효율적이게 한다. 결과적으로, 각각의 드레인 및 소스 영역들(220)은 주입 기법을 바탕으로 하여 스트레인된 실리콘/게르마늄 물질의 부분 내에 효율적으로 형성될 수 있으며, 플로팅 바디 효과를 현저하게 감소시키기 위하여 동시에 접합 누설의 정도가 제어될 수 있다.
도 2f는 더 진행된 제조 단계에서의 트랜지스터(200)를 개략적으로 도시하 며, 여기서 금속 실리사이드 영역들(222)이 초과부(207A) 및 게이트 전극(204) 내에 형성된다. 앞서 논의된 바와 같이, 상기 초과부(207A) 내에 포함된 물질의 종류에 따라, 적합한 실리사이드 기법이 사용될 수 있다. 예를 들어, 상기 초과부(207A)가 실리콘 형태로 제공된다면, 백금, 니켈, 코발트 또는 이들의 조합과 같은 어떤 적합한 물질이 각각의 금속 실리사이드를 형성하는데에 사용될 수 있다. 금속 실리사이드(222)는 실질적으로 상기 초과부(207A)에만 국한되므로, 실질적으로 상기 영역(207) 내에 스트레인 이완(strain relaxation)이 발생하지 않으며, 이로 인하여 바디 영역(221) 내에 효율적인 스트레인 발생 메커니즘을 제공한다.
도 3a-3f를 참조하여, 이제 본 발명의 예시적인 실시예가 보다 자세히 설명될 것이며, 여기서 스트레인된 실리콘/게르마늄 물질은 도 2a-2f를 참조로 하여 보여지고 설명된 실시예에 비하여 게이트 전극에 보다 가까이 위치하게 된다.
도 3a에서, 트랜지스터(300)는 베이스 물질(310)과 반도체층(302)이 그 위에 형성된 매립 절연층(311)을 포함하는 기판(301)을 포함하여 구성된다. 이 요소들의 특성들(properties)에 관해서는, 도 2a를 참조로 하여 앞서 설명된 것과 동일한 기준이 적용된다. 더욱이, 이 제조 단계에서, 상기 트랜지스터(300)는 반도체층(302) 위에 형성되며 게이트 절연층(305)에 의해 그것으로 부터 분리되는 게이트 전극(304)을 포함하여 구성된다. 캡핑층(312)은 게이트 전극(304) 및 각각의 스페이서 구조(313)를 덮는데, 각각의 스페이서 구조는 라이너(314)와 결합하여 특정한 넓이(313W)를 가지며, 게이트 전극(304)을 캡슐화한다. 일 예시적인 실시예에서, 라이너(314)를 포함하는 스페이서(313)의 폭은 약 10nm 또는 이보다 상당히 작은 길이, 일부 예시적인 실시예들에서는 약 2nm 또는 이보다 더 작은 길이일 수도 있다. 도 3a에 도시된 트랜지스터(300)는 앞서서 도 2a를 참조로 하여 설명한 것과 실질적으로 동일한 공정 기법을 바탕으로 하여 형성될 수 있다. 스페이서 구조(313)는 등각 적층 기법을 바탕으로 형성될 수 있으며 등각 적층 기법 후에는 잘 정립된 이방성 식각 공정이 뒤따른다. 라이너(314)는 산화 공정을 바탕으로 형성될 수 있다.
도 3b는 스페이서 구조(313)에 인접한 반도체층(302) 내에 각각의 리세스 또는 캐비티(316)를 형성하기 위한 식각 공정(317) 동안의 트랜지스터(300)를 개략적으로 도시한다. 스페이서 폭(313W)과 요구되는 언더-에칭(under-etching) 정도에 따라, 식각 공정(317)의 이방성 정도는 적합하게 제어될 수 있다. 즉, 낮은 스페이서 폭(313W)에 대해, 게이트 절연층(305) 부근에 과도한 식각 침범(etch attack)을 실질적으로 피하기 위하여 식각 공정(317)은 사실상 이방성 식각 공정으로서 디자인 될 수 있다. 실리콘 물질을 고 이방성 방식(highly anisotropic manner)으로 식각하기 위한 해당 식각 레시피들은, 예를 들어 실리콘 질화물, 실리콘 이산화물 등에 대해서 선택적이다.
도 3c는 리세스(316) 내에 스트레인된 실리콘/게르마늄 물질(307)을 형성하기 위한 선택적 에피텍셜 성장 공정(318) 동안의 트랜지스터(300)를 개략적으로 도시한다. 상기 에피텍셜 성장 공정(318) 동안, 도핑되지 않은 실리콘/게르마늄 물질이 성장할 수 있고, 그러므로써 앞서 설명한 것과 같은 인시츄 도핑을 포함하는 종래의 방법과 비교하여 공정 제어에 대한 제약사항들을 완화시킬 수 있다. 또한, 일 예시적인 실시예에서, 추후에 논의될 바와 같이 금속 실리사이드를 조절하기 위한 추가의 높이가 필요하지 않으므로, 상기 스트레인된 실리콘/게르마늄 물질(307)은 게이트 절연층(305)에 의해 정의되는 높이 레벨까지 형성될 수 있다. 이후, 스페이서(313)와 캡핑층(312)은, 캡핑층(312)와 스페이서(313)가 사실상 실리콘 이산화물로 구성될 때, 예를 들어 고온 인산을 바탕으로 한 고 선택적 습식 화학 식각 레시피(highly selective wet chemical etch recipes)를 근거로 하여 선택적으로 제거될 수 있다.
도 3d는 층(302) 내부 및 스트레인된 실리콘/게르마늄 물질부(307)의 내부에 각각의 확장 영역(303)을 형성하기 위한 주입 공정(315) 중의 트랜지스터(300)를 개략적으로 도시한다. 게이트 전극(304)에 대하여 상기 확장 영역(303)의 필요한 오프셋에 따라, 추가의 오프셋 스페이서들(도시되지 않음)이 상기 게이트 전극(304)의 측벽 위에 형성될 수 있다.
도 3e는 더 진행된 제조 단계에서의 트랜지스터(300)를 개략적으로 도시한다. 여기에서, 게이트 전극(304)은 그 위에 추가의 스페이서 구조(306)가 형성되어 있고, 만약 필요하다면 이 스페이서 구조는, 깊은 드레인 및 소스 영역(320)의 필요한 측면 프로파일링 및 수직 프로파일링을 제공하기 위하여 임의의 적합한 수의 개별 스페이서 요소들과 각각의 라이너 물질들을 포함할 수 있다. 이러한 목적으로, 상기 디바이스(300)는 필요한 높은 도판트 농도로 P형 도판트를 주입하기 위하여 주입 공정에 노출된다. 깊은 드레인 및 소스 영역들(320)의 보다 복잡한 측면 프로파일링이 요구되는 경우, 상기 스페이서 구조(306)를 형성하고 주입 공정의 개 별적인 단계들을 수행하는 것이 즉시 이루어질 수 있다는 것이 이해되어야 한다. 도시한 예에서, 잘 정립된 스페이서 기법을 바탕으로 형성될 수 있는 상기 스페이서 구조(306) 내에 단일 스페이서 요소가 제공될 수 있으며, 이후 도시된 깊은 드레인 및 소스 영역(320)을 얻기 위하여 주입 공정이 수행될 수 있다. 다음에, 주입-유도 손상을 적합하게 재결정화하고 또한 주입 공정에 의해 주입된 도판트들을 활성화하기 위하여, 기간, 온도, 열 전도 유형과 같은 적합하게 선택된 공정 파라미터들을 바탕으로 어닐링 공정(308)이 수행될 수 있다. 다른 예시적인 실시예들에서, 공정 방법에 따라, 확장 영역(303)이 주입 공정(315) 다음에 또는 깊은 드레인 및 소스 영역(320)의 형성 이전에 따로따로 어닐링 될 수 있다. 더욱이, 디바이스(200)를 참조로 하여 앞서 설명된 바와 같이, 할로 주입 공정등과 같은 다른 주입 공정들이 주입 공정(315) 이전 또는 이후, 그리고 상기 드레인 및 소스 영역(320)을 형성하기 위한 주입 공정 전에 수행될 수 있다.
앞서서 설명한 바와 같이, 각각의 어닐링 파라미터들을 적합하게 선택하기 위하여, 각각의 P형 도판트 물질이 미리 결정될 수 있으며, 게이트 전극(304)에 가까이 각각의 캐비티(316)를 형성함으로 인하여, 이 경우에는 사실상 도핑되지 않았거나 반대로 도핑된(counter-doped) 스트레인된 실리콘/게르마늄 물질의 부분(307B)이 현저하게 증가될 수 있다. 그러므로, 어닐링 공정(308) 동안, 결과적으로 각각의 PN 접합들(309)-그 상당한 부분(309A)이 스트레인된 실리콘/게르마늄 물질(307) 내에 위치한-을 형성하기 위하여 P형 도판트의 확산이 시작된다. 결과적으로, 디바이스(300)는 플로팅 바디 영역(321)을 포함하여 구성되며, 이것의 일부 (즉, 부분(307B))는 바디 영역(321)에 가까이에 위치한 스트레인된 실리콘/게르마늄 물질로 구성되어 있으며, 바디 영역(321) 내에는 디바이스(300)의 동작에 따라 채널이 형성될 수 있다. 결과적으로, 스트레인된 실리콘/게르마늄 물질이 바디 영역(321)의 각각의 채널 부분에 가까이 있음으로 인하여, 그 안의 각각의 스트레인은 매우 효율적인 방식으로 얻어질 수 있다. 더욱이, 위에 기술된 것과 같은 공정 방법의 결과, 부분(307B)이 현저하게 증가되며 그러므로 스트레인된 실리콘/게르마늄 물질 내에 위치한 PN 접합(309)의 부분(309A)이 증가된다. 결과적으로, 접합 누설이 증가하며, 그러므로써 추가적으로 플로팅 바디 효과를 감소시킨다. 그러므로, 디바이스(300)는 줄어든 플로팅 바디 효과와 함께 증가된 전류 구동 능력을 제공할 수 있다.
부분(309A)의 사이즈는 식각 공정(317)을 바탕으로 하여, 그리고 폭(313W)과 깊은 드레인 및 소스 영역의 측면 프로파일링을 바탕으로 하여 쉽게 제어될 수 있다. 이것은 각각의 주입 공정과 함께 하나 이상의 스페이서 요소들을 사용함으로써 달성될 수 있다. 더욱이, 부분(309A)의 필요한 사이즈를 얻기 위하여, 적합한 어닐링 공정 파라미터들이 P형 도판트를 밖으로 확산시키는(out-diffusing) 정도를 제어하는 데에 사용될 수 있다. 예를 들어, 일부 예시적인 실시예들에서, 복잡한 어닐링 기법들이 사용될 수 있으며, 여기에서 레이저-기반의 또는 플래시-기반의 공정들이 사용될 수 있고, 매우 국부적인 방식으로 반도체층(302)에 열을 가하기 위하여 디바이스(300) 위에 짧은 주기의 방사 펄스들이 조사(irradiated)된다. 따라서, 높은 정도의 도판트 활성화가 달성될 수 있으며, 활성화 공정의 주기가 짧기 때문에 도판트 확산이 현저하게 감소된다. 이와 대조적으로, 필요하다면, 약 600-800℃의 범위의 감소된 온도에서 열 처리를 수행함으로써 주입-유도된 손상이 재결정화될 수 있다. 이러한 방식으로, 도판트 물질의 확산이 현저하게 줄어드는 데에도 불구하고 고도의 격자 재 결정화가 달성될 수 있다. 이에 관한 진보된 어닐링 기법들이 또한 도 2a-2e를 참조하여 설명된 실시예와 함께 효율적으로 사용될 수 있음을 이해해야 한다.
도 3f는 더 진행된 제조 단계에서의 트랜지스터(300)을 개략적으로 도시한다. 이 단계에서, 트랜지스터(300)는 스트레인된 실리콘/게르마늄 물질(307)의 상부 내에, 그리고 게이트 전극(304) 내에 형성되는 금속 실리사이드 영역(322)을 더 포함한다. 앞서 설명한 바와 같이, 스트레인된 실리콘/게르마늄 물질이 여전히 부분(307C) 내에 존재하기 때문에, 금속 실리사이드(322)는 초과 부분을 제공하지 않고 금속(307) 내에 형성될 수 있으며, 그로 인하여 게이트 절연층(305) 아래에 위치한 채널 영역(321C) 내에 효율적인 스트레인-유도 메커니즘을 제공할 수 있다. 일부 예시적인 실시예들에서, 트랜지스터(300)는 압축적으로 스트레스된(compressively stressed) 중첩층(323)을 더 포함하여, 중첩층(323)은 예를 들어, 실리콘 질화물로 구성될 수 있으며, 플라즈마 강화 화학적 기상 증착(PECVD) 기법을 바탕으로 한 고 압축 스트레스를 사용하여 형성될 수 있고, 그러므로써 채널 영역(321C) 내의 스트레인을 더 향상시킬 수 있다. 더욱이, 실질적으로 완화된 금속 실리사이드 영역이 해당 측벽 스페이서 구조를 통한 스트레스 트랜스퍼의 효율성을 줄이는 도 1 및 2f에 보인 디자인과 비교하여, 게이트 절연층(305)에 대하 여 금속 실리사이드 영역들(322)의 실질적으로 평면인 형태로 인하여, 스트레스가 중첩층(323)로부터 채널 영역(321C)내로 보다 효율적으로 전달될 수 있다. 결과적으로, 도 3f에 보인 형태는 스트레인된 영역(307C), 그리고 중첩층(323)에 의해 얻어진 향상된 스트레스 전달 메커니즘을 바탕으로한 매우 효율적인 스트레인-발생 메커니즘으로 인하여, 전류 구동 능력이 높아지며, 한편, 추가적으로 쉽게 제어가 가능한 늘어난 PN 접합(309A)의 사이즈는 높은 접합 누설을 제공하고, 그로 인한 실질적으로 감소된 플로팅 바디 영역(321)을 제공한다.
도 4a-4e를 참조로 하여, 이제 본 발명의 또 다른 실시예가 보다 자세히 설명될 것이다. 여기서 인시츄 도핑을 사용한 주입 기법 및 에피텍셜 성장 기법들은 스트레인된 실리콘/게르마늄 물질 내의 주입-유도된 손상을 줄이기 위하여 결합될 수 있다.
도 4a에서, SOI 트랜지스터(400)는 베이스 물질(410) 및 매립 절연층(411)을 포함하는 기판(401)을 포함할 수 있으며, 여기서 반도체층(402)은 상기 매립 절연층(411) 위에 형성된다. 더욱이, 게이트 전극(404)은 게이트 절연층(405) 위에 형성될 수 있으며 측벽 스페이서 구조(406) 및 캡핑층(412)를 포함할 수 있다. 또, 이 제조 단계에서, 확장 영역(403)이 반도체층(402) 내에 형성될 수 있다. 이것을 형성하기 위한 다양한 요소들과 임의의 공정 기법들에 대해서는, 앞서서 도 2a-2f를 참조로 하여 설명된 것과 같은 실시예를 참조로 할 수 있다. 더욱이, 일 예시적인 실시예에서, 트랜지스터(400)는 깊은 드레인 및 소스 영역(420)을 형성하기 위한 주입 공정(419)에 노출될 수 있다. 이로써, 실질적으로 스트레인된 실리콘/게르 마늄 물질로 채워진 각각의 리세스들과 캐비티들을 형성하기 위하여, 주입 파라미터들은 이에 관한 깊은 드레인 및 소스 영역들(420)이 점선으로 나타낸 필요한 식각 깊이 아래로 확장될 수 있게끔 하도록 선택된다.
도 4b는 선택적 에피텍셜 성장 공정(418)이 수행되는 더 진행된 제조 단계에서의 트랜지스터(400)을 개략적으로 도시하며, 여기서 상기 공정(418A)의 제 1 단계에서는, 고 농도의 P형 도판트 물질을 포함하는 제 2 스트레인된 실리콘/게르마늄 물질(407B)을 제공하기 위하여 사실상 도핑되지 않은 스트레인된 실리콘/게르마늄 물질(407A)이 성장되고 이후 적합한 도판트 프리커서 물질이 적층 대기(deposition atmosphere)에 더해진다. 앞서 설명한 바와 같이, 실질적으로 도핑되지 않은 스트레인된 물질(407A)을 형성하기 위한 제 1 단계는 실리콘/게르마늄 물질의 내재된 성질로 인하여 높은 정밀도로 제어될 수 있다. 결과적으로, 높은 P형 도판트 농도가 제공되는 부분(407C)이 제공되는 반면, 인접 영역들 내에는, 실질적으로 P형 도판트 물질 없이, 도핑되지 않은 물질(407A)이 인접한(neighboring) 실리콘 물질 옆에 위치한다. 그러므로 깊은 드레인 및 소스 영역들(402) 및 확장 영역들(403)의 가까이에는, 대응하는 도핑되지 않은 물질(407A)이 양 측면들로부터 강하게 P-도핑된 반도체 물질에 의하여 둘러쌓여지며, 반면 깊은 드레인 및 소스 영역들(420)과 확장 영역들(403) 사이의 영역 내에는, 진성 영역(intrinsic portion)(407A)의 단지 일 "이웃(neighbor")만이 높은 농도의 도판트를 포함한다. 결과적으로, 후속적인 어닐링 공정 동안, 확장부(403) 및 깊은 드레인 및 소스 영역(420)에 대응하는 도핑되지 않은 물질(407A) 내부 로의 확산 활동이 증가될 수 있으며, 반면 영역(407C)의 근처에는 확산 활동이 현저하게 감소될 수 있다. 그 결과, 확장 영역(403)과 깊은 드레인 및 소스 영역(420)의 근처에는, 증가된 도판트 확산이 실질적으로 도핑되지 않은 영역(407A)를 "브릿지(bridge)"할 수 있는 반면, 영역(407A)의 근처에는 실질적으로 도핑되지 않은 부분(407A) 내에 각각의 PN 접합이 확립될 수 있다. 상기 공정(418)을 위한, 즉, 실질적으로 도핑되지 않은 영역(407A)의 두께에 대한 적합한 파라미터 선택은 스트레인된 실리콘/게르마늄 물질 내에 PN 접합의 일부를 신뢰적으로 형성할 수 있게 해줄 수 있다.
도 4c는 상술한 어닐링 공정 완료 후의 트랜지스터(400)를 개략적으로 도시한다. 따라서, 대응하는 깊은 드레인 및 소스 영역들(420)이 이제 매립 절연층(411)까지 아래로 확장될 수 있고, 또한 확장 영역(403)은 깊은 드레인 및 소스 영역(420)에 연결될 수 있으므로, 각각의 PN 접합(409)을 형성할 수 있으며, 반면 (409A)로 나타낸 PN 접합의 일부는 여전히 스트레인된 실리콘/게르마늄 물질(407A/407B) 내에 위치할 수 있다. 다른 예시적인 실시예들에서, 증가된 접합 커패시턴스가 덜 중요한 경우에는, 주입(419)이 생략될 수 있으며, 각각의 어닐링 공정 이후, 결과적인 접합(409)이 실질적으로 도핑되지 않은 영역(407A) 내에 사실상 완전히 얻어질 수 있다는 것이 이해되어야 한다.
도 4d는 게이트 전극(404)에 대해 감소된 리세스(416)의 오프셋을 얻기 위하여 적합하게 디자인된 스페이서들(413)을 바탕으로, 게이트 전극(404)에 인접하게 형성되었을 수 있는 각각의 리세스들(416)의 또 다른 예시적인 실시예에 따른 트랜지스터(400)를 개략적으로 도시한다. 더욱이, 초기의 제조 단계에서, 에피텍셜하게 성장한 실리콘/게르마늄 물질을 형성한 후, 다음 단계의 대응하는 주입 공정이 부적합하다고 판단될 때, 확장 영역(403)이 형성되었을 수 있다. 더욱이, 이 단계에서 주입공정(419)이 수행될 수 있으며, 그로 인하여, 반도체층(402)의 남아있는 부분 내에 P형 도판트를 주입할 수 있고, 여기서 감소된 도판트 농도와 감소된 주입 에너지는 결과적으로 남아있는 실리콘 영역 내의 결정 손상을 현저하게 감소시킬 수 있다. 다른 예시적인 실시예들에서, 주입 공정(419)은 앞서서 도 4a를 참조로 하여 설명된 것과 같은 해당 식각 공정 전에 수행될 수 있다. 이후, 공정(418)을 참조로 하여 앞서 설명된 해당 에피텍셜 성장 공정이 수행될 수 있다.
도 4e는 각각의 에피텍셜 성장 공정의 완료 이후 트랜지스터(400)를 개략적으로 도시한다. 따라서, 사실상 도핑되지 않은 실리콘/게르마늄 물질(407A)이 깊은 드레인 및 소스 영역(420) 위에 형성되며, 강하게 인시츄 도핑된 물질(407B)이 그 뒤를 따른다. 이후, 앞서서 설명된 바와 같이, 각각의 드레인 및 소스 영역들과 각각의 PN 접합들(409)을 형성하기 위하여 해당 어닐링 공정이 수행될 수 있다. 여기서 각각의 PN 접합들의 일부분은 또한 스트레인된 실리콘/게르마늄 물질(407A, 407B) 내에 위치한 채로 남아있다. 이후, 각각의 스페이서들(413)과 캡핑 층(412)를 제거함으로써 공정이 더 계속될 수 있으며, 이후의 실리사이드화 공정을 위한 추가적인 측벽 스페이서가 형성될 수 있다. 결과적으로, 도 4a-4e를 참조로 하여 위에 설명된 실시예는 스트레인된 실리콘/게르마늄 물질을 제공하며, 여기서 각각의 PN 접합들의 일부분은 실리콘/게르마늄 물질 내에 위치하는 반면, 스트레인된 실리콘/게르마늄 물질 내의 주입-유도된 손상은, 사실상 진성이며 강하게 도핑된 스트레인된 반도체 물질을 형성하기 위해 결합된 에피텍셜 성장 공정으로 인하여 현저하게 감소될 수 있다.
결론적으로, 본 발명은 플로팅 바디 영역을 구비한 SOI 트랜지스터를 형성하기 위한 발전된 기법을 제공하며, 여기서 플로팅 바디 효과를 현저하게 감소시키기 위하여, 매우 효율적인 스트레인-유도 메커니즘이 증가된 접합 누설과 결합된다. 이러한 목적으로, 몇몇 양상에서, 주입 공정은 스트레인된 실리콘/게르마늄 물질의 인시츄 도핑 대신에 사용될 수 있으며, 이에 의하여 각각의 PN 접합들을 디자인하는데에 높은 유연성을 제공한다. 여기서 PN 접합의 일부가 스트레인된 반도체 물질 내에 신뢰적으로 보장되며, 그러므로써 요구되는 증가한 접합 누설을 제공한다. 예를 들어, 도 3a-3f를 참조로하여 설명된 실시예에서,도 1에 보인 종래의 집적 방식(integration scheme)과 비교하여 접합 누설(그렇지 않은 경우에는 동일한 트랜지스터 파라미터 였을)이 6배까지 증가할 수 있다. 도 2a-2f를 참조로 하여 설명된 실시예들은 또한 종래의 집적 방식에 비하여 약 2 배까지의 크기로 현저히 증가된 접합 누설을 제공할 수 있다. 추가적으로, 스트레인된 반도체 물질은 게이트 전극 가까이에 위치할 수 있으며, 여기서 오프셋은 약 2nm 및 그보다 적은값이 될 수 있고, 이로 인하여, 각각의 채널 영역 내의 스트레인을 향상시키며, 그 결과 대응적으로 각각의 전류 구동 능력이 증가된다. 다른 양상들에서는, 스트레인된 반도체 물질 내의 전체적인 결함율을 낮추기 위하여 주입, 인시츄 도핑 그리고 스트레인된 실리콘/게르마늄 물질의 진성 에피텍셜 성장이 결합될 수 있다.
앞서 개시된 특정한 실시예들은 단지 예시적인 것으로, 본 발명은 본 명세서 에 개시된 내용의 이점을 갖는 해당 기술분야의 당업자들에게는 자명한, 상이하지만 등가적인 방식으로 수정 및 실행될 수 있다. 예를 들면, 앞서 설명된 공정 단계들은 다른 순서로 실행될 수도 있다. 또한, 하기의 특허청구범위에 기술된 바를 제외하면, 여기에 도시한 구성 혹은 디자인의 세부사항에 어떠한 제한도 없다. 따라서, 상기 설명된 특정 실시예들은 변경 혹은 수정될 수 있으며, 그러한 모든 변형예들은 본 발명의 범위 및 정신 내에 있다고 고려된다. 따라서, 본 명세서에서 보호받고자 하는 사항은 하기의 특허청구범위에 서술된 바와 같다.

Claims (15)

  1. 반도체 디바이스(200, 300, 400)로서,
    매립 절연층(211, 311, 411) 위에 형성된 실리콘-함유(silicon-containing) 반도체층(202, 302, 402)과;
    상기 실리콘-함유 반도체층(202, 302) 위에 형성되며 게이트 절연층(205, 305, 405)에 의해 그것으로 부터 분리되는 게이트 전극(204, 305, 405)과;
    상기 게이트 전극(204, 304, 404)의 측벽에 형성된 측벽 스페이서(206, 306, 313, 406, 413)와;
    상기 측벽 스페이서(206, 306, 313, 406, 413)에 인접한 상기 반도체층(202, 302, 402) 내에 형성된 스트레인된(strained) 실리콘/게르마늄 물질(207, 307, 407)과; 그리고
    부분적으로 상기 스트레인된 실리콘/게르마늄 물질(207, 307, 407) 내에 형 성된 드레인 영역 및 소스 영역(220, 320, 420)과, 상기 드레인 영역 및 상기 소스 영역(220, 320, 420)은 그 사이에 플로팅 바디 영역(floating body region)(221, 321)을 정의하며, 상기 드레인 및 소스 영역들(220, 320, 420)은 상기 플로팅 바디 영역(221, 3210)과 함께 각각의 PN 접합들(209, 309, 409)을 정의하기 위하여 형성되며, 상기 PN 접합(209A, 309A, 409A)의 일부는 상기 스트레인된 실리콘/게르마늄 물질(207, 307, 407) 내에 위치하는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 측벽 스페이서(206)에 인접한 상기 드레인 및 소스 영역들(220) 내에 형성된 금속 실리사이드(222)를 더 포함하며, 상기 금속 실리사이드(222)는 상기 게이트 절연층(205)의 상단 표면(205S)에 의해 정의된 높이 레벨 이상으로 확장되는 것을 특징으로 하는 반도체 디바이스(200).
  3. 제 2 항에 있어서,
    상기 금속 실리사이드(222)는 게르마늄을 포함하는 것을 특징으로 하는 반도체 디바이스(200).
  4. 제 1 항에 있어서,
    상기 측벽 스페이서(306)에 인접한 상기 드레인 및 소스 영역들(320) 내에 형성된 금속 실리사이드(322)를 더 포함하며, 상기 금속 실리사이드(322)는 상기 게이트 절연층(305)에 의해 정의된 높이 레벨까지 실질적으로 확장되는 것을 특징으로 하는 반도체 디바이스(300).
  5. 제 1 항에 있어서,
    상기 플로팅 바디 영역 내의 상기 스트레인된 실리콘/게르마늄 물질(407)의 일부(407A)는 실질적으로 도핑되지 않은(undoped) 실리콘/게르마늄인 것을 특징으로 하는 반도체 디바이스(400).
  6. 제 2 항 또는 제 3 항 또는 제 4 항에 있어서,
    상기 금속 실리사이드 영역(222, 322) 위에 형성된 압축적으로 스트레스된 유전체층(323)을 더 포함하는 것을 특징으로 하는 반도체 디바이스(200, 300, 400).
  7. 매립 절연층(211, 311, 411) 위에 형성된 반도체층(202, 302, 402) 내에 측벽 스페이서(206, 306, 313, 406, 413)를 포함하는 게이트 전극 구조(204, 304, 404)에 인접하게 리세스(216, 316, 416)를 형성하는 단계와;
    상기 리세스(216, 316, 416) 내에 제 1 스트레인된 실리콘/게르마늄 물질(207, 307, 407)을 형성하는 단계와; 그리고
    이온 주입 공정 및 어닐링 공정(aneal process)에 의해 상기 게이트 전극 구조(204, 304, 404)에 인접하게 드레인 및 소스 영역들(220, 320, 420)을 형성하는 단계와, 상기 드레인 및 소스 영역들(220, 320, 420)은 플로팅 바디 영역(221, 321)과 함께 각각의 PN 접합들(209, 309, 409)을 정의하며, 상기 PN 접합들의 일부(209A, 309A, 409A)는 상기 제 1 스트레인된 실리콘/게르마늄 물질(207, 307, 407) 내에 위치한 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서,
    상기 게이트 전극(204, 404)과 상기 반도체층(202, 402)사이에 형성된 게이트 절연층(205, 405)에 의해 정의된 높이 레벨 이상으로 확장되는 높이 레벨을 얻기 위하여 상기 스트레인된 실리콘/게르마늄 물질(207, 407) 위에 초과의(excess) 반도체 물질(207A, 407)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서,
    상기 초과의 반도체 물질은 제 2 스트레인된 실리콘/게르마늄 물질(207A, 407)로서 형성되는 것을 특징으로 하는 방법.
  10. 제 8 항에 잇어서,
    상기 초과의 반도체 물질은 실리콘 물질로서 형성되는 것을 특징으로 하는 방법.
  11. 제 8 항에 있어서,
    상기 제 1 스트레인된 실리콘/게르마늄 물질(207, 307, 407)은 선택적 에피텍셜 성장 공정(218, 318, 418)에 의해 실질적으로 도핑되지 않은 실리콘/게르마늄 물질로서 형성되는 것을 특징으로 하는 방법.
  12. 제 7 항에 있어서,
    상기 리세스(215, 316, 416)을 형성하기 전에 이온 주입으로 드레인 및 소스 확장 영역들(203, 403)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  13. 제 7 항에 있어서,
    상기 리세스(316, 416)를 형성하는 단계 이후 및 상기 제 1 스트레인된 실리콘/게르마늄 물질(307, 407)을 형성하는 단계 이후에 상기 측벽 스페이서(313, 413)를 제거하는 단계를 포함하며; 그리고
    상기 게이트 전극(304, 404)의 측벽에서 디바이스 스페이서 구조(306, 406)를 형성하는 단계를 포함하며, 여기서 상기 드레인 및 소스 영역들(307, 407)은 상기 디바이스 스페이서 구조(306, 406)를 바탕으로 하여 형성되는 것을 특징으로 하는 방법.
  14. 제 7 항에 있어서,
    상기 스트레인된 실리콘/게르마늄 물질(407) 위에 제 2 스트레인된 실리콘/게르마늄 물질(407B)을 형성하는 단계를 더 포함하며, 상기 제 2 스트레인된 실리 콘/게르마늄 물질(407B)은 P형 도판트를 포함하여 구성되는 것을 특징으로 하는 방법.
  15. 제 14 항에 있어서,
    상기 제 1 스트레인된 실리콘/게르마늄 물질(407A)을 형성하기 이전에 P형 도판트를 상기 반도체층(402)의 바닥 표면에서 상기 반도체층(402) 안으로 주입하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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