KR20090009912A - 광전자 반도체 칩 - Google Patents

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Abstract

접촉층이 반도체층 시퀀스에서 장벽층(5)을 넘고, 반도체층 시퀀스에서 연결층(4)을 넘어 연장한 상태에서, 그리고 접촉층이 연결층의 연결 영역(7)을 통해 능동 영역에 전기적으로 전도성 있게 연결된 상태에서, 광전자 반도체 칩(1)은 복사 생성에 적합한 능동 영역과 반도체층 시퀀스를 포함하는 반도체 몸체(2)를 가지고, 그리고 반도체 몸체 상에 배치되고 능동 영역에 전기적으로 전도성 있게 연결된 복사-투과성 및 전기적으로 전도성 있는 접촉층(6)을 가짐으로 구성된다.
방법은 복사 생성에 적합한 광전자 반도체 칩에 대한 접촉 구조를 생성하기 위해 규정된다.
접촉층, 반도체층 시퀀스, 장벽층, 연결층, 연결 영역, 광전자 반도체 칩

Description

광전자 반도체 칩{OPTOELECTRONIC SEMICONDUCTOR CHIP}
본 발명은 광전자 반도체 칩에 관한 것이다.
본 발명의 목적은 고출력 효율을 가지고, 더 용이하게 제조될 수 있는 발광 반도체 칩을 정의함에 있다. 한 특정 목적은 칩의 상부면을 통해 칩으로부터 출력된 전체 복사력의 대부분을 발산하는 표면-복사 반도체 칩을 정의함에 있다. 더구나, 본 발명의 목적은 복사 생성용에 적합하고 복사력 효율을 가진 광전자 반도체 칩에 대한 접촉 구조를 생성하는 간단한 방법을 정의함에 있다.
이 경우에서, "상부면"의 표현은 외부 연결 전도체 상의 칩을 실장하는 반도체 칩의 실장 측으로부터 이격되어 향하는 반도체 칩의 측을 의미하는 것으로 이해함이 바람직하다.
본 목적은 특허 청구항 1의 특징을 가지는 반도체 칩에 의해, 그리고 특허 청구항 26에서 청구된 방법에 의해 달성된다. 이점으로, 본 발명의 진보 및 개선은 인용 특허 청구항의 내용이다.
본 발명에 따른 광전자 반도체 칩은 반도체층 시퀀스와 복사 생성에 적합한 능동 영역을 포함하는 반도체 몸체를 가진다. 반도체 칩은 반도체 몸체 상에 배치되고 능동 영역에 전기적으로 전도성 있게 연결된, 복사-투과성 및 전기적인 전도성 접촉층을 더 가진다. 이 접촉층은 반도체층 시퀀스에서 장벽 층 상과 반도체층 시퀀스에서 연결층 상에서 연장된다. 이 경우에 있어서, 접촉층은 연결층의 연결 영역을 통해서 능동 영역에 전기적으로 전도성있게 연결된다.
고 흡수성 접촉층, 예를 들면, 두꺼운 금속층과 비교하면, 복사-투과성 접촉층은 능동 영역에서 생성되는 복사에 대한 높은 전도 계수, 바람직하게는 높은 전도르 가진다. 반도체 칩으로부터 출력될 수 있고 접촉층을 통해 복사하는 복사력은 결과적으로 증가된다.
게다가, 복사-투과성 및 전기적으로 전도성 있는 접촉층은 금속 접촉층과 비교하여, 전류 퍼짐(current spreading)이 더 용이하게 사용될 수 있다. 전류는, 복사가 통과하는 접촉층에서의 개구부가 구비될 필요가 없기 때문에, 반도체 몸체의 측면 주요 연장 방향을 넘어 접촉층에서 동질적으로 분포될 수 있고, 반도체 몸체에 특히나 균일하게 인가될 수 있다. 특히, 접촉층은 어떤 컷아웃도 없는 층일 수 있고, 어떤 간섭없이 연속된 층임은 당연하다.
전하 캐리어가 연결층의 연결 영역을 통해 능동 영역을 향해 주입될 수 있는 한편, 장벽층은 장벽층을 통해 능동영역에 대한 접촉층에 의한 전하 캐리어 주입이 연결층을 통해 접촉층에 의한 전하 캐리어의 주입과 비교하여 감소되도록 고안됨이 바람직하다.
접촉층은 바람직하게는, 장벽 영역에서의 장벽층에 인접하고, 그리고/또는 연결 영역에서의 연결층에 인접하다. 특히, 장벽층 및 연결층은 접촉층을 향하는 측 상에 반도체 몸체를 국한할 수 있다. 장벽 영역은 장벽층을 가진 접촉층의 직접적 접촉 영역에 의해 형성됨이 바람직하다. 연결 영역은 연결층을 가진 접촉층의 직접적 접촉 영역에 의해 형성됨이 바람직하다.
그러므로, 본 발명에 따른 반도체 칩에 있어서, 전류는 연결 영역을 통해 적소에서 반도체 몸체 내로 주입될 수 있는 한편, 장벽층을 통한 전하 캐리어 주입은 연결 영역을 통한 주입과 비교하여 크게 감소된다.
그러므로, 반도체 몸체 내로의 신중한 전하 캐리어 주입은, 접촉층, 연결층 및 장벽층을 포함하는 접촉 구조에 의해 소정의 영역에서 달성될 수 있다. 이러한 영역은 장벽층의 장벽 영역에 의해 그리고 연결층의 연결 영역에 의해서만 정의될 수 있는데, 이는 접촉층에 대한 다른 전기적 접촉 특성을 적당하게 가진다. 전기적 절연층 등, 예를 들면, 실리콘질화물 층의 연결 영역의 정의를 위해 추가적인 수단이 필요없는 이점이 있는데, 실리콘질화물 층은 반도체 몸체의 부분이 아니고 반도체 몸체와 접촉층 사이에서 배치되고, 반도체 몸체에 대한 전기적 접촉 형성을 위해 적소에서 개방된다.
주목할 점은, 반도체 몸체에 대한 장벽층 및 연결 층 모두를 형성하는 접촉층을 가진 접촉 구조는 그 자체에 있어서 개별적 발명을 나타낸다는 점이다.
바람직한 실시예에 있어서, 장벽층 및 연결층은 장벽층을 통해 접촉층에 의한 반도체 몸체 내로의 전하 캐리어 주입용 장벽은 연결층을 통해 접촉층에 의한 반도체 몸체 내로의 전하 캐리어 주입용 장벽보다 더 크다. 특히, 장벽층 및 연결층은 소정의 물질로부터 또는 소정의 재료 합성물로부터 하나의 접촉층에 대해 이 방식으로 형성되는데 적합하다.
예를 들면, 이 경우에 있어서, 접촉층 대 연결층의 전기적 접촉 저항은 접촉층 대 장벽층의 전기적 접촉 저항 미만이다. 이로써, 장벽을 통해 반도체 몸체 내의 전하 캐리어 주입은 특히 효율적인 면에서 감소될 수 있는 한편, 연결층을 통한 전하 캐리어 주입은 동일한 시간에서 대응되게 증가된다.
다른 바람직한 실시예에 있어서, 연결층 및 장벽층은 다르게 형성되고, 특히 반도체층 시퀀스의 개별 층으로서 형성된다. 이로써, 연결층 및 장벽층의 다른 전기적 접촉 특성은 더 용이하게 달성될 수 있다. 연결층 및 장벽층은 다른 합성물을 가질 수 있다. 연결층 및 장벽층은 다른 반도체 재료를 포함함이 바람직한데, 특히 다른 Ⅲ-Ⅴ반도체 재료를 포함하거나, 다른 재료에 기반한 것이다. 연결층 및 장벽층은 특히 다른 반도체 재료 시스템으로부터의 반도체 재료를 포함하는데, 특히 다른 Ⅲ-Ⅴ반도체 재료 시스템을 포함하거나, 다른 재료 시스템에 기반한 것이다.
질화 화합물 반도체, 인화 화합물 반도체 또는 비화 화합물 반도체 등의 Ⅲ-Ⅴ 화합물 반도체 재료는, 특히, 효율적인 반도체 칩의 반도체 몸체용 반도체층 시퀀스의 형성, 특히 높은 양자 효율성을 가진 능동 영역의 형성에 적합하다.
연결층 및 장벽층이 상술한 Ⅲ-Ⅴ 반도체 재료 시스템 중 다른 하나에 기반한다면, 연결층은 인화 화합물 반도체 재료에 기반함이 바람직하고, 장벽층은 비화 화합물 반도체 재료에 기반함이 바람직하며, 또는 그 반대로도 가능하다. 이러한 재료 시스템으로부터의 재료에 기반한 반도체층은 공통 성장 기판 상에서 성장될 수 있고, 그리고 특히 서로 상에서 성장될 수 있다.
"질화 화합물 반도체 재료에 기반한다"는 말은 반도체층 시퀀스의 적어도 일부가 질화물/V-화합물 반도체 재료를, 바람직하게는 AlnGamIn1 -n- mN을 포함하고, 이때 0≤n≤1, 0≤m≤1 및 n+m≤1, 특히 m≠0, n≠0이라는 것을 의미한다. 이 경우에 있어서, 이 재료는 상기 수식에 따라 수학적으로 정확한 구성요소를 반드시 포함할 필요는 없다. 오히려, AlnGamIn1 -n- mN 재료의 특정한 물리적 특성을 실질적으로 변경시키지 않는 추가적인 구성 성분 및 단일 또는 다수의 도펀트가 포함될 수 있다. 그러나, 간단하게, 상기의 수학식은, 몇 경우에 있어서, 이들이 다른 미량의 물질로 대체될 수 있는 경우라도 결정 격자의 주요 구성 성분(Al, Ga, In, N)만을 포함한다.
대응하는 방식에 있어서, 본 경우에서, "인화 화합물 반도체 재료에 기반한다"는 말은 반도체층 시퀀스의 적어도 일부가 인화물/V-화합물 반도체 재료를, 바람직하게는 AlnGamIn1 -n- mP를 포함하고, 이때 0≤n≤1, 0≤m≤1 및 n+m≤1, 특히 m≠0, n≠0이라는 것을 의미한다. 이 경우에 있어서도, 이 재료는 상기 수식에 따라 수학적으로 정확한 구성요소를 반드시 포함할 필요는 없다. 오히려, AlnGamIn1 -n- mP 재료의 특정한 물리적 특성을 실질적으로 변경시키지 않는 추가적인 구성 성분 및 단일 또는 다수의 도펀트가 포함될 수 있다. 그러나, 간단하게, 상기의 수학식은, 몇 경우에 있어서, 이들이 다른 미량의 물질로 대체될 수 있는 경우라도 결정 격자의 주요 구성 성분(Al, Ga, In, N)만을 포함한다.
마찬가지로, 이에 대응하는 방식에 있어서, 본 경우에서, "비화 화합물 반도체 재료에 기반한다"는 말은 반도체층 시퀀스의 적어도 일부가 비화물/V-화합물 반도체 재료를, 바람직하게는 AlnGamIn1 -n- mAs를 포함하고, 이때 0≤n≤1, 0≤m≤1 및 n+m≤1, 특히 m≠0, n≠0이라는 것을 의미한다. 이 경우에 있어서도, 이 재료는 상기 수식에 따라 수학적으로 정확한 구성요소를 반드시 포함할 필요는 없다. 오히려, AlnGamIn1 -n- mAs재료의 특정한 물리적 특성을 실질적으로 변경시키지 않는 추가적인 구성 성분 및 단일 또는 다수의 도펀트가 포함될 수 있다. 그러나, 간단하게, 상기의 수학식은, 몇 경우에 있어서, 이들이 다른 미량의 물질로 대체될 수 있는 경우라도 결정 격자의 주요 구성 성분(Al, Ga, In, N)만을 포함한다.
질화 화합물 반도체 재료는 특히, 적색 복사에 대한 자외선을 생성하는 능동 영역에 적합하고, 인화 화합물 반도체 재료는, 특히 황생 내지 적색 복사를 생성하는 능동 영역에 적합하고, 그리고 비화 화합물 반도체 재료는 특히, 적외선 복사를 생성하는데 적합하다. 반도체 칩이 가시광선을 생성하도록 고안됨이 바람직하다.
연결층은, 예를 들면, 비화 화합물 반도체 재료에 기반하고, 그리고 장벽층은, 예를 들면, 인화 화합물 반도체 재료에 기반한다. 이러한 화합물 반도체 재료는 공통 반도체층 시퀀스에서 모놀리식으로 더 용이하게 집적화될 수 있다.
연결층 및 장벽층은 다른 합성물에 의해 형성될 수 있을 뿐만 아니라, 대안적으로 또는 추가적으로 접촉층에 대한 다른 전기적 접촉 특성을 가진 다른 수단에 의해 형성될 수도 있다. 특히, 연결층 및 장벽층은 동일한 재료 시스템에 기반할 수 있거나 동일한 재료 합성물을 가질 수도 있고, 다른 접촉 특성을 형성하는 적합한 수단은 아래에서 더 상세하게 설명된다.
다른 바람직한 실시예에 있어서, 연결층은 능동 영역과 장벽층 사이에서 배치되고, 특히, 장벽 영역과 능동 영역 사이에서 배치된다. 이 경우에서의 장벽층은 이 층을 완전하게 바람직하게 통과하는 컷아웃을 적당히 가진다. 접촉층은 컷아웃을 통해 연장될 수 있다. 연결층에 대한 접촉층의 전기적 접촉, 특히 직접적 접촉도 컷아웃을 통해 생성될 수 있다. 연결 영역은 장벽층의 컷아웃을 제한할 수 있다.
다른 바람직한 실시예에 있어서, 장벽층은 능동 영역과 연결층 사이에서 배치되고, 특히, 연결 영역과 능동 영역에서 배치된다. 이 경우에서의 연결층은 접촉층이 연장하는 곳을 통하여 컷아웃을 적당하게 가진다. 이는 접촉층과 장벽층 사이의 장벽 영역을 더 용이하게 형성하도록 하고, 장벽 영역은 연결층에서 컷아웃을 제한할 수 있다.
연결층이나 장벽층을 컷아웃하지 않는 경우에의 층은 연속된 층이고, 어떤 컷아웃도 없는 층임은 당연하다.
게다가, 장벽층은 접촉층과 연결층 사이에서 배치될 수 있거나, 연결층은 접촉층과 장벽층 사이에서 배치될 수 있다.
다른 바람직한 실시예에 있어서, 접촉층은 어떤 컷아웃도 없는 층이다. 접촉층은 전체 영역 상의 반도체 몸체에 인접할 수 있다. 접촉층이 전체 영역 상의 장벽층 및 연결층에 인접함이 바람직하다.
다른 바람직한 실시예에 있어서, 연결층 및 장벽층은 반도체층 시퀀스에서 모놀리식으로 집적화된다. 이로써, 능동 영역을 가진 반도체층 시퀀스, 연결층 및 장벽층은 연속 공정에서 제조될 수 있다. 예를 들면, 연결층 및 장벽층을 가진 반도체층 시퀀스는 성장 기판 상에서 엑피택셜하게 성장될 수 있다. 따라서, 연결층 및 장벽층은 특히 엑피택셜하게 성정될 수 있다.
연결층 및 장벽층도 서로 인접할 수 있다.
접촉층은 미리 제조된 반도체 몸체에 적용됨이 바람직하다. 이 목적으로 인해, 반도체층 시퀀스에 대한 생산 방법과 동일하지 않은 방법을 사용하는 것이 특히나 바람직하다. 증착 방법은 접촉층을 적용하기에 특히나 적합하다.
다른 바람직한 실시예에 있어서, 장벽층 및 연결층은 다른 전도성 타입(n-전도성 또는 p-전도성 각각)이다. 다른 전도성 타입의 층은 접촉층에 대한 전기적 접촉 특성에 의해 상당하게 달라질 수 있어서, 이 방식으로 장벽층 및 연결층을 형성하기에 더 용이하도록 한다.
예를 들면, 장벽층과, 그리고 반도체층이 장벽층으로부터 이격되어 향하는 능동 영역의 측 상에 배치되는 반도체층 시퀀스의 반도체층은 동일한 전도성 타입, 예를 들면 n-전도성일 수 있다.
다른 전도성 타입을 가지는 이와 같은 실시예에 있어서, 장벽층은 접촉층을 향하는 연결층의 측 상에 배치됨이 바람직하다. 이와 달리, 연결층을 통해 주입된 전하 캐리어는 반도체 몸체에서의 장벽층에 의해 형성된 pn 접합을 극복할 수 있어서, 능동 영역에 이를 수 있다. 연결층과 능동 영역 사이의 반도체 몸체의 전하 캐리어에 대한 이와 같은 장벽은 능동 영역으로부터 이격되어 향하는 연결층의 측 상에 장벽층을 배치함으로써 피하게 될 수 있다.
다른 바람직한 실시예에 있어서, 연결층은 도핑되고, 그리고 장벽층은 비도핑된다. 이 경우에서도, 다른 접촉 특성은 접촉층에 대한 장벽층 및 연결층을 위해 달성될 수 있다. 이 경우에 있어서, 연결층은 접촉층과 장벽층 사이에서 배치될 수 있거나 연결층과 접촉층 사이에서 배치될 수 있다. 비도핑된 층이 일반적으로 비교적 낮은 전도성을 가지기 때문에, 전하 캐리어가 능동 영역에 대해 반도체 몸체에 더 운반되어 접촉층과 연결층 사이의 장벽층을 배치시키기에 특히나 적당하다. 반도체 몸체의 전기적 저항으로 인해 비교적으로 작은 저항을 가진 상대적으로 얇은 층이 장벽을 충분하게 형성할 수 있을지라도, 그러나 격자 배치는 절대적으로 본질적인 것은 아니다.
다른 바람직한 실시예에 있어서, 연결층 및 장벽층은 동일한 전도성 타입이다. 연결층의 도펀트 농도는 이 경우에서 특히 연결 영역에서 바람직한데. 이 연결 영역은 장벽층에서의 도펀트 농도보다 더 크다. 이는 또한, 연결층에 대한 접촉 저항과 비교하여, 접촉층 대 장벽층의 접촉 저항을 증가시킬 수 있다. 도펀트 농도가 접촉층과 반도체 몸체 사이에서 형성된 전기적 접촉에 영향을 반도체 몸체의 체적에서의 전기적 저항보다 상대적으로 더 많이 끼질 수 있으므로, 장벽층과 접촉층 사이에서 연결층을 배치할 수 있을 뿐만 아니라, 연결층과 접촉층 사이에서 장벽층도 배치할 수 있다. 그러나, 특히 이 경우에서도 연결층과 접촉증 사이의 장벽층을 배치하는 하기에 적당하다.
다른 바람직한 실시예에 있어서, 연결층의 도펀트 농도는 5*1015 1/(㎤) 이상이다. 1*1016 1/(㎤)의 도펀트 농도, 그리고 특히 1*1017 1/(㎤) 이상의 도펀트 농도는 연결층에 대해 특히나 유리하게 발견되었다. 이는, 낮은 장벽을 가진 오믹 접촉의 형성이 높은 도펀트 농도로 더 쉽게 달성될 수 있기 때문에, 접촉층과 연결층 사이의 오믹 접촉의 형성에 특히나 유리하다.
다른 바람직한 실시예에 있어서, 연결층은 p-전도성이다.
다른 바람직한 실시예에 있어서, 연결층 및 장벽층은 접촉층에 대한 층의 접촉 특성이나 전도성에 영향을 끼치는 변화를 가지지 않는다. 특히, 각 층의 진성 형태나 도핑 및/또는 층의 다른 합성물 이외에, 이러한 층은 자유롭게 변형되는 것이 바람직하다. 그러므로, 층은 생성될 수 있고 예를 들면, 성장될 수 있고, 각각의 접촉 특성을 이미 가진다. 전하 캐리어 주입에 대한 높은 장벽을 가진 영역의 정의를 위한 그 후의 수단, 예를 들면, 산화나 양자 주입 등의 주입을 위한 필요가 없는 이점이 있다.
층-연결층 및/또는 장벽층은 그 전체 측면 프로파일 상의 측면 방향으로 기본적으로 일정한 전도성을 각각 가진다.
다른 바람직한 실시예에 있어서, 반도체 몸체는 박-막 반도체 몸체로서 형성된다.
본 출원의 목적에 대해서, 박-막 반도체 몸체는 반도체 몸체의 반도체층 시퀀스가 생성되는 생성 기판이 얇아지고 적소에서 반도체층 시퀀스로부터 제거되거나 반도체층 시퀀스로부터 완전하게 제거되는 반도체 몸체로 고려될 수 있다. 생성 기판은 반도체층 시퀀스가 증착되는 기판에 의해 형성될 수 있다. 예를 들면, 생성 기판은 반도체층 시퀀스가 엑피택셜적으로 성장하는 성장 기판에 의해 형성될 수 있다.
하나의 바람직한 실시예에 있어서, 반도체 칩은 반도체층 시퀀스이 배치된 마운트를 포함하고, 그리고 접촉층은 반도체층 시퀀스와 마운트 사이에서 배치된다. 마운트는 반도체층 시퀀스를 기계적으로 안정화시키기 위해 사용될 수 있다. 반도체 칩이 박-막 반도체 몸체와 함께 형성되는 경우, 이와 같은 마운트를 사용하는 것은, 박-막 반도체 몸체의 경우에서, 생성 기판의 안정화 효과가 적어도 감소되거나 완전하게 없어지기 때문에 특히나 이점이 있다.
박-막 반도체 몸체의 마운트는 생성 기판과는 다르기 때문에, 박-막 반도체 몸체의 마운트는 반도체층 시퀀스를 생성하는데 요구된 속성, 예를 들면, 결정 구조에 대해서 격자 상수 등을 가지지 않고 비교적 자유롭게 선택될 수 있다. 예를 들면, 마운트는 열적 및 전기적 전도성에 최고로 활용되도록 선택될 수 있다. 이로써, 반도체 칩의 효율성은 증가될 수 있다.
연결층, 장벽층 및 접촉층을 가진 접촉 구조는 특히, 전기적 접촉이 반도체 몸체의 마운트 측을 통해 구성될 수 있는 매설된 접촉 구조의 형성일 수 있다.
바람직하게는, 박-막 반도체 몸체용 반도체층 시퀀스는 박형 공정, 즉 적소에서 또는 완전하게 기판의 제거 전에 마운트 상에 배치되어 마운트는 기계적으로 반도체층 시퀀스를 안정화시킨다. 기판이 다뤄질 시, 부적절한 기계적 안정성으로 인해 반도체층 시퀀스에 손상을 가할 위험은 감소된다.
특히, 마운트는 생성 기판으로부터 이격되어 향하는 반도체층 시퀀스의 측 상에 배치됨이 바람직하다. 게다가, 중간 마운트는 그러한 방식으로 배치될 수도 있고, 생성 기판의 제거 후에, 마운트는 중간 마운트로부터 이격되어 향하는 반도체층 시퀀스의 측, 즉 생성 기판이 배치되는 측에 적용될 수 있다. 그 후, 중간 마운트는 제거될 수 있다.
다른 바람직한 실시예에 있어서, 미러층은 능동 영역으로부터 향하는 접촉층의 측 상에 배치된다. 미러층은 전기적으로 전도성 있음이 바람직하고, 그리고 미러층은 접촉층에 전기적으로 전도성 있게 연결됨이 바람직하다.
미러층은 능동 영역에서 생성된 복사를 위해 반사되도록 적당하게 고안된다. 미러층은 복사-투과성 접촉층을 통해 가고 반도체 몸체 내로 다시 되돌아 반사되기 위해 미러층에 이르는 복사를 허용한다. 이로써, 미러층으로부터 이격되어 향하는 반도체 몸체의 측으로부터 반도체 칩으로부터 발산되는 복사력은 증가될 수 있다.
바람직하게, 미러층으로부터 이격되어 향하는 반도체 몸체의 측은 표면-복사 반도체 칩의 상부면을 형성한다. 바람직하게, 미러층은 외부 연결 전도체 상의 반도체 칩을 실장하는 실장 측을 향하여 반도체 몸체의 측 상에 배치된다.
게다가, 미러층은 어떤 컷아웃도 없는 층이 바람직하다.
게다가, 미러층은 접촉층에 인접함이 바람직하다. 미러층은 전체 영역 상의 접촉층에 인접할 수 있다.
전기적으로 전도성 있는 미러층 및 접촉층은 특히 간단한 방식으로 반도체 몸체에 적소에서 전기적 연결을 가진 반사 접촉 구조를 형성가능하다.
바람직한 실시예에 있어서, 미러층은 금속을 포함한다. 금속이 포함된 미러층은 미러층 상의 복사의 입사각에 거의 의존함 없이 반사율에 의해 이점으로 구별된다. 이로써, 미러층의 표면에 대해 직각에 관련하는 비교적 큰 각도에서 미러층에 이르는 복사는 특히, 신뢰성 있게 반사된다.
바람직하게, 미러층은 합금이거나 적어도 하나의 금속을 포함하는 합금을 가진다. 적합한 금속은, 예를 들면, 금, 알루미늄이나 은이고, 상술된 금속의 적어도 하나를 바람직하게 포함하는 적합한 합금은, 예를 들면, 금 게르마늄이나 금 아연이다. 금속을 포함하는 미러층은, 예를 들면, 기상 증착에 의해 박-막 반도체 몸체에 적용될 수 있다.
게다가, 반도체 몸체와 미러층 상에의 직접적 접촉은, 미러층과 반도체 몸체 사이에서의 전체 영역 상에 배치되는 접촉층에 의해 피해질 수 있다. 합금이 접촉 영역에서 미러층의 금속 재료로 형성될 수 있기 때문에, 낮은 반사율의 영역은 미러층과 반도체 몸체 사이에서 이와 같은 접촉 영역에서 형성될 수 있다. 이 합금은 미러층의 잔류 영역보다 낮은 반사율을 가질 수 있다. 이는 본 발명의 문맥에서 피하게 될 수 있다.
박-막 반도체 칩, 즉, 박-막 반도체 몸체 및 마운트를 가진 반도체 칩은 다음 특징 중 적어도 하나에 의해 구별될 수도 있다:
- 반사층은 복사-생성 엑피택셜 층 시퀀스의 마운트를 향하는 주요 표면 상에 적용되거나 형성되고 엑피택셜 층 시퀀스에서 생성되는 전자기 복사의 적어도 일부를 그로 되돌아 가게 반사하고;
- 엑피택셜 층 시퀀스는 20 ㎛ 이하, 특히 10 ㎛ 의 두께 범위를 가지고; 그리고/또는
- 엑피택셜 층 시퀀스는 이상적인 경우에서, 엑피택셜 층 시퀀스에 광의 에르고드적 분포를 거의 유도하는, 즉 가능한 확률적으로 에르고드적인 분산 이행을 가지는 완전한 혼합 구조를 가지는 적어도 하나의 표면을 가진 적어도 하나의 반도체층을 포함한다.
박-막 발광 다이오드 칩의 기본적 원리는, 예를 들면, chnitzer 등, Appl. Phys. Lett. 63 (16), 1993년 10월 18일, 2174-2176에서 개시되어 있는데 이 내용은 후참조에 의해 여기에 포함되는 이 범위이다.
연결층은 접촉층과 마운트 사이에서 배치되고/배치되거나 형성되어 박-막 반도체 칩용 마운트에 반도체 몸체를 부착시킬 수 있다. 미러층은 연결층과 접촉층 사이에서 배치됨이 바람직하다.
다른 바람직한 실시예에 있어서, 장벽 영역은, 전극이 장벽 영역으로부터 이격되어 향하는 반도체 몸체의 측 상에 배치되는 반도체 칩의 전극을 덮는다. 특히, 전극은 전극 금속화로서 형성될 수 있다. 게다가, 전극은 와이어 본딩용에 구비될 수 있다. 이와 같은 전극은 일반적으로, 능동 영역에서 생성되는 복사용 흡수제이다. 전하 캐리어가 매우 감소된 범위에 장벽 영역을 통해 반도체 몸체 내로 주입되지 않거나 단지 주입되기 때문에, 상대적으로 작은 양의 복사력만이 측면 방향으로 전극에 의해 덮여지게 되는 능동 영역의 범위에서 생성된다. 이는, 전극 아래에서 생성되는 복사력이 장벽 영역의 배치로 인해 감소되기 때문에, 전극에 흡수될 수 있는 복사력을 감소시키게 할 수 있다. 반도체 칩의 효율성, 특히, 칩으로부터 디커플링되는(decoupled) 복사력은 결과적으로 증가된다.
다른 바람직한 실시예에 있어서, 장벽 영역은 반도체 칩의 에지 영역에서, 특히 반도체 몸체의 에지 영역에서 배치된다. 복사의 방사없이 재결합하는 전하 캐리어의 비율은, 장벽 영역이 바람직하게 이 경우에서 덮여지는 능동 영역의 에지 영역에서 특별하게 종종 높다. 반도체 칩의 양자 효율성은 이와 같이 장벽 영역의 배치에 의해 증가될 수 있다.
다른 바람직한 실시예에 있어서, 반도체 칩은, 반도체 칩의 장벽 영역으로부터 이격되어 향하는 반도체 몸체의 측 상에 배치되는 전극을 덮는 이러한 장벽 영역 중 하나를 가지고, 칩의 에지 영역에서 배치되는 또 다른 장벽 영역을 가지는 복수의 장벽 영역을 가진다. 이러한 장벽 영역은 연속적 영역 또는 개별적 영역의 형태일 수 있다. 제 1 경우는 제 2 경우와 다르게, 장벽 영역에서의 2 개의 점은 장벽 영역을 남기기 위해 가짐 없이, 서로에 연결될 수 있다.
다른 바람직한 실시예에 있어서, 반도체 칩은 복수의 연결 영역을 포함한다. 연결 영역은 연속적 영역이거나 개별적 영역의 형태일 수 있다. 복사의 생성은 반도체 칩으로부터 복사 출력되기에 특별하게 유리한 능동 영역의 구역 상에 복수의 연결 영역을 통해 집중화될 수 있다. 이 경우에 있어서, 예를 들면, 적합한 구역은 접촉층으로부터 이격되어 향하는 반도체 몸체의 측 상의 전극 구조나 전극에 의해 덮여지지 않는 구역이다.
다른 바람직한 실시예에 있어서, 접촉층은 복사-투과성 및 전기적으로 전도성 있는 산화물(TCO:투명 전도성 산화물(transparent conductive oxide)), 특히 금속 산화물, 예를 들면 ZnO 등의 아연 산화물, 인듐-주석 산화물(ITO), 또는 SnO2 등의 주석 산화물을 포함한다. 복사-투과성 및 전기적으로 전도성 있는 산화물은, 특히 동시에 측면 방향으로 높은 전도성을 가진 고복사 투과성에 의해 구별된다. ZnO 또는 ITO는 p-전도성 반도체 재료를 가진 전기적 접촉을 구현하기에 특히나 적합하다. SnO2는 n-전도성 반도체 재료를 가진 전기적 접촉을 구현하기에 특히나 적합하다.
TCO를 포함하는 접촉층은 도핑될 수 있어서, 전도성을 증가시킬 수 있다. 예를 들면, 이 목적에 대해서 Al은 ZnO에 적합하고, Sb는 SnO2에 적합하다
복사-투과성 및 전기적으로 전도성 있는 산화물은 유리하게 높은 열 전도성에 의해 구별될 수도 있다. 예를 들면, 접촉층과 반도체 몸체 사이의 접촉을 형성하기 위해 컷아웃되는 SiN으로 구성된 유전체 층의 열적 전도성은 일반적으로 반대로 열등하다. 이로써, 반도체 몸체로부터 방사되기 위한 열에 대한 열적 저항은 감소될 수 있다. 그 결과, 반도체 칩에 열적으로 야기된 손상의 위험을 줄일 수 있다.
비교적 얇은 복사-투과성 접촉층은 반도체 몸체를 가진 전기적 접촉을 구현하기 위해 그 자체만으로도 충분하다. 예를 들면, 접촉층은 200 ㎚ 이하의 두께를 가질 수 있다. 접촉층이 그 측면 프로파일 상에서 변화하는 두께를 가지는 경우, 필요에 따라 최소 두께는 접촉층의 두께를 위해 사용될 수 있다.
복사-투과성 접촉층은 접촉층에서의 능동 영역에서 생성되는 복사의 파장의 4분의 1 이상인 두께를 가짐이 바람직하다. 수학적인 표현에 있어서, 접촉층의 두께(D), 특히, 최소 두께는 바람직하게 다음 관계식[수학식 1]을 만족한다:
Figure 112008081631517-PCT00001
여기서, λ는 특정 방사 파장이고, 예를 들면, 능동 영역에서 생성되는 복사의 방사 스펙트럼의 피크 파장(peak wavelength), 우세 파장이나 주요 파장이고, nk는 접촉층의 굴절률이고, 그리고 m = 0, 1, 2,… 이다.
게다가, 두께(D)는 부등식의 우측 항보다 실질적으로 더 크고, 즉 우측항과 같지 않음이 바람직하다. 이는 경사진 복사 입사각을 고려하여 미러층과 접촉층을 가진 반사 접촉 구조의 전체 반사율을 증가시킬 수 있다. λ/2nk의 정수배에 의한 두께 변화는 접촉 구조의 반사 특성을 충분하게 변화시키지 않는다. 그러므로, m = O임이 바람직하다. 이로써, 접촉층은 특히 물질을 절감하는 방식으로 형성될 수 있다.
다른 바람직한 실시예에 있어서, 연결층은 낮은 Al 함유를 가진 GaAs이나 AlGaAs을 포함함이 바람직하다. 특히 Al 함유를 가진, 예를 들면, 40 % 이하를 가 진 GaAs이나 AlGaAs는 특히 ZnO이 포함된 TCO 재료를 가진 전기적 접촉을 구현하기에 특히나 적합하다.
특히 용이하게 생성될 수 있고 더 효율적이고, 특히 인화 화합물 반도체 재료를 포함하는 능동 영역을 가진 반도체 칩은 ZnO을 포함하는 접촉층과 Au를 포함하는 미러층에 의해 형성될 수 있다.
다른 바람직한 실시예에 있어서, 반도체 칩은 발광 다이오드 칩의 형태일 수 있는데, 예를 들면, 공진기가 없는 LED 칩이나 공진기를 가지는 RCLED 칩(공진 공동 발광 다이오드)(resonant cavity light emitting diode) 등의 일관되지 않은 복사 생성용인 LED 칩이거나, 또는 예를 들면, 에지 발광 레이저, 내부 공진기를 가진 수직형 발광 레이저(VCSEL: 수직 공동 표면 발광 레이저(vertical cavity surface emitting laser))나 외부 공진기를 가진 수직형 발광 레이저(VECSEL: 수직형 외부 공동 표면 발광 레이저(vertical external cavity surface emitting laser)) 등의 일관된 복사의 생성용 레이저 다이오드 칩이다.
칩이 복사 생성에 적합한 광전자 반도체 칩에 대한 접촉 구조를 생성하는 본 발명에 따른 방법에 있어서, 장벽층이 연결층 상에 배치된 상태에서, 연결 층 및 장벽층을 가진 반도체층 시퀀스는 우선적으로 생성된다.
그리고, 제 1 변형예에 있어서, 장벽층이 노출된 상태에서 연결층은 적소에서 제거될 수 있다. 이에 보완적인 방식에 있어서, 제 2 변형예에 있어서, 장벽층이 적소에서 제거될 수 있어서, 연결층을 노출시킨다. 제 1 변형예에 있어서, 반도체층 시퀀스는 장벽층이 반도체층 시퀀스의 능동 영역과 연결층 사이에서 배치되게 적당히 구비된다. 제 2 변형예에서, 연결층은 장벽층과 능동 영역 사이에서 적당히 배치된다.
그 후, 접촉층이 특히 직접적인 연결층 및 장벽층 모두에 배치된 상태에서, 복사-투과성 및 전기적으로 전도성 있는 접촉층은 반도체층 시퀀스에 적용된다. 장벽층 대 접촉층의 전기적 접촉 저항은 접촉층 대 연결층의 전기적 접촉 저항보다 더 큼이 바람직하다.
접촉층은 반도체층 시퀀스 상에 증착될 수 있는데, 특히 진공 공정에 의해 증착될 수 있다. 예를 들면, 접촉층은 스퍼터링이나 기상 증착 등의 PVD(물리적 기화 증착) 방법이나 PECVD(플라즈마 화학 기상 증착) 등의 CVD(화학 기상 증착) 방법에 의해 증착될 수 있다.
접촉층과 연결층 사이의 전기적 접촉의 형성을 촉진하기 위하여, 온도 공정, 예를 들면, 소결 공정은 접촉층이 적용된 후에 이행될 수 있다.
게다가, 접촉층은 완전한 영역 상의 반도체층 시퀀스에 적용된다. 게다가, 접촉층은 비구조화된 층의 형성, 즉, 적용 후 전체 영역 상의 층의 형성, 즉 추가적으로 구조화되지 않는 층의 형성일 수 있다. 접촉층에 대한 다른 전기적 접촉 특성을 가진 장벽층 및 연결층의 형성 때문에, 전기적으로 절연 구조화된 층, 예를 들면 실리콘질화물을 구비할 필요는 없다. 그러므로, 절연층의 적용과, 절연층에 대한 포토리소그래피(photolithography) 단계 등의 구조화 단계를 줄일 수 있다.
방법에 대한 하나의 바람직한 실시예에서, 미러층, 특히 전기적으로 전도성 있는 미러층은 반도체층 시퀀스로부터 이격되어 향하는 접촉층의 측에 적용된다. 미러층은 예를 들면, 기상 증착이나 스퍼터링 등으로 증착됨이 바람직하다. 게다가, 미러층은 특히 전체 영역 상에서 연속적 층으로 적용됨이 바람직하다. 미러층은 진공 공정을 사용하여 적용될 수 있다.
그 후, 접촉층, 연결층 및 장벽층과 그리고 필요에 따라 미러층을 가진 조립층은 반도체 칩용 마운트 상에 배치될 수 있다. 이 경우에 있어서, 접촉층은 마운트와 반도체층 시퀀스 사이에서 적당하게 배치된다. 바람직하게, 마운트는 접촉 구조가 의도된 반도체 칩의 부분이다.
반도체층 시퀀스가 생성되면서 배치되는 기판, 예를 들면, 반도체층 시퀀스의 생성 기판은 층 조립이 마운트 상에 배치된 후 얇아지게 되고 적소에서 제거되거나 완전하게 제거될 수 있다. 이 경우에 있어서, 접촉층은 기판으로부터 이격되어 향하는 반도체 몸체의 측에 적당히 적용된다.
방법은 본 발명에 따라서 반도체 칩을 생성하기 위해 실행된다. 따라서, 상기에서 더 상세하게 기술되고 특징과 반도체 칩에 대한 다음 설명은 접촉 구조를 생성하는 방법이나 해당 접촉 구조를 가진 반도체 칩을 생성하는 방법, 또는 그 반대 방법에 관한 것이기도 하다.
이점으로는, 본 발명의 진보 및 개선은, 도면과 병합되어, 대표적 실시예의 다음 설명에서 이해될 수 있을 수 있다.
도 1은 본 발명에 따른 광전자 반도체 칩의 제 1 대표적 실시예의 개략적인 면을 도시한 도면;
도 2는 본 발명에 따른 반도체 칩의 또 다른 대표적 실시예의 개략적인 면을 도시한 도면;
도 3은 광전자 반도체 칩의 또 다른 대표적 실시예의 개략적인 면을 도시한 도면;
도 4는 본 발명에 따른 반도체 칩용 반도체 본체의 상부면 및 하부면 각각을 도 4a 및 도 4b에서 개략적인 면을 도시한 도면;
도 5는 광전자 반도체 칩용 접촉 구조를 형성하기 위해 본 발명에 따른 방법의 제 1 대표적 실시예에서 중간 단계를 도 5a 내지 도 5d에서 개략적인 면을 도시한 도면;
도 6은 광전자 반도체 칩용 접촉 구조를 형성하기 휘해 본 발명에 따른 방법의 또 다른 대표적 실시예에서 중간 단계를 도 6a 내지 도 6d에서 개략적인 면을 도시한 도면이다.
동일 소자와, 동일 형태의 소자 및 동일 효과를 가진 소자는 도면에서 동일한 참조 기호로 제공된다.
도 1 및 2는 본 발명에 따른 광전자 반도체 칩(1), 예를 들면 LED 칩의 한 대표적 실시예의 개략면을 각각 제시한 도면이다.
각 경우에서 반도체 칩(1)은 복사 생성(radiation production)에 적합한 능동 영역(3)을 가진 반도체층 시퀀스를 포함하는 반도체 몸체(2)를 가진다. 연결층(4) 및 장벽층(5)은, 성장 기판 상(미도시)에서 MOVPE(유기 금속 기상 에피택 시)(metal-organic vapor phase epitaxy) 등에 의해 바람직하게 에피택셜적으로 성장되는 반도체층 시퀀스에서 집적화된다.
복사 투과성 및 전기적인 전도성 접촉층(6)은 반도체 몸체(2) 상에서 배치되고, 그리고 연결층(4) 및 장벽층(5)에 근접하게 된다. 연결 영역(7)은, 능동 영역에 전기적으로 전도성 있게 연결된 접촉층(6)을 통하여 연결층에 대한 접촉층의 직접적 접촉 영역에서 형성된다. 장벽 영역(8)은 장벽층(5)에 대한 접촉층의 직접적 접촉 영역에서 형성된다.
장벽 영역(8)을 통하여 반도체 몸체(2) 내로의 전하 캐리어 주입은 연결 영역(7)을 통하여 반도체 몸체 내로의 전하 캐리어 주입보다 더 어렵다. 그러므로 반도체 몸체 내의 전류 주입은, 연속되고 중단되지 않은 접촉층(6)에 의해 연결 영역 및 장벽 영역의 형성에 의해 더 쉽게 달성될 수 있다. 반도체 몸체(2)와 접촉층(6) 사이의 유전체층이 필요없되, 이 유전체층은 접촉층과 반도체 몸체 사이의 전기적 접촉을 형성하기 위해 대략적으로 컷아웃된다.
이점을 가진 하나의 실시예에 있어서, 연결층의 두께 및/또는 장벽층의 두께는 10 ㎚ 보다 크고, 바람직하게는 30 ㎚ 이상이고, 그리고 더 바람직하게는 50 ㎚ 이상이다. 대안적으로 또는 추가적으로, 장벽층의 두께 및/또는 연결층의 두께는 1000 ㎚ 미만인 것이 유리하고, 바람직하게는 500 ㎚ 이하이고, 그리고 더 바람직하게는 300 ㎚ 이하이다. 이와 같은 두께는 연결층에 특히나 적합하여, 일측 상에는 접촉층에 전기적으로 접촉하고 그리고 타측 상에는 장벽층에 의해 접촉층에 대한 장벽을 형성한다.
전기적 전도성 미러층(9)은 반도체 몸체(2)로부터 이격되어 향하는 접촉층(6)의 측 상에서 배열된다. 미러 층은 연속적이고, 중단없는 층임이 바람직하다. 또한, 미러층(9)은 접촉층(6)에, 특히 전체 영역 상에서 인접함이 바람직하다.
접촉층(6)은 미러층(9)과 반도체 몸체(2) 사이에서 유리하게 연속적으로 배치된다. 이는 반도체 몸체(2) 및 미러층(9)의 반도체 재료 사이에서 직접적 접촉을 피하게 할 수 있다. 이로써, 미러층의 재료 및 반도체 재료로부터의 합금의 반사율-감소 형성의 위험은 줄여질 수 있다. 그러므로, 미러층은 간단한 방법으로, 그 전체 측 프로파일 상에 균일하게 높은 반사율을 가질 수 있다.
반도체 몸체(2)는 반도체층 시퀀스용 성장 기판은 적소(미도시)에서 또는 완전하게 반도체층 시퀀스로부터 제거되는 박-막 반도체 몸체의 형태이기도 하다.
박막 반도체 몸체(2)에 기계적 안정성을 제공하기 위해서, 반도체층 시퀀스의 성장 기판과는 다른 마운트(mount)(10) 상에 배치된다. 그러므로, 반도체 칩(1)은 박-막 반도체 칩이다.
연결층(11)은 미러층(9)과 마운트 사이에서 배치되어서 박-막 반도체 몸체(2)를 마운트(10)에 부착된다. 연결층(11) 및/또는 마운트(10)는 전기적 전도성을 가짐이 바람직하여, 그 결과, 반도체 칩(1)의 전기 접촉 연결은 마운트(10), 연결층(11), 미러층(9) 및 접촉층(6)을 통해 구현될 수 있다.
실장 전극(12)은 접촉층(6)으로부터 이격되어 향하는 미러층(9)의 측 상에서, 특히, 접촉층(6)으로부터 이격되어 향하는 마운트(10)의 측 상에 배치된다. 실장 전극(12)에 의해, 반도체 칩(1)은 외부 연결 전도체 상에, 예를 들면, 표면-실 장가능한 장치의 연결 전도체 상에 배치될 수 있거나, 또는 회로 보드의 연결 전도체는 전기적으로 전도성 있게 실장 전극에 연결될 수 있고, 특히 부착될 수 있다.
전극(14)은 접촉층(6)으로부터 이격되어 향하는 반도체 칩(1)의 상부면(13) 상에 배치된다. 바람직하게, 전극(14)은 본딩 전극이고, 반도체 칩(1)이 외부 연결 전도체에 더 전기적 전도성으로 연결될 수 있는 본딩 와이어에 전기적으로 전도성 연결을 구현한다. 전극(14) 및 실장 전극(12)은 금속화(metallization)로서 각각 형성될 수 있다.
칩의 동작 동안, 전하 캐리어는 능동 영역(3) 내의 전극(12 및 14)을 통해 주입되고, 그리고 복사 방출 하에 재결합될 수 있다. 반도체 몸체(2) 내의 전극(14) 및 접촉층(6)을 통해 주입된 전하 캐리어는 적합한 화살표로 나타나게 된다.
연결 영역(7)의 구성 및 배치는 능동 영역(3)에서의 복사 생성이 이 목적에 특히나 적합한 영역 내에 집중되도록 하게 한다. 전극(14)에 의해 수직 방향으로 덮여진 능동 영역(3)의 영역에서 생성된 복사는, 능동 영역으로부터 제시된 바와 같이, 전극(14)에서 증가된 확률로 흡수된다. 그러므로, 연결 영역(7)은 측면 방향으로 전극(14)로부터 이격됨이 바람직하다. 장벽 영역(8)은 적당하게 전극(14)을, 특히나 완전하게 덮는다. 전극(14) 아래에서 생성된 복사에 대한 주의(precaution)가 멀어짐에 따라서, 장벽 영역(8)은 전극(14)에 의해 서로 덮여지게 되는 (서브)영역에서 전극(14)의 측 연장에 대해 측으로 넓어지게 된다. 이는 전극(14) 아래에서 생성되는 복사를 거의 막아서 그 결과 반도체 몸체의 전류를 퍼지게 한다.
반도체 칩(1)의 동작 동안, 복사 생성은 전극(14)에 의해 덮여지지 않는 능동 영역(3)의 영역 상에 집중된다; 참조적으로, 도 1 및 2가 경계벽을 가진 영역에서, 전극(14) 및 연결 영역(7)을 통한 반도체 몸체 내에 주입된 전하 캐리어는 생성되는 복사와 함께 재결합된다. 이러한 영역은 전극(14)으로부터 측면으로 적당하게 분리된다.
능동 영역(3)으로부터 시작하여 접촉층(6)의 방향으로 가는 복사는 복사-투과성 접촉층을 통하여 미러층(9)에 부딪치게 된다. 이 복사는 반도체 몸체(2) 내의 미러층(9)에 의해 되돌아 가게 반사될 수 있고, 미러층으로부터 이격되어 향하는 반도체 몸체(2)의 상부면(13)을 통해 반도체 칩(1)으로부터 방사될 수 있다. 이는 빔(15)에 의한 일례적 형성에서 나타나게 된다.
미러층(9)은 능동 영역(3), 예를 들면, 연결층(11)이나 마운트(10)로부터 이격되어 향하는 미러층의 측 상에 배치되는 소자에서 복사의 흡수를 줄이게 하면서, 동시에 상부면(13)을 통해 반도체 몸체로부터 가해진 복사력을 증가시킨다.
전하 캐리어의 비-복사 재결합의 위험은 반도체 몸체의 측면 에지 영역, 특히, 능동 영역(3)에서 특히나 높아지게 된다. 그러므로, 장벽 영역(8)은 능동 영역의 에지 영역을 덮음으로써, 반도체 몸체(2) 내의 접촉층(6)을 통하여 능동 영역의 에지 영역으로의 전하 캐리어 주입을 감소시킨다. 특히, 장벽층은 반도체 몸체(2)를 측면적으로 한정시킨다.
능동 영역(3)은 다른 전도성 타입(n-전도성 및 p-전도성 각각)인 제 1 반도체층(16) 및 제 2 반도체층(17) 사이에서 배치되거나 형성된다. 반도체층(16 및 17)은 클래딩 층임이 바람직하다. 클래딩 층은 능동 영역에서의 전하 캐리어의 포위를 증가시킬 수 있어서, 반도체 칩의 전력의 전환 효율성 및 복사력을 증가시킬 수 있다.
필요에 따라, 개별적 연결층을 없앨 수 있으므로, 반도체층(16)은 연결층으로서 사용될 수 있다.
전반적으로, 본 발명은 이미 설명되어 제공되는 반도체 몸체 내의 적소에서 전류 주입을 위해 더 쉽게 생성될 수 있는 접촉 구조를 가지는 그리고 고 출력 효율을 가지는 표면-복사 박-막 반도체 칩을 허용한다.
하나의 바람직한 실시예에서, 반도체 몸체, 특히, 능동 영역(3), 연결층(4), 장벽층(5), 제 1 반도체층(16) 및/또는 제 2 반도체층(17)은 Ⅲ-Ⅴ 반도체 재료를 포함한다. 특히 높은 내부 양자 효율을 가지는 반도체 칩은 그러한 반도체 재료로 형성될 수 있다. 게다가, 반도체 칩은 가시 복사를 생성하기에 바람직하게 고안된다.
접촉층(6)은 TCO 접촉층임이 바람직하다. 고복사 투과성을 더 가지는 TCO 재료는 높은 전기전도성에 의해 구별되기도 한다.
도 1에서 제시된 대표적 실시예와 도 2에서 제시된 대표적 실시예 사이에서의 하나의 차이점은 연결층의 배치 및 구조와 장벽층의 배치 및 구조이다.
도 1에 제시된 대표적 실시예에서, 장벽층(5)은 연속층으로서 형성되고, 연결층(4)과 능동 영역 사이에 배치된다. 연결층(4)은 적소에서 컷아웃되어, 접촉층이 연결층(4)을 통과하여 장벽층(5)과의 직접적 접촉에 의해 장벽 영역(8)을 형성 하게 한다. 이와 반대로, 도 2에서 제시된 대표적 실시예에서, 연결층(4)은 연속층으로서 형성되고, 장벽층(5)과 능동 영역 사이에서 배치된다. 이 경우에서, 장벽층(5)은 연결층에 대한 접촉층의 직접적 접촉에 의해 연결 영역(7)을 형성하기 위해 적소에서 컷아웃된다.
접촉층(6) 대 장벽층(5)의 전기적 접촉 저항은 접촉층(6) 대 연결층(4)의 접촉 저항과 비교하여 양 대표적 실시예에서 신중하게 증가된다. 연결 영역(7) 및 장벽 영역(8)은 접촉층(6)과 평행하게 연결되어, 그 결과, 증가된 접촉 저항으로 인해, 상당하게 적은 전하 캐리어는 연결층을 통하기보다는 장벽층을 통해 반도체 몸체 내로 주입된다. 연결층(4) 및 장벽층(5)은 이 목적에 대해 서로와는 다르게 고안됨이 바람직하다.
연결층은 능동 영역과 연결층 사이에서 배치된 제 1 반도체층(16)으로서 동일한 전도성 타입, 예를 들면, p-전도성임이 바람직하다.
특히, 반도체 칩의 여러 소자에 대해 적합한 개선은 다음 반도체 칩의 설명에서 정의되는데, 반도체 칩의 능동영역은 인화 화합물 반도체 재료, 특히, InGaAlP를 포함한다.
접촉층(6)은 ZnO 층임이 바람직하다. 필요에 따라, 접촉층은 전도성을 증가시키기 위해 도핑된다. 이 경우에서, 예를 들면, Al은 ZnO에 적합하다.
5*1015 1/(㎤) 이상인 도펀트 농도, 바람직하게는 1*1016 1/(㎤) 이상의 도펀트 농도, 특히나 바람직하게는 1*1017 1/(㎤) 이상의 도펀트 농도를 가진, Mg 등으 로 도핑된 p-전도성 (Al)GaAs 층은 반도체 몸체에 대한 ZnO 접촉층용 연결층(4)으로서 사용되기에 특히 적합하다. GaAs가 가시 분광 범위에서 흡수되기 때문에, AlGaAs 층은 가시 복사를 생성하는 능동 영역용 연결층으로서 특히나 적당하다. AlGaAs 층의 밴드 갭은 Al 함유를 통해 적합해질 수 있어서 연결층에서의 복사 흡수는 감소되거나 완전하게 피하게 된다. Al 함유는 40% 이하임이 바람직하다.
Au 또는 AuZn 미러층은 인화 화합물 반도체 재료에 의해, 특히 황색으로부터 적색 분광 범위에 의해 생성될 수 있는 복사용 고반사율에 의해 특히 구별된다.
마운트(10)는 게르마늄 또는 GaAs을 포함할 수 있거나 구성할 수 있다.
게다가, 미러층과 반도체 몸체 사이의 열 전도는 접촉 구조의 정의에 대한 유전체 물질없이 감소될 수 있다. 예를 들면, ZnO는 실리콘질화물(SiNx: 통상 0.1 W/(K㎝) 내지 0.2 W/(K㎝))보다 더 높은 열적 전도성(0.54 W/(K㎝))을 가진다. 결과적으로, 효율의 감소의 위험을 줄이기 위하거나 열 축적에 의해 야기된 반도체 칩에 손상을 가할 수 있다. 이는 마운트(10)가 없을 수 있거나 마운트가 매우 얇게 되는 반도체 칩에서 특히 관측될 수 있다.
반도체 칩(1)을 국부 전기적 접촉점의 정의에 대한 유전체 물질과 비교하여, 칩의 열 전도는 50% 까지 감소될 수 있다.
연결층(11)은 솔더층(solder layer), 예를 들면, AuSn을 함유하는 층, 수분-본딩 공정(wafer-bonding process)에 의해 형성된 전기적 전도성 접착층 또는 층일 수 있다.
장벽층(5) 및 연결층(4)은 장벽층(5)의 물질보다 연결층(4)의 물질에 전기적 으로 더 연결된 접촉층(6)의 물질을 가진 다른 재료를 가질 수 있다. 예를 들면, (Al)GaAs 연결층 등의 비소화물에 기반한 연결층의 경우에 있어서, 장벽층은 예를 들면, InAlP 또는 InGaAlP 인화 화합물 반도체 재료를 포함할 수 있다.
게다가, 연결층(4)의 접촉 저항은 연결층 및 장벽층에서의 도핑 레벨을 서로에 일치시킴으로써 장벽층(5)의 접촉 저항과 비교하여 신중하게 감소될 수 있다. 이 경우에 있어서, 연결층 및 장벽층은 도핑을 제외하고, 특히 동일한 재료 합성물을 가진다. 그러나, 접촉 저항에서의 차이점은 다른 재료 합성물에 의해 간단한 방법으로 증가될 수 있다.
접촉층(6) 대 연결층(4)의 접촉 저항과 비교하여 장벽층(5) 대 접촉층(6)의 접촉 저항을 증가시키시 위해, 장벽층은 연결층의 전도성 타입과는 다른 전도성 타입,예를 들면, n-전도성 타입을 위해 도핑될 수 있다.
반도체 몸체(2)내의 연결 영역을 통해 반도체 몸체 내의 현저한 전하 주입은 연결층으로서 도펀트 농도를 약하게 가지는 동일한 전도성 타입용 장벽층(5)을 도핑함으로써 달성될 수도 있다. 장벽층은 5*1015 1/(㎤) 미만의 도펀트 농도를 가짐이 바람직하다. 필요에 따라, 동일한 도펀트가 사용될 수 있거나, 다른 도펀트는 연결층과 장벽층을 위해 사용될 수 있다.
도펀트 농도나 전도성 타입을 통한 접촉 저항성에 영향을 끼치는 대안으로서, 장벽층은 비도핑되게 고안될 수 있는데, 장벽층 대 접촉층의 접촉 저항성은 연결층이 도핑되는 경우와 같이 증가될 수 있음을 의미한다. 이 경우에서도, 연결층 및 장벽층은 필요에 따라 도핑을 제외하고 동일한 재료 합성물을 가질 수 있다. 그러나, 접촉 저항성에서의 여러 차이점은 다른 물질 합성물에 의해 간단한 방법으로 증가될 수 있다.
도 1에 도시된 바와 같이, 대표적 실시예에서의 반도체 몸체(2) 내로 전하 캐리어가 주입된 후, 전하 캐리어는 연속되는 장벽층을 통해 능동 영역에 이르기 때문에, 도 1에서 도시된 대표적 실시예에서의 장벽층(5)은 바람직하게 비도핑되고, 대응적으로 얇게 되거나, 또는 낮은 도펀트 농도를 가진 연결층(4)으로서 동일 전도성 타입이다. 낮은 도펀트 농도는 반도체 몸체 내에서 저-저항 전하 캐리어 이송에 일반적으로 충분하고, 반도체 몸체 내의 낮은 장벽 전하 캐리어 주입에 효율적이다.
접촉층 및 미러층을 가진 반사 접촉 구조의 반사율을 최고로 하기 위해서, 접촉층은 바람직하게 λ/(4nk)보다 더 큰 두께를 가지고, 여기서 λ는 특정 발산 파장, 예를 들면, 상기에서 언급된 복사의 파장 중 하나인데, 상기 복사는 능동 영역에서 생성되고, 특히 반도에 칩으로부터 출력되는 복사이다. nk는 접촉층의 재료의 굴절률을 지칭한다. 예를 들면, 접촉층의 두께는 400 ㎚보다 더 크다. 바람직하게, 접촉층의 최소 두께는 이 방식으로 형성된다.
연결 영역(7)에서의 반도체 몸체에 전기적으로 우수하게 더 연결되어, 입사각의 넓은 범위에 대해 최고로 되는 반사율을 가지는 반사적 접촉 구조를 위해 이 방식으로 가능할 수 있다. 그러나, λ/(4nk) 미만의 두께, 예를 들면, 200 ㎚ 미만 의 두께를 가진 접촉층일지라도, 그 자체로 접촉 형성에 충분할 수 있다.
다른 바람직한 실시예에 있어서, 능동 영역은 2 중 헤테로 구조 또는 단일이나 다중 양자 우물 구조를 가진다. 이와 같은 구조는 능동 영역의 양자 효율성이 유리하게 증가되도록 한다.
적용의 목적에 있어서, 양자 우물 구조의 표현은 전하 캐리어가 가지는 여러 구조를 포함하거나, 속박에 의해 양자화된 그의 에너지 단계를 가질 수 있다. 특히, 양자 우물 구조의 표현은 양자화의 차원의 여러 표시를 포함하지 않는다. 그러므로, 이는, 특히, 양자 골(quantum trough), 양자 와이어(quantum wires) 및 양자점과, 그리고 이 구조의 여러 조합을 포함한다.
도 4는 본 발명에 따른 반도체 칩, 예를 들면 도 1 또는 도 2에서 도시된 칩의 개략적인 도면을 제시한다. 이 경우에서, 도 4a는 반도체 몸체(2)의 상부면(13)의 도면을 도시한 것이고, 도 4b는 반도체 몸체(2) 상의 연결층(4) 및 장벽층(5)의 도면을 도시한다.
전극(14)은 본딩 와이어에 연결되는 전극 영역(140)을 가진다. 전류 퍼짐(current spreading)을 위해 사용된 웹스(webs)(141)는 영역(140)에 전기적으로 전도성 있게 연결된다. 영역(140)은 웹스(141)에 의해 전극 프레임(142)에 전기적으로 전도성 있게 연결된다. 전극 프레임(142)은 상부면(13)의 에지 영역에서 배치된다. 전극 프레임 및 전극 웹스는 도 1 및 2에서 도시된 단면에서 명백하게 국한되지는 않는다.
이와 같은 전극 구조는 측면 전류 퍼짐이 달성되도록 하고, 전극 영역(140) 으로부터 시작된다.
도 4b에 도시된 바와 같이, 장벽 영역(8)의 형상은 도 4a에서 도시된 전극 구조의 형상에 일치됨이 바람직하다. 이 목적에 있어서, 장벽 영역은 전극 구조에 대응하는 기본 기하학적 구조를 가질 수 있다.
도 4에 따라서, 반도체 칩(1)은 복수의 개별 연결 영역(7)과 하나의 연속된 장벽 영역(8)을 가질 수 있는데, 이는 전극 구조에 대응되게 형성된다. 따라서, 장벽 영역(8)은 영역(80)을 가지고, 웹스(81)가 영역(80)에서부터 장벽 프레임(82)에 연결되어 시작된다. 장벽 영역의 해당 영역은, 바람직하게, 전극 구조보다 더 큰 측면 범위를 각각 가진다. 장벽 영역은 반도체 몸체에서 전류 퍼짐에도 불구하고, 복사 생성은 전극 구조 아래에서의 능동 영역에서 피하게 되도록 구성됨이 바람직하다.
게다가, 필요에 따라, 반도체 칩은 복수의 개별적 장벽 영역(미도시)을 가질 수 있다. 이는, 목표가 반도체 몸체의 에지 영역에서 전하 캐리어의 재결합을 차단하려는 목적을 가질 시에 특히나 적합하고, 그리고 전극(14)은 전극 영역(140)만을 가진다. 그 후, 제 1 장벽 영역은 전극 영역(140) 아래에서 배치됨이 바람직하고, 그리고 제 1 장벽 영역으로부터 공간적으로 분리된 제 2 장벽 영역은 반도체 몸체(2)의 에지 영역에서 배치된다.
게다가, 연결 영역은 특히, 개별 장벽 영역이 사용되는 경우, 응집 영역(미도시)일 수 있다.
도 3은 본 발명에 따라 광전자 반도체 칩(1)의 추가적인 대표적 실시예를 도 시한다. 반도체 칩(1)은 도 1 및 2에 도시된 대표적 실시예에 기본적으로 대응된다. 그와 반대로, 반도체 몸체(2)는 접촉층(6)을 향하는 반도체 몸체(2)의 측으로부터 시작하여, 능동 영역(3)의 방향으로 연장하는 하나 이상의 오목부(20)를 가진다. 특히, 오목부(20)는 능동 영역(3)의 방향으로 테이퍼(taper)될 수 있다.
게다가, 오목부(20)는 연결층(4), 장벽층(5) 및 가능한 반도체층(16)을 통하여 나간다. 접촉층(6)은 오목부내로 연장되고, 바람직하게 그것을 라인화(line)한다. 미러층(9)은 바람직하게 오목부내로도 연장한다.
접촉층(6)이 추가적인 장벽층(19)에 근접하는 추가적인 장벽층(18)은 능동 영역(3)과 접촉층 사이에서 배치된다. 추가적인 장벽층은 바람직하게 p-전도성이고, 연결층보다, 상기의 설명에 대응하는 더 작은 도펀드 농도를 가진다.
상부면(13)에 대해 반도체 몸체 내의 미러층 상에 되돌아가는 반사된 복사의 각 분포는 연속적으로 평평한 미러층 상의 반사와 비교하여 오목부를 통해 그리고, 특히 그에 배치된 미러층을 통해 더 넓게 확산될 수 있다. 따라서, 총 내부 반사에 대한 컷-오프(cut-off) 각도 보다 작은 각도에서 반도체 몸체(2)의 상부면(13)에 미쳐서 반도체 몸체로부터 가해질 수 있는 복사의 확률은 증가된다. 대응하는 방식으로, 반도체 몸체에서 전달하는 내부적 반사에 의한 복사의 총 비율은 오목부(20)에 의해 감소될 수 있다. 이는 전반적으로 반도체 칩의 출력 효율을 증가시킨다.
예를 들면, 오목부(20)는 마이크로프리즘 구조에 의해 형성될 수 있다. 오목부(20)는, 예를 들면, 에칭에 의해 생성된다.
복수의 개별 오목부가 구비될 수 있거나, 하나의 연속적인 오목부가 구비될 수 있다.
도 5 및 6은, 도 5a 내지 5d에서, 그리고 도 6a 내지 6d 각각에서, 복사 생성에 적합한 광전자 반도체 칩에 대한 접촉 구조를 생성하는 본 발명에 따른 방법의 한 대표적 실시예를 각각 제시한다. 접촉 구조를 형성하는 방법은 이 경우에서 도 1에서 제시된 바와 같이, 반도체 칩의 생성에 관련하여 설명되고, 도 6에서 제시된 바와 같은 방법은 도 2에서 제시된 반도체 칩에 적합하다.
우선, 양 방법에 있어서, 반도체층 시퀀스(21)는 도 5a 및 도 6a에 있어서, 연결층(4) 및 장벽층(5)을 포함하여 구비된다. 게다가, 반도체층 시퀀스는 복사 생성에 적합한 능동 영역(3)을 가진다. 반도체층 시퀀스(21)는 기판(22) 상에 배치된다. 기판(22)은 반도체층 시퀀스(21)가 MOVPE 등에 의해 엑피택셜하게 성장되는 성장 기판임이 바람직하고, 연결층은 반도체층 시퀀스에 모놀리식으로 집적화되고, 그리고 장벽층은 모놀리식으로 집적화된다. 연결층(4) 및 장벽층(5)은 기판(22)으로부터 이격되어 향하는 능동 영역의 측 상에 배치됨이 바람직하다.
예를 들면, GaAs는 인화 화합물 반도체 재료에 기반하여 능동영역을 가진 반도체층 시퀀스용 성장 기판으로서 적합하다. 반도체층 시퀀스(21)는 특히, 광전자 반도체 칩용 반도체 몸체를 형성한다.
연결층(4) 및 장벽층(5)은, 미리 제조된 반도체층 시퀀스에 적용되는 소정의 재료나 접촉층용 소정의 재료 성분에 비교하여 다른 접촉 저항, 바람직하게는 소정의 접촉 저항을 갖도록 고안된다. 접촉층에서 장벽층으로의 접촉 저항은 이 경우에 있어서, 연결층에서 소정의 접촉층으로의 접촉 저항보다 더 적당하다.
도 5a에 따라서, 장벽층(5)은 능동 영역(3)과 연결층 사이에서 배치되는 한편, 반대로 도 6a에 따라서, 연결층은 능동 영역과 장벽층 사이에서 배치된다.
도 5b에서 연결층(4)은 적소에서 제거되어, 장벽층(5)을 노출시켜서 접촉층에 대한 장벽 영역을 형성하거나, 도 6b에서 장벽층(5)이 적소에서 제거되어, 연결층(4)이 노출되어서 접촉층에 대한 연결 영역을 형성한다. 예를 들면, 적합한 구조화된 마스크를 사용한 에칭 공정은 적소에서 제거용에 적합하다.
이 경우에서, 연결층이나 장벽층의 각 소정의 영역은 제거된다. 도 5에서 제시된 바와 같은 대표적 실시예에 있어서, 연결층(4)의 영역은 칩의 반도체 몸체내로의 전류 주입은 최종 반도체 칩에서 이루어지지 않게 제거된다. 반대로, 도 6에 제시된 방법에 있어서, 연결 영역의 영역은 전류 주입이 최종 반도체 칩에서 이루어지게 노출된다. 특히, 반도체 칩용 장벽 영역 및 연결 영역은 반도체층 시퀀스의 이 구조에 의해서만 정의된다.
그 후, 접촉층(6)은 기판(22)으로부터 이격되어 향하는 반도체층 시퀀스(21)의 측에 적용되는데, 접촉층(6)은 장벽 영역(8)에서 장벽층(5)에 인접하고, 연결 영역(7)에서 연결층(4)에 인접하게 된다. 접촉층(6)은 연결 영역(7)을 통해 능동 영역에 전기적으로 전도성 있게 연결되고, 능동 영역에서 생성된 복사는 그를 통해 간다. TCO 접촉층(6), 특히, ZnO 접촉층은 이 경우에 특히나 적합하다. 접촉층(6)은 스퍼터링이나 PECVD에 의해, 특히 진공 공정을 사용하여 반도체층 시퀀스(21) 상에 증착될 수 있다.
접촉층(6)이 적용되면, 층 조립은 소결될 수도 있는데, 이는 연결층(4)에 대 한 접촉층의 전기적 접촉 특성을 바람직하게 개선시킨다. 반도체층 시퀀스와 반도체층 시퀀스에 적용된 접촉층을 가진 층 조립은, 450 ℃의 온도에서 5분 이상으로, 예를 들면 7분 동안 소결될 수 있다.
접촉층(6)은 기본적으로 전기적으로 장벽층에 연결될 뿐만 아니라 연결층(4)에도 연결될 수 있기 때문에, 접촉층은 반도체층 시퀀스의 전체 영역 상에 적용될 수 있다. 그 후, 접촉층의 구조화된 적용이나 이후의 구조화 단계가 없어도 가능한데, 그럼에도 불구하고 국부 전류 주입을 달성할 수 있다. 전류가 반도체층 시퀀스내로 국부 전류 주입을 통해 가도록 하는 개구부를 가진 장벽 영역과 접촉층 사이의 구조화된 유전체층이 없이도 가능하기도 하다.
그 후, 미러층(9)은 반도체층 시퀀스(21)로부터 이격되어 향하는 접촉층(6)의 측에 적용된다. 미러층은 바람직하게 금속이거나 금속을 함유한 합금의 형태이다. 미러층은 예를 들면, 기상 증착이나 스퍼터링에 의해, 특히, 진공 공정을 사용하여 층 조립 상에 증착될 수 있다. 예를 들면, 미러층은 Au 또는 AuZn을 포함하거나 Au 또는 AuZn으로 구성된다. 미러층은 전체 영역 상의 층 조립 상에 증착될 수 있다.
이로 인한 구조는 도 5c 및 6c에 개략적으로 각각 제시된다. 접촉층(6)이 연속적으로 되어 있기 때문에, 반도체층 시퀀스의 반도체 재료와 미러층(9) 상이의 직접적 접촉이 막게 되어, 미러층과 반도체 재료 사이의 반사율을 감소하는 합금 형성을 감소시킨다.
그 후, 기판으로부터 이격되어 향하는 미러층(9)의 측 상의 연결층(11)에 의 해 마운트(10)에 부착된다. 예를 들면, 마운트는 Ge 또는 GaAs을 포함할 수 있다. 연결층(11)은 전기적으로 전도성 있음이 바람직하다. 연결층(11)은 솔더층과, 전기적으로 전도성 있는 접착층이나 웨이퍼-본딩 공정을 사용하여 형성된 층의 형성일 수 있다.
그 후, 기판은 예를 들면, 에칭이나 레이저 제거 공정에 의해 반도체층 시퀀스(21)로부터 적어도 적소에서 제거되거나(미도시) 완전하게 제거된다. 공정에 있어서, 접촉층(6)으로부터 이격되어 향하는 반도체층 시퀀스(21)의 상부면(13)의 영역은 적어도 노출되는데, 이는 전극(14)이 적용될 수 있는 특히 증착될 수 있다. 그러나, 기판(22)은 완전하게 제거됨이 바람직하다. 이로써 칩의 물리적 높이는 감소될 수 있다.
외부 전기적 연결 전도체 상의 반도체 칩을 실장하는 금속화 등의 실장 전극(12)은 반도체층 시퀀스(21)로부터 이격되어 접촉층(6)의 측, 특히, 반도체층 시퀀스(21)로부터 이격되어 향하는 마운트(10)의 측에 적합한 시간에서 적용된다. 반도체층 시퀀스(21)에 의해 형성된 반도체 몸체를 가진 각각의 방법에 의해 생성된 반도체 칩(1)은 도 5d 및 6d 각각에서 개략적으로 제시된다.
방법은 물론 웨이퍼 조립에서 복수의 반도체 칩의 시뮬레이션 생성용으로도 사용될 수 있는데, 이 경우, 칩은 국부 전류 주입용 접촉 구조를 특히 용이하게 그리고 낮은 단가로 생성될 수 있다. 이 경우에 있어서, 접촉층은 반도체층 시퀀스에서 정의되는 연결 영역을 통해 구현되는 전기적 연결을 가진 전체 영역상의 전체 웨이퍼 상에 증착될 수 있다.
본 특허 출원은 2006년 4월 27일에 제출된 독일 특허 출원 DE 10 2006 019725.9와 2006년 7월 27일에 제출된 DE 10 2006 034847.8의 우선권을 청구하고, 전체 개시 내용은 참조로서 본 출원 여기에 명백하게 포함된다.
본 발명은 대표적 실시예에 기초한 설명에 의해 국한되지 않는다. 오히려 본 발명은 신규 특징과 그 특징의 조합을 포함하므로, 이 특징이나 이 조합이 특허 청구항 또는 대표적 실시예에 그 자체로 명백하게 기술되지 않을지라도 특히 특허 청구항의 특징의 여러 조합을 포함한다.

Claims (30)

  1. 광전자 반도체 칩(1)에 있어서,
    복사 생성에 적합한 반도체층 시퀀스 및 능동 영역(3)을 포함하는 반도체 몸체(2)를 가지고, 그리고
    상기 반도체 몸체 상에 배치되고 상기 능동 영역에 전기적으로 전도성 있게 연결된 복사-투과성 및 전기적으로 전도성 있는 접촉층(6)을 가지고,
    상기 접촉층은 상기 반도체층 시퀀스에서 장벽층(5)을 넘고, 상기 반도체층 시퀀스에서 연결층(4)을 넘어 연장하고, 그리고
    상기 접촉층은 상기 연결층의 연결 영역(7)에 의해 상기 능동 영역에 전기적으로 전도성 있게 연결되는 것을 특징으로 하는 광전자 반도체 칩.
  2. 제 1 항에 있어서,
    상기 접촉층(6)은 장벽 영역(8)에서 상기 장벽층(5)에 인접하고, 그리고/또는 상기 접촉층은 상기 연결 영역(7)에서 상기 연결층(4)에 인접하는 것을 특징으로 하는 광전자 반도체 칩.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 접촉층(6) 대 상기 연결층(4)의 전기적 접촉 저항은 상기 접촉층 대 상기 장벽층(5)의 전기적 접촉 저항 미만인 것을 특징으로 하는 광전자 반도체 칩.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 접촉층(6)은 복사-투과성 및 전기적으로 전도성 있는 산화물, 특히 아연 산화물, 주석 산화물이나 인듐-주석 산화물을 포함하는 것을 특징으로 하는 광전자 반도체 칩.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    미러층(9)은 상기 능동 영역(3)으로부터 이격되어 향하는 상기 접촉층(6)의 측 상에 배치되는 것을 특징으로 하는 광전자 반도체 칩.
  6. 제 5 항에 있어서,
    상기 미러층(9)은 금속을 포함하는 것을 특징으로 하는 광전자 반도체 칩.
  7. 제 4 항 및 제 6 항에 있어서,
    상기 미러층(9)은 금을 포함하고, 상기 접촉층(6)은 아연산화물을 포함하는 것을 특징으로 하는 광전자 반도체 칩.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 장벽층(5) 및 상기 연결층(4)은 다른 전도성 타입인 것을 특징으로 하는 광전자 반도체 칩.
  9. 제 8 항에 있어서,
    상기 반도체층 시퀀스에서, 상기 장벽층(5)으로부터 이격되어 향하는 상기 능동 영역(3)의 측상에 배치된 반도체층과 상기 장벽층은 동일한 전도성 타입인 것을 특징으로 하는 광전자 반도체 칩.
  10. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 연결층(4)은 도핑되고, 그리고 상기 장벽층(5)은 비도핑되는 것을 특징으로 하는 광전자 반도체 칩.
  11. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 연결층(4) 및 상기 장벽층(5)은 동일 전도성 타입이고, 상기 연결층의 도펀트 농도는 상기 장벽층의 도펀트 농도보다 큰 것을 특징으로 하는 광전자 반도체 칩.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 연결층(4)은 p-전도성인 것을 특징으로 하는 광전자 반도체 칩.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 연결층(4)은 상기 능동 영역(3)과 상기 장벽층(5) 사이에서 배치되는 것을 특징으로 하는 광전자 반도체 칩.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 장벽층(5)은 상기 접촉층(6)이 연장하여 통하는 컷아웃을 가지는 것을특징으로 하는 광전자 반도체 칩.
  15. 제 1 항 내지 제 13 항 중 어느 한 항 또는 제 14 항에 있어서,
    상기 장벽층(5)은 상기 능동 영역(3)과 상기 연결층(4) 사이에서 배치되는 것을 특징으로 하는 광전자 반도체 칩.
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 연결층(4)은 상기 접촉층(6)이 연장하여 통하는 컷아웃을 가지는 것을 특징으로 하는 광전자 반도체 칩.
  17. 제 1 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 접촉층(6)은 어떤 컷아웃도 없는 층인 것을 특징으로 하는 광전자 반도체 칩.
  18. 제 1 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 연결층(4)과 상기 장벽층(5)은 상기 반도체 몸체(2)에 모놀리식으로 집 적화되는 것을 특징으로 하는 광전자 반도체 칩.
  19. 제 1 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 반도체 몸체(2)는 박-막 반도체 몸체인 것을 특징으로 하는 광전자 반도체 칩.
  20. 제 19 항에 있어서,
    상기 반도체 칩은 상기 반도체층 시퀀스가 배치되는 마운트(10)를 포함하고, 그리고 상기 접촉층(6)은 상기 반도체층 시퀀스와 상기 마운트 사이에서 배치되는 것을 특징으로 하는 광전자 반도체 칩.
  21. 제 20 항에 있어서,
    상기 마운트(10)는 상기 반도체층 시퀀스의 성장 기판(22)과는 다른 것을 특징으로 하는 광전자 반도체 칩.
  22. 제 2 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 장벽 영역(8)은 전극이 상기 장벽 영역으로부터 향하는 상기 반도체 몸체의 측 상에 배치되는 상기 반도체 칩(14)의 전극을 덮는 것을 특징으로 하는 광전자 반도체 칩.
  23. 제 2 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 장벽 영역(8)은 상기 반도체 칩의 에지 영역에서 배치되는 것을 특징으로 하는 광전자 반도체 칩.
  24. 제 22 항 및 제 23 항에 있어서,
    복수의 장벽 영역(80,81,82)을 가지고, 이러한 장벽 영역(80) 중 하나는 상기 전극(14)을 덮고, 상기 전극(14)은 상기 반도체 칩의 장벽 영역으로부터 이격되어 향하는 상기 반도체 몸체의 측 상에 배치되고, 그리고 또 다른 장벽 영역(82)는 상기 반도체 칩의 에지 영역에 배치되는 것을 특징으로 하는 광전자 반도체 칩.
  25. 제 24 항에 있어서,
    상기 장벽 영역(80,81,82)은 연속적인 것을 특징으로 하는 광전자 반도체 칩.
  26. 복사 생성에 적합한 광전자 반도체 칩용 접촉 구조를 생성하는 방법으로서, 상기 방법은:
    - 연결층(4)과 장벽층(5)를 가진 반도체층 시퀀스(21)를 구비하는 단계를 가지고, 상기 장벽층은 상기 접촉층 상에 배치되고;
    - 상기 반도체층 시퀀스에서 상기 연결층의 적소에서 제거하여 상기 장벽층을 노출시키거나 상기 반도체층 시퀀스에서 상기 장벽층의 적소에서 제거하여 상기 연결층을 노출시키는 단계를 가지고;
    - 복사-투과성 및 전기적으로 전도성 있는 연결층(6)을 상기 반도체층 시퀀스 상에 적용하는 단계를 가지고, 상기 접촉층은 상기 연결층 상에 그리고 상기 장벽층 상에 모두다 직접적으로 배치되는 것을 특징으로 하는 접촉 구조용 생성 방법.
  27. 제 26 항에 있어서,
    상기 접촉층(6)은 상기 반도체층 시퀀스 상에 증착되는 것을 특징으로 하는 접촉 구조용 생성 방법.
  28. 제 26 항 또는 제 27 항에 있어서,
    상기 접촉층(6)이 적용된 후 소결 공정이 이행되는 것을 특징으로 하는 접촉 구조용 생성 방법.
  29. 제 26 항 내지 제 28 항 중 어느 한 항에 있어서,
    미러층(9)은 상기 연결층(4)으로부터 이격되어 향하는 상기 접촉층(6)의 측 상에 배치되는 것을 특징으로 하는 접촉 구조용 생성 방법.
  30. 제 26 항 내지 제 29 항 중 어느 한 항에 있어서,
    상기 방법은 청구항 제 1 항 내지 제 25 항 중 어느 한 항에 따른 반도체 칩(1)의 생성 동안 실행되는 것을 특징으로 하는 접촉 구조용 생성 방법.
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