KR20090009454A - 온 다이 터미네이션 회로 - Google Patents

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KR20090009454A
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Abstract

본 발명은 반도체 회로에 관한 것으로, 더욱 상세하게는 더욱 상세하게는 제어코드의 변화에 대응되는 온 다이 터미네이션 저항값의 차가 일정 범위 내의 값을 갖는 온 다이 터미네이션 회로에 관하여 개시한다. 개시된 본 발명은 최소한 둘 이상의 저항 가변 모드가 적용된 복수의 저항부를 가지며, 제어코드에 의해 선택된 상기 저항부로써 온 다이 터미네이션 저항값을 형성하는 하이브리드 저항회로; 및 상기 온 다이 터미네이션 저항값과 기준 저항값을 비교하여, 상기 온 다이 터미네이션 저항값이 교정 범위 내의 저항값을 갖도록 다수 비트의 상기 제어코드를 제공하는 제어회로;를 포함하여 구성되어, ODT 회로에 의해 교정의 정확도를 효과가 있다.

Description

온 다이 터미네이션 회로{On Die Termination Circuit}
도 1은 종래 기술에 따른 ODT 회로를 나타내는 구성도.
도 2는 도 1의 저항회로의 상세 회로도.
도 3은 도 1의 ODT 회로에서 제어코드에 의해 형성되는 ODT 저항의 특성을 시뮬레이션한 그래프.
도 4는 본 발명의 실시예에 따른 ODT 회로를 나타내는 구성도.
도 5는 도 4의 하이브리드 저항회로의 상세 회로도.
도 6은 도 4의 제어회로의 상세 회로도.
도 7 내지 도 9는 본 발명과 종래 기술을 비교하는 시뮬레이션 그래프.
본 발명은 반도체 회로에 관한 것으로, 더욱 상세하게는 제어코드의 변화에 대응되는 온 다이 터미네이션 저항값의 차가 일정 범위 내의 값을 갖는 온 다이 터미네이션 회로에 관한 것이다.
일반적으로, 반도체 회로는 외부 시스템과 전송라인을 통해 신호를 송수신하는데, 전송라인의 임피던스(Impedance)와 전송라인과 직접 연결된 반도체 회로 내 의 임피던스가 서로 다른 경우 신호 반사가 발생한다.
이러한, 신호 반사는 고속 동작을 저해하므로 반도체 회로는 전송라인과 직접 연결된 반도체 회로의 임피던스를 전송라인의 임피던스와 매칭시키기 위해 입출력 핀에 온 다이 터미네이션(On Die Termination; 이하, ODT라함) 회로를 구비한다.
도 1을 참조하면, 종래 기술에 따른 ODT 회로는 저항회로(10)와 제어회로(20)를 포함한다.
저항회로(10)는, 도 2와 같이, 전원 전압단 VDDQ와 공통 노드(ND1) 사이에 병렬로 연결되는 다수의 브랜치들(B1 ~ Bn)을 포함하며, 각 브랜치(B1 ~ Bn)는 직렬로 연결된 스위치(S1 ~ Sn)와 저항(R1 ~ Rn)을 포함하고, 제어코드 PCODE<1:n>에 의해 선택된 스위치(S1 ~ Sn)가 동작하여 전류 패스가 형성된 저항(R1 ~ Rn)의 총 합산 병렬 저항값을 ODT 저항값으로 제공한다.
여기서, 스위치(S1 ~ Sn)는 게이트로 인가되는 제어코드 PCODE<1:n>에 의해 선택적으로 턴온되는 PMOS 트랜지스터로 구성된다.
그리고, 저항(R1 ~ Rn)은 설정 방식에 따라 상대적인 저항비가 결정되는데,대표적으로 사용되는 풀 바이너리 웨이팅(Full Binary Weighting) 방식을 적용한 경우, 각 브랜치 간의 저항비는 2로 설정되며 그 식은 다음과 같다.
R2=1/2R1; R3=1/4R1; R4=1/8R1; ... ; Rn=1/2n-1R1
도 1에서 제어회로(20)는 공통 노드(ND1)와 접지 전압단 VSS 사이에 연결되는 기준 저항 ZQ, ODT 저항과 기준 저항 ZQ에 의해 분배되는 분배 전압 VIN을 기준 전압 VREF와 비교하는 비교부(22), 비교부(22)에서 출력되는 비교신호 COM에 의해 증가 또는 감소하며 클럭 CLK에 동기되는 카운트 신호 COUNT를 출력하는 카운터부(24), 및 저항회로(10)의 각 브랜치(B1 ~ Bn)에 일대일로 대응되며 카운터 신호 COUNT에 의해 증가 또는 감소하고 인에이블 신호 EN에 의해 제어되어 제어코드 PCODE로 출력하는 제어부(26)를 포함한다.
여기서, 기준 전압 VREF의 레벨은 통상적으로 전원 전압단 VDDQ 레벨의 절반인 VDDQ/2 레벨로 설정되며, 이는, ODT 저항과 기준 저항 ZQ의 크기가 동일한 경우의 분배 전압 VIN의 레벨과 같다.
그리고, 카운트 신호 COUNT의 비트 수와 제어코드 PCODE의 비트 수는 동일하며, 카운터 신호 COUNT 및 제어코드 PCODE의 증가 또는 감소는 비트 값의 증가 또는 감소를 의미한다.
이러한, 제어회로(20)는 ODT 저항과 기준 저항 ZQ의 크기를 비교하며 클럭 CLK이 진행됨에 따라 단계적으로 ODT 저항과 기준 저항 ZQ과의 차이가 줄어들도록 제어코드 PCODE의 비트 값을 조절한다.
그 결과, ODT 저항은 유한한 클럭 내에 기준 저항 ZQ과 1 비트 레졸루션 이내의 차이로 수렴된다. 여기서, 비트 레졸루션(Bit Resolution)이란, 제어코드 PCODE의 1 비트 변화에 따른 ODT 저항값의 차이로 정의된다.
도 3을 참조하면, 종래 기술에 따른 ODT 회로는 그래프 G1과 같이 제어코드 PCODE에 대응하여 ODT 저항을 비선형적으로 제공한다.
여기서는, 설명의 편의상, 저항회로(10)는 5 비트의 제어코드 PCODE에 의해 제어되고, 기준 저항 ZQ가 240옴(Ω)이며, 제어코드 PCODE의 비트 값 "11000"에서 ODT 저항이 240옴(Ω)으로 교정됨을 가정한다.
이때, 제어코드 PCODE의 비트 값 "11000"을 기준 코드(Default Code ; DC)라 하고, 도 3의 X축은 제어코드 PCODE의 비트 값을 10진수로 표시하고, Y축은 ODT 저항을 표시한다.
그래프 G1를 참조하면, ODT 저항값은 기준 코드(24)를 기준으로 하여 제어코드 PCODE가 감소하는 방향에 대하여 비트 레졸루션이 커지고, 반대로 제어코드 PCODE가 증가하는 방향에 대하여 비트 레졸루션이 감소하는 특성이 있다.
즉, 제어코드 PCODE의 변화에 대응하는 ODT 저항은 비트 레졸루션이 일정하지 않다. 이는 풀 바이너리 웨이팅 방식에 의해 저항비가 설정되는 ODT 회로의 일반적인 특성이다.
한편, ODT 회로의 저항(R1 ~ Rn)은 공정에 의해 생성되므로 외부 환경, 예컨데, PVT(Process, Voltage, Temperature) 변화에 의해 설계시와 다른 저항값을 갖게 되는 경우가 빈번히 발생한다. 따라서, ODT 회로는 제어코드 PCODE를 조절하여 ODT 저항을 기준 저항 ZQ에 근접하도록 교정(Calibration)한다.
예컨대, 도 3의 그래프 G2와 같이, 기준 코드(24)에 대응되는 ODT 저항이 기준 저항 ZQ인 240옴(Ω)보다 큰 270(Ω)인 경우, ODT 회로는 제어코드 PCODE를 증가시켜 ODT 저항을 기준 저항 ZQ로 감소시킨다.
반대로, 도 3의 그래프 G3와 같이, 기준 코드(24)에 대응되는 ODT 저항이 기준 저항 ZQ의 크기 240옴(Ω)보다 작은 210(Ω)인 경우, ODT 회로는 제어코드 PCODE를 감소시켜 ODT 저항을 기준 저항 ZQ로 증가시킨다.
따라서, 제어코드 PCODE의 변화에 대응하는 ODT 저항값의 차, 즉 비트 레졸루션이 일정하지 않은 경우, 교정의 정확도가 저하되어 반도체의 고속 동작을 어렵게 하는 문제가 있다.
특히, 제어코드 PCODE가 감소하여 ODT 저항값을 교정하는 경우, 비트 레졸루션이 증가하므로 교정의 정확도는 더욱 저하되는 문제가 있다.
따라서, 본 발명의 목적은 제어코드의 변화에 대응하여 ODT 저항값의 차이가 일정 범위 내의 값을 갖도록 ODT 저항값을 제어함에 있다.
상기한 목적을 달성하기 위한 본 발명의 온 다이 터미네이션 회로는, 최소한 둘 이상의 저항 가변 모드가 적용된 복수의 저항부를 가지며, 제어코드에 의해 선택된 상기 저항부로써 온 다이 터미네이션 저항값을 형성하는 하이브리드 저항회로; 및 상기 온 다이 터미네이션 저항값과 기준 저항값을 비교하여, 상기 온 다이 터미네이션 저항값이 교정 범위 내의 저항값을 갖도록 다수 비트의 상기 제어코드를 제공하는 제어회로;를 포함하여 구성됨을 특징으로 한다.
상기 하이브리드 저항회로는, 저항값 지정 모드가 적용된 다수의 브랜치로써 상기 온 다이 터미네이션 저항값을 형성하는 제1 저항부; 및 저항값 순차 가변 모 드가 적용된 다수의 브랜치로써 상기 온 다이 터미네이션 저항값을 형성하는 제2 저항부; 를 포함하여 구성됨을 특징으로 한다.
상기 제1 및 제2 저항부는, 상기 브랜치들이 전원단과 공통 노드 사이에 병렬로 연결되고, 각 브랜치는 직렬 연결된 스위치와 저항을 포함하여 구성됨이 바람직하다.
여기서, 상기 제1 저항부는, 상기 저항의 값이 상기 제어코드의 변화에 대응하는 상기 온 다이 터미네이션 저항값의 차가 균일한 상기 저항값 지정 모드에 의해 설정됨이 바람직하다.
그리고, 상기 제2 저항부는, 상기 저항의 값이 상기 제어코드의 변화에 대응하는 상기 온 다이 터미네이션 저항값의 차가 점진적으로 가변되는 상기 저항값 순차 가변 모드에 의해 설정됨이 바람직하다.
상기 온 다이 터미네이션 저항값의 차는 상기 제어코드의 증가에 대응하여 점진적으로 감소함이 바람직하다.
상기 스위치는 게이트로 인가되는 상기 제어신호에 의해 제어되어 상기 전원단의 전압 레벨을 상기 공통 노드로 전달하는 MOS 트랜지스터임이 바람직하다.
상기 전원단은 전원 전압 레벨이고, 상기 스위치는 PMOS 트랜지스터임이 바람직하다.
상기 전원단은 접지 전압 레벨이고, 상기 스위치는 NMOS 트랜지스터임이 바람직하다.
상기 제어회로는, 상기 온 다이 터미네이션 저항값과 상기 기준 저항값을 비 교하여 비교신호를 비교부; 상기 비교신호에 응답하여 증가 또는 감소하는 카운트 신호를 출력하는 카운터부; 및 상기 카운트 신호를 디코딩하여 그에 대응되는 제어코드를 출력하는 제어부;를 포함하여 구성됨이 바람직하다.
상기 제어부는, 상기 카운트 신호를 디코딩하는 디코딩부; 및 인에이블 신호에 의해 상기 디코딩된 신호를 상기 제어코드로 출력하는 출력부;를 포함하여 구성됨이 바람직하다.
상기 디코딩부는, 상기 각 저항부에 대응되는 디코딩 회로를 구비하고, 상기 카운트 신호에 의해 하나의 상기 디코딩 회로가 선택되어, 선택된 상기 디코딩 회로에 의한 상기 카운트 신호의 디코딩이 수행됨이 바람직하다.
상기 디코딩 회로는, 상기 저항값 지정 모드가 적용된 상기 제1 저항부로써 상기 온 다이 터미네이션 저항값을 표현하는 제1 디코딩 신호를 생성하는 제1 디코딩 회로; 및 상기 저항값 순차 가변 모드가 적용된 상기 제2 저항부로써 상기 온 다이 터미네이션 저항값을 표현하는 제2 디코딩 신호를 생성하는 제2 디코딩 회로;를 포함하여 구성됨이 바람직하다.
상기 제1 디코딩 회로는 상기 카운트 신호의 조합에 의하여 상기 카운트 신호보다 많은 비트의 상기 제1 디코딩 신호를 출력함이 바람직하다.
상기 제2 디코딩 회로는 상기 카운트 신호를 전달하여 상기 제2 디코딩 신호를 출력함이 바람직하다.
본 발명의 목적을 달성하기 위한 다른 온 다이 터미네이션 장치는 출력 저항값이 목표 저항값보다 작은 경우 제1 제어코드에 대응하여 증가하는 상기 출력 저 항값들 간의 차이가 균일하도록 조절하는 제1 저항부; 상기 출력 저항값이 상기 목표 저항값 이하인 경우 제2 제어코드에 대응하여 감소하는 상기 출력 저항값들 간의 차이가 가변되도록 조절하는 제2 저항부; 및 상기 출력 저항값을 상기 목표 저항값으로 조절하는 다수 비트의 상기 제1 및 제2 제어코드를 출력하는 제어부;를 포함하여 구성됨이 바람직하다.
상기 제1 및 제2 저항부는, 전원단과 공통 노드 사이에 병렬로 연결된 다수의 브랜치를 포함하고, 각 브랜치는 직렬 연결된 스위치와 저항을 포함하여 구성됨이 바람직하다.
상기 제1 저항부는, 상기 각 브랜치의 저항값을 상기 제1 제어코드의 변화에 대응하여 출력되는 상기 출력 저항값의 변화가 균일하도록 설정함이 바람직하다.
상기 제2 저항부는, 상기 각 브랜치 간의 저항값이 일정한 배율을 갖도록 설정함이 바람직하다.
상기 스위치는 게이트로 인가되는 상기 제1 및 제2 제어 코드에 의해 제어되어 상기 전원단의 전압 레벨을 상기 공통 노드로 전달하는 MOS 트랜지스터임이 바람직하다.
상기 전원단은 전원 전압 레벨이고, 상기 스위치는 PMOS 트랜지스터임이 바람직하다.
상기 전원단은 접지 전압 레벨이고, 상기 스위치는 NMOS 트랜지스터임이 바람직하다.
상기 제어부는, 카운트 신호들에 의해 상기 제1 저항부를 제어하는 상기 제1 제어코드를 출력하는 제1 제어부; 및 상기 카운트 신호들에 의해 상기 제2 저항부를 제어하는 상기 제2 제어코드를 출력하는 제2 제어부;를 포함하여 구성됨이 바람직하다.
상기 카운트 신호들은 상기 출력 저항값과 상기 목표 저항값을 비교한 신호가 클럭에 동기되어 출력되는 신호임이 바람직하다.
상기 제1 제어부는, 상기 카운트 신호들을 조합하여 상기 카운트 신호보다 많은 비트의 상기 제1 제어코드를 출력함이 바람직하다.
상기 제2 제어부는, 상기 카운트 신호를 반전시켜 상기 제2 제어코드로 출력함이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은 제어코드의 변화에 대응하여 ODT 저항값의 차이가 일정 범위 이하가 되는 ODT 저항값을 제공하여 교정 정확도를 개선하는 ODT 회로에 관하여 개시한다.
도 4를 참조하면, 본 발명의 실시예에 따른 ODT 회로는 최소한 둘 이상의 저항 가변 모드가 적용된 복수의 저항부를 가지며, 제어코드에 의해 선택된 저항부로써 ODT 저항값을 형성하는 하이브리드 저항회로(110) 및 ODT 저항값과 기준 저항값을 비교하여 ODT 저항값이 교정 범위 내의 저항값을 갖도록 다수의 상기 제어코드를 제공하는 제어회로(120)를 포함하여 구성된다.
이하, 설명의 편의상, 본 실시예의 ODT 회로는 ODT 저항이 제어코드 PCODE에 의해 15단계로 교정되며, 목표 저항 RT를 기준으로 상하 각각 7단계씩 ODT 저항의 교정 범위를 설정한다. 여기서, 목표 저항 RT는 ODT 저항값이 기준 저항값과 같아질 때의 저항이다.
구체적으로, 하이브리드 저항회로(110)는, 도 5와 같이, 목표 저항 RT보다 큰 7단계의 ODT 저항값을 형성하는 제1 저항부(112) 및 목표 저항 RT와 목표 저항 RT보다 작은 7단계의 ODT 저항값을 형성하는 제2 저항부(114)를 포함하여 구성된다.
여기서, 제1 저항부(112) 및 제2 저항부(114)는 전원단과 공통 노드(ND2) 사이에 병렬 연결된 다수의 브랜치(<BR0, BR1, BR1x, BR2, BR2x>, <(BR3, BR4, BR5, BR6)>로 구성되며, 이들 각 브랜치는 직렬 연결된 스위치(<SW0, SW1, SW1x, SW2, SW2x>, <SW3, SW4, SW5, SW6>)와 저항(<RR0, RR1, RR1x, RR2, RR2x>, <RR3, RR4, RR5, RR6>)을 포함하고, 제어코드 PCODE<0, 1, 1x, 2, 2x>, PCODE<3, 4, 5, 6>에 의해 선택적으로 스위치가 동작하여 전원단의 전압 레벨을 공통 노드(ND2)로 전달하여 ODT 저항값을 형성한다.
여기서, 스위치(<SW0, SW1, SW1x, SW2, SW2x>, <SW3, SW4, SW5, SW6>)는 전원단이 전원 전압 VDDQ인 경우, 게이트로 인가되는 제어코드에 의해 전원 전압 VDDQ를 공통 노드(ND2)로 전달하는 PMOS 트랜지스터로 구성될 수 있으며, 전원단이 접지 전압 VSS인 경우, 게이트로 인가되는 제어코드에 의해 접지 전압 VSS를 공통 노드(ND2)로 전달하는 NMOS 트랜지스터로 구성될 수 있다.
구체적으로, 제1 저항부(112)는 저항값 지정 모드에 의해 브랜치를 구성하는 각 저항(RR0, RR1, RR1x, RR2, RR2x) 값을 설정한다.
여기서, 저항값 지정 모드란 제어코드 PCODE의 변화에 대응하는 ODT 저항값의 차이, 즉 비트 레졸루션이 균일한 ODT 저항값이 형성하도록 각 저항(RR0, RR1, RR1x, RR2, RR2x) 값을 설정하는 방식이다.
한편, 제2 저항부(114)는 저항값 순차 가변 모드에 의해 브랜치를 구성하는 각 저항(RR3, RR4, RR5, RR6) 값을 설정한다.
여기서, 저항값 순차 가변 모드란 제어코드 PCODE의 변화에 대응하는 ODT 저항값의 차이인 비트 레졸루션이 점진적으로 가변되는 ODT 저항값이 형성되며, 각 저항(RR3, RR4, RR5, RR6) 값 간의 일정한 비율(예컨대, 2배)을 갖도록 설정 방식이다.
구체적으로, 제1 저항부(112)는 목표 저항 RT보다 크고 비트 레졸루션이 균일한 7단계의 ODT 저항값을 형성하여야 한다. 예컨데, 제1 저항부(112)에서 형성되는 ODT 저항값의 비트 레졸루션을 △R이라 하면, 각 단계별 ODT 저항값은 RT+△R, RT+2△R, RT+3△R, RT+4△R, RT+5△R, RT+6△R, RT+7△R이 되고, 이는 표 1과 같이 3개의 브랜치(BR0, BR1, BR2)로 표현될 수 있다.
이하, 표에서 "1"은 해당 브랜치의 턴온을 "0"은 턴오프를 의미한다.
Step BR2 BR1 BR0 ODT 저항
7 0 0 1 RT+7△R
6 0 1 0 RT+6△R
5 0 1 1 RT+5△R
4 1 0 0 RT+4△R
3 1 0 1 RT+3△R
2 1 1 0 RT+2△R
1 1 1 1 RT+1△R
여기서, 브랜치(BR2)를 저항값이 가장 작은 MSB(Most Significant Bit)로, 브랜치(BR0)를 저항값이 가장 큰 LSB(Least Significant Bit)로 정하고, 브랜치(BR0, BR1, BR2)가 바이너리 시퀀스로 동작하는 경우, 각 브랜치(BR0, BR1, BR2)의 저항은 표 2와 같이 구해진다.
Step BR2 BR1 BR0 ODT 저항
7 0 0 RT+7△R RT+7△R
6 0 RT+6△R 0 RT+6△R
5 0
Figure 112007052705088-PAT00001
 RT+7△R RT+5△R
4 RT+4△R 0 0 RT+4△R
3
Figure 112007052705088-PAT00002
 0 RT+7△R RT+3△R
2
Figure 112007052705088-PAT00003
 RT+6△R 0 RT+2△R
1
Figure 112007052705088-PAT00004
Figure 112007052705088-PAT00005
 RT+7△R RT+1△R
즉, 브랜치(BR0)는 1종(RT+7△R), 브랜치(BR1)는 2종(RT+6△R, (RT+7△R)(RT+5△R)/2△R), 브랜치(BR2)는 4종(RT+4△R, (RT+7△R)(RT+3△R)/4△R, (RT+6△R)(RT+2△R)/4△R, (RT+5△R)(RT+△R)/4△R)의 저항이 필요하므로 총 7개의 저항이 필요하다.
여기서, 브랜치(BR2)의 저항은 2종(RT+4△R, (RT+6△R)(RT+2△R)/4△R)으로 축약될 수 있는데, 이는 5단계와 7단계의 합산 저항값의 차이를 유발한다. 그러나, 그 차이가 매우 미미하므로 무시할 수 있다.
예컨대, 목표 저항 RT 즉, 기준 저항 ZQ가 240옴(Ω)이고, 비트 레졸루션(△R)이 8옴(Ω) 일 때, 4종의 저항에 의해 형성되는 5단계와 7단계의 이상적인 합산 저항값과, 축약된 2종의 저항에 의해 형성된 합산 저항값의 저항 차이는 1.7옴(Ω)으로 비트 레졸루션 8옴(Ω)에 비해 충분히 작음을 알 수 있다.
따라서, 제1 저항부(112)는, 표 3과 같이, 5개의 저항에 일대일로 대응되는 5개의 브랜치(BR0, BR1, BR1x, BR2, BR2x)로 구성될 수 있다. 이는 비트 레졸루션이 일정한 7개의 ODT 저항을 형성하기 위해 통상적으로 필요한 브랜치의 수 7보다 작은 수이다.
Step BR2X BR2 BR1X BR1 BR0 ODT 저항
1 0 0 0 0 RT+7△R RT+7△R
2 0 0 0 RT+6△R 0 RT+6△R
3 0 0
Figure 112007052705088-PAT00006
 0 RT+7△R RT+5△R
4 0 RT+4△R 0 0 0 RT+4△R
5
Figure 112007052705088-PAT00007
 0 0 0 RT+7△R RT+3△R
6
Figure 112007052705088-PAT00008
 0 0 RT+6△R 0 RT+2△R
7
Figure 112007052705088-PAT00009
 0
Figure 112007052705088-PAT00010
 0 RT+7△R RT+1△R
이어서, 제2 저항부(114)는 목표 저항 RT를 포함하여 목표 저항 RT보다 작고 비트 레졸루션이 점진적으로 가변하는 작은 7단계의 ODT 저항값 즉, 총 8단계의 ODT 저항값을 형성하므로, 4개의 브랜치(BR3, BR4, BR5, BR6)로 표현될 수 있다.
이들 각 브랜치(BR3, BR4, BR5, BR6)의 저항(RR3, RR4, RR5, RR6) 값은 표 4와 같이 각 저항값이 일정한 비율(여기서는 2배)의 저항비를 갖는다.
Step BR6 BR5 BR4 BR3 ODT 저항
8 RT 0 0 0 RT
9 RT 0 0 24RT 24/25RT
10 RT 0 12RT 0 12/13RT
11 RT 0 12RT 24RT 24/27RT
12 RT 6RT 0 0 6/7RT
13 RT 6RT OFF 24RT 24/29RT
14 RT 6RT 12RT 0 12/19RT
15 RT 6RT 12RT 24RT 24/31RT
여기서, 브랜치(BR6)를 저항값이 가장 작은 MSB로, 브랜치(BR3)를 저항값이 가장 큰 LSB로 정하면, 이들이 바이너리 시퀀스로 동작하는 경우 브랜치(BR6)의 저항값이 목표 저항 RT로 설정되고, 브랜치(BR5, BR4, BR3)의 저항값은 각각 6*RT, 12*RT, 24*RT로 설정된다.
여기서, 브랜치(BR6)과 브랜치(BR5)의 저항비가 2배가 아니라 6배로 적용된 이유는, 종래 방식(도 2)에서 목표 저항 RT가 상위 2비트가 커진 상태(즉, 11000)로 표현되는 반면, 본 발명의 실시예는 1비트로 축약되므로, 2비트에 대응되고 병렬 저항값이 RT인 저항은 3/2RT, 3*RT이므로, 브랜치(BR5)는 3*RT의 2배인 6*RT가 된다.
제2 저항부(114)에서 형성되는 ODT 저항값의 비트 레졸루선을 △r이라고 하면 비트 레졸루션 △r은 점진적으로 가변한다. 그리고, 제2 저항부(114)에서 형성되는 ODT 저항값이 제1 저항부(112)에서 형성되는 ODT 저항값 보다 작으므로, 비트 레졸루션 △r은 비트 레졸루션 △R보다 크지 않다.
표 5와 같이, 하이브리드 저항회로(110)는 서로 다른 저항 가변 모드에 의해 저항값이 설정된 제1 및 제2 저항부(112, 114)를 포함하고, 제어코드 PCODE에 의해 제1 또는 제2 저항부(112, 114) 중 어느 하나가 선택되어 턴온된 브랜치들의 병렬 합산 저항값을 ODT 저항값으로 형성하여, ODT 저항값의 차이, 즉 비트 레졸루션이 일정 범위 내의 값을 갖도록 ODT 저항값을 조절한다.
Step RB6 RB5 BR4 BR3 BR2X RB2 BR1X BR1 RB0 ODT 저항
1 0 0 0 0 0 0 0 0 1 RT+7△R
2 0 0 0 0 0 0 0 1 0 RT+6△R
3 0 0 0 0 0 0 1 0 1 RT+5△R
4 0 0 0 0 0 1 0 0 0 RT+4△R
5 0 0 0 0 1 0 0 0 1
Figure 112007052705088-PAT00011
RT+3△R
6 0 0 0 0 1 0 0 1 0 RT+2△R
7 0 0 0 0 1 0 1 0 1
Figure 112007052705088-PAT00012
RT+△R
8 1 0 0 0 0 0 0 0 0 RT
9 1 0 0 1 0 0 0 0 0 24/25RT
10 1 0 1 0 0 0 0 0 0 12/13RT
11 1 0 1 1 0 0 0 0 0 24/27RT
12 1 1 0 0 0 0 0 0 0 6/7RT
13 1 1 0 1 0 0 0 0 0 24/29RT
14 1 1 1 0 0 0 0 0 0 12/19RT
15 1 1 1 1 0 0 0 0 0 24/31RT
다시 도 4를 참조하면, 하이브리드 저항회로(110)를 제어하는 제어코드 PCODE를 제공하는 제어회로(120)는 비교부(122), 카운터부(124) 및 제어부(126)를 포함하여 구성된다.
비교부(122)는 공통 노드(ND2)와 접지 전압단 VSS 사이에 연결된 기준 저항 ZQ와 ODT 저항값에 의해 분배된 분배 전압 VIN을 기준 전압 VREF와 비교하여 그 결과에 해당하는 비교신호 COM을 출력한다.
여기서, 기준 전압 VREF의 레벨은 전원 전압단 VDDQ 레벨의 절반인 VDDQ/2 레벨로 설정되며, 이는, ODT 저항값이 기준 저항값 ZQ이 동일한 경우의 분배 전압 VIN의 레벨이다.
카운터부(124)는 비교신호 COM에 의해 증가 또는 감소하는 카운터 신호 COUNT를 클럭 CLK에 동기시켜 출력한다.
여기서, 카운터 신호 COUNT의 비트 수는 상기 하이브리드 저항회로(110)를 구성하는 9개의 브랜치에 일대일로 대응되는 제어코드 PCODE를 표현하기 위해 4비트로 표현됨이 바람직하다.
도 6을 참조하면, 제어부(126)는 카운트 신호 COUNT<0:3>를 디코딩하여 상기 표 5와 같이 각 브랜치의 턴온을 제어하는 제어코드 PCODE<0, 1, 1x, 2, 2x, 3, 4, 5, 6>를 제공하는 디코딩부(132) 및 인에이블 신호 EN에 의해 제어코드 PCODE<0, 1, 1x, 2, 2x, 3, 4, 5, 6>의 출력을 제어하는 출력부(134)를 포함하여 구성된다.
여기서, 카운터 신호 COUNT<0:3> 및 제어코드 PCODE<0, 1, 1x, 2, 2x, 3, 4, 5, 6>의 증가 또는 감소는 비트 값의 증가 또는 감소를 의미한다.
디코딩부(132)는 낸드게이트(NAND1 ~ NAND9)와 노아게이트(NOR1) 및 인버터들(INV1 ~ INV5)로 구성되며, 카운트 신호 COUNT<3>에 의해 제1 또는 제2 저항부(112, 114) 중 어느 하나를 선택하고, 선택된 제1 또는 제2 저항부(112, 114)의 브랜치를 제어하는 제어코드 PCODE<0, 1, 1x, 2, 2x, 3, 4, 5, 6>를 출력한다.
구체적으로, 카운트 신호 COUNT<3>가 로우 레벨일 때, 카운트 신호<0:3>에 의해 제1 저항부(112)를 제어하는 제어코드 PCODE<0, 1, 1x, 2, 2x>, 즉 낸드게이트(NAND1, NAND2, NAND3, NAND5, NAND6)의 출력 신호 중 하나 이상이 로우 레벨로 활성화되며, 제2 저항부(114)를 제어하는 제어코드 PCODE<3,4, 5, 6>, 즉 낸드게이트(NAND7, NAND8, NAND9) 및 인버터(INV5)의 출력 신호는 모두 하이 레벨로 비활성화된다.
다시 말해, 카운트 신호 COUNT<3>가 로우 레벨일 때, 낸드게이트(NAND1)는 카운트 신호 COUNT<0>를 반전시켜 제어코드 PCODE<0>를 출력하고, 낸드게이트(NAND2)는 반전된 카운트 신호 COUNT<0>와 카운트 신호 COUNT<1>를 결합하여 제어코드 PCODE<1x>를 출력하며, 낸드게이트(NAND3)는 카운트 신호 COUNT<0:1>를 결합하여 제어코드 PCODE<1>를 출력하고, 낸드게이트(NAND5)는 카운트 신호 COUNT<0:1>를 결합한 노아게이트(NOR1)의 출력과 카운트 신호 COUNT<2>를 결합하여 제어코드 PCODE<2>를 출력하며, 낸드게이트(NAND6)는 노아게이트(NOR1)의 출력을 반전한 신호와 카운트 신호 COUNT<2>를 결합하여 제어코드 PCODE<2>를 출력한다.
그리고, 낸드게이트(NAND7, NAND8, NAND9) 및 인버터(INV5)는 카운트 신호 COUNT<3>가 로우 레벨이므로, 카운트 신호 COUNT<0:2>와 무관하게 하이 레벨로 비활성화되는 제어코드 PCODE<3, 4, 5, 6>를 출력한다.
여기서, 인버터(INV1)는 카운트 신호 COUNT<0>를 반전시키고, 낸드게이트(NAND4)는 카운트 신호 COUNT<2:3>를 결합하며, 인버터(INV2)는 낸드게이트(NAND4)의 출력을 반전시키고, 인버터(INV3)는 노아게이트(NOR1)의 출력을 반전시키며, 인버터(INV4)는 카운트 신호 COUNT<3>를 반전시킨다.
반면, 카운트 신호 COUNT<3>가 하이 레벨일 때, 카운트 신호<0:3>에 의해 제2 저항부(114)를 제어하는 제어코드 PCODE<3, 4, 5, 6>, 즉 낸드게이트(NAND7 ~ NAND9) 및 인버터(INV5)의 출력 신호, 중 하나 이상이 로우 레벨로 활성화되고, 제1 저항부(112)를 제어하는 제어코드 PCODE<<0, 1, 1x, 2, 2x>는 카운트 신호 COUNT<0:2>와 무관하게 하이 레벨로 비활성화된다.
도 4에 도시된 출력부(134)는 인버터들(INV6 ~ INV15) 및 노아게이트들(NOR2 ~ NOR10)로 구성되며, 인에이블 신호 EN이 하이 레벨이면, 제어코드 PCODE<0, 1, 1x, 2, 2x, 3, 4, 5, 6>를 출력하여 ODT 회로가 교정 동작을 수행하도록 하고, 인에이블 신호 EN이 로우 레벨이면 제어코드 PCODE<0, 1, 1x, 2, 2x, 3, 4, 5, 6>의 출력을 방지함으로써 ODT 회로의 턴오프 상태를 유지한다.
구체적으로, 각 노아게이트(NOR2 ~ NOR10)는 인버터(INV6)에 의해 반전된 인에이블 신호 EN과, 제어코드 PCODE<0, 1, 1x, 2, 2x, 3, 4, 5, 6>를 결합하고, 각 인버터(INV6 ~ INV15)는 노아게이트(NOR2 ~ NOR10)의 출력을 반전하여 제어코드 PCODE<0, 1, 1x, 2, 2x, 3, 4, 5, 6>로 출력한다.
제어회로(120)는 ODT 저항값이 기준 저항 ZQ보다 작으면 그에 대응하는 비교신호 COM에 의해 카운트 신호 COUNT<0:3>을 감소시키고, 카운트 신호 COUNT<0:3>를 디코딩하여 제1 저항부(112)를 제어하는 제어코드 PCODE<0, 1, 1x, 2, 2x>를 감소시켜 출력한다. 이때, 제2 저항부(114)를 제어하는 제어코드 PCODE<3, 4, 5, 6>는 모두 하이 레벨로 출력된다.
반면, ODT 저항값이 기준 저항 ZQ보다 크면 그에 대응하는 비교신호 COM에 의해 카운트 신호 COUNT<0:3>를 증가시키고, 카운트 신호 COUNT<0:3>를 디코딩하여 제2 저항부(114)를 제어하는 제어코드 PCODE<3, 4, 5, 6>를 증가시켜 출력하다. 이때, 제1 저항부(112)를 제어하는 제어코드 PCODE<0, 1, 1x, 2, 2x>는 모두 하이 레벨로 출력된다.
도 7 내지 도 9는 본 발명과 종래 기술에 따른 ODT 회로를 비교하기 위해 시뮬레이션한 그래프이다.
우선, 시뮬레이션에 사용된 기술은 하이닉스의 A Technology Model Parameter이며, 각 브랜치의 저항은 스위치로 사용되는 트랜지스터(여기서는, PMOS 트랜지스터)와 저항의 직렬 합산 저항값으로 정해지는 바, 양자의 구성은 ODT의 선형성, 레이아웃의 면적, 및 기생 캐패시턴스의 크기 허용 규격치를 고려하여, 비율을 3:7로 구성하고, 목표 저항 RT을 240옴(Ω)으로 설정하였다.
종래 기술에 따른 ODT 회로는 저항회로(도 1의 10)를 풀 바이너리 웨이팅 방식에 의해 설정된 저항값을 갖는 5개의 브랜치(B1 ~ B5)로 구성하고, 상위 2비트가 켜진 상태 즉, 제어코드 PCCODE<1:5>가 "11000"일 때 240옴(Ω)이 출력되며, 목표 저항 RT 보다 작은 7단계 ODT 저항의 평균 비트 레졸루션이 8옴(Ω)이 되도록, 표 6과 같이, 각 브랜치(B1 ~ B5)의 스위치와 저항을 구성한다.
Branch B<5> B<4> B<3> B<2> B<1>
Transistor Type TPMOS TPMOS TPMOS TPMOS TPMOS
Width[um] 69.0 34.0 17.0 8.2 4.1
Length[um] 0.21 0.21 0.21 0.21 0.21
Resistor [Ω] 251.8 512.1 1052.2 2109.4 4241.8
본 발명의 실시예에 따른 ODT 회로는 하이브리드 저항회로(도 3의 110)를 목표 저항 RT 보다 큰 7단계의 ODT 저항값의 비트 레졸루션 △R이 8옴(Ω)이 되게 저항값 지정 모드에 의해 설정된 저항값을 갖는 브랜치(BR0, BR1, BR1x, BR2, BR2x)와, 목표 저항 RT 보다 작은 7단계 ODT 저항값의 평균 비트 레졸루션 △r이 8옴(Ω)이 되게 저항값 순차 가변 모드에 의해 설정된 저항값을 갖는 브랜치(BR3, BR4, BR5, BR6)로 구성하고, 각 브랜치의 스위치와 저항을 도 7과 같이 구성한다.
Figure 112007052705088-PAT00013
도 7을 참조하면, 종래 기술에 따른 ODT 회로 및 본 발명의 실시예에 따른 ODT 회로는 목표 저항 240옴(Ω)의 출력 특성이 거의 동일함을 알 수 있다.
ODT 저항값과 기준 저항 ZQ에 의한 분배 전압 VIN, 즉, 공통 노드(ND1, ND2)의 전압은 0(V) 레벨 근처에서 비선형성을 나타내는데, 이는 스위치로 사용되는 트랜지스터의 비선형성에 기인한 것으로, ODT 저항의 구성비를 높임으로써 개선할 수 있으나, 레이아웃 면적과 기생 캐패시턴스가 지나치게 커질 수 있으므로 바람직하지 않다.
도 8을 참조하면, 종래 기술에 따른 ODT 회로와 본 발명의 실시예에 따른 ODT 회로에서 교정되는 목표 저항 RT의 상하 7단계 ODT 저항값이 그래프 G4, G5와 같이 나타나는데, 본 발명의 실시예에 따른 ODT 회로는 목표 저항 RT 보다 큰 7단계 ODT 저항값의 선형성(그래프 G5)이 종래 기술에 따른 ODT 회로에 의해 출력되는 ODT 저항값의 선형성(그래프 G4) 비해 훨씬 우수함을 알 수 있다.
도 9를 참조하면, 종래 기술에 따른 ODT 회로와 본 발명의 실시예에 따른 ODT 회로에서 제공되는 ODT 저항값의 비트 레졸루션이 그래프 G6, G7과 같이 나타난다.
즉, 종래 기술에 따른 ODT 회로에서 교정되는 ODT 저항값의 비트 레졸루션은 그래프 G6와 같이 비선형적으로 나타나는 반면, 본 발명의 실시예에 따른 ODT 회로에서 교정되는 ODT 저항값의 비트 레졸루션은 그래프 G7와 같이 교정 범위 내에서 거의 8옴(Ω)으로 일정하게 유지됨을 알 수 있다.
이와 같이, 본 발명의 실시예에 따른 ODT 회로는 ODT 저항값이 목표 저항 RT보다 작아 제어코드 PCODE를 감소시키는 경우, 저항값 지정 모드에 의해 저항값이 설정된 브랜치들(BR0, BR1, BR1x, BR2, BR2x)을 포함하는 제1 저항부(112)를 통해 ODT 저항값을 교정하므로 비트 레졸루션이 일정하여 교정의 정확도가 개선된다.
또한, 본 발명의 실시예에 따른 ODT 회로는 ODT 저항값이 목표 저항 RT보다 커서 제어코드 PCODE를 증가시키는 경우, 저항값 순차 가변 모드에 의해 저항값이 설정된 브랜치들(BR3, BR4, BR5, BR6)을 포함하는 제2 저항부(114)를 통해 ODT 저항값을 교정하므로 교정의 정확도가 개선된다.
따라서, 본 발명에 의하면 제어코드의 변화에 대응하여 ODT 저항값의 차이가 일정 범위 내의 값을 갖는 ODT 저항값을 제공하는 ODT 회로에 의해 교정의 정확도를 개선하는 효과가 있다.

Claims (26)

  1. 최소한 둘 이상의 저항 가변 모드가 적용된 복수의 저항부를 가지며, 제어코드에 의해 선택된 상기 저항부로써 온 다이 터미네이션 저항값을 형성하는 하이브리드 저항회로; 및
    상기 온 다이 터미네이션 저항값과 기준 저항값을 비교하여, 상기 온 다이 터미네이션 저항값이 교정 범위 내의 저항값을 갖도록 다수 비트의 상기 제어코드를 제공하는 제어회로;
    를 포함하여 구성됨을 특징으로 하는 온 다이 터미네이션 회로.
  2. 제 1 항에 있어서,
    상기 하이브리드 저항회로는,
    저항값 지정 모드가 적용된 다수의 브랜치로써 상기 온 다이 터미네이션 저항값을 형성하는 제1 저항부; 및
    저항값 순차 가변 모드가 적용된 다수의 브랜치로써 상기 온 다이 터미네이션 저항값을 형성하는 제2 저항부;
    를 포함하여 구성됨을 특징으로 하는 온 다이 터미네이션 회로.
  3. 제 2 항에 있어서,
    상기 제1 및 제2 저항부는, 상기 브랜치들이 전원단과 공통 노드 사이에 병 렬로 연결되고, 각 브랜치는 직렬 연결된 스위치와 저항을 포함하여 구성됨을 특징으로 하는 온 다이 터미네이션 회로.
  4. 제 3 항에 있어서,
    상기 제1 저항부는,
    상기 저항의 값이 상기 제어코드의 변화에 대응하는 상기 온 다이 터미네이션 저항값의 차가 균일한 상기 저항값 지정 모드에 의해 설정됨을 특징으로 하는 온 다이 터미네이션 회로.
  5. 제 3 항에 있어서,
    상기 제2 저항부는, 상기 저항의 값이 상기 제어코드의 변화에 대응하는 상기 온 다이 터미네이션 저항값의 차가 점진적으로 가변되는 상기 저항값 순차 가변 모드에 의해 설정됨을 특징으로 하는 온 다이 터미네이션 회로.
  6. 제 5 항에 있어서,
    상기 온 다이 터미네이션 저항값의 차는 상기 제어코드의 증가에 대응하여 점진적으로 감소함을 특징으로 하는 온 다이 터미네이션 회로.
  7. 제 3 항에 있어서,
    상기 스위치는 게이트로 인가되는 상기 제어신호에 의해 제어되어 상기 전원 단의 전압 레벨을 상기 공통 노드로 전달하는 MOS 트랜지스터임을 특징으로 하는 온 다이 터미네이션 회로.
  8. 제 7 항에 있어서,
    상기 전원단은 전원 전압 레벨이고, 상기 스위치는 PMOS 트랜지스터임을 특징으로 하는 온 다이 터미네이션 회로.
  9. 제 7 항에 있어서,
    상기 전원단은 접지 전압 레벨이고, 상기 스위치는 NMOS 트랜지스터임을 특징으로 하는 온 다이 터미네이션 회로.
  10. 제 1 항에 있어서,
    상기 제어회로는,
    상기 온 다이 터미네이션 저항값과 상기 기준 저항값을 비교하여 비교신호를 비교부;
    상기 비교신호에 응답하여 증가 또는 감소하는 카운트 신호를 출력하는 카운터부; 및
    상기 카운트 신호를 디코딩하여 그에 대응되는 제어코드를 출력하는 제어부;
    를 포함하여 구성됨을 특징으로 하는 온 다이 터미네이션 회로.
  11. 제 10 항에 있어서,
    상기 제어부는,
    상기 카운트 신호를 디코딩하는 디코딩부; 및
    인에이블 신호에 의해 상기 디코딩된 신호를 상기 제어코드로 출력하는 출력부;
    를 포함하여 구성됨을 특징으로 하는 온 다이 터미네이션 회로.
  12. 제 11 항에 있어서,
    상기 디코딩부는, 상기 각 저항부에 대응되는 디코딩 회로를 구비하고, 상기 카운트 신호에 의해 하나의 상기 디코딩 회로가 선택되어, 선택된 상기 디코딩 회로에 의한 상기 카운트 신호의 디코딩이 수행됨을 특징으로 하는 온 다이 터미네이션 회로.
  13. 제 12 항에 있어서,
    상기 디코딩 회로는,
    상기 저항값 지정 모드가 적용된 상기 제1 저항부로써 상기 온 다이 터미네이션 저항값을 표현하는 제1 디코딩 신호를 생성하는 제1 디코딩 회로; 및
    상기 저항값 순차 가변 모드가 적용된 상기 제2 저항부로써 상기 온 다이 터미네이션 저항값을 표현하는 제2 디코딩 신호를 생성하는 제2 디코딩 회로;
    를 포함하여 구성됨을 특징으로 하는 온 다이 터미네이션 회로.
  14. 제 13 항에 있어서,
    상기 제1 디코딩 회로는 상기 카운트 신호의 조합에 의하여 상기 카운트 신호보다 많은 비트의 상기 제1 디코딩 신호를 출력함을 특징으로 하는 온 다이 터미네이션 회로.
  15. 제 13 항에 있어서,
    상기 제2 디코딩 회로는 상기 카운트 신호를 전달하여 상기 제2 디코딩 신호를 출력함을 특징으로 하는 온 다이 터미네이션 회로.
  16. 출력 저항값이 목표 저항값보다 작은 경우 제1 제어코드에 대응하여 증가하는 상기 출력 저항값들 간의 차이가 균일하도록 조절하는 제1 저항부;
    상기 출력 저항값이 상기 목표 저항값 이하인 경우 제2 제어코드에 대응하여 감소하는 상기 출력 저항값들 간의 차이가 가변되도록 조절하는 제2 저항부; 및
    상기 출력 저항값을 상기 목표 저항값으로 조절하는 다수 비트의 상기 제1 및 제2 제어코드를 출력하는 제어부;
    를 포함하여 구성됨을 특징으로 하는 온 다이 터미네이션 장치.
  17. 제 16 항에 있어서,
    상기 제1 및 제2 저항부는, 전원단과 공통 노드 사이에 병렬로 연결된 다수 의 브랜치를 포함하고, 각 브랜치는 직렬 연결된 스위치와 저항을 포함하여 구성됨을 특징으로 하는 온 다이 터미네이션 회로.
  18. 제 17 항에 있어서,
    상기 제1 저항부는, 상기 각 브랜치의 저항값을 상기 제1 제어코드의 변화에 대응하여 출력되는 상기 출력 저항값의 변화가 균일하도록 설정함을 특징으로 온 다이 터미네이션 회로.
  19. 제 17 항에 있어서,
    상기 제2 저항부는, 상기 각 브랜치 간의 저항값이 일정한 배율을 갖도록 설정함을 특징으로 하는 온 다이 터미네이션 회로.
  20. 제 16 항에 있어서,
    상기 스위치는 게이트로 인가되는 상기 제1 및 제2 제어 코드에 의해 제어되어 상기 전원단의 전압 레벨을 상기 공통 노드로 전달하는 MOS 트랜지스터임을 특징으로 하는 온 다이 터미네이션 회로.
  21. 제 20 항에 있어서,
    상기 전원단은 전원 전압 레벨이고, 상기 스위치는 PMOS 트랜지스터임을 특징으로 하는 온 다이 터미네이션 회로.
  22. 제 20 항에 있어서,
    상기 전원단은 접지 전압 레벨이고, 상기 스위치는 NMOS 트랜지스터임을 특징으로 하는 온 다이 터미네이션 회로.
  23. 제 16 항에 있어서,
    상기 제어부는,
    카운트 신호들에 의해 상기 제1 저항부를 제어하는 상기 제1 제어코드를 출력하는 제1 제어부; 및
    상기 카운트 신호들에 의해 상기 제2 저항부를 제어하는 상기 제2 제어코드를 출력하는 제2 제어부;
    를 포함하여 구성됨을 특징으로 하는 온 다이 터미네이션 회로.
  24. 제 23 항에 있어서,
    상기 카운트 신호들은 상기 출력 저항값과 상기 목표 저항값을 비교한 신호가 클럭에 동기되어 출력되는 신호임을 특징으로 하는 온 다이 터미네이션 회로.
  25. 제 23 항에 있어서,
    상기 제1 제어부는, 상기 카운트 신호들을 조합하여 상기 카운트 신호보다 많은 비트의 상기 제1 제어코드를 출력함을 특징으로 하는 온 다이 터미네이션 회 로.
  26. 제 23 항에 있어서,
    상기 제2 제어부는, 상기 카운트 신호를 반전시켜 상기 제2 제어코드로 출력함을 특징으로 하는 온 다이 터미네이션 회로.
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