KR20080114386A - 비휘발성 메모리 시스템, 및 비휘발성 메모리 시스템의프로그램 방법 - Google Patents

비휘발성 메모리 시스템, 및 비휘발성 메모리 시스템의프로그램 방법 Download PDF

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Abstract

비휘발성 메모리 시스템, 및 비휘발성 메모리 시스템의 프로그램 방법이 개시된다. 상기 비휘발성 메모리 시스템의 프로그램 방법은 다수의 페이지 단위의 프로그램 데이터를 저장하는 단계; 상기 다수의 페이지 단위로 저장된 프로그램 데이터를 페이지 버퍼를 통하여 메모리 블락으로 버퍼링함으로써 상기 메모리 블락의 메모리 셀들을 미리 정해진 회수의 프로그램 단계를 구비하며, 상기 프로그램하는 단계는 상기 버퍼 메모리 블락을 통하여 순차적으로 버퍼링되는 다수의 페이지 단위의 프로그램 데이터에 기초하여 상기 메모리 블락의 메모리 셀들을 원하는 문턱전압보다 낮은 제1 문턱전압으로 프로그램하는 단계; 및 상기 메모리 블락의 메모리 셀들에 프로그램된 제1 문턱전압을 상기 미리 정해진 단계마다 소정의 크기만큼 점차 증가시켜 원하는 문턱 전압으로 프로그램 하는 단계를 구비한다.
비휘발성 메모리 장치, NAND 플래시 메모리 장치, 플래시 메모리

Description

비휘발성 메모리 시스템, 및 비휘발성 메모리 시스템의 프로그램 방법{Non-volatile memory system, and method of non-volatile memory system}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 낸드형 비휘발성 메모리 시스템의 메모리 셀 어레이를 나타낸다.
도 2는 도 1에 도시된 메모리 셀 어레이의 프로그램 동작을 설명하는 순서도이다.
도 3은 도 1에 도시된 메모리 셀 간의 커플링 현상을 설명하기 위한 도면이다.
도 4는 도 3에 도시된 커플링 현상에 의한 문턱전압 산포의 변화를 나타내는 도면이다.
도 5는 본 발명의 실시예에 따른 비휘발성 메모리 시스템의 개략적인 블락도이다.
도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리 시스템의 개략적인 블락도이다.
도 7은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 시스템의 개략적 인 블락도이다.
도 8은 도 5 내지 도 7에 도시된 메모리 블락의 개략적인 블락도이다.
도 9는 본 발명의 실시예에 따른 비휘발성 메모리 시스템의 프로그램 동작을 설명하기 위한 순서도이다.
도 10a와 도 10b는 도 9에 도시된 각각의 프로그램 단계에서의 프로그램 동작을 설명하기 위한 도면이다.
본 발명은 비휘발성 메모리 시스템, 및 비휘발성 메모리 시스템의 프로그램 방법에 관한 것으로, 보다 상세하게는 낸드 비휘발성 메모리 시스템에서 메모리 셀 간의 커플링 현상을 줄일 수 있는 프로그램 방법, 및 그 방법을 수행할 수 있는 비휘발성 메모리 시스템에 관한 것이다.
도 1은 일반적인 낸드(NAND)형 비휘발성 메모리 시스템의 메모리 셀 어레이를 나타낸다. 도 1을 참조하면, 상기 메모리 셀 어레이(10)는 비트라인(BLn), 다수의 워드라인들(WL0 내지 WLn), 스트링 선택 라인(String Selecting Line; SSL), 그라운드 선택 라인(Ground Selecting Line; GSL), 공통 소스 라인(Common Source Line; CSL), 스트링 선택 트랜지스터(String Selecting Transistor; SST), 그라운드 선택 트랜지스터(Ground Selecting Transistor; GST), 및 다수의 메모리 셀(MC0~MCn)을 포함한다.
상기 스트링 선택 트랜지스터(SST)는 상기 비트라인(BLn)에 접속되며 스트링 선택 라인(SSL)을 통하여 제어되고, 상기 그라운드 선택 트랜지스터(GST)는 상기 공통 소스 라인(CSL)과 접속되며 그라운드 선택 라인(GSL)을 통하여 제어된다.
상기 다수의 워드 라인(WL0 내지 WLn)은 상기 다수의 메모리 셀(MC0~MCn) 각각의 게이트에 접속되고, 대응되는 각각의 메모리 셀에 제어 전압을 인가한다.
상기 다수의 메모리 셀(MC0~MCn)은 상기 스트링 선택 트랜지스터(SST)와 상기 그라운드 선택 트랜지스터(GST) 사이에 직렬로 접속되어 하나의 스트링을 형성한다.
일반적으로 플래쉬 메모리 시스템과 같은 상기 비휘발성 메모리 시스템은 다수의 메모리 셀로부터 전기적으로 데이터를 읽기(read), 프로그램(program), 및 소거(erase)동작이 가능하다.
도 2는 도 1에 도시된 낸드 플래시 메모리 시스템의 프로그램 동작을 설명하는 순서도이다. 도 1과 도 2를 참조하면, 상기 비휘발성 메모리 시스템은 수신된 프로그램 커맨드들과 어드레스들을 수신한다(S110, S120).
상기 메모리 시스템은 수신되는 프로그램 데이터를 페이지 버퍼로 로딩하고(S130), 상기 프로그램 커맨드와 어드레스에 기초하여 메모리 셀 어레이로 출력하여 페이지 데이터 단위로 프로그램 한다(S140).
상기 프로그램 동작이 완료되면, 상기 메모리 시스템은 상기 각각의 메모리 셀에 저장된 프로그램 데이터에 대한 검증 동작을 수행하고(150), 상기 저장된 프로그램 데이터가 오류가 있을 시에는 상기 프로그램 동작을 다시 수행하고, 올바른 프로그램 데이터가 저장되었을 경우, 상기 메모리 페이지에 대한 프로그램 동작을 완료하고 다음 페이지에 대한 프로그램 동작을 수행하게 된다(S160).
그런데, 도 3에 도시된 바와 같이 일반적인 비휘발성 메모리 시스템에서 상기 프로그램 동작 시 인접 셀들의 플로팅 게이트 사이에 각각의 플로팅 게이트에 저장된 전하가 이동하게 되는 커플링 현상이 발생하게 된다.
또한, 차지 트랩형 플래시(CTF; Charge Trap Flash)형 메모리 일 경우, 인접한 셀 간의 순수한 전하량의 변화에 의한 커플링 현상이 발생한다.
상기 각각의 메모리 셀들은 상기 커플링 현상에 의하여 도 4에 도시된 바와 같이 원하는 문턱전압 산포(L1)보다 더 넓은 문턱 전압 산포(L2)를 가지게 된다. 결국, 이러한 문턱전압 산포의 변화에 의하여 문턱 전압 간의 윈도우 마진이 작아지게 됨으로써 정확한 데이터를 판별할 수 없게 된다. 따라서, 상기 프로그램된 문턱전압을 소정의 크기로 증가시켜 재프로그램하는 동작을 필요로 한다.
그런데, 상기 문턱 전압 산포의 변화로 인하여 다수의 문턱전압 산포(예컨대, 3개의 문턱전압 산포)가 겹치게 되면, 최초 프로그램된 문턱 전압의 레벨을 판별할 수 없게 됨으로써 앞서 언급한 재프로그램 동작에 의해서도 정확한 프로그램 동작을 할 수 없게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 비휘발성 메모리 시스템에서 인접한 메모리 셀 간의 커플링 현상을 줄일 수 있는 비휘발성 메모리 시스템의 프로그램 방법, 및 블락 단위의 데이터 전송이 가능한 메모리 시스템을 제공하는 것이다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법은 다수의 페이지 단위의 프로그램 데이터를 저장하는 단계; 및 상기 다수의 페이지 단위의 프로그램 데이터를 미리 정해진 회수(N, 2이상의 정수)의 프로그램 단계를 통하여 프로그램하는 멀티 페이지 프로그램 단계를 구비한다.
상기 멀티 페이지 프로그램 단계는, 상기 프로그램 데이터를 페이지 버퍼를 통하여 메모리 블락으로 순차적으로 버퍼링하여 상기 메모리 블락의 대응되는 메모리 셀들을 제1 문턱전압으로 프로그램하는 제1 프로그램 단계; 및 상기 프로그램 데이터에 기초한 이전 프로그램 단계가 완료되면, 상기 프로그램 데이터를 상기 페이지 버퍼를 통하여 상기 메모리 블락으로 다시 순차적으로 버퍼링함으로써 상기 대응되는 메모리셀들의 문턱 전압을 소정의 크기만큼 증가시켜 프로그램하는 제2 내지 제N(2이상의 정수) 프로그램 단계를 구비한다.
상기 제1 내지 제N 프로그램 단계 각각은, i(i는 자연수)번째 페이지의 메모리 셀들을 프로그램하는 단계; 상기 i번째 페이지에 프로그램된 메모리 셀들의 데이터를 검증하는 단계; 및 상기 검증 결과에 기초하여 상기 메모리 셀의 프로그램이 완료되지 않은 경우 상기 i(i는 자연수)번째 페이지에 대한 프로그램 단계와 상기 검증 단계를 반복하고, 상기 메모리 셀의 프로그램이 완료된 경우 (i+1)번째 페이지에 대한 프로그램 동작 및 검증 단계를 수행할 수 있다.
i번째 페이지가 상기 메모리 블락의 마지막 페이지이거나 상기 프로그램 데 이터의 마지막 페이지에 상응하는 경우, 상기 제j(j는 1 내지 'N-1'의 정수) 프로그램 단계는 완료되고 상기 제(j+1) 프로그램 단계가 수행될 수 있다.
상기 메모리 블락에 대한 프로그램 단계가 모두 완료되면, 다음 메모리 블락에 대한 프로그램 단계가 수행될 수 있다.
본 발명의 다른 일 실시예에 따른 비휘발성 메모리의 프로그램 방법은 멀티 페이지의 프로그램 데이터를 블락 버퍼에 저장하는 단계; 및 상기 블락 버퍼로부터 상기 프로그램 데이터를 페이지 데이터 단위로 출력하여 대응하는 메모리 셀들로 순차적으로 프로그램하는 단위 프로그램 단계를 적어도 2회 수행하여 대응하는 메모리셀들 각각을 원하는 문턱 전압으로 프로그램하는 멀티 페이지 프로그램 단계를 구비한다. 상기 메모리셀들 각각의 문턱전압은 상기 단위 프로그램 단계가 반복될 때마다 증가됨으로써 상기 원하는 문턱 전압에 도달할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 다수의 워드 라인들, 다수의 비트 라인들 및 상기 다수의 워드라인들과 상기 다수의 비트라인들과 접속되는 다수의 메모리 블락을 포함하는 메모리 셀 어레이; 및 다수의 페이지 단위의 프로그램 데이터를 페이지 단위로 순차적으로 수신하여 상기 메모리 셀 어레이로 출력하는 페이지 버퍼를 구비한다. 상기 다수의 메모리 블락 각각의 메모리셀들은 상기 페이지 버퍼를 통하여 버퍼링되는 상기 프로그램 데이터에 기초하여 미리 정해진 회수(N, N은 2이상의 정수)의 프로그램 단계를 거쳐 문턱전압이 점차적으로 증가됨으로써 원하는 문턱 전압으로 프로그램된다.
상기 비휘발성 메모리 장치는 상기 프로그램 데이터를 블락 단위로 저장하 고, 저장된 상기 프로그램 데이터를 페이지 단위로 출력할 수 있다.
상기 비휘발성 메모리 장치는 상기 프로그램 데이터를 저장하기 위한 블락 버퍼; 및 상기 블락 버퍼로부터 출력되는 페이지 단위의 데이터를 일시 저장하여 상기 페이지 버퍼로 출력하는 캐시 버퍼를 더 구비할 수 있다. 상기 메모리 셀들 각각은 m(m은 자연수)-비트의 데이터를 저장할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 시스템은 상술한 비휘발성 메모리 장치; 및 상기 메모리 장치의 프로그램 동작을 제어하기 위한 컨트롤러를 구비한다. 상기 컨트롤러는 상기 호스트로부터 입력되는 프로그램 데이터를 블락 데이터 단위로 저장하기 위한 블락 버퍼를 구비할 수 있다. 상기 메모리 시스템은 상기 페이지 버퍼와 상기 컨트롤러 사이에 구비되고 상기 컨트롤러를 통하여 수신되는 프로그램 데이터를 블락 데이터 단위로 저장하기 위한 블락 버퍼를 더 구비할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재번호를 나타낸다.
도 5는 본 발명의 실시예에 따른 비휘발성 메모리 시스템의 개략적인 블락도이고, 도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리 시스템의 개략적인 블락도이고, 도 7은 본 발명에 또 다른 실시예에 따른 비휘발성 메모리 시스템의 개략적인 블락도이다.
도 5를 참조하면, 상기 비휘발성 메모리 시스템(100)은 컨트롤러(110), 및 비휘발성 메모리 장치(120)를 구비한다. 상기 컨트롤러(110)는 호스트로부터 입력되는 커맨드 및 어드레스에 기초하여 상기 메모리 장치(120)로 독출 명령 또는 프로그램 명령을 출력한다.
상기 메모리 장치(120)는 다수의 메모리 블락(Block #0, Block #1, ..., Block #n-1, Block #n)을 포함하는 메모리 셀 어레이(121), 블락 버퍼(122), 및 페이지 버퍼(123)를 구비한다.
상기 다수의 메모리 블락들(Block #0, Block #1, ..., #n-1, Block #n) 각각은 다수의 메모리 셀들을 포함한다. 상기 다수의 메모리 셀들 각각은 멀티 비트의 데이터를 저장할 수 있는 멀티 레벨 메모리 셀로 구현될 수 있다.
상기 블락 버퍼(122)는 상기 컨트롤러(110)를 통하여 수신되는 데이터를 블락 데이터 단위 또는 다수의 페이지 데이터 단위로 저장한다. 상기 블락 버퍼(122)에 상기 블락 데이터 또는 다수의 페이지 데이터의 저장이 완료되면, 상기 블락 버퍼(122)는 상기 페이지 버퍼(123)로 프로그램 데이터를 페이지 데이터 단위로 순차적으로 출력한다.
상기 페이지 버퍼(123)는 상기 메모리 블락들(Block #0, Block #1, ..., #n-1, Block #n) 중 어느 하나의 메모리 블락으로 상기 페이지 데이터를 출력함으로써 데이터를 프로그램 하게 된다.
이때, 상기 블락 버퍼(122)는 저장된 프로그램 데이터가 상기 메모리 블락들 중 대응되는 메모리 블락에 저장이 완료될 때까지 상기 블락 단위의 데이터를 저장한다.
상기 메모리 장치의 프로그램 동작에 대한 자세한 설명한 이하 도면을 참조하여 상세하게 설명하고자 한다.
상기 메모리 셀 어레이(121)에 저장된 데이터를 리드할 경우에는 상기 리드된 데이터를 상기 페이지 버퍼(123)에만 일시 저장하고, 상기 블락 버퍼(122)에는 저장되지 않고 바로 출력되게 구현할 수 있다.
도 6을 참조하여 설명한 실시예에서는 상기 블락 버퍼(122)가 상기 메모리 장치(120)에 구현된 경우를 예로 들어 설명하였으나, 상기 블락 버퍼(122)는 도 7에 도시된 바와 같이 상기 컨트롤러(110)에 구현될 수도 있다. 또한, 상기 도 8에 도시된 바와 같이 상기 블락 버퍼(122)는 상기 컨트롤러(110)와 상기 메모리 장치(120) 사이에 별도로 구현될 수 있다.
도 6 내지 도 8에 도시된 상기 블락 버퍼(122)는 DRAM(Dynamic random access memory), SRAM(Static random access memory), PRAM(Phase random access memory), FRAM(Ferroelectric random access memory), RRAM(Resistive random access memory), 또는 MRAM(Magnetic random access memory)으로 구현될 수 있다.
도 8은 도 5 내지 도 7에 도시된 메모리 블락들 중 하나의 개략적인 블락도이다. 도 5 내지 도 8을 참조하면, 상기 메모리 블락들(Block #0, Block#1, ..., Block #n-1, Block #n)은 다수의 메모리 페이지들(Page #0, Page #1, ..., Page #k -1, Page #k)을 포함한다. 상기 다수의 메모리 페이지들(Page #0, Page #1, ..., Page #k -1, Page #k) 각각은 다수의 메모리 셀들(미도시)을 포함하고 상기 페이지 버퍼(123)로부터 출력되는 프로그램 데이터를 수신하여 상기 다수의 메모리 셀들(미도시)로 저장한다.
도 9는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 순서도이다. 도 5 내지 도 9를 참조하면, 컨트롤러(110)는 호스트로부터 입력되는 프로그램 커맨드와 어드레스를 수신하여 메모리 장치로 출력한다(S210, S220).
상기 블락 버퍼(122)는 상기 컨트롤러(110)를 통하여 수신되는 프로그램 데이터를 블락 데이터 또는 다수의 페이지 데이터 단위로 저장하고, 저장된 프로그램 데이터를 페이지 데이터 단위로 상기 페이지 버퍼(123)로 출력한다(S230).
상기 페이지 버퍼(123)는 상기 블락 버퍼(122)로부터 출력되는 프로그램 데이터를 페이지 데이터 단위로 버퍼링하여, 상기 다수의 메모리 블락들(Block #0, Block#1, ..., Block #n-1, 또는 Block #n) 중 대응되는 메모리 블락(예컨대, Block #0)으로 출력한다(241).
즉, 상기 비휘발성 메모리 시스템(100)은 상기 블락 버퍼에 저장된 데이터에 기초하여 하나의 메모리 블락을 미리 정해진 횟수(예컨대, N회, 여기서 N은 2이상의 정수)의 프로그램 단계를 통하여 상기 하나의 메모리 블락(또는, 일군의 메모리 페이지)에 대한 프로그램 동작을 수행한다(S240, S250, S260).
다시 말하면, 상기 페이지 버퍼(123)로부터 출력되는 프로그램 데이터에 상 응하는 문턱 전압(즉, 원하는 문턱전압)보다 낮은 문턱전압으로 먼저 프로그램하고, 상기 메모리 셀의 문턱 전압을 점차 단계적으로 증가시켜 상기 메모리 셀을 원하는 문턱 전압으로 프로그램 한다.
설명의 용이함을 위하여 제1 메모리 블락(Block #0)에 프로그램하는 경우를 예로 들어 상기 프로그램 단계를 좀더 자세히 설명하면, 상기 비휘발성 메모리 시스템(100)은 상기 블락 버퍼(122)에 저장된 데이터에 상응하는 제1 메모리 블락(Block #0)의 메모리 셀들을 제1 문턱 전압으로 프로그램 하는 제1 프로그램 단계를 수행 한다(S240). 이때, 상기 제1 문턱전압은 원하는 문턱전압보다 낮은 전압이다.
즉, 상기 페이지 버퍼(123)는 상기 블락 버퍼(122)로부터 출력되는 프로그램 데이터를 수신하여 상기 제1 메모리 블락(Block #0)으로 버퍼링하고(S241), 상기 메모리 시스템(100)은 제1 메모리 페이지(Page #1)의 메모리 셀들로부터 상기 제k 메모리 페이지(Page #k)의 메모리 셀 순으로 상기 제1 문턱 전압으로 프로그램함으로써(S242), 제1 메모리 블락(Block #0) 또는 일군의 메모리 페이지에 대한 제1 프로그램 동작을 수행한다.
이때, 상기 각각의 메모리 페이지에 프로그램 동작은 프로그램된 데이터에 대하여 검증하고(S243), 상기 프로그램 검증 결과에 기초하여 상기 메모리 페이지의 모든 셀들이 올바르게 프로그램 되었으면(S244) 다음 메모리 페이지를 제1 문턱전압으로 프로그램하는 단계를 반복한다. 상기 하나의 메모리 블락(또는, 일군의 메모리 페이지)의 마지막 메모리 페이지(Page #k)에 대한 프로그램이 완료되 면(S245, 246), 상기 메모리 페이지의 카운트를 초기화하고(S247) 상기 메모리 시스템(100)은 상기 제1 메모리 블락(Block #0)에 대한 제2 프로그램 단계를 수행한다(S250).
상기 제1 메모리 블락(Block #0)에 대한 제1 프로그램 단계가 완료되면, 상기 비휘발성 메모리 시스템(100)은 상기 제1 메모리 블락(Block #0)을 제2 문턱 전압으로 프로그램 하는 제2 프로그램 단계를 수행 한다(S250). 이때, 상기 제2 문턱전압은 상기 제1 문턱전압보다 높고 상기 원하는 문턱전압보다 낮은 전압이다.
상기 페이지 버퍼(123)는 상기 블락 버퍼(122)로부터 출력되는 프로그램 데이터를 수신하여 상기 제1 메모리 블락(Block #0)으로 버퍼링하고(S251), 상기 메모리 시스템(100)은 상기 제1 메모리 페이지(Page #1)의 메모리 셀들로부터 상기 제k 메모리 페이지(Page #k)의 메모리 셀 순으로 상기 제2 문턱 전압으로 프로그램함으로써, 상기 제1 메모리 블락(Block #0)에 대한 상기 제2 프로그램 동작을 수행한다.
즉, 상기 메모리 시스템(100)은 상기 제1 문턱전압보다 소정의 크기만큼 높은 상기 제2 문턱전압으로 상기 제1 메모리 블락(Block #0)에 대한 프로그램 동작을 수행한다.
이때, 상기 각각의 메모리 페이지에 대한 프로그램 동작은 상기 제1 프로그램 단계에서와 동일하게 프로그램된 데이터에 대하여 검증하고(S253), 상기 프로그램 검증 결과에 기초하여 상기 메모리 페이지의 모든 셀들이 올바르게 프로그램 되었으면(S254), 다음 메모리 페이지를 제1 문턱전압으로 프로그램하는 단계를 반복 한다. 상기 제1 메모리 블락(Block #0)의 마지막 메모리 페이지(Page #k)에 대한 프로그램이 완료되면(S255, S256), 상기 메모리 페이지의 카운트를 초기화하고(S257) 상기 메모리 시스템(100)은 상기 제1 메모리 블락(Block #0)에 대한 제3 프로그램 단계를 수행한다.
결국, 상기 메모리 시스템(100)은 상기 제1 메모리 블락(Block #0)에 대한 프로그램 단계를 미리 정해진 횟수(예컨대 N회, 여기서 N은 자연수)만큼 반복하여 메모리 셀들의 문턱전압을 원하는 문턱전압으로 단계적으로 증가시킴으로써 최종적으로 수신된 블락 데이터에 상응하는 원하는 문턱전압으로 프로그램 한다.
결국, 상기 제1 메모리 블락(Block #0)에 대한 제N 번째 프로그램 단계도 앞서 상술한 상기 제1 프로그램 동작, 제2 프로그램 동작과 동일하게, 블락 버퍼(122)로부터 출력되는 데이터를 버퍼링하는 단계(S261), 제1 메모리 페이지(Page #1)의 메모리 셀들로부터 상기 제k 메모리 페이지(Page #k)의 메모리 셀 순으로 상기 제N 문턱 전압으로 프로그램 하는 단계(S262), 프로그램된 데이터를 검증하는 단계(S263), 상기 제1 메모리 블락의 모든 셀들이 제N 문턱전압으로 올바르게 프로그램 되었으면(S264), 다음 페이지에 대하여 제N 문턱전압으로 프로그램 하고, 상기 메모리 페이지(Page #k)에 대한 프로그램이 완료되면 상기 제1 메모리 블락(Block #0)의 프로그램 동작을 모두 완료하게 된다(S265, S266).
이때, 상기 제N 문턱전압은 수신된 프로그램 데이터에 상응하는 원하는 문턱전압이다.
도 10a와 도 10b는 도 9에 설명한 프로그램 진행 단계를 설명하기 위한 도면 이다. 설명의 편의를 위하여 4-비트의 데이터를 저장할 수 있는 16레벨의 문턱 전압 레벨을 가지는 메모리 셀을 예로 들어 설명하고자 한다.
도 10a와 도 10b를 참조하면, 도시된 바와 같이 상기 4-비트 데이터를 저장할 수 있는 메모리 셀로 구현된 메모리 시스템은 4단계의 프로그램 단계를 거쳐 원하는 문턱전압으로 데이터를 프로그램 할 수 있다.
예컨대, 도 10b에서 가장 높은 문턱전압 레벨을 가지는 'F' 레벨로 메모리 셀을 프로그램하는 경우를 예로 들어 설명하면, 상기 메모리 시스템은 제1 프로그램 단계에서 상기 메모리 블락 또는 다수의 메모리 페이지를 제1 문턱전압(Vth1)으로 프로그램하는 제1 프로그램 동작을 수행한다(1).
상기 제1 프로그램 동작이 완료되면, 상기 Vth1로 프로그램된 메모리 셀은 인접 셀과의 커플링 현상에 의하여 문턱전압의 산포가 Vth1-1로 변하게 된다.
따라서, 상기 메모리 시스템은 상기 메모리 셀의 문턱전압을 상기 제1 문턱전압(Vth1)에서 ΔVth1만큼 증가시켜 제2 문턱전압(Vth2)으로 프로그램 하는 제2 프로그램 동작을 수행한다(2).
상기 제2 프로그램 동작이 완료되면, 상기 Vth2로 프로그램된 메모리 셀은 인접 셀과의 커플링 현상에 의하여 문턱전압의 산포가 Vth2-1로 변하게 된다.
따라서, 상기 메모리 시스템은 상기 메모리 셀의 문턱전압을 상기 제2 문턱전압(Vth2)에서 ΔVth2만큼 증가시켜 제3 문턱전압(Vth3)으로 프로그램 하는 제3 프로그램 동작을 수행한다(3).
상기 제3 프로그램 동작이 완료되면, 상기 Vth3로 프로그램된 메모리 셀은 인접 셀과의 커플링 현상에 의하여 문턱전압의 산포가 Vth3-1로 변하게 된다.
따라서, 마지막으로 상기 메모리 시스템은 상기 메모리 셀의 문턱전압을 상기 제3 문턱전압(Vth3)에서 ΔVth3만큼 증가시켜 제4 문턱전압(Vth4)로 프로그램하는 제4 프로그램 동작을 수행함으로써 원하는 문턱전압으로 프로그램함으로써 메모리 블락에 대한 프로그램 동작을 완료하게 된다(4).
상기 메모리 셀의 문턱 전압이 가장 낮은 상태('0')에서 가장 높은 상태('F')로 프로그램되더라도 N번의 단계적 프로그램 동작을 통해 프로그램됨으로써 각 단계에서의 문턱전압 변화량은 비교적 적다.
예컨대, 4단계의 프로그램 동작을 거치는 경우 각 단계에서의 문턱전압의 변화량은 (총 문턱전압의 변화량)/4 보다 적거나 같을 수 있다.
또한, (i+1)번째 프로그램 동작은 이전의 (i)번째 프로그램 동작에서 발생된 인접 메모리 셀과의 커플링 현상에 의한 문턱전압의 변화를 경감하거나 제거해 줄 수 있다.
이상, 플로팅 게이트 방식을 이용한 낸드 플래시 메모리를 예로 들어 설명하였으나, 차지 트랩형 플래시(CTF; Charge Trap Flash) 메모리 일 경우에도, 본 발명에 따른 메모리 시스템(100)은 인접한 셀간의 순수한 전하량의 변화에 따른 커플링 현상에 의한 문턱 전압의 변화를 경감하거나 제거해 줄 수 있다.
따라서, 상기 일반적인 메모리 시스템의 프로그램 동작과 비교하여, 상기 메모리 셀들의 문턱전압을 단계적으로 증가시킴으로써, 상기 인접한 메모리 셀과의 커플링 현상을 감소시킬 수 있고, 충분한 문턱전압의 윈도우 마진을 확보할 수 있 다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 비휘발성 메모리 시스템, 및 프로그램 방법은 메모리 셀들 간의 플로팅 게이트 커플링 현상에 의한 메모리 셀들의 문턱전압의 변화를 방지할 수 있고, 블락 데이터 또는 멀티 페이지 단위의 프로그램 동작을 수행할 수 있는 효과가 있다.

Claims (20)

  1. 다수의 페이지 단위의 프로그램 데이터를 저장하는 단계; 및
    상기 다수의 페이지 단위의 프로그램 데이터를 미리 정해진 회수(N, 2이상의 정수)의 프로그램 단계를 통하여 프로그램하는 멀티 페이지 프로그램 단계를 구비하며,
    상기 멀티 페이지 프로그램 단계는,
    상기 프로그램 데이터를 페이지 버퍼를 통하여 메모리 블락으로 순차적으로 버퍼링하여 상기 메모리 블락의 대응되는 메모리 셀들을 제1 문턱전압으로 프로그램하는 제1 프로그램 단계; 및
    상기 프로그램 데이터에 기초한 이전 프로그램 단계가 완료되면, 상기 프로그램 데이터를 상기 페이지 버퍼를 통하여 상기 메모리 블락으로 다시 순차적으로 버퍼링함으로써 상기 대응되는 메모리셀들의 문턱 전압을 소정의 크기만큼 증가시켜 프로그램하는 제2 내지 제N(2이상의 정수) 프로그램 단계를 구비하는 비휘발성 메모리 장치의 프로그램 방법.
  2. 제1항에 있어서,
    상기 제1 내지 제N 프로그램 단계 각각은,
    i(i는 자연수)번째 페이지의 메모리 셀들을 프로그램하는 단계;
    상기 i번째 페이지에 프로그램된 메모리 셀들의 데이터를 검증하는 단계; 및
    상기 검증 결과에 기초하여 상기 메모리 셀들의 프로그램이 완료되지 않은 경우 상기 i(i는 자연수)번째 페이지에 대한 프로그램 단계와 상기 검증 단계를 반복하고, 상기 메모리 셀들의 프로그램이 완료된 경우 (i+1)번째 페이지에 대한 프로그램 동작 및 검증 단계를 수행하는 단계를 구비하는 비휘발성 메모리 장치의 프로그램 방법.
  3. 제2항에 있어서,
    상기 i번째 페이지가 상기 메모리 블락의 마지막 페이지이거나 상기 프로그램 데이터의 마지막 페이지에 상응하는 경우, 상기 제j(j는 1 내지 'N-1'의 정수) 프로그램 단계는 완료되고 상기 제(j+1) 프로그램 단계가 수행되는 비휘발성 메모리 장치의 프로그램 방법.
  4. 제3항에 있어서,
    상기 제j(j는 1 내지 'N-1'의 정수) 프로그램 단계에서, 상기 메모리 셀에 프로그램 되는 문턱 전압은 상기 제(j+1) 프로그램 단계에서 프로그램되는 문턱 전압보다 낮은 비휘발성 메모리 장치의 프로그램 방법.
  5. 제1항에 있어서, 상기 메모리 셀들 각각은,
    m(m은 자연수)-비트의 데이터를 저장할 수 저장할 수 있는 메모리 셀인 비휘발성 메모리 장치의 프로그램 방법.
  6. 제5항에 있어서,
    상기 m과 상기 N은 각각 4인 비휘발성 메모리 장치의 프로그램 방법.
  7. 멀티 페이지의 프로그램 데이터를 블락 버퍼에 저장하는 단계; 및
    상기 블락 버퍼로부터 상기 프로그램 데이터를 페이지 데이터 단위로 출력하여 대응하는 메모리 셀들로 순차적으로 프로그램하는 단위 프로그램 단계를 적어도 2회 수행하여 대응하는 메모리셀들 각각을 원하는 문턱 전압으로 프로그램하는 멀티 페이지 프로그램 단계를 구비하며,
    상기 메모리셀들 각각의 문턱전압은 상기 단위 프로그램 단계가 반복될 때마다 증가됨으로써 상기 원하는 문턱 전압에 도달할 수 있는 비휘발성 메모리 장치의 프로그램 방법.
  8. 제7항에 있어서,
    상기 단위 프로그램 단계 각각은,
    i(i는 자연수)번째 페이지의 메모리 셀들을 프로그램하는 단계;
    상기 i번째 페이지에 프로그램된 메모리 셀들의 데이터를 검증하는 단계; 및
    상기 검증 결과에 기초하여 상기 메모리 셀들의 프로그램이 완료되지 않은 경우 상기 i(i는 자연수)번째 페이지에 대한 프로그램 단계와 상기 검증 단계를 반복하고, 상기 메모리 셀들의 프로그램이 완료된 경우 (i+1)번째 페이지에 대한 프 로그램 동작 및 검증 단계를 수행하는 단계를 구비하는 비휘발성 메모리 장치의 프로그램 방법.
  9. 제7항에 있어서, 상기 멀티 페이지의 크기는 메모리 블락의 크기보다 작거나 같은 비휘발성 메모리 장치의 프로그램 방법.
  10. 다수의 워드 라인들, 다수의 비트 라인들 및 상기 다수의 워드라인들과 상기 다수의 비트라인들과 접속되는 다수의 메모리 블락을 포함하는 메모리 셀 어레이; 및
    다수의 페이지 단위의 프로그램 데이터를 페이지 단위로 순차적으로 수신하여 상기 메모리 셀 어레이로 출력하는 페이지 버퍼를 구비하며,
    상기 다수의 메모리 블락 각각의 메모리셀들은
    상기 페이지 버퍼를 통하여 버퍼링되는 상기 프로그램 데이터에 기초하여 미리 정해진 회수(N, N은 2이상의 정수)의 프로그램 단계를 거쳐 문턱전압이 점차적으로 증가됨으로써 원하는 문턱 전압으로 프로그램되는 비휘발성 메모리 장치.
  11. 제10항에 있어서, 상기 미리 정해진 회수(N, N은 2이상의 정수)의 프로그램 단계는
    상기 프로그램 데이터를 상기 페이지 버퍼를 통하여 상기 다수의 메모리 블락 중 선택된 메모리 블락으로 순차적으로 버퍼링하여 상기 메모리 블락의 대응되 는 메모리 셀들을 제1 문턱전압으로 프로그램하는 제1 프로그램 단계; 및
    상기 프로그램 데이터에 기초한 이전 프로그램 단계가 완료되면, 상기 프로그램 데이터를 상기 페이지 버퍼를 통하여 상기 메모리 블락으로 다시 순차적으로 버퍼링함으로써 상기 대응되는 메모리셀들의 문턱 전압을 소정의 크기만큼 증가시켜 프로그램하는 제2 내지 제N(2이상의 정수) 프로그램 단계를 구비하는 비휘발성 메모리 장치.
  12. 제10항에 있어서, 상기 비휘발성 메모리 장치는,
    상기 프로그램 데이터를 블락 단위로 저장하고, 저장된 상기 프로그램 데이터를 페이지 단위로 출력하는 비휘발성 메모리 장치.
  13. 제10항에 있어서, 상기 비휘발성 메모리 장치는,
    상기 프로그램 데이터를 저장하기 위한 블락 버퍼; 및
    상기 블락 버퍼로부터 출력되는 페이지 단위의 데이터를 일시 저장하여 상기 페이지 버퍼로 출력하는 캐시 버퍼를 더 구비하는 비휘발성 메모리 장치.
  14. 제13항에 있어서, 상기 블락 버퍼는,
    DRAM(Dynamic random access memory), SRAM(Static random access memory), PRAM(Phase random access memory), FRAM(Ferroelectric random access memory), RRAM(Resistive random access memory), 또는 MRAM(Magnetic random access memory) 중 어느 하나로 구현된 비휘발성 메모리 장치.
  15. 제10항에 있어서, 상기 메모리 셀들 각각은,
    m(m은 자연수)-비트의 데이터를 저장할 수 있는 메모리 셀인 비휘발성 메모리 장치.
  16. 제10항 내지 제 15항 중 어느 한 항에 있어서,
    상기 비휘발성 메모리 장치는,
    플로팅 게이트형 낸드 플래시 메모리 장치 또는 차지 트랩형 낸드 플래시 메모리 장치인 비휘발성 메모리 장치.
  17. 제10항에 기재된 비휘발성 메모리 장치; 및
    상기 메모리 장치의 프로그램 동작을 제어하기 위한 컨트롤러를 구비하는 비휘발성 메모리 시스템.
  18. 제17항에 있어서, 상기 컨트롤러는,
    상기 호스트로부터 입력되는 프로그램 데이터를 블락 데이터 단위로 저장하기 위한 블락 버퍼를 구비하는 비휘발성 메모리 시스템.
  19. 제17항에 있어서, 상기 메모리 시스템은,
    상기 페이지 버퍼와 상기 컨트롤러 사이에 구비되고 상기 컨트롤러를 통하여 수신되는 프로그램 데이터를 블락 데이터 단위로 저장하기 위한 블락 버퍼를 더 구비하는 비휘발성 메모리 시스템.
  20. 제19항에 있어서, 상기 블락 버퍼는,
    DRAM(Dynamic random access memory), SRAM(Static random access memory), PRAM(Phase random access memory), FRAM(Ferroelectric random access memory), RRAM(Resistive random access memory), 또는 MRAM(Magnetic random access memory) 중 어느 하나로 구현된 비휘발성 메모리 시스템.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101005120B1 (ko) * 2009-02-04 2011-01-04 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 방법
US8339833B2 (en) 2009-03-23 2012-12-25 Kabushiki Kaisha Toshiba Electrically rewritable nonvolatile semiconductor storage device including a variable resistive element
US8854886B2 (en) 2011-09-22 2014-10-07 SK Hynix Inc. Memory and program method thereof

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200951960A (en) * 2008-06-12 2009-12-16 Genesys Logic Inc Flash memory control apparatus having sequential writing and method thereof
US8397024B2 (en) * 2008-10-25 2013-03-12 Sandisk 3D Llc Page buffer program command and methods to reprogram pages without re-inputting data to a memory device
US8817521B2 (en) 2009-11-24 2014-08-26 Industrial Technology Research Institute Control method for memory cell
TWI428929B (zh) * 2009-11-24 2014-03-01 Ind Tech Res Inst 控制方法
US8377018B2 (en) 2009-12-23 2013-02-19 Kci Licensing, Inc. Reduced-pressure, multi-orientation, liquid-collection canister
KR101671326B1 (ko) * 2010-03-08 2016-11-01 삼성전자주식회사 인터리빙 기술을 이용하는 비휘발성 메모리 및 상기 비휘발성 메모리의 프로그램 방법
TWI506627B (zh) 2011-08-30 2015-11-01 Ind Tech Res Inst 電阻式記憶體及其寫入驗證方法
KR101938210B1 (ko) 2012-04-18 2019-01-15 삼성전자주식회사 낸드 플래시 메모리, 가변 저항 메모리 및 컨트롤러를 포함하는 메모리 시스템의 동작 방법
KR102025088B1 (ko) 2012-09-03 2019-09-25 삼성전자 주식회사 메모리 컨트롤러 및 상기 메모리 컨트롤러를 포함하는 전자장치
KR102192539B1 (ko) 2014-05-21 2020-12-18 삼성전자주식회사 반도체 장치 및 이의 프로그램 방법
US10811096B2 (en) * 2017-05-19 2020-10-20 Aspiring Sky Co. Limited Multi-block non-volatile memories with single unified interface
KR102471276B1 (ko) 2018-01-08 2022-11-28 삼성전자주식회사 메모리 장치
US11309032B2 (en) * 2019-11-26 2022-04-19 Samsung Electronics Co., Ltd. Operating method of memory system including memory controller and nonvolatile memory device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3544731B2 (ja) 1995-01-11 2004-07-21 富士通株式会社 不揮発性半導体記憶装置
JP3159105B2 (ja) 1997-02-21 2001-04-23 日本電気株式会社 不揮発性半導体記憶装置及びその書込方法
US5959883A (en) 1998-01-09 1999-09-28 Information Storage Devices, Inc. Recording and playback integrated system for analog non-volatile flash memory
US6907497B2 (en) * 2001-12-20 2005-06-14 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
KR100769799B1 (ko) 2001-12-20 2007-10-23 주식회사 하이닉스반도체 플래쉬 메모리 장치
US6775184B1 (en) * 2003-01-21 2004-08-10 Nexflash Technologies, Inc. Nonvolatile memory integrated circuit having volatile utility and buffer memories, and method of operation thereof
KR100996017B1 (ko) 2003-12-24 2010-11-22 주식회사 하이닉스반도체 플래시 메모리 장치의 페이지 버퍼
US6888758B1 (en) * 2004-01-21 2005-05-03 Sandisk Corporation Programming non-volatile memory
JP4956922B2 (ja) * 2004-10-27 2012-06-20 ソニー株式会社 記憶装置
KR100685532B1 (ko) * 2005-03-15 2007-02-22 주식회사 하이닉스반도체 독출속도를 향상시키기 위한 버퍼 메모리를 갖는 불휘발성메모리 장치
KR100694968B1 (ko) * 2005-06-30 2007-03-14 주식회사 하이닉스반도체 비휘발성 메모리 장치와 그것의 멀티-페이지 프로그램,독출 및 카피백 프로그램 방법
JP2007072839A (ja) * 2005-09-08 2007-03-22 Sony Corp 記録制御装置および方法、並びにプログラム

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101005120B1 (ko) * 2009-02-04 2011-01-04 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 방법
US8107287B2 (en) 2009-02-04 2012-01-31 Hynix Semiconductor Inc. Method of programming nonvolatile memory device
US8339833B2 (en) 2009-03-23 2012-12-25 Kabushiki Kaisha Toshiba Electrically rewritable nonvolatile semiconductor storage device including a variable resistive element
US8854886B2 (en) 2011-09-22 2014-10-07 SK Hynix Inc. Memory and program method thereof

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