KR20120077277A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 적어도 두개의 플레인에 대한 멀티 독출 명령이 입력되는 단계; 상기 멀티 독출 명령에 의해서 선택된 플레인들의 페이지를 동시에 선택하여 플래그 셀 독출을 실시하는 단계; 상기 독출된 플래그 셀의 프로그램 상태에 따라, 상기 선택된 플레인들의 페이지가 프로그램 상태가 동일한지를 판단하는 단계; 및 상기 선택된 플레인들의 페이지의 프로그램 상태가 동일하지 않은 경우, 각각의 플레인을 차례로 선택하고, 선택된 플레인에서 선택된 페이지의 프로그램 상태에 따른 독출 알고리즘을 선택하여 데이터 독출을 실시하는 단계를 포함한다.

Description

반도체 메모리 장치 및 그 동작 방법{Semiconductor memory device and method of operating the same}
본 발명은 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성 해야 하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다.
그리고 반도체 메모리 장치의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀을 여러 가지 레벨로 프로그램할 수 있는 멀티 레벨 셀(Multi-Level Cell; MLC)이 개발되었다. 이와 대비되는 메모리 셀을 싱글 레벨 셀(Single Level Cell; SLC)이라 한다.
이에 따라 멀티 레벨 셀의 경우에는 하나의 페이지가 논리적으로 여러 개의 페이지를 포함한다. 예를 들어 2비트 멀티 레벨 셀인 경우, 하나의 물리 페이지가 LSB(Least Significant Bit) 페이지와, MSB(Most Significant Bit) 페이지의 논리 페이지로 나뉠 수 있다. 그리고 프로그램 동작이나 데이터 리드 동작이 논리 페이지 단위로 실시된다.
또한, 반도체 메모리 장치는 메모리 셀 어레이의 구조에 따라 싱글-플레인(single-plane) 타입과 멀티-플레인(multi-plane) 타입으로 분류될 수 있다.
싱글-플레인 타입은 복수의 메모리 셀 블록들로 구성되는 하나의 플레인만을 포함하고, 멀티-플레인 타입은 각각 복수의 메모리 셀 블록들로 구성되는 복수의 플레인들을 포함한다.
멀티 플레인 타입의 반도체 메모리 장치는 복수개의 플레인들 각각의 메모리 블록을 동시에 선택하여 프로그램이나 데이터 독출을 실시할 수 있는 멀티 프로그램, 멀티 독출 동작이 가능하다. 이에 따라 하나의 메모리 블록의 페이지에 대한 프로그램만 가능한 싱글 플레인 타입에 비하여 멀티-플레인 타입의 반도체 장치는 증가된 데이터 처리량을 가질 수 있다.
다만, 상기 멀티 플레인 타입의 반도체 메모리 장치에서 멀티 독출 동작을 실시할 때는 각 플레인의 페이지들이 프로그램 된 상태가 동일해야 한다.
즉, 데이터 독출을 위해서 선택되는 플레인들의 페이지가 모두 LSB 페이지까지 프로그램 된 상태이거나, MSB 페이지까지 프로그램 된 상태여야 한다.
만약 데이터 독출을 위해서 선택되는 플레인들의 페이지가 프로그램 된 상태가 다르다면, 각각의 플레인에 대한 독출을 별도로 실시해야 한다.
본 발명의 실시 예에는 멀티 플레인에 대한 멀티 독출 동작을 실시할 때, 각 플레인에서 선택되는 페이지의 프로그램 상태가 다른 경우에도 멀티 독출 동작을 실시할 수 있는 반도체 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는,
복수개의 메모리 블록들을 각각 포함하는 제 1 및 제 2 플레인; 및 멀티 플레인 독출 명령에 따라 , 상기 제 1 및 제 2 플레인에서 선택된 페이지의 프로그램 상태가 동일한지를 체크하여, 동일한 경우에는 상기 체크된 프로그램 상태에 따른 독출 알고리즘에 기초하여 상기 제 1 및 제 2 플레인에서 선택된 페이지에 대한 멀티 플레인 독출 동작을 수행하고, 동일하지 않은 경우에는 제 1 플레인에서 선택된 페이지의 프로그램 상태에 따른 독출 알고리즘에 기초하여 상기 제 1 플레인에서 선택된 페이지에 대한 독출 동작을 수행한 후, 상기 제 2 플레인에서 선택된 페이지의 프로그램 상태에 따른 독출 알고리즘에 기초하여 상기 제 2 플레인에서 선택된 페이지에 대한 독출 동작을 수행하도록 제어하기 위한 제어회로를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은,
적어도 두개의 플레인에 대한 멀티 독출 명령이 입력되는 단계; 상기 멀티 독출 명령에 의해서 선택된 플레인들의 페이지를 동시에 선택하여 플래그 셀 독출을 실시하는 단계; 상기 독출된 플래그 셀의 프로그램 상태에 따라, 상기 선택된 플레인들의 페이지가 프로그램 상태가 동일한지를 판단하는 단계; 및 상기 선택된 플레인들의 페이지의 프로그램 상태가 동일하지 않은 경우, 각각의 플레인을 차례로 선택하고, 선택된 플레인에서 선택된 페이지의 프로그램 상태에 따른 독출 알고리즘을 선택하여 데이터 독출을 실시하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은,
제 1 및 제 2 플레인에 대한 멀티 플레인 독출 명령이 입력되는 단계;
플래그 셀 독출을 위한 독출전압을 이용하여 상기 제 1 및 제 2 플레인에서 선택된 페이지의 데이터를 독출을 실시하는 단계; 상기 독출된 데이터들 중 플래그 셀의 데이터를 이용하여 상기 제 1 및 제 2 플레인에서 선택된 페이지의 프로그램 상태가 동일한지를 판단하는 단계; 상기 판단결과, 상기 제 1 및 제 2 플레인에서 선택된 페이지의 프로그램 상태가 동일하지 않은 경우, 상기 제 1 플레인에서 선택된 페이지의 프로그램 상태에 따른 독출 알고리즘에 기초하여 상기 제 1 플레인에서 선택된 페이지에 대한 데이터 독출을 실시하는 단계; 및 상기 제 2 플레인에서 선택된 페이지의 프로그램 상태에 따른 독출 알고리즘에 기초하여 상기 제 2 플레인에서 선택된 페이지에 대한 데이터 독출을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법은, 멀티 독출 명령에 의해서 선택되는 각 플레인의 페이지가 프로그램 된 상태가 다른 경우에도 멀티 독출 동작을 실시할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2a는 도 1의 제 1 메모리 셀 어레이의 회로 구조를 나타내는 도면이다.
도 2b는 도2a의 하나의 워드라인에 연결되는 메모리 셀들을 나타낸다.
도 3은 프로그램이 실시된 이후에 메모리 셀 및 플래그 셀들의 문턱전압 분포를 나타낸다.
도 4는 본 발명의 실시 예에 따른 멀티 플레인 동작을 설명하기 위한 동작 순서도이다.
도 5는 LSB 독출 명령에 의한 독출 동작을 설명하기 위한 동작 순서도이다.
도 6은 CSB 독출 명령에 의한 독출 동작을 설명하기 위한 동작 순서도이다.
도 7은 MSB 독출 명령에 의한 독출 동작을 설명하기 위한 동작 순서도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 제 1 및 제 2 플레인(P0, P1; 110, 120)과, 제어회로(130), 전압 공급 회로(140) 및 입출력 회로(150)를 포함한다.
제 1 및 제 2 플레인(110, 120)은 동일한 회로로 구성된다. 제 1 플레인(110)은 제 1 메모리 셀 어레이(111), 제 1 메모리 셀 어레이(111)에 포함된 메모리 셀들의 프로그램 동작 또는 리드 동작을 수행하도록 구성된 동작 회로 그룹(112, 113, 114)을 포함한다. 제2 플레인(120)은 제 1 플레인(110)과 유사하게 제 2 메모리 셀 어레이(121)와 동작 회로 그룹(122, 123, 124)을 포함한다.
제 1 플레인(110)의 동작 회로 그룹은 제 1 X 디코더(112), 제 1 페이지 버퍼 그룹(113) 및 제 1 Y 디코더(114)를 포함한다.
그리고 제 2 플레인(120)의 동작 회로 그룹은 제 2 X 디코더(122), 제 2 페이지 버퍼 그룹(123) 및 제 2 Y 디코더(124)를 포함한다.
제 1 및 제 2 메모리 셀 어레이(111, 112)는 동일한 회로 구조를 가지며, 상세한 설명은 이후에 하기로 한다.
제어 회로(130)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 제 1 및 제 2 페이지 버퍼 그룹(113, 123)에 포함된 페이지 버퍼들을 제어하기 위한 제어 신호들(PB SIGNALS)을 출력한다.
또한, 제어 회로(130)는 어드레스 신호(ADD)에 응답하여 내부적으로 제 1 및 제 2 로우 어드레스 신호(RADD1, 2)와 컬럼 어드레스 신호(CADD)와 제 1 및 제 2 플레인 선택 신호(SEL_P0, SEL_P1)를 출력한다.
상기 제어회로(130)가 출력하는 제 1 및 제 2 로우 어드레스 신호(RADD1, RADD2)는 각각 제 1 및 제 2 X 디코더(112, 122)로 입력된다.
그리고 제어회로(130)가 출력하는 페이지 버퍼들의 제어를 위한 제어신호들(PB SIGNALS)은 제 1 및 제 2 페이지 버퍼 그룹(113, 123)에 공통으로 입력되고, 컬럼 어드레스 신호(CADD)는 제 1 및 제 2 Y 디코더(114, 124)에 공통으로 입력된다.
즉, 제어신호들(PB SIGNALS)과 컬럼 어드레스 신호(CADD)가 제 1 및 제 2 플레인(110, 120)에 공통으로 입력된다. 따라서 제 1 및 2 페이지 버퍼 그룹(113, 123)이 공통으로 동작하고, 제 1 및 제 2 Y 디코더(114, 124)가 공통으로 동작할 수 있다.
따라서 제 1 또는 제 2 플레인(110, 120)만을 별도로 동작시키기 위해서 제 1 플레인(110)의 제 1 X 디코더(112), 제 1 페이지 버퍼 그룹(113) 및 제 1 Y 디코더(114)는 제 1 플레인 선택 신호(SEL_P0)에 응답하여 동작한다.
그리고 제 2 플레인(120)의 제 2 X 디코더(123), 제 2 페이지 버퍼 그룹(123) 및 제 2 Y 디코더(124)는 제 2 플레인 선택 신호(SEL_P0)에 응답하여 동작한다.
제어회로(130)는 멀티 플레인 명령어가 입력되는 경우에는 제 1 및 제 2 로우 어드레스 신호(RADD1, RADD2)를 동일하게 출력하고, 제 1 및 제 2 플레인 선택 신호(SEL_P0, SEL_P1)를 동시에 인에이블 시킨다. 이에 따라 제 1 및 제 2 플레인(110, 120)이 동시에 동작한다.
전압 공급 회로(140)는 제어 회로(130)의 신호들(READ, PGM, ERASE)에 따라 메모리 셀들의 프로그램 동작, 소거 동작 또는 리드 동작에 필요한 동작 전압들을 생성한다. 생성된 동작 전압들(예를 들어, Vpgm, Vpass, Vread)들은 제 1 및 제 2 X 디코더(112, 122)와 공통 연결되는 글로벌 라인들로 제공된다.
그리고 제 1 X 디코더(112)는 제 1 플레인 선택 신호(SEL_P0)와 제 1 로우 어드레스 신호(RADD1)에 따라 선택되는 제 1 메모리 셀 어레이(111)의 메모리 블록들 중 하나를 선택하고, 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)들을 글로벌 라인과 연결시킨다. 이에 따라 동작 전압이 선택된 메모리 블록의 라인들(예를 들어, DSL, WL<0:31>, SSL)에 공급된다.
제 2 X 디코더(122)는 제 2 플레인 선택 신호(SEL_P1)와 제 2 로우 어드레스 신호(RADD2)에 따라 선택되는 제 2 메모리 셀 어레이(121)의 메모리 블록들 중 하나를 선택하고, 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)들을 글로벌 라인과 연결시킨다. 이에 따라 동작 전압이 선택된 메모리 블록의 라인들(예를 들어, DSL, WL<0:31>, SSL)에 공급된다.
제 1 페이지 버퍼 그룹(113)과 제 2 페이지 버퍼 그룹(123)은 제 1 및 제 2 메모리 셀 어레이(111, 121)의 비트라인들(BL1 내지 BLk)과 각각 연결되는 페이지 버퍼들(미도시)을 포함한다. 제어 회로(130)의 제어 신호들(PB SIGNALS)과 제 1 및 제 2 플레인 선택 신호(SEL_P0, SELP1)에 응답하여 셀들(Ca0,..., Ck0)에 데이터를 저장하는데 필요한 전압을 비트라인들(BL1 내지 BLk)에 각각 인가한다.
제 1 및 제 2 Y 디코더(114, 124)는 제어 회로(130)에서 출력된 컬럼 어드레스 신호(CADD)와 제 1 및 제 2 플레인 선택 신호(SEL_P0, SEL_P1)에 응답하여 제 1 및 제 2 페이지 버퍼 그룹(113, 123)에 포함된 페이지 버퍼들을 각각 선택한다. 제 1 및 제 2 Y 디코더(114, 124)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다.
입출력 회로(150)는 제어회로(130)에서 출력하는 제 1 및 제 2 플레인 선택 신호(SEL_P0, SEL_P1)에 응답하여 프로그램 동작 시 외부로부터 입력된 데이터를 제 1 또는 제 2 Y 디코더(114, 124)로 전달한다.
제 1 및 제 2 X 디코더(114, 124)는 입출력 회로(150)로부터 전달된 데이터를 각각 제 1 및 제 2 페이지 버퍼 그룹(113, 123)의 페이지 버퍼들에 차례대로 전달하고, 각각의 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 입출력 회로(150)는 제 1 및 제 2 플레인 선택 신호(SEL_P0, SEL_P1)에 따라서 제 1 및 제 2 페이지 버퍼 그룹(113, 123)의 페이지 버퍼들로부터 제 1 및 제 2 Y 디코더(114, 124)를 통해 각각 전달된 데이터를 외부로 출력한다.
제어 회로(130)는 메모리 셀들의 프로그램 동작 시 선택된 워드라인에 인가되는 프로그램 전압의 레벨을 조절하고, 프로그램 검증 동작 시 선택된 워드라인으로 인가되는 검증 전압들이 선택적으로 인가될 수 있도록 전압 공급 회로(130)를 제어한다.
특히, 제어 회로(130)는 제 1 및 제 2 플레인(110, 120)의 동작 회로 그룹을 제어하여, 각각의 메모리 셀들이 논리 페이지에 대한 프로그램과 독출을 실시하기 위한 제어를 실시한다.
앞서 언급한 바와 같이, 상기 제 1 및 제 2 메모리 셀 어레이(111, 121)는 동일한 회로로 구조를 갖는다. 대표적으로 제 1 메모리 셀 어레이(111)를 상세히 설명하면 다음과 같다.
도 2a는 도 1의 제 1 메모리 셀 어레이의 회로 구조를 나타내는 도면이다.
도 2a는 제 1 메모리 셀 어레이(111)에 포함되는 메모리 블록들 중, 하나의 메모리 블록이 도시되어 있다.
도 2a를 참조하면, 각각의 메모리 블록은 메인 셀부(111a)와 플래그 셀부(111b)를 포함한다.
메인 셀부(111a)는 데이터 저장을 위한 복수개의 메모리 셀들을 포함하고, 플래그 셀부(11b)는 각각의 워드라인별로 프로그램 상태를 나타내기 위한 플래그 셀들(예를 들어, B0, B1)을 포함한다. 메모리 셀과 플래그 셀은 동일한 구조를 갖는다.
메인 셀부(111a)와 플래그 셀부(111b)는 각각 다수의 셀 스트링들(CS)을 포함한다. 대표적으로 메인 셀부(111)에 포함된 하나의 셀 스트링(CS)은 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C0 내지 C31), 그리고 비트라인(BLe 또는 BLo)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C0 내지 C31)의 게이트들은 워드 라인들(WL<0:31>)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 셀 스트링들(CS)은 대응하는 비트 라인들과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다.
각각의 메모리 블록은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 물리적 페이지는 하나의 워드라인에 대응된다. 하나의 물리 페이지에 해당하는 워드라인이 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
도 2b는 도2a의 하나의 워드라인에 연결되는 메모리 셀들을 나타낸다.
도 2b를 참조하면, 하나의 워드라인(예를 들어 WL0)에 복수개의 메모리 셀(C0)들과 제 1 및 제 2 플래그 셀(B0, B1)이 연결된다.
또한 하나의 물리 페이지는 메모리 셀에 저장되는 데이터의 비트수에 따라 논리적 페이지의 수가 결정된다. 예를 들어, 메모리 셀에 2비트의 데이터가 저장되는 경우 하나의 워드라인에 2개의 논리적 페이지가 포함되고, 3비트의 데이터가 저장되는 경우 하나의 워드라인에 3개의 논리적 페이지가 포함된다.
메모리 셀에 3비트의 데이터가 저장되는 경우, 최하위 비트에 대한 논리 페이지(Least Significant Bit; 이하 LSB 페이지)와, 중간 비트에 대한 논리 페이지(Center Significant Bit; 이하 CSB 페이지) 및 최상위 비트에 대한 논리 페이지(Most Significant Bit; 이하 MSB 페이지)가 하나의 물리 페이지(이븐 물리 페이지 또는 오드 물리 페이지)에 포함된다.
도 2b에 도시된 워드라인(WL0) 연결되는 메모리 셀(C0)들에는 3비트 데이터가 저장되고, 제 1 플래그 셀(B0)은 CSB 페이지까지 프로그램이 된 상태인 것을 나타내고, 제 2 플래그 셀(B1)은 MSB 페이지까지 프로그램이 완료된 상태임을 나타낸다.
예를 들어, 도 2b의 워드라인(WL0)이 LSB 페이지만 프로그램이 된 상태이면 제 1 및 제 2 플래그 셀(B0, B1)이 모두 소거 상태로 유지된다.
그리고 제 0 워드라인(WL0)의 LSB 및 CSB 페이지가 프로그램 된 상태이면, 제 1 플래그 셀(B0)은 프로그램이 되고, 제 2 플래그 셀(B1)은 소거 상태로 유지된다.
그리고 제 0 워드라인(WL0)의 LSB, CSB 및 MSB 페이지가 모두 프로그램 된 상태이면, 제 1 및 제 2 플래그 셀(B0, B1)이 모두 프로그램된다.
상기와 같이 여러개의 논리 페이지를 갖는 워드라인에 대한 데이터 독출을 실시하기 위해서 입력되는 독출 명령도 각 논리 페이지에 대한 독출 명령으로 구분된다.
예를 들어 메모리 셀에 3비트의 데이터가 저장되면, 최하위 비트 데이터의 독출을 위해 LSB 독출 명령이 입력되고, 중간 비트 데이터의 독출을 위해 CSB 독출 명령이 입력되며, 최상위 비트 데이터의 독출을 위해 MSB 독출 명령이 입력됩낟.
그리고 각각의 독출 명령에 따라 서로 다른 독출 동작 알고리즘에 의핸 독출 동작이 실시된다. LSB 독출 명령, CSB 독출 명령 및 MSB 독출 명령에 대한 독출 동작 알고리즘에 대한 설명은 이후에 상세히 하기로 한다.
도 3은 프로그램이 실시된 이후에 메모리 셀 및 플래그 셀들의 문턱전압 분포를 나타낸다.
도 3을 참조하면, LSB 페이지 프로그램을 실시하면, 0V 이하의 문턱전압을 갖는 소거 상태의 메인 셀들의 문턱전압이 LSB 페이지 프로그램을 통해서 두 개의 문턱전압 분포(301, 302)로 나뉜다. 이때 제 1 및 제 2 플래그 셀(B0, B1)은 소거 상태로 유지된다.
LSB 페이지까지 프로그램 된 메모리 셀들을 독출할 때는 LSB 독출전압(LR1)을 사용한다.
그리고 CSB 페이지 프로그램을 실시하면 메모리 셀들의 문턱전압은 4개의 문턱전압 분포(311 내지 314)로 나뉘고, CSB 페이지까지 프로그램 된 메모리 셀들을 독출할 때는 제 1 내지 제 3 CSB 독출전압(CR1 내지 CR3)을 이용한다.
또한 CSB 페이지 프로그램을 실시하면서 제 1 플래그 셀(B0)도 프로그램된다. 이때 제 1 플래그 셀(B0)은 제 2 CSB 독출전압(CR2)보다 높은 문턱전압을 갖도록 프로그램된다. 그리고 제 2 플래그 셀(B1)의 문턱전압은 소거 상태로 유지된다.
상기 제1 플래그 셀(B0)의 문턱전압이 제 2 CSB 독출전압(CR2)보다 높게 프로그램되기는 하지만, 제 1 플래그 셀(B0)의 상태를 독출할 때의 독출전압은 반드시 제 2 CSB 독출전압(CR2)일 필요는 없다. 그 이유는 제 1 플래그 셀(B0)이 프로그램 상태인지 아닌지만 판단하면 되기 때문이다. 따라서 0V 보다 크고, 제 2 CSB 독출전압(CR2)보다 작은 레벨의 전압으로 제 1 플래그 셀(B0)을 독출해도 결과에 이상은 없다.
마지막으로 MSB 페이지까지 프로그램이 완료되면 메모리 셀들의 문턱전압은 8개의 문턱전압 분포(321 내지 328)로 나뉜다. 그리고 제 1 및 제 2 플래그 셀(B0, B1)은 문턱전압 분포(325)에 포함되게 프로그램된다.
그리고 MSB 페이지까지 프로그램 된 메모리 셀들을 독출할 때는 제 1 내지 제 7 MSB 독출전압(MR1 내지 MR7)을 이용한다. 제 1 및 제 2 플래그 셀(B0, B1)의 문턱전압은 제 4 MSB 독출전압(MR4)보다 높게 프로그램된다.
따라서 제 1 및 제 2 플래그 셀(B0, B1)의 상태를 독출하기 위해서, 0V 보다 크고 제 4 MSB 독출전압(MR4)보다 낮은 전압을 이용해야 한다.
한편, 본 발명의 실시 예와 같은 제 1 및 제 2 플레인(110, 120)을 갖는 반도체 메모리 장치(100)에서는 제 1 및 제 2 플레인(110, 120)이 동시에 프로그램 될 수도 있고, 각각 선택되어 프로그램 될 수도 있다.
제 1 및 제 2 플레인(110, 120)에 대해서 동시에 프로그램을 실시하기 위해서 멀티 플레인 프로그램 명령이 입력되고, 제 1 및 제 2 플레인(110, 120)에 대해서 동시에 독출을 실시하기 위해 멀티 플레인 독출 명령이 입력된다. 다만 멀티 플레인 프로그램이나 독출을 실시할 때는 플레인 어드레스를 제외한 나머지 어드레스는 동일해야 한다. 즉 동일한 위치의 메모리 블록 어드레스와 로우 어드레스를 갖는 페이지들에 대해서만 멀티 플레인 동작이 가능하다.
또한, 각각의 플레인을 선택해서 프로그램 또는 독출을 실시할 수 도 있다. 따라서 제 1 및 제 2 플레인(110, 120)의 프로그램상태가 반드시 동일한 것은 아니다. 즉, 제 1 플레인(110)에서 선택된 페이지는 CSB 페이지까지 프로그램이 되어 있고, 제 2 플레인(120)에서 선택된 페이지는 MSB 페이지까지 프로그램이 되어 있을 수 있다.
도 4는 본 발명의 실시 예에 따른 멀티 플레인 동작을 설명하기 위한 동작 순서도이다.
도 4를 설명하기에 앞서, 멀티 플레인 독출 명령은 메모리 셀에 저장된 3비트의 데이터들 중 하위 비트 데이터를 독출하기 위한 LSB 독출과, 중간 비트 데이터를 독출하기 위한 CSB 독출, 그리고 최상위 비트 데이터를 독출하기 위한 MSB 독출로 구분된다.
도 4를 참조하면, 멀티 플레인에 대한 LSB 독출, CSB 독출 또는 MSB 독출 명령중 하나가 입력되면(S401), 각각의 독출 명령에 따라 제 1 및 제 2 플래그 셀(B0, B1)의 상태를 확인하기 위한 데이터 독출이 실시된다(S403).
상기 단계 S403을 실시할 때 사용되는 독출전압은, LSB 독출, CSB 독출 또는 MSB 독출 명령을 실시하기 위한 알고리즘에 따라 달라진다.
예를 들어 LSB 독출 명령 또는 MSB 독출 명령인 경우에는 LSB 독출전압(LR1)을 이용해서 선택되는 페이지에 대한 독출을 실시하고, CSB 독출 명령인 경우에는 제 2 MSB 독출전압(MR2)을 이용해서 선택되는 페이지에 대한 독출을 실시한다. 그리고 단계S403의 독출을 실시할 때는 제 1 및 제 2 플레인(110, 120)에 대해서 동시에 데이터 독출이 실시된다.
이를 위해서 제어회로(130)는 제 1 및 제 2 플레인 선택신호(SEL_P0, SEL_P1)를 모두 인에이블 시키고, 제 1 및 제 2 로우 어드레스 신호(RADD1, RADD2)를 동일하게 출력한다.
그리고 제어회로(130)는 각 독출명령에 맞게 독출전압을 제어하기 위해 전압 공급 회로(140)로 독출 명령에 대한 신호들(예를 들어 READ, 전압 제어를 위한 신호)을 출력한다.
그리고 제어신호들(PB SIGNALS)을 출력하여 제 1 및 제 2 플레인(110, 120)의 선택된 페이지에 대한 독출이 실시되게 한다.
단계S403에 의해서 독출되는 데이터는 각각 제 1 및 제 2 페이지 버퍼 그룹(113, 123)에 저장된다. 제어회로(130)는 제 1 플레인(110)에서 선택된 페이지의 제 1 및 제 2 플래그 셀(B0, B1)에 연결된 페이지 버퍼에 저장된 데이터와, 제 2 플레인(120)에서 선택된 페이지의 제 1 및 제 2 플래그 셀(B0, B1)에 연결된 페이지 버퍼에 저장된 데이터를 제 1 및 제 2 Y 디코더(114, 124)에 인가하는 컬럼 어드레스(CADD)와 제 1 및 제 2 플레인 선택 신호(SEL_P0, SELP1)를 이용해서 확인한다.
그리고 제 1 및 제 2 플레인(110, 120)에서 선택된 페이지의 플래그 셀들(B0, B1)의 프로그램 상태가 동일한지를 판단한다(S405).
제 1 및 제 2 플레인(110, 120)의 플래그 셀들의 상태가 동일하다면, 단계S401에서 입력된 독출 명령에 따라서 나머지 멀티 플레인 독출 동작을 실시한다(S407).
그러나 제 1 및 제 2 플레인(110, 120)의 플래그 상태가 다르다면, 먼저 제 1 플레인(110)을 독출 동작을 실시하고(S411), 다음으로 제 2 플레인(120)을 선택하여 독출 동작을 실시한다(S413).
단계S407 또는 단계S411과 S413의 동작에 의해서 제 1 및 제 2 페이지 버퍼 그룹(113, 123)에는 독출 데이터가 저장된 상태가 된다. 독출 데이터가 제 1 및 제 2 페이지 버퍼 그룹(113, 123)에 저장된 이후에는, 일반적인 멀티 플레인 독출 동작에서 수행하는 데이터 출력 과정에 따라서 데이터 출력을 한다(S409). 일반적인 멀티 플레인 독출 동작에서의 데이터 출력과정은 이미 공지된 기술이므로 상세한 설명을 생략한다.
한편, 상기 LSB 독출 명령, CSB 독출 명령 및 MSB 독출 명령을 실시하기 위한 알고리즘은 다음의 도 5 내지 도 7과 같다.
도 5는 LSB 독출 명령에 의한 독출 동작을 설명하기 위한 동작 순서도이다.
도 5를 설명할 때, 상기 도4의 동작을 일부 참조한다.
도 5를 참조하면, LSB 독출 명령이 입력되면 먼저 LSB 독출전압(LR1)을 이용해서 선택된 페이지에 대한 독출 동작을 실시한다(S501).
이때, 상기 LSB 독출 명령이 멀티 플레인 독출 명령이라면, 제어회로(130)는 제 1 및 제 2 플레인 선택 신호(SEL_P0, SEL_P1)를 모두 인에이블 시키고, 제 1 및 제 2 플레인(110, 120)에서 선택되는 페이지에 대해서 동시에 독출을 실시할 수 있다(도 4의 단계S403에 해당).
단계S501에서 독출된 데이터들 중, 제 1 플래그 셀(B0)이 소거 상태인지를 확인한다(S503). 제 1 플래그 셀(B0)이 소거 상태이면, 제 1 플래그 셀(B0)과 연결되는 페이지 버퍼에 저장된 데이터는 '1'이다. 만약 제 1 플래그 셀(B0)이 프로그램 상태라면, 제 1 플래그 셀(B0)과 연결된 페이지 버퍼에 저장된 데이터는 '0'이 된다.
제 1 플래그 셀(B0)이 소거 상태라면, 단계S501을 실시한 선택된 페이지는 LSB 프로그램만 수행된 상태인 것으로 판단할 수 있다. 제 2 플래그 셀(B1)은 제 1 플래그 셀(B0)이 프로그램 된 경우에만 프로그램되므로 확인할 필요가 없다.
따라서 단계S501에서 독출된 데이터들이 LSB 데이터가 되며, 이를 그대로 출력한다(S515).
그러나 제 1 플래그 셀(B0)이 소거 상태가 아니라 프로그램 된 상태라면, 이번에는 제 2 플래그 셀(B1)이 소거 상태인지를 판단한다(S505). 제 2 플래그 셀(B1)이 소거 상태라면, 제 2 플래그 셀(B1)과 연결된 페이지 버퍼에는 '1'이 저장되어 있다. 반대로 제 2 플래그 셀(B1)이 프로그램 상태라면, 제 2 플래그 셀(B1)과 연결된 페이지 버퍼에는 '0'이 저장된다.
제 1 플래그 셀(B0)이 프로그램 된 상태이고, 제 2 플래그 셀(B1)이 소거 상태라면, 선택된 페이지는 CSB 프로그램까지 실시된 것을 의미한다.
따라서 단계S501에 의해서 독출된 데이터가 저장된 페이지 버퍼를 리셋하고(S507), 제 2 CSB 독출전압(CR2)을 이용해서 선택된 페이지에 대한 독출 동작을 다시 실시하고(S509), 독출된 데이터를 출력한다(S515). 단계S509에서 독출된 데이터가 LSB 데이터가 된다.
한편, 제 1 및 제 2 플래그 셀(B0, B1)이 모두 프로그램 상태라면, 선택된 페이지가 MSB 프로그램까지 완료된 상태임을 나타낸다. 따라서 단계S501에서 독출된 데이터가 저장된 페이지 버퍼는 리셋하고(S511), 제 4 MSB 독출전압(MR4)을 이용해서 선택된 페이지에 대한 독출 동작을 다시 실시하여(S513), 독출된 데이터를 출력한다(S515).
상기 LSB 독출 명령을 실시할 때, 멀티 플레인 독출 명령이라면, 단계S501은 제 1 및 제 2 플레인(110, 120)의 선택된 페이지에 대해서 동시에 실시할 수 있다.
다음으로 CSB 독출 명령에 의한 독출 동작을 설명한다.
도 6은 CSB 독출 명령에 의한 독출 동작을 설명하기 위한 동작 순서도이다.
도 6을 설명할 때, 상기 도4의 동작을 일부 참조한다.
도 6을 참조하면, CSB 독출 명령이 입력되면 먼저 제 2 CSB 독출전압(CR2)을 이용해서 선택된 페이지에 대한 독출 동작을 실시한다(S601).
이때, 상기 CSB 독출 명령이 멀티 플레인 독출 명령이라면, 제어회로(130)는 제 1 및 제 2 플레인 선택 신호(SEL_P0, SEL_P1)를 모두 인에이블 시키고, 제 1 및 제 2 플레인(110, 120)에서 선택되는 페이지에 대해서 동시에 독출을 실시할 수 있다(도 4의 단계S403에 해당).
그리고 독출된 데이터들 중, 제 1 플래그 셀(B0)이 소거 상태인지를 판단한다(S603). 제 1 플래그 셀(B0)이 소거 상태라면, 선택된 페이지는 LSB 프로그램만 실시된 상태임을 나타낸다. 이는 CSB데이터가 저장된 적이 없다는 것을 의미한다.
따라서 CSB 데이터를 '1'로 고정하여 출력한다(S605).
그러나 제 1 플래그 셀(B0)이 소거 상태가 아니라 프로그램 상태라면, 제 2 플래그 셀(B1)이 소거 상태인지를 판단한다(S607).
제 1 플래그 셀(B0)이 프로그램 상태이고, 제 2 플래그 셀(B1)이 소거 상태라면, 선택된 페이지는 CSB 프로그램 까지 실시된 상태임을 나타낸다.
따라서 단계S601의 데이터 독출에 의해서 페이지 버퍼에 저장된 데이터를 리셋하고(S609), 제 1 CSB 독출전압(CR1)을 이용하여 선택된 페이지에 대한 독출을 실시한다(S611). 그리고 연속하여 제 3 CSB 독출전압(CR3)을 이용하여 선택된 페이지에 대한 독출을 실시한 후(S613), 페이지 버퍼의 데이터를 출력한다(S615).
단계S611 및 단계S613을 연속하여 수행한 결과에 따라 페이지 버퍼에 저장되는 데이터가 CSB 프로그램까지 실시된 경우의 CSB 데이터이다.
한편, 제 1 및 제 2 플래그 셀(B0, B1)이 모두 프로그램 된 상태라면, 선택된 페이지는 MSB 프로그램까지 완료된 것임을 나타낸다.
따라서 단계S601의 독출 동작에 연속하여, 제 6 MSB 독출전압(MR6)을 이용한 데이터 독출을 실시한 후(S617), 페이지 버퍼의 데이터를 출력한다(S615).
단계S601 및 단계S617을 연속하여 수행한 결과에 따라 페이지 버퍼에 저장된 데이터가 MSB 프로그램까지 실시된 경우의 CSB 데이터이다.
마지막으로, MSB 독출 명령에 의한 독출 동작은 다음과 같이 실시된다.
도 7은 MSB 독출 명령에 의한 독출 동작을 설명하기 위한 동작 순서도이다.
도 7을 설명할 때, 상기 도4의 동작을 일부 참조한다.
도 7을 참조하면, MSB 독출 명령이 입력되면 먼저 LSB 독출전압(LR1)을 이용해서 선택된 페이지에 대한 독출 동작을 실시한다(S701). 도 3을 참조할 때, LSB 독출전압(LR1)은 제 1 MSB 독출전압(MR1)과 동일한 전압이다.
만약 LSB 독출전압(LR1)이 제 1 MSB 독출전압(MR1)과 다르다면, 단계S701을 실시할 때 제 1 MSB 독출전압(MR1)을 사용할 수도 있다.
이때, 상기 MSB 독출 명령이 멀티 플레인 독출 명령이라면, 제어회로(130)는 제 1 및 제 2 플레인 선택 신호(SEL_P0, SEL_P1)를 모두 인에이블 시키고, 제 1 및 제 2 플레인(110, 120)에서 선택되는 페이지에 대해서 동시에 독출을 실시할 수 있다(도 4의 단계S403에 해당).
그리고 제 1 플래그 셀(B0)이 소거 상태인지를 판단한다(S703). 제 1 플래그 셀(B0)이 소거 상태라면 선택된 페이지는 LSB 프로그램만 실시된 상태이다.
따라서 MSB 데이터가 저장되어 있지 않기 때문에, MSB 데이터를 '1'로 고정하여 출력한다(S705).
만약 제 1 플래그 셀(B0)이 소거 상태가 아니라, 프로그램 상태라면 제 2 플래그 셀(B1)이 소거 상태인지를 확인한다(S707).
제 1 플래그 셀(B0)이 프로그램 상태이고, 제 2 플래그 셀(B1)이 소거 상태라면, 선택된 페이지는 CSB 프로그램만 실시된 상태이다. 따라서 MSB 데이터가 저장되어 있지 않기 때문에, MSB 데이터를 '1'로 고정하여 출력한다(S705).
제 1 및 제 2 플래그 셀(B0, B1)이 모두 프로그램 상태인 경우에만 선택된 페이지가 MSB 프로그램까지 된 상태이다.
따라서 제 1 및 제 2 플래그 셀(B0, B1)이 모두 프로그램 상태라면, 단계S701에 연속하여 제 3 MSB 독출전압(MR3)을 이용하여 선택된 페이지에 대한 독출을 실시한다(S709).
그리고 연속하여 제 5 MSB 독출전압(MR5)을 이용하여 선택된 페이지에 대한 독출을 실시하고, 연속하여 제 7 MSB 독출전압(MR7)을 이용하여 선택된 페이지에 대한 독출을 실시한다(S715). 그리고 최종적으로 페이지 버퍼에 저장된 데이터를 출력한다(S715).
상기 도 5 내지 7에서 설명한 LSB 독출, CSB 독출, 및 MSB 독출 동작은 각각의 문턱전압 분포에 설정되는 데이터 비트 상태에 따라서 변경이 가능하다.
본 발명의 실시 예에서는 멀티 플레인 독출 동작을 위해서 선택된 페이지의 프로그램 상태가 다른 경우라 해도, 플래그 셀의 상태를 확인하기 위해서 처음에 실시되는 독출 동작은 선택된 플레인들에 대해서 동시에 실시할 수 있다. 이후로 플래그 셀이 상태가 다른 경우에는 각각의 플레인을 선택해서 나머지 독출 동작을 실시하면 된다.
따라서 각각의 플레인에 대해서 싱글 플레인에 대한 독출을 실시하는 것과 비교할 때 동작시간을 줄일 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 반도체 메모리 장치
110, 120 : 제 1 및 제 2 플레인
130 : 제어회로
140 : 전압 공급 회로
150 : 입출력 회로

Claims (7)

  1. 복수개의 메모리 블록들을 각각 포함하는 제 1 및 제 2 플레인; 및
    멀티 플레인 독출 명령에 따라 , 상기 제 1 및 제 2 플레인에서 선택된 페이지의 프로그램 상태가 동일한지를 체크하여, 동일한 경우에는 상기 체크된 프로그램 상태에 따른 독출 알고리즘에 기초하여 상기 제 1 및 제 2 플레인에서 선택된 페이지에 대한 멀티 플레인 독출 동작을 수행하고, 동일하지 않은 경우에는 제 1 플레인에서 선택된 페이지의 프로그램 상태에 따른 독출 알고리즘에 기초하여 상기 제 1 플레인에서 선택된 페이지에 대한 독출 동작을 수행한 후, 상기 제 2 플레인에서 선택된 페이지의 프로그램 상태에 따른 독출 알고리즘에 기초하여 상기 제 2 플레인에서 선택된 페이지에 대한 독출 동작을 수행하도록 제어하기 위한 제어회로
    를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제어회로는 상기 제 1 및 제 2 플레인에서 선택된 페이지의 프로그램 상태가 동일하지 않은 경우, 상기 제 1 및 제 2 플레인에서 선택된 페이지에 대한 독출 동작을 모두 수행한 후, 상기 제 1 및 제 2 플레인에서 독출된 데이터가 차례로 출력되게 제어하는 반도체 메모리 장치.
  3. 적어도 두개의 플레인에 대한 멀티 독출 명령이 입력되는 단계;
    상기 멀티 독출 명령에 의해서 선택된 플레인들의 페이지를 동시에 선택하여 플래그 셀 독출을 실시하는 단계;
    상기 독출된 플래그 셀의 프로그램 상태에 따라, 상기 선택된 플레인들의 페이지가 프로그램 상태가 동일한지를 판단하는 단계; 및
    상기 선택된 플레인들의 페이지의 프로그램 상태가 동일하지 않은 경우, 각각의 플레인을 차례로 선택하고, 선택된 플레인에서 선택된 페이지의 프로그램 상태에 따른 독출 알고리즘을 선택하여 데이터 독출을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  4. 제 3항에 있어서,
    상기 선택된 플레인들의 페이지의 프로그램 상태가 동일한 경우, 상기 프로그램 상태에 따른 독출 알고리즘을 선택하여 상기 선택된 플레인들의 페이지에 대한 멀티 플레인 독출 동작을 실시하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  5. 제 1 및 제 2 플레인에 대한 멀티 플레인 독출 명령이 입력되는 단계;
    플래그 셀 독출을 위한 독출전압을 이용하여 상기 제 1 및 제 2 플레인에서 선택된 페이지의 데이터를 독출을 실시하는 단계;
    상기 독출된 데이터들 중 플래그 셀의 데이터를 이용하여 상기 제 1 및 제 2 플레인에서 선택된 페이지의 프로그램 상태가 동일한지를 판단하는 단계;
    상기 판단결과, 상기 제 1 및 제 2 플레인에서 선택된 페이지의 프로그램 상태가 동일하지 않은 경우, 상기 제 1 플레인에서 선택된 페이지의 프로그램 상태에 따른 독출 알고리즘에 기초하여 상기 제 1 플레인에서 선택된 페이지에 대한 데이터 독출을 실시하는 단계; 및
    상기 제 2 플레인에서 선택된 페이지의 프로그램 상태에 따른 독출 알고리즘에 기초하여 상기 제 2 플레인에서 선택된 페이지에 대한 데이터 독출을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  6. 제 5항에 있어서,
    상기 판단결과, 상기 제 1 및 제 2 플레인에서 선택된 페이지의 프로그램 상태가 동일한 경우, 상기 판단된 프로그램 상태에 따른 독출 알고리즘에 기초하여 상기 제 1 플레인 및 제 2 플레인에서 선택된 페이지에 대한 멀티 플레인 독출을 실시하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  7. 제 5항에 있어서,
    상기 제 2 플레인에서 선택된 페이지에 대한 데이터 독출이 완료된 후, 상기 제 1 및 제 2 플레인에서 선택된 페이지에서 독출된 데이터들을 출력하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
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