KR20080106095A

KR20080106095A - 증폭기

Info

Publication number: KR20080106095A
Application number: KR1020080050906A
Authority: KR
Inventors: 마사유끼 이와마쯔
Original assignee: 야마하 가부시키가이샤
Priority date: 2007-05-30
Filing date: 2008-05-30
Publication date: 2008-12-04
Also published as: CN101325407A; TW200915719A; KR101054573B1; JP4492640B2; US7551031B2; TWI360294B; JP2008301035A; CN101325407B; US20080297257A1

Abstract

증폭기는 연산 증폭기를 사용하는 반전용 부궤환 증폭기 회로, 연산 증폭기의 역위상 입력 단자의 전위와 비교기의 기준 전위(Vref)를 비교하기 위한 비교기 및 저역통과 필터를 포함한다. 클리핑이 출력 신호에서 발생하는 경우에, 연산 증폭기의 가상 단락 상태는 사라진다. 이에 따라, 역위상 입력 단자의 전위를 감시함으로써 클리핑을 검출할 수 있다.

연산 증폭기, 클리핑(clipping), 전압 제어 감쇠기(VCA)

Description

증폭기{AMPLIFIER}

본 발명은 증폭기에 관한 것이며, 특히 소정 레벨의 과대 입력을 검출하고 입력 신호의 감쇠를 제어하는 증폭기에 관한 것이다.

관련 기술분야에서의 증폭기는, 출력 전위가 출력 전위의 소정값, 예를 들어 전력 전위를 초과하는 것을 검출할 시에 입력 신호를 감쇠시킴으로써 과대 입력에 의해 유발되는 클리핑(clipping)을 방지하도록 설계된다. JP-A-10-163769에 개시된 기술에 따르면, 출력 전위의 검출만으로 클리핑의 존재에 대한 신뢰할만한 판정을 행할 수 없으므로, 입력 신호는 클리핑의 발생이 확실히 검출된 후에 감쇠시킨다.

상술한 기술은 클리핑의 방지에 초점이 맞추어진 것이다. 따라서, 클리핑이 발생하거나 클리핑이 발생할 확률이 높은 경우에, 입력 신호는 즉시 감쇠된다. 이러한 제어는 감쇠를 너무 일찍 촉발시키며 음향 볼륨의 감각이 다소 떨어진다. 따라서, 입력 신호의 감쇠 제어는 과대 입력에 의해 유발된 과대 왜곡을 방지하면서도 음향 볼륨의 감각을 유지하는 것을 필요로 한다.

본 발명은 상술한 문제점들을 고려하여 이루어졌다. 본 발명의 목적은 과대 입력의 정도를 정량적으로 파악함으로써 클리핑을 제어하는 것이다.

이러한 문제점들을 해결하기 위하여, 본 발명은, 입력 신호의 진폭을 조정하고 출력 신호를 출력하는 가변 이득 유닛; 상기 가변 이득 유닛의 출력 신호를 증폭하기 위한 연산 증폭기를 포함하는 부궤환 증폭 유닛; 및 상기 연산 증폭기의 정위상 입력 단자와 역위상 입력 단자 사이의 전위차를 기준 전위와 비교하고, 상기 비교의 결과에 기초하여 상기 부궤환 증폭 유닛의 출력 신호에서의 클리핑의 존재를 검출하여 상기 가변 이득 유닛을 제어하고, 이에 의해 클리핑을 제어하는 제어기를 포함하는 증폭기를 제공한다.

상기한 바와 같은 본 발명에 따르면, 연산 증폭기의 정위상 입력 단자와 역위상 입력 단자 사이의 전위차와, 비교기의 소정 기준 전위를 비교함으로써 과대 입력을 정량적으로 파악할 수 있는 효과가 있다.

본 발명에 의하면, 연산 증폭기의 정위상(positive phase) 입력 단자와 역위상(negative phase) 입력 단자 사이의 전위차와, 비교기의 소정 기준 전위를 비교함으로써 과대 입력을 정량적으로 파악할 수 있다. 클리핑은 미리 설정된 레벨의 과대 입력까지 허용된다. 이는 음향 볼륨의 감각을 손상시키지 않고도 과도하게 과대한 입력을 방지한다.

보다 상세하게는, 제어기는 역위상 입력 단자의 전위를 기준 전위와 비교하기 위한 비교기를 포함하고, 부궤환 증폭 유닛의 출력 신호의 진폭이 증가하여 출력 신호에서 클리핑을 발생시킬 정도로 충분히 크게 되는 경우에, 기준 전위는 연산 증폭기의 역위상 입력 단자의 전위와 거의 동일하게 되는 것이 바람직하다.

가변 이득 수단은 제어 신호에 따라 입력 신호의 진폭을 조정하는 것이 바람직하다. 제어 수단은 비교 수단의 출력 신호를 적분하기 위한 적분 수단을 포함하고, 적분 수단의 출력 신호를 제어 신호로서 가변 이득 수단에 공급하는 것이 바람직하다. 따라서, 궤환 시스템의 안정성을 제공할 수 있다.

본 예에서, 적분 수단은 비교 수단의 출력 신호의 상승 에지 및 하강(trailing) 에지에 대해 상이한 시상수를 사용할 수 있다. 특히, 상승 에지에 대한 시상수는 하강 에지에 대한 시상수보다 작은 것이 바람직하다. 이는 과도하게 과대한 입력을 방지하는 비교적 빠른 어택(attack) 시간과 수용가능한 레벨을 서서히 회복하는 비교적 늦은 릴리스(release) 시간을 보장한다.

도면들을 참조하여 본 발명의 실시예들을 설명할 것이다. 도 1은 실시예에 따른 증폭기의 구성을 도시하는 회로도이다. 도 1에 도시된 바와 같이, 입력 신호(Vin)를 증폭하여 출력 신호(Vo)로서 증폭된 신호를 출력하기 위한 증폭기(10)는, ±Vcc의 전력 전위에서 동작하는 연산 증폭기(21)와 저항(R1)과 저항(R2)을 갖는 반전용(inverting) 부궤환 증폭기 회로(20); 입력 신호(Vin)를 필요에 따라 감 쇠시키기 위한 전압 제어 감쇠기(VCA)(30); 및 VCA(30)를 제어하기 위한 제어 회로(40)를 포함한다.

VCA(30)의 출력은 Vs로서 부궤환 증폭기 회로(20)에 입력된다. 제어 회로(40)는 연산 증폭기(21)의 반전 입력 단자의 전위(Vi)와 비교기(41)의 기준 전위(Vref)를 비교하기 위한 비교기(41) 및 저역통과 필터(42)를 포함한다. 저역통과 필터(42)는 적분기로서 기능하고, 비교기(41)의 출력을 수신하는 애노드를 갖는 다이오드(D1), 노드(Z)와 다이오드(D1)의 캐소드 사이에 배치된 저항(R3), 및 노드(Z)와 접지 전위(GND) 사이에 배치된 커패시터(C1)와 저항(R4)을 포함한다. 저역통과 필터(42)의 노드(Z)로부터 인출된 신호는 VCA(30)에 입력된다. 후술할 바와 같이, 저역통과 필터(42)는 비교기(41)의 출력 신호의 상승 에지 및 비교기(41)의 출력 신호의 하강 에지에 대하여 개별적으로 응답을 설정할 수 있다.

증폭기의 부궤환 증폭기 회로(20)를 도시하는 도 2를 참조하여 실시예의 개념을 설명할 것이다. 일반적으로, 이하의 관계식은 반전용 부궤환 증폭기 회로(20)에서 성립되며, A는 연산 증폭기(21)의 이득을 나타낸다.

따라서, 증폭기(10)가 통상적인 부궤환 증폭기 회로로서 사용되는 상태에서 추정되는 입력/출력 이득은 이하와 같다. 증폭기(10)가 통상적인 부궤환 증폭기 회로로서 사용되는 상태란, 출력(Vo)이 ±Vcc의 범위 내에 있고 클리핑이 존재하지 않는 상태를 말한다. 이하의 수식들이 획득된다.

이득(A)이 충분히 큰 경우에, 이하의 관계식이 성립된다.

증폭기(10)가 통상적인 부궤환 증폭기 회로로서 사용되는 상태에서, 연산 증폭기(21)의 정위상 입력 단자 및 역위상 입력 단자는 동일한 전위에서 가상 단락 상태에 있다. 정위상 입력 단자는 접지 전위(GND)에 연결되어, Vi는 0으로 설정된다.

다음으로, 입력 전위(Vs)가 과대하고 클리핑이 부궤환 증폭기 회로(20)에 존재하는 상태가 가정된다. 단순함을 위해, 본 예에서 전위(Vs)는 양의(positive) 방향으로 과대하다. 클리핑이 발생하는 경우에, 연산 증폭기(21)의 출력 전위(Vo)는 전력 전위(-Vcc)와 거의 동등해진다. 이 상태에서 가상 단락이 사라진다. 역위상 입력 단자의 전위(Vi)는 출력 전위(Vo=-Vcc)와 입력 전위(Vs) 사이의 차를 저항(R1) 및 저항(R2)으로 분할함으로써 획득되는 값에 대응하는 값이다. 즉, 이하 의 관계식이 성립된다.

출력 신호(Vo)의 전위가 -Vcc의 전력 전위를 충족시키지 않는 사양에 따르는 연산 증폭기를 이용하여 획득되는 것인 경우에, Vi는 클리핑이 존재하는 상태에서 출력 신호(Vo)의 전위를 이용하여 계산된다. 또는, Vi는 실험적으로 획득될 수도 있다.

도 3은 부궤환 증폭기 회로(20)의 입력 신호(Vs)와 출력 신호(Vo)와 역위상 입력 단자의 전위(Vi) 사이의 관계를 도시한다. 도시된 예에서, 클리핑은 보이지 않고, 시각(t1)까지 정상적인 부궤환 증폭이 발생한다. 따라서, 연산 증폭기(21)의 정위상 입력 단자와 역위상 입력 단자 사이에 가상 단락이 확립되고, 역위상 입력 단자의 전위(Vi)는 거의 0이다. 출력 전위(Vo)는 입력 전위(Vs)가 반전되어 증폭된 것이다.

입력 신호(Vs)의 진폭은 시각(t1)에서 시각(t2)까지 과대하게 되고 출력 신호(Vo)는 -Vcc에서 클리핑된다. 이 구간에서는 가상 단락이 사라지고, [수학식 5]의 관계식이 적용된다. 따라서, 역위상 입력 단자의 전위(Vi)는 입력 신호(Vs)의 전위에 대응한다. 즉, 역위상 입력 단자의 전위(Vi)를 검출함으로써, 출력 신호(Vo)가 클리핑되는 것을 검출할 수 있다.

[수학식 5]의 변형을 통해, 이하의 수학식이 획득된다.

저항(R1, R2)의 저항값과 전력 전위(Vcc)는 상수이다. 클리핑시에 역위상 입력 단자에서 발생하는 전위(Vi)는 입력 신호(Vs)의 전위에 비례한다.

더욱 구체적인 값을 이용하여 추가적인 설명을 할 것이다. 부궤환 증폭기 회로(20)가 1kΩ의 R1, 10kΩ의 R2, 및 10의 증폭율을 갖는다고 가정한다. 연산 증폭기(21)의 이득(A)은 80dB(10000배)이고, 전력 전위는 ±10V라고 가정한다.

증폭율이 10이고 전력 전위가 ±10V일 때, 클리핑 없이 통상적인 부궤환 증폭기 회로로서 사용되는 최대 입력 신호(Vs)는 1V이다. 이 경우에, [수학식 3]이 적용되어, 이하의 수학식이 성립된다.

즉, 가상 단락이 확립되어, 역위상 입력 단자의 전위(Vi)는 1mV와 같거나 작고, 거의 0으로 가정될 수도 있다.

다음으로, 입력 신호로서 10%의 과대 입력의 Vs=1.1V가 공급되어 클리핑을 발생시킨다. 이 경우에, [수학식 5]가 적용되고, 이하의 관계식이 성립된다.

10%의 과대 입력으로 인해 클리핑이 나타나는 경우에, 역위상 입력 단자의 전위(Vi)는, 클리핑이 존재하지 않을 때 가정된 전위보다 대략 90배 더 크다. 마찬가지로, 20%, 30%, 40% 및 50%의 과대 입력에 대한 역위상 입력 단자의 획득된 전위(Vi)는 각각 181.82mV, 272.73mV, 363.64mV 및 454.55mV이다. 도 4에서 이해될 수 있는 바와 같이, 과대 입력의 정도는 역위상 입력 단자의 전위(Vi)와 선형적인 관계를 갖는다. 따라서, 역위상 입력 단자의 전위(Vi)로부터 과대 입력의 정도를 정량적으로 파악할 수 있다.

도 1에서, 비교기(41)가 ±90.9mV에서 동작하도록 설정된 경우에, 즉 Vref가 90.9mV로 설정된 경우에 10%의 과대 입력으로 인해 클리핑이 확립된다는 것을 검출할 수 있다. 비교기(41)의 출력 신호로 VCA(30)를 제어하고 입력 신호(Vin)를 감쇠시킴으로써, 10%의 과대 입력까지 클리핑을 허용하고 10%를 초과하는 과대 입력의 입력 신호(Vin)를 감쇠시키는 증폭기가 획득된다. 마찬가지로, 비교기(41)의 동작 전위, 즉 Vref의 전위를 조정함으로써, 20%, 30%, 40% 또는 50%의 과대 입력에 의해 유발된 클리핑이 검출될 수도 있다. 이러한 접근법에 의해, 소정 정도의 과대 입력에 의해 유발된 클리핑이 검출되는 경우에, VCA(30)는 입력 신호(Vin)를 감쇠시키도록 동작된다.

실시예에서, 과대 입력을 정량적으로 파악하는 것이 가능하게 되어, 클리핑은 소정 정도의 과대 입력까지 허용된다. 청각 테스트의 결과로써 소정 정도의 왜곡까지의 클리핑이 언제나 인간의 귀에 거슬리지는 않는다는 것이 입증되었으므로, 이러한 제어가 이루어진다. 이 실시예에 따르면, 음향 볼륨의 감각을 손상시키지 않고도 과도하게 과대한 입력을 방지할 수 있다.

비교기(41)의 출력측에는 안정화된 궤환 시스템을 위한 저역통과 필터(42)(적분기 회로)가 배치되고, 어택 시간 및 릴리스 시간을 개별적으로 조정하는 것이 가능해졌다. 즉, 저항(R4)의 값은 저항(R3)의 값보다 충분히 크게 설정된다. 저항(R3) 및 커패시터(C1)의 시상수에 의해 결정되는 어택 시간은 비교기(41)의 출력 신호의 상승 에지에 적용된다. 저항(R4) 및 커패시터(C1)의 시상수에 의해 결정되는 릴리스 시간은 비교기(41)의 출력 신호의 하강 에지에 적용되는데, 이는 다이오드(D1)의 존재로 인해 저항(R3)을 통과하여 흐르는 전류가 없기 때문이다. 일반적으로, 과도하게 과대한 입력을 방지하는 비교적 빠른 어택 시간과 수용가능한 레벨을 서서히 회복하는 비교적 느린 릴리스 시간을 제공하기 위해, 상승 에지에 대한 시상수를 하강 에지에 대한 시상수보다 더 짧게 설정하는 것이 바람직하다.

전압 제어 감쇠기(VCA)(30)가 상술한 실시예에서 입력 신호의 감쇠기로서 사용되었지만, 본 발명은 여기에 제한되지 않는다. 예를 들어, 저항 분할형의 전자 볼륨이 사용될 수도 있다. 또는, 입력 신호의 진폭을 조정하고 이에 따른 신호를 출력하기 위한 임의 유형의 가변 이득 수단이 사용될 수도 있다. 본 발명은 A급, AB급, D급 증폭기 등 뿐만 아니라 증폭기의 각종 동작 모드에 적용될 수 있다. 클 리핑 시에 역위상 입력 단자의 전위(Vi)를 검출하기 위한 비교기(41) 또는 제어 회로(40)는 전위(Vi)의 양의(positive) 값 및 음의(negative) 값 각각에 대해 개별적으로 제공될 수도 있다.

상술한 실시예에서, 연산 증폭기(21)의 정위상 입력 단자의 전위는 0V(접지 전위)이므로, 역위상 입력 단자의 전위(Vi)가 0보다 클 경우에 가상 단락이 사라져서 클리핑의 검출을 허용한다. 보다 일반적으로, 연산 증폭기의 정위상 입력 단자와 역위상 입력 단자 사이의 전위차가 0V를 초과한 경우에 클리핑이 검출된다. 즉, 제어 회로(40)는 연산 증폭기의 정위상 입력 단자와 역위상 입력 단자 사이의 전위차를 검출할 수 있으며, 비교기(41)는 검출된 전위차와 기준 전위(Vref)를 비교할 수 있다.

상술한 실시예에서는 반전용 증폭기가 부궤환 증폭기 회로(20)로서 사용되지만, 연산 증폭기를 사용하는 비반전용 증폭기가 그 대신에 사용될 수도 있다. 이러한 경우에, VCA(30)의 출력 신호(Vs)는 연산 증폭기의 정위상 입력 단자에 공급된다. 그리고, 저항(R1)은 연산 증폭기의 역위상 입력 단자와 접지 전위(GND) 사이에 배치되고, 저항(R2)은 연산 증폭기의 역위상 입력 단자와 출력 단자 사이에 배치된다. 이 경우에도, 가상 단락이 사라지는 경우에만 클리핑이 발생한다.

따라서, 상술한 실시예에서와 마찬가지로, 연산 증폭기의 정위상 입력 단자와 역위상 입력 단자 사이의 전위차를 감시함으로써 클리핑을 검출할 수 있다. 연산 증폭기의 정위상 입력 단자와 역위상 입력 단자 사이의 전위차가 검출될 수 있고, 검출된 전위차는 비교기(41)에 의해 기준 전위(Vref)와 비교될 수 있다. 기준 전위(Vref)가 0V로 설정된 경우에, 비교기(41)의 입력 단자들 중 하나는 연산 증폭기의 정위상 입력 단자에 연결되고, 비교기(41)의 다른 입력 단자는 연산 증폭기의 역위상 입력 단자에 연결된다.

도 1은 실시예에 따른 증폭기의 구성을 도시하는 회로도.

도 2는 증폭기의 부궤환 증폭기 회로를 도시하는 도면.

도 3은 부궤환 증폭기 회로의 입력 신호(Vs)와 출력 신호(Vo)와 역위상 입력 단자의 전위(Vi) 사이의 관계를 도시하는 도면.

도 4는 과대 입력의 정도와 역위상 입력 단자의 전위(Vi) 사이의 관계를 도시하는 도면.

<도면의 주요부분에 대한 부호의 설명>

10: 증폭기

20: 부궤환 증폭기 회로

21: 연산 증폭기

30: 전압 제어 감쇠기(VCA)

40: 제어 회로

41: 비교기(Comp)

42: 저역통과 필터

Claims

증폭기로서,

입력 신호의 진폭을 조정하고 출력 신호를 출력하는 가변 이득 유닛;

상기 가변 이득 유닛의 출력 신호를 증폭하기 위한 연산 증폭기를 포함하는 부궤환 증폭 유닛; 및

상기 연산 증폭기의 정위상(positive phase) 입력 단자와 역위상(negative phase) 입력 단자 사이의 전위차를 기준 전위와 비교하고, 상기 비교의 결과에 기초하여 상기 부궤환 증폭 유닛의 출력 신호에서의 클리핑(clipping)의 존재를 검출하여 상기 가변 이득 유닛을 제어하고, 이에 의해 클리핑을 제어하는 제어기

를 포함하는 증폭기.
제1항에 있어서,

상기 제어기는 상기 역위상 입력 단자의 전위와 상기 기준 전위를 비교하기 위한 비교기를 포함하고,

상기 부궤환 증폭 유닛의 출력 신호의 진폭이 증가하여 상기 출력 신호에서 클리핑을 발생시킬 정도로 충분히 크게 된 경우에, 상기 기준 전위는 상기 연산 증폭기의 상기 역위상 입력 단자의 전위와 거의 동일하게 되는 증폭기.
제2항에 있어서,

상기 가변 이득 유닛은 제어 신호에 따라 상기 입력 신호의 진폭을 조정하고,

상기 제어기는 상기 비교기의 출력 신호를 적분하기 위한 적분기를 포함하고, 상기 적분기의 출력 신호를 상기 제어 신호로서 상기 가변 이득 유닛에 공급하는 증폭기.
제3항에 있어서,

상기 적분기는 상기 비교기의 출력 신호의 상승 에지 및 하강(trailing) 에지에 대해 상이한 시상수를 사용하는 증폭기.
제4항에 있어서,

상기 상승 에지에 대한 시상수는 상기 하강 에지에 대한 시상수보다 작은 증폭기.