KR20080102176A - 설계 레이아웃내에 필링 폼을 삽입하기 위한 방법 및 장치 - Google Patents

설계 레이아웃내에 필링 폼을 삽입하기 위한 방법 및 장치 Download PDF

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KR20080102176A
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홍메이 리아오
일람 팍키리사미
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Abstract

설계 레이아웃내에 필링 폼들을 삽입하는 방법 및 장치가 제시된다. 하나 이상의 조그 영역들은 회로 설계 레이아웃내에서 식별된다. 다음으로, 다중 필링 폼들은 회로 설계 레이아웃내에 삽입되며, 각각의 필링 폼은 회로 설계 레이아웃내에서 대응하는 조그 영역을 제거하도록 구성된다. 회로 설계 레이아웃에 적응가능한 적어도 하나의 미리 결정된 설계 규칙을 위반하는 하나 이상의 필링 폼들이 식별된다. 그 다음에, 필링 폼들은 미리 결정된 설계 규칙 또는 규칙들을 따르도록 적응된다. 최종적으로, 미리 결정된 설계 규칙 또는 규칙들을 따르는 나머지 필링 폼들은 회로 설계 출력 레이아웃을 형성하기 위하여 회로 설계 레이아웃내에 결합된다.

Description

설계 레이아웃내에 필링 폼을 삽입하기 위한 방법 및 장치{METHOD AND APPARATUS FOR INSERTION OF FILLING FORMS WITHIN A DESIGN LAYOUT}
본 발명은 일반적으로 전자회로의 제조기술, 특히 구조내에서 조그 영역을 제거할 수 있도록 설계 레이아웃내에 필링 폼을 삽입하기 위한 방법 및 장치에 관한 것이다.
반도체 제조 수율을 향상시키기 위하여, 일반적으로 집적회로 데이터베이스에 광 근접 보정("OPC: Optical Proximity Correction) 절차를 적용하기전에 반도체 설계 레이아웃에 물리적 설계 데이터가 삽입된다. 설계 레이아웃은 집적회로의 표현이며, 실제 제조에 사용된 물리 구조에 상응하는 기하학적 형상들 및 층들을 포함한다. OPC 절차동안, 설계 레이아웃에서 작은 조그(jog) 영역들, 노치들 또는 다른 설계 에러들이 존재하면, 데이터량이 증가하고 에러들을 포함하는 영역들 둘레에서 OPC 결과들이 감소하며 설계 레이아웃의 마스크들을 검사할때 장애가 증가한다.
전형적으로, 필링 폼들(filling form) 검사 다음의 검사 프로세스에서, 설계 레이아웃에는 임의의 잠재적인 설계 규칙 위반들을 검출하여 제조 프로세스에서 결함들을 최소화하기 위하여 레이아웃에 설계 규칙들의 집합을 적용하는 설계 규칙 검사 절차("DRC": Design rule checking procedure)가 적용된다. 일례에서, 하나의 잠재적인 설계 규칙 위반은 설계 레이아웃의 층들 및 기하학적 형태들사이에서 요구된 간격내로 기하학적 형상의 칩입에 관한 것이다. 따라서, DRC-클린(clean) 설계 레이아웃을 달성하기 위하여 설계 레이아웃으로부터 조그 영역들 및 노치들의 제거가 수행되어야 한다.
설계 레이아웃으로부터 조그 영역들 및 노치들을 제거하기 위한 여러 방법들이 제안되었다. 이중 한 방법에서는 조그 영역들 및 노치들이 설계 레이아웃의 기하학적 형상을 수정함으로서 수동으로 제거된다. 그러나, 이러한 방법은 노동 집약적이며 시간이 많이 소비된다.
다른 방법은 설계 레이아웃에서 대응하는 조그 영역들을 제거하기 위하여 스크립트(script)를 사용하여 적절한 패치들(patch)을 삽입하는 절차를 포함한다. 그러나, 이러한 방법은 많은 회로 설계 규칙 위반을 유발할 수 있으며, 이는 적절한 설계 규칙에 따르도록 수동으로 수정되어야 한다.
따라서, 설계 레이아웃에 존재하는 조그 영역(jog area)들 및 노치(notch)들이 적절한 회로 설계 규칙들에 따라 자동적으로 제거되도록 설계 레이아웃내에 필링 폼(filling form)들을 삽입하는 장치 및 방법에 대한 필요성이 요구된다.
설계 레이아웃내에 필링 폼(filling form)들을 삽입하기 위한 방법 및 장치가 제시된다. 하나 이상의 조그 영역들이 회로 설계 레이아웃내에서 식별된다. 다음으로, 다중 필링 폼들이 회로 설계 레이아웃내에 삽입되며, 각각의 필링 폼은 회로 설계 레이아웃내에서 대응 조그 영역을 제거하도록 구성된다. 회로 설계 레이아웃에 적용가능한 적어도 하나의 미리 결정된 설계 규칙을 위반하는 하나 이상의 필링 폼들은 식별된다. 그 다음에, 필링 폼들은 미리 결정된 설계 규칙 또는 규칙들에 따르도록 적응된다. 최종적으로, 미리 결정된 설계 규칙 또는 규칙들에 따르는 나머지 필링 폼들은 회로 설계 출력 레이아웃을 형성하기 위하여 회로 설계 레이아웃내에서 결합된다.
도 1A 내지 도 1F는 설계 레이아웃내에 필링 폼들을 삽입하는 방법에 대한 일 실시예를 기술한 블록도이다.
도 2A 내지 도 2F는 설계 레이아웃내에 필링 폼들을 삽입하는 방법에 대한 대안 실시예를 기술한 블록도이다.
도 3은 설계 레이아웃내에 필링 폼들을 삽입하는 장치에 대한 일 실시예를 기술한 블록도이다.
도 4는 설계 레이아웃내에 필링 폼들을 삽입하는 장치에 대한 일 실시예를 기술한 흐름도이다.
도 5는 명령들의 세트가 실행될 수 있는 예시적인 형태의 컴퓨터 시스템의 머신을 개략적으로 도시한 도면이다.
도 1A 내지 도 1F는 설계 레이아웃에 필링 폼들을 삽입하는 방법에 대한 일 실시예를 기술한 블록도이다. 일 실시예에서, 본 방법은 예컨대 스크립트(script) 들을 사용하는 컴퓨터 시스템과 같이 장치 또는 매체에서 실행되는 명령들의 흐름(flow)으로 구현된다.
도 1A는 다중 기하학적 형상들 및 층들(110, 121, 122)을 포함하는 설계 레이아웃(100)을 도시한다. 층들(121, 122)은 오목 조그 영역들(123, 124)을 한정한다. 설계 레이아웃(100)에 조그 영역들이 존재하는 경우에 광 근접 보정("OPC":Optical Proximity Correction) 절차를 수행할때 장애가 증가하기 때문에, 각각의 조그 영역(123, 124)은 각각의 조그 영역(123, 124)위에 대응하는 미리 결정된 필링 폼을 배치함으로서 제거되어야 한다. 도 1B는 조그 영역들(123, 124)을 보정 및 제거하고 흐름동안 설계 레이아웃(100)내에 삽입되도록 구성된 필링 폼들(131, 132)을 도시한다.
일 실시예에서, 도 1C에 도시된 바와같이, 조그 영역들(123, 124)의 식별후에, 흐름은 필링 폼들(131, 132)을 설계 레이아웃에 삽입한다. 특히, 필링 폼(131)은 조그 영역(123)을 제거하기 위하여 삽입되며, 필링 폼(132)은 조그 영역(124)을 제거하기 위하여 삽입된다. 그 다음에, 필링 폼 데이터는 이하에서 상세히 기술된 바와같이 추가 처리를 위하여 입력 설계 레이아웃 데이터와 병합(merge)된다.
도 1D에 기술된 바와같이, 일 실시예에서 흐름은 설계 규칙 위반들을 식별하기 위하여 병합된 데이터에 대하여 설계 규칙 검사("DRC") 절차를 수행한다. 만일 예컨대 임의의 삽입된 필링 폼 및 기존 금속층 또는 기하학적 형상사이의 미리 결정된 간격(spacing)에 대하여 설계 규칙이 제공되면, DRC 절차는 임의의 필링 폼(131, 132)이 미리 결정된 설계 규칙을 위반하는지를 식별하기 위하여 삽입된 필링 폼들(131, 132)과 필링 폼들(131, 132) 및 각각의 인접 기하학적 형상들 또는 층들(110, 121, 122)사이의 간격을 분석한다. 대안 실시예에서, DRC 절차는 설계 레이아웃(100)에 대하여 구현된 설계 규칙들의 세트의 위반들을 검사한다.
일 실시예에서, 설계 규칙 위반들은 예컨대 모든 폴리실리콘 관련 위반들이 하나의 단일 층상에서 발생되는 것과 같이 층에 의하여 편성(organize)된다. 흐름(flow)이 설계 규칙 위반을 식별한다고 가정하면 ― 필링 폼(131) 및 기존 금속층(110)사이의 간격(140)은 미리 결정된 설계 간격보다 작음 ―, 도 1E에 도시된 바와같이, 필링 폼들(131, 132) 및 식별된 간격(140)은 제거되며, 필링 폼(131)이 설계 규칙에 따르도록 커스터마이징(customize)될 수 있는지의 여부가 결정된다. 만일 필링 폼(131)이 커스터마이징가능하면, 흐름은 수정된 필링 폼(133)을 얻기 위하여 필링 폼(131)을 수정한다. 수정된 필링 폼(133) 및 층(110)사이의 간격은 앞서 언급된 설계 규칙에서 언급된 미리 결정된 간격을 만족한다. 최종적으로, 도 1F에 도시된 바와같이, 흐름은 임의의 위반들이 존재하지 않는 필링 폼(132)을 다시 설계 레이아웃(100)에 삽입하고, 추가로 DRC-클린(clean) 설계 레이아웃을 얻기 위하여 수정된 필링 폼(133)을 설계 레이아웃(100)내에 삽입한다.
도 2A 내지 도 2F는 설계 레이아웃내에 필링 폼들을 삽입하는 방법에 대한 대안 실시예를 기술한 블록도들이다. 도 2A는 다중 기하학적 형상들 및 층들(210, 221, 222)을 포함하는 설계 레이아웃(200)을 도시한다. 층들(221, 222)은 오목한 조그 영역들(223, 224)을 한정한다. 설계 레이아웃(200)에 조그 영역들이 존재하 면 OPC 절차를 수행할때 장애가 증가하기 때문에, 각각의 조그 영역들(223, 224)은 대응하는 미리 결정된 필링 폼을 각각의 조그 영역(223, 224)위에 배치함으로서 제거되어야 한다. 도 2B는 조그 영역들(223, 224)을 보정 및 제거하고 흐름동안 설계 레이아웃(200)내에 삽입되도록 구성된 필링 폼들(231, 232)을 도시한다.
일 실시예에 있어서, 도 2C에 도시된 바와같이, 조그 영역들(223, 224)의 식별후에, 흐름은 필링 폼들(231, 232)을 설계 레이아웃에 삽입한다. 특히, 필링 폼(231)은 조그 영역(223)을 제거하기 위하여 삽입되며, 필링 폼(232)은 조그 영역(224)을 제거하기 위하여 삽입된다. 그 다음에, 필링 폼 데이터는 이하에서 더 상세히 기술되는 바와같이 추가 처리를 위하여 입력 설계 레이아웃 데이터와 병합된다.
도 2D에 기술된 바와같이, 일 실시예에서, 흐름은 설계 규칙 위반들을 식별하기 위하여 병합된 데이터에 대하여 DRC 절차를 수행한다. 만일 예컨대 임의의 삽입된 필링 폼 및 기존 금속층 또는 기하학적 형상사이의 미리 결정된 간격에 대하여 설계 규칙이 제공되면, DRC 절차는 임의의 필링 폼(231, 232)이 미리 결정된 설계 규칙을 위반하는지를 식별하기 위하여 삽입된 필링 폼들(231, 232)과 필링 폼들(231, 232) 및 각각의 인접한 기하학적 형상들 또는 층들(210, 221, 222)사이의 간격을 분석한다. 대안 실시예에서, DRC 절차는 설계 레이아웃(200)에 대하여 구현된 설계 규칙들의 세트의 위반들을 검사한다.
흐름이 설계 규칙 위반을 식별한다고 가정하면 ― 필링 폼(231) 및 기존 금속층(210)사이의 간격(240)은 미리 결정된 설계 간격보다 작음 ―, 도 2E에 도시된 바와같이 필링 폼들(231, 232) 및 식별된 간격(240)은 제거되며, 필링 폼(231)이 설계 규칙을 따르도록 커스터마이징될 수 있는지의 여부가 결정된다. 만일 필링 폼(231)이 커스터마이징 가능하지 않으면, 흐름은 필링 폼(231)을 제거하고 폐기한다. 최종적으로, 도 2F에 도시된 바와같이, 흐름은 DRC-클린(clean) 설계 레이아웃을 얻기 위하여 임의의 위반들이 없는 필링 폼(232)을 설계 레이아웃(200)에 삽입한다.
도 3은 설계 레이아웃내에 필링 폼들을 삽입하는 장치의 일 실시예를 기술한 블록도이다. 도 3에 기술된 바와같이, 일 실시예에서, 장치(300)는 회로 설계 레이아웃 데이터, 필링 폼 데이터, 설계 레이아웃 데이터 및 필링 폼 데이터간의 병합된 데이터, 및 다른 데이터를 저장하는 회로 데이터베이스(310)를 더 포함한다.
일 실시예에서, 장치(300)는 회로 데이터베이스(310)에 접속되고, 설계 레이아웃 데이터를 포함하는 입력 데이터를 수신하며 설계 레이아웃내의 조그 영역들을 식별하는 조그 식별 모듈(320)을 더 포함한다.
장치(300)는 조그 식별 모듈(320) 및 회로 데이터베이스(310)에 접속되고, 설계 레이아웃 데이터 및 식별된 조그 영역들을 수신하며, 조그 영역들을 제거하기 위하여 설계 레이아웃내에 필링 폼들을 삽입하며, 설계 레이아웃 데이터를 포함하는 입력 데이터와 필링 폼 데이터를 병합하는 형상 처리 모듈(330)을 포함한다.
장치는 형상 처리 모듈(330)에 접속되고, 병합된 데이터를 수신하며, 대응하는 설계 레이아웃과 연관된 적어도 하나의 미리 결정된 설계 규칙을 위반하는 필링 폼들을 식별하기 위하여 설계 규칙 검사 절차를 수행하는 설계 규칙 검사("DRC": Design rule checking) 모듈(340)을 더 포함한다. 만일 예컨대 임의의 삽입된 필링 폼 및 기존의 금속 층 또는 기하학적 형상사이의 미리 결정된 간격에 대하여 설계 규칙이 제공되면, DRC 모듈(340)은 삽입된 필링 폼 및 회로 설계 레이아웃내의 층사이의 간격을 분석하고, 이 간격이 미리 결정된 설계 규칙에 제공된 미리 결정된 간격보다 작은지를 결정한다.
DRC 모듈(340)은 각각의 필링 폼이 커스터마이징 가능한 경우에 설계 규칙에 따르도록 필링 폼을 수정하거나 또는 대안적으로 설계 레이아웃으로부터 필링 폼을 완전히 제거함으로서 설계 규칙 위반과 연관된 필링 폼을 적응시키는 형상 처리 모듈(330)에 설계 규칙 검사 절차의 결과들, 즉 임의의 설계 규칙 위반들을 전송한다. 최종적으로, 형상 처리 모듈(330)은 DRC-클린 설계 출력 레이아웃을 형성하기 위하여 설계 레이아웃내에 커스터마이징되거나 또는 위반없는 나머지 필링 폼들을 결합한다.
도 4는 설계 레이아웃내에 필링 폼들을 삽입하는 방법에 대한 일 실시예를 기술한 흐름도이다. 도 4에 기술된 바와같이, 일 실시예에서, 처리 블록(410)에서는 입력 데이터가 수신되며, 입력 데이터는 회로 설계 레이아웃 데이터를 포함한다.
처리 블록(420)에서, 조그 영역들은 회로 설계 레이아웃내에서 식별된다. 처리 블록(430)에서, 필링 폼들은 설계 레이아웃내에 삽입되며, 각각의 필링 폼은 대응하는 조그 영역을 제거하도록 구성된다.
처리 블록(440)에서, 필링 폼 데이터는 설계 레이아웃 데이터를 포함하는 입 력 데이터와 병합되어 병합된 데이터를 생성한다. 처리 블록(450)에서, 반복 설계 규칙 검사 절차는 적어도 하나의 미리 결정된 설계 규칙을 위반하는 임의의 필링 폼들을 식별하기 위하여 수행된다.
처리 블록(460)에서는 적어도 하나의 미리 결정된 설계 규칙을 위반하는 식별된 필링 폼이 커스터마이징가능한지의 여부에 관한 결정이 이루어진다. 만일 필링 폼이 커스터마이징가능하면, 처리 블록(470)에서, 필링 폼은 하나 이상의 미리 결정된 설계 규칙들을 따르도록 커스터마이징된다. 그 다음에, 처리 블록들(450, 460)은 다음으로 식별된 필링 폼들에 대하여 반복된다.
그렇치 않고 만일 필링 폼이 커스터마이징가능하지 않으면, 처리 블록(480)에서 필링 폼이 제거되며, 처리 블록들(450, 480)은 다음으로 식별된 필링 폼들을에 대하여 반복된다. 최종적으로, 처리 블록(490)에서, 나머지 필링 폼들은 임의의 설계 규칙 위반들이 없는 설계 출력 레이아웃을 형성하기 위하여 설계 레이아웃내에 결합된다.
도 5는 머신으로 하여금 앞서 기술된 방법들중 어느 하나를 수행하도록 하는 명령 세트가 실행될 수 있는 예시적인 형태의 컴퓨터 시스템(500)의 머신을 개략적으로 도시한다. 대안 실시예들에 있어서, 머신은 네트워크 라우터, 네트워크 스위치, 개인휴대단말(PDA: Personal Digital Assistant), 셀룰라 전화, 웹 어플라이언스, 또는 머신에 의하여 취해질 동작들을 특정한 명령들의 시퀀스를 실행할 수 있는 임의의 머신 또는 컴퓨팅 장치를 포함할 수 있다.
컴퓨터 시스템(500)은 프로세서(502), 주메모리(504), 및 정적 메모리(506) 를 포함하며, 이들은 버스(508)를 통해 서로 통신한다. 컴퓨터 시스템(500)은 비디오 디스플레이 유닛(510), 예컨대 액정 디스플레이(LCD) 또는 음극선관(CRT: cathode ray tube)을 더 포함할 수 있다. 컴퓨터 시스템(500)은 또한 알파뉴메릭 입력 장치(512), 예컨대 키보드, 커서, 제어장치(514), 예컨대 마우스, 디스크 구동 유닛(516), 신호 생성 장치(520), 예컨대 스피커, 및 네트워크 인터페이스 장치(522)를 포함한다.
디스크 구동 유닛(516)은 명령 세트, 즉 앞서 기술된 방법들중 어느 하나 또는 모두를 구현하는 소프트웨어(526)이 저장된 머신-판독가능 매체(524)를 포함한다. 소프트웨어(526)는 또한 주메모리(504) 및/또는 프로세서(502)내에 완전하게 또는 적어도 부분적으로 상주하는 것으로 도시된다. 소프트웨어(526)는 네트워크 인터페이스 장치(522)를 통해 추가로 전송 또는 수신될 수 있다.
당업자는 정보 및 신호가 다양한 다른 기술들중 일부를 사용하여 표현될 수 있다는 것을 이해할 것이다. 예컨대, 앞의 상세한 설명 전반에 걸쳐 참조될 수 있는 데이터, 지시어, 명령어, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자기 파, 자계 또는 자기입자, 광계 또는 광입자, 또는 이들의 임의의 조합에 의해 표현될 수 있다.
당업자들은 여기에 기술된 실시예들과 관련하여 제시된 다양한 예시적인 논리 블록, 모듈, 회로, 및 알고리즘 단계가 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합으로 구현될 수 있다는 것을 인식해야 한다. 이러한 하드웨어 및 소프트웨어의 상호 호환성을 명확하게 기술하기 위하여, 다양한 예시적인 소자, 블 록, 모듈, 회로, 및 단계는 그들의 기능들과 관련하여 앞서 제시되었다. 이러한 기능이 하드웨어로 구현되는지 또는 소프트웨어로 구현되는지의 여부는 전체 시스템상에 부여된 특정 응용 및 설계 제약들에 따른다. 당업자는 각각의 특정 응용에 대하여 가변 방식으로 기술된 기능을 구현할 수 있으나 이러한 구현 결정은 본 발명의 범위를 벗어나지 않고 해석되어야 한다.
여기에서 제시된 실시예들과 관련하여 기술된 다양한 예시적인 논리 블록, 모듈, 및 회로는 범용 프로세서, 디지털 신호 처리기(DSP), 주문형 집적 회로(ASIC), 필드 프로그램가능 게이트 어레이(FPGA) 또는 다른 프로그램가능 논리 디바이스, 개별 게이트 또는 트랜지스터 논리장치, 개별 하드웨어 소자, 또는 여기에 기술된 기능들을 수행하도록 설계된 임의의 결합에 의해 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있으나, 대안적으로 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로 제어기, 또는 상태 머신일 수 있다. 프로세서는 또한 계산장치들의 조합, 예컨대 DSP와 마이크로프로세서의 조합, 다수의 마이크로 프로세서들의 조합, DSP 코어와 관련된 하나 이상의 마이크로프로세서들의 조합, 또는 임의의 다른 구성들로서 구현될 수 있다.
여기에서 제시된 실시예들과 관련하여 기술된 방법 또는 알고리즘의 단계들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어 모듈, 또는 이들의 결합으로 직접 구현될 수 있다. 이들 실시예들이 임의의 형태의 프로세서 또는 처리 코어(컴퓨터의 CPU와 같은)상에서 실행되거나 그렇치 않은 경우에 머신 또는 컴퓨터 판독가능 매체내에서 구현 또는 실현될 수 있는 소프트웨어 프로그램들로서 또는 이 소프트웨어 프로그램들을 지원하기 위하여 사용될 수 있다. 머신 판독가능 매체는 머신(예컨대, 컴퓨터)에 의하여 판독가능한 형태로 정보를 저장 또는 전송하는 임의의 메커니즘을 포함한다. 예컨대, 머신 판독가능 매체는 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 제거가능 디스크, CD-ROM, 또는 당업계에 공지된 임의의 다른 형태의 저장 매체를 포함한다. 예시적 저장 매체는 프로세서에 접속되며, 프로세서는 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있다. 대안으로써, 저장 매체는 프로세서와 통합될 수 있다. 프로세서 및 저장 매체는 ASIC에 배치될 수 있다. ASIC는 사용자 단말에 배치될 수 있다. 대안적으로, 프로세서 및 저장매체는 사용자 단말에 개별 소자로서 배치될 수 있다.
제시된 실시예들의 이전 설명은 당업자로 하여금 본 발명을 실시 및 이용할 수 있도록 하기 위하여 제공된다. 이들 실시예에 대한 다양한 수정들은 당업자들에게 자명할 것이고, 여기에서 한정된 일반적 원리들은 본 발명의 사상 또는 범위를 벗어나지 않으면서 다른 실시예들에 적용될 수 있다. 따라서, 본 발명은 여기에 기술된 실시예들에 제한되지 않으며 여기에 기술된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위를 따를 것이다.

Claims (40)

  1. 회로 설계 레이아웃내에 다수의 필링 폼(filling form)들을 삽입하는 단계 ― 상기 다수의 필링 폼들의 각각의 필링 폼은 상기 회로 설계 레이아웃내의 다수의 조그 영역(jog area)들의 대응 조그 영역을 제거하도록 구성됨 ―;
    상기 회로 설계 레이아웃에 적용가능한 적어도 하나의 미리 결정된 설계 규칙(design rule)을 위반하는, 상기 다수의 필링 폼들중 적어도 하나의 필링 폼을 식별하는 단계;
    상기 적어도 하나의 미리 결정된 설계 규칙을 따르도록 상기 적어도 하나의 필링 폼을 적응시키는 단계; 및
    회로 설계 출력 레이아웃을 형성하기 위하여 상기 회로 설계 레이아웃내에 상기 적어도 하나의 미리 결정된 설계 규칙에 따라 나머지 필링 폼들을 결합하는 단계를 포함하는, 방법.
  2. 제 1항에 있어서, 상기 회로 설계 레이아웃내에서 상기 다수의 조그 영역들의 각각의 조그 영역을 식별하는 단계를 더 포함하는, 방법.
  3. 제 1항에 있어서, 상기 회로 설계 레이아웃 데이터를 포함하는 입력 데이터를 수신하는 단계; 및
    병합된 데이터를 생성하기 위하여 상기 다수의 필링 폼들에 대응하는 데이터 와 상기 입력 데이터를 병합하는 단계를 더 포함하는, 방법.
  4. 제 3항에 있어서, 상기 병합된 데이터로부터 상기 적어도 하나의 미리 결정된 설계 규칙을 위반하는 상기 적어도 하나의 필링 폼을 식별하는 단계를 더 포함하는, 방법.
  5. 제 1항에 있어서, 상기 적응 단계는 상기 적어도 하나의 미리 결정된 설계 규칙을 따르도록 상기 적어도 하나의 필링 폼을 수정하는 단계를 포함하는, 방법.
  6. 제 1항에 있어서, 상기 적응 단계는 상기 회로 설계 레이아웃으로부터 상기 적어도 하나의 필링 폼을 제거 및 폐기하는 단계를 포함하는, 방법.
  7. 제 1항에 있어서, 상기 적어도 하나의 미리 결정된 설계 규칙은 상기 회로 설계 레이아웃내의 다수의 인접 층들 및 상기 적어도 하나의 필링 폼사이의 미리 결정된 간격(spacing)을 포함하는, 방법.
  8. 제 7항에 있어서, 상기 식별단계는,
    상기 회로 설계 레이아웃내의 다수의 인접 층들의 각각의 층과 상기 적어도 하나의 필링 폼사이의 간격을 분석하는 단계; 및
    상기 간격이 상기 적어도 하나의 미리 결정된 설계 규칙의 미리 결정된 간격 보다 작은지를 결정하는 단계를 포함하는, 방법.
  9. 제 7항에 있어서, 상기 다수의 인접 층들의 각각의 층은 금속층인, 방법.
  10. 제 1항에 있어서, 상기 식별단계는 상기 회로 설계 레이아웃에 대하여 설계 규칙 검사 절차를 수행하는 단계를 포함하는, 방법.
  11. 회로 설계 레이아웃내에 다수의 필링 폼들을 삽입하는 형상 처리 모듈(shape processing module) ― 상기 다수의 필링 폼들의 각각의 필링 폼은 상기 회로 설계 레이아웃내의 다수의 조그 영역(jog area)들의 대응 조그 영역을 제거하도록 구성됨 ―; 및
    상기 형상 처리 모듈에 접속되며, 상기 회로 설계 레이아웃에 적용가능한 적어도 하나의 미리 결정된 설계 규칙을 위반하는, 상기 다수의 필링 폼들중 적어도 하나의 필링 폼을 식별하는 설계 규칙 검사 모듈(design rule checking module)을 포함하며;
    상기 형상 처리 모듈은 상기 적어도 하나의 미리 결정된 설계 규칙을 따르도록 상기 적어도 하나의 필링 폼을 적응시키고, 회로 설계 출력 레이아웃을 형성하기 위하여 상기 회로 설계 레이아웃내에 상기 적어도 하나의 미리 결정된 설계 규칙에 따라 나머지 필링 폼들을 결합하는, 장치.
  12. 제 11항에 있어서, 상기 형상 처리 모듈에 접속되며, 상기 회로 설계 레이아웃내에서 상기 다수의 조그 영역들의 각각의 조그 영역을 식별하는 조그 식별 모듈을 더 포함하는, 장치.
  13. 제 11항에 있어서, 상기 형상 처리 모듈은 상기 설계 규칙 검사 모듈 및 상기 형상 처리 모듈에 접속된 회로 데이터베이스로부터 상기 회로 설계 레이아웃 데이터를 포함하는 입력 데이터를 수신하고, 병합된 데이터를 생성하기 위하여 상기 다수의 필링 폼들에 대응하는 데이터와 상기 입력 데이터를 병합하는, 장치.
  14. 제 13항에 있어서, 상기 설계 규칙 검사 모듈은 상기 병합된 데이터로부터 상기 적어도 하나의 미리 결정된 설계 규칙을 위반하는 상기 적어도 하나의 필링 폼을 식별하는, 장치.
  15. 제 11항에 있어서, 상기 형상 처리 모듈은 상기 적어도 하나의 미리 결정된 설계 규칙을 따르도록 상기 적어도 하나의 필링 폼을 수정하는, 장치.
  16. 제 11항에 있어서, 상기 형상 처리 모듈은 상기 회로 설계 레이아웃으로부터 상기 적어도 하나의 필링 폼을 제거 및 폐기하는, 장치.
  17. 제 11항에 있어서, 상기 적어도 하나의 미리 결정된 설계 규칙은 상기 회로 설계 레이아웃내의 다수의 인접 층들 및 상기 적어도 하나의 필링 폼사이의 미리 결정된 간격을 포함하는, 장치.
  18. 제 17항에 있어서, 상기 설계 규칙 검사 모듈은 상기 회로 설계 레이아웃내의 다수의 인접 층들의 각각의 층과 상기 적어도 하나의 필링 폼사이의 간격을 분석하고, 상기 간격이 상기 적어도 하나의 미리 결정된 설계 규칙의 미리 결정된 간격보다 작은지를 결정하는, 장치.
  19. 제 17항에 있어서, 상기 다수의 인접 층들의 각각의 층은 금속층인, 장치.
  20. 제 11항에 있어서, 상기 설계 규칙 검사 모듈은 상기 회로 설계 레이아웃에 대하여 설계 규칙 검사 절차를 수행하는, 장치.
  21. 회로 설계 레이아웃내에 다수의 필링 폼들을 삽입하는 수단 ― 상기 다수의 필링 폼들의 각각의 필링 폼은 상기 회로 설계 레이아웃내의 다수의 조그 영역(jog area)들의 대응 조그 영역을 제거하도록 구성됨 ―; 및
    상기 회로 설계 레이아웃에 적용가능한 적어도 하나의 미리 결정된 설계 규칙을 위반하는, 상기 다수의 필링 폼들중 적어도 하나의 필링 폼을 식별하는 수단;
    상기 적어도 하나의 미리 결정된 설계 규칙을 따르도록 상기 적어도 하나의 필링 폼을 적응시키는 수단; 및
    회로 설계 출력 레이아웃을 형성하기 위하여 상기 회로 설계 레이아웃내에 상기 적어도 하나의 미리 결정된 설계 규칙에 따라 나머지 필링 폼들을 결합하는 수단을 포함하는, 장치.
  22. 제 21항에 있어서, 상기 회로 설계 레이아웃내에서 상기 다수의 조그 영역들의 각각의 조그 영역을 식별하는 수단을 더 포함하는, 장치.
  23. 제 21항에 있어서, 상기 회로 설계 레이아웃 데이터를 포함하는 입력 데이터를 수신하는 수단; 및
    병합된 데이터를 생성하기 위하여 상기 다수의 필링 폼들에 대응하는 데이터와 상기 입력 데이터를 병합하는 수단을 더 포함하는, 장치.
  24. 제 23항에 있어서, 상기 병합된 데이터로부터 상기 적어도 하나의 미리 결정된 설계 규칙을 위반하는 상기 적어도 하나의 필링 폼을 식별하는 수단을 더 포함하는, 장치.
  25. 제 21항에 있어서, 상기 적어도 하나의 미리 결정된 설계 규칙을 따르도록 상기 적어도 하나의 필링 폼을 수정하는 수단을 더 포함하는, 장치.
  26. 제 21항에 있어서, 상기 회로 설계 레이아웃으로부터 상기 적어도 하나의 필 링 폼을 제거 및 폐기하는 수단을 더 포함하는, 장치.
  27. 제 21항에 있어서, 상기 적어도 하나의 미리 결정된 설계 규칙은 상기 회로 설계 레이아웃내의 다수의 인접 층들 및 상기 적어도 하나의 필링 폼사이의 미리 결정된 간격을 포함하는, 장치.
  28. 제 27항에 있어서, 상기 회로 설계 레이아웃내의 다수의 인접 층들의 각각의 층과 상기 적어도 하나의 필링 폼사이의 간격을 분석하는 수단; 및
    상기 간격이 상기 적어도 하나의 미리 결정된 설계 규칙의 미리 결정된 간격보다 작은지를 결정하는 수단을 더 포함하는, 장치.
  29. 제 27항에 있어서, 상기 다수의 인접 층들의 각각의 층은 금속층인, 장치.
  30. 제 21항에 있어서, 상기 회로 설계 레이아웃에 대하여 설계 규칙 검사 절차를 수행하는 수단을 포함하는, 장치.
  31. 처리 시스템에서 실행될때 상기 처리 시스템이 방법을 수행하도록 하는 실행가능 명령들을 포함하는 컴퓨터 판독가능 매체로서, 상기 방법은,
    회로 설계 레이아웃내에 다수의 필링 폼들을 삽입하는 단계 ― 상기 다수의 필링 폼들의 각각의 필링 폼은 상기 회로 설계 레이아웃내의 다수의 조그 영역(jog area)들의 대응 조그 영역을 제거하도록 구성됨 ―;
    상기 회로 설계 레이아웃에 적용가능한 적어도 하나의 미리 결정된 설계 규칙을 위반하는, 상기 다수의 필링 폼들중 적어도 하나의 필링 폼을 식별하는 단계;
    상기 적어도 하나의 미리 결정된 설계 규칙을 따르도록 상기 적어도 하나의 필링 폼을 적응시키는 단계; 및
    회로 설계 출력 레이아웃을 형성하기 위하여 상기 회로 설계 레이아웃내에 상기 적어도 하나의 미리 결정된 설계 규칙에 따라 나머지 필링 폼들을 결합하는 단계를 포함하는, 컴퓨터 판독가능 매체.
  32. 제 31항에 있어서, 상기 방법은 상기 회로 설계 레이아웃내에서 상기 다수의 조그 영역들의 각각의 조그 영역을 식별하는 단계를 더 포함하는, 컴퓨터 판독가능 매체.
  33. 제 31항에 있어서, 상기 방법은,
    상기 회로 설계 레이아웃 데이터를 포함하는 입력 데이터를 수신하는 단계; 및
    병합된 데이터를 생성하기 위하여 상기 다수의 필링 폼들에 대응하는 데이터와 상기 입력 데이터를 병합하는 단계를 더 포함하는, 컴퓨터 판독가능 매체.
  34. 제 33항에 있어서, 상기 방법은 상기 병합된 데이터로부터 상기 적어도 하나 의 미리 결정된 설계 규칙을 위반하는 상기 적어도 하나의 필링 폼을 식별하는 단계를 더 포함하는, 컴퓨터 판독가능 매체.
  35. 제 31항에 있어서, 상기 적응 단계는 상기 적어도 하나의 미리 결정된 설계 규칙을 따르도록 상기 적어도 하나의 필링 폼을 수정하는 단계를 포함하는, 컴퓨터 판독가능 매체.
  36. 제 31항에 있어서, 상기 적응 단계는 상기 회로 설계 레이아웃으로부터 상기 적어도 하나의 필링 폼을 제거 및 폐기하는 단계를 포함하는, 컴퓨터 판독가능 매체.
  37. 제 31항에 있어서, 상기 적어도 하나의 미리 결정된 설계 규칙은 상기 회로 설계 레이아웃내의 다수의 인접 층들 및 상기 적어도 하나의 필링 폼사이의 미리 결정된 간격을 포함하는, 컴퓨터 판독가능 매체.
  38. 제 37항에 있어서, 상기 식별단계는,
    상기 회로 설계 레이아웃내의 다수의 인접 층들의 각각의 층과 상기 적어도 하나의 필링 폼사이의 간격을 분석하는 단계; 및
    상기 간격이 상기 적어도 하나의 미리 결정된 설계 규칙의 미리 결정된 간격보다 작은지를 결정하는 단계를 포함하는, 컴퓨터 판독가능 매체.
  39. 제 37항에 있어서, 상기 다수의 인접 층들의 각각의 층은 금속층인, 컴퓨터 판독가능 매체.
  40. 제 31항에 있어서, 상기 식별단계는 상기 회로 설계 레이아웃에 대하여 설계 규칙 검사 절차를 수행하는 단계를 포함하는, 컴퓨터 판독가능 매체.
KR1020087022028A 2006-02-09 2007-02-09 설계 레이아웃내에 필링 폼을 삽입하기 위한 방법 및 장치 KR20080102176A (ko)

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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070192754A1 (en) * 2006-02-14 2007-08-16 Markus Hofsaess Method for treating design errors of a layout of an integrated circuit
KR100847842B1 (ko) * 2007-06-26 2008-07-23 주식회사 동부하이텍 반도체 소자의 마스크 제작방법
US8225256B2 (en) * 2009-03-13 2012-07-17 Synopsys, Inc. Method and apparatus for accelerating project start and tape-out
US9136092B2 (en) * 2012-04-09 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for E-beam writing
KR102592599B1 (ko) 2016-05-12 2023-10-24 삼성전자주식회사 반도체 집적회로 레이아웃의 검증 방법 및 이를 수행하는 컴퓨터 시스템
CN106094422A (zh) * 2016-08-19 2016-11-09 上海华力微电子有限公司 一种简化opc后掩模版图形的方法
US10628544B2 (en) * 2017-09-25 2020-04-21 International Business Machines Corporation Optimizing integrated circuit designs based on interactions between multiple integration design rules
CN110717309B (zh) * 2019-10-10 2023-10-24 飞腾信息技术有限公司 冗余金属填充方法、装置、设备及计算机可读存储介质
CN111083878B (zh) * 2020-01-17 2024-03-01 广州兴森快捷电路科技有限公司 阻焊层间隙填充方法、装置、设备及存储介质
CN112966458B (zh) * 2021-04-07 2022-07-26 北京华大九天科技股份有限公司 图形处理方法、电子设备、服务器和存储介质
CN113312873B (zh) * 2021-05-24 2023-03-14 海光信息技术股份有限公司 一种电路版图设计方法、装置、掩膜板及电子设备

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5553273A (en) 1995-04-17 1996-09-03 International Business Machines Corporation Vertex minimization in a smart optical proximity correction system
US5740068A (en) * 1996-05-30 1998-04-14 International Business Machines Corporation Fidelity enhancement of lithographic and reactive-ion-etched images by optical proximity correction
US5877964A (en) * 1997-01-10 1999-03-02 International Business Machines Corporation Semiconductor device compensation system and method
TW495686B (en) 1998-10-19 2002-07-21 David S Chapman Approach for routing an integrated circuit
US6601231B2 (en) 2001-07-10 2003-07-29 Lacour Patrick Joseph Space classification for resolution enhancement techniques
US6892368B2 (en) 2002-06-10 2005-05-10 Sun Microsystems, Inc. Patching technique for correction of minimum area and jog design rule violations
JP4441190B2 (ja) * 2003-03-12 2010-03-31 株式会社ルネサステクノロジ 薄膜デバイスの設計方法および製造方法、ならびに半導体製造装置
JP2004334065A (ja) * 2003-05-12 2004-11-25 United Microelectronics Corp 光近接効果補正の方法
US7487490B2 (en) * 2004-03-30 2009-02-03 Youping Zhang System for simplifying layout processing
US7251806B2 (en) * 2004-04-09 2007-07-31 Synopsys, Inc. Model-based two-dimensional interpretation filtering
JP2006113278A (ja) * 2004-10-14 2006-04-27 Sony Corp マスクの検査装置およびその方法
US7908572B2 (en) * 2004-10-15 2011-03-15 Takumi Technology Corporation Creating and applying variable bias rules in rule-based optical proximity correction for reduced complexity
JP2006173186A (ja) * 2004-12-13 2006-06-29 Toshiba Corp 半導体装置、パターンレイアウト作成方法および露光マスク
US8037429B2 (en) * 2005-03-02 2011-10-11 Mentor Graphics Corporation Model-based SRAF insertion
JP4790350B2 (ja) * 2005-08-31 2011-10-12 富士通セミコンダクター株式会社 露光用マスク及び露光用マスクの製造方法
JP2007102207A (ja) * 2005-09-08 2007-04-19 Takumi Technology Corp 複雑度低減のためのルールベース光学近接効果補正における可変バイアス・ルールの作成および適用
US7458059B2 (en) * 2005-10-31 2008-11-25 Synopsys, Inc. Model of sensitivity of a simulated layout to a change in original layout, and use of model in proximity correction

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