KR20080100111A - 고밀도 패키지 기판 제조 방법 - Google Patents

Abstract

본 발명은 패키지 기판 제조 방법에 관한 것으로, 특히 볼 그리드 어레리 또는 칩 스케일 어레이 또는 플립칩 등의 반도체 칩 실장 패키지를 위해 사용되는 동박 패드를 기판의 절연층 내부로 음각 형성함으로써 기판 표면의 높이 단차를 줄여서 평탄도를 개선하고, 패드 표면에 전기적 접속을 향상하기 위해 코팅하는 금도금 층을 동박 패드의 측면 표면에는 형성하지 아니하고 동박 패드의 상층 표면에만 형성하도록 함으로써 동박 패드와 패드 사이의 간격을 줄일 수 있다. 그 결과, 동박 회로 선폭 피치를 미세화할 수 있도록 하는 고밀도 페키지 기판 제조 기술을 제공하고, 금속 패드와 기판 표면 사이의 단차를 감소시켜 표면 평탄도를 개선함으로써 반도체 칩 실장 시에 수율을 향상할 수 있는 패키지 기판 제조 기술을 제공한다.

패키지 기판, 전해 동도금, 평탄도, 플립칩, 볼 그리드 어레이.

Description

고밀도 패키지 기판 제조 방법{METHOD OF MANUFACTURING HIGH-DENSITY PACKAGE SUBSTRATE}

본 발명은 인쇄 회로 기판, 특히 반도체 칩을 실장하는 패키지 기판 제조 방법에 관한 것으로, 반도체 칩이 실장되는 와이어 본딩 패드 또는 플립 칩 패드와 솔더 볼 패드 등을 포함한 패드를 제작할 때에, 패드 사이의 간격을 미세 피치의 패턴 형성이 가능하도록 하고, 기판의 표면의 평탄도가 우수한 패키지 기판을 제조하는 기술에 관한 것이다.

최근 들어 반도체 칩 패키지의 리드 수가 증가함에 따라 본 그리드 어레이(BGA; ball grid array) 또는 CSP(Chip Scale Package) 패키지 기판이 두루 사용되고 있다. BGA 패키지 기판은 종래의 핀 그리드 어레이(PGA; pin grid array) 방식의 핀보다 미세한 솔더 볼을 사용하기 때문에 기판의 고밀도화가 용이하여 반도체 칩을 실장 하는데 플립 칩(flip chip) 방식과 함께 통용되고 있다.

도1은 당업계에서 사용되고 있는 패키지 기판의 단면을 나타낸 도면이다. 도1을 참조하면, 종래기술은 동박 적층판(copper cladded layer; CCL ;10)에 비아(20)를 형성하고, 드라이 필름으로 회로 패턴을 형성하고 동도금을 통해 상층과 하층에 동박 회로(30, 30')를 형성한다.

이어서, 반도체 칩이 실장 되는 와이어 본딩 패드 또는 플립칩 패드 및 솔더 볼 패드 등을 포함한 패드(30') 표면 위에는 접촉 저항을 개선하기 위하여 전해 금도금 또는 무전해 금도금을 실시하게 된다. 즉, 도1을 참조하면, 금도금이 실시될 패드(30') 부분을 제외한 나머지 부위에 대해서는 솔더 마스크(40)로 마스킹을 하고 금도금을 실시하면 동박 패드(30') 위에 금도금 층(30")이 형성된다.

그런데, 도1에서 도시한 종래기술은 기판의 회로 밀도가 증대하여 패드간 피치 간격을 줄여야 하는 경우, 동박 패드(30') 위의 표면에 금도금 층(30")이 형성되는 과정에 금도금이 상부 표면뿐 아니라 측면 표면에서도 진행되므로 전기적 단락(short)의 위험이 있다. 더욱이, 패드(30')가 기판 표면 위에 존재하므로 기판 표면에 높낮이 단차가 발생하게 되고, 이로 인하여 반도체 칩 실장에 어려움이 있게 된다. 따라서, 반도체 칩 실장 단계에서 수율을 높이기 위해서는 패키지 기판의 표면 평탄도가 개선되는 것이 필요하다.

따라서, 본 발명의 제1목적은 솔더 볼 또는 플립 칩 등을 위한 패드의 피치 간격을 미세화할 수 있는 패키지 기판 제조 방법을 제공하는 데 있다.

본 발명의 제2목적은 상기 제1목적에 부가하여, 반도체 칩을 실장 하는데 있어서 기판 표면의 평탄도를 개선하여 불량률을 낮출 수 있는 패키지 기판 제조 방법을 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명은 패드를 포함한 동박 회로 패턴을 기판 절연층의 음각으로 형성하여 표면의 평탄도를 개선하고, 본딩 패드 또는 솔더 볼 패드의 측면 사이에 절연체가 존재하도록 시공함으로써, 본딩 패드, 솔더 볼 패드 또는 플립칩 패드에 전해 또는 무전해 금도금을 실시할 때에 패드의 상부 면에만 도금이 진행되도록 함으로 패드 사이에 전기 단락이 발생할 수 있는 소지를 사전에 차단한다.

본 발명은 동박 패드를 기판의 절연층 내부로 음각 형성함으로써 기판 표면의 높이 단차를 줄여서 평탄도를 개선하고, 패드 표면에 전기적 접속을 향상하기 위해 코팅하는 금도금 층을 동박 패드의 측면 표면에는 형성하지 아니하고 동박 패드의 상층 표면에만 형성하도록 함으로써 동박 패드와 패드 사이의 간격을 줄일 수 있다. 그 결과, 동박 회로 선폭 피치를 미세화할 수 있도록 하는 고밀도 페키지 기판 제조 기술을 제공하고, 금속 패드와 기판 표면 사이의 단차를 감소시켜 표면 평탄도를 개선함으로써 반도체 칩 실장 시에 수율을 향상할 수 있는 패키지 기판 제조 기술을 제공한다.

그 결과, 동박 패드와 인접 동박 패드의 간격을 좁혀서 미세 회로 패턴을 형성할 수 있어 고밀도 집적 패키지 기판을 제작할 수 있으며, 패드가 절연층 속으로 음각 형태로 삽입되므로 기판 표면의 평탄도가 개선되어 반도체 칩 실장 시에 불량률을 현저히 낮출 수 있다.

본 발명은 반도체 칩을 실장하는 패키지 기판을 제조하는 방법에 있어서, (a) B 스테이지 상태의 절연층에 회로도에 따라 비아 홀을 형성하고 층간 접속을 위해 도전성 물질을 상기 비아 홀에 충진하는 단계; (b) 미세 패턴을 형성하는 기재 역할을 하는 얇은 동박과 상기 얇은 동박을 지지하는 캐리어로 구성되고 상기 얇은 동박은 접착층을 사이에 두고 상기 캐리어에 접착되어 있는 동박 적층판에 감광성 필름을 코팅하고 회로도에 따라 노광, 현상 과정을 진행하여 상기 감광성 필름을 선택적으로 개구하여 상기 얇은 동박층을 회로도에 따라 선택적으로 노출하고 전해 동도금을 실시하여 동박 회로를 형성하는 단계; (c) 상기 단계 (b)에서 동박 회로가 형성된 동박 적층판으로부터 감광성 필름을 박리하고, 상기 단계 (a)에서 비아 홀이 형성된 절연층을 사이에 두고 상기 감광성 필름이 박리된 동박 적층판을 회로도에 따라 양측에 서로 정렬하여 핫 프레스 라미네이트 함으로써 C 스테이지로 경화된 절연층을 사이에 두고 양 표면에 동박 회로를 상기 절연층 내부로 음각 형성하는 단계; (d) 상기 단계 (c) 결과 표면에 접착되어 있는 캐리어를 박리 제거하고 표면의 얇은 동박을 식각 제거하는 단계; 및 (e) 솔더 레지스트를 도포하고 회로도에 따라 선택적으로 상기 솔더 레지스트를 제거함으로써, 상기 솔더 레지스트에 의해 마스킹되지 않고 노출된 동박 회로 표면에 도금을 수행하는 단계를 포함하는 패키지 기판 제조 방법을 제공한다.

이하에서는 첨부도면 도2 및 도3을 참조하여 본 발명의 양호한 실시예를 상세히 설명한다. 이하의 본 발명에 대한 실시를 위한 상세한 설명에서는, 동박 패 드 위에 전해 또는 무전해 방식의 금도금을 일 실시예로서 설명하고 있으나, 반드시 금도금에 한정할 필요는 없으며 금/니켈과 같은 이종 금속의 조합 또는 별개의 금속을 코팅하는 경우에도 적용될 수 있다.

도2는 본 발명의 양호한 실시예에 따라 제조된 패키지 기판의 단면을 나타낸 도면이다. 도2를 참조하면, 본 발명은 동박 회로(30) 또는 패드(30')가 절연층(10)의 속으로 음각 형성되어 있는 특징을 하고 있으며, 패드(30')와 패드 사이에는 절연층이 존재하게 된다. 그 결과, 전해 또는 무전해 금도금 실시 단계에서 금도금 층(30")은 동박 패드(30')의 상부 면에만 코팅된다.

도3a내지 도3k는 본 발명의 양호한 실시예에 따라 패키지 기판을 제조하는 방법을 나타낸 도면이다. 도3a를 참조하면, 캐리어(5')에 동박(5)이 부착된 동박 적층 자재(500)와 절연층(10)이 준비되어 있다. 여기서, 절연층(10)은 완전히 경화되지 않은 B 스테이지(B-stage) 상태의 절연층, 예를 들어 프리프레그(PREPREG)를 한 장 또는 여러 장 겹쳐서 사용할 수 있다.

패턴을 만들기 위한 지지재 역할을 하는 캐리어(5')는 두꺼운 동박이 사용될 수 있으며, 후공정에서 탈착이 쉽도록 하기 위해서 접착층을 사이에 두고 얇은 두께의 동박(5)과 붙어 있게 된다. 또한, 캐리어(5')로서 두꺼운 동박을 사용하는 경우 그 두께는 18 마이크로미터(㎛) 이상 되어야 하며, 미세 패턴 형성을 위한 기재 역할을 하는 얇은 동박(5)의 두께는 6 마이크로미터(㎛) 이하 두께로 구성된다.

도3b를 참조하면, 반경화 상태의 B 스테이지(B-stage) 절연층(10)에 비아 홀(20)이 형성되며, 비아 홀 형성은 펀칭(punch), 기계적 드릴링(drill) 또는 레이 저 드릴(laser drill) 방식을 사용할 수 있다. 도3c를 참조하면, 층간 접속을 위해 비아 홀(20) 내부에 메탈 페이스트 인쇄 방식을 이용해서 비아 홀을 도전성 재료(20')로 충진한다. 본 발명의 양호한 실시예로서, 비아 홀(20)을 충진하는 도전성 페이스트(20')는 금 페이스트 또는 은 페이스트가 사용될 수 있다.

도3d를 참조하면, 동박 적층 자재(500)에 미세 패턴을 형성하기 위해 감광성 필름(120, 120')을 밀착한 후 노광 및 현상 과정을 거쳐 회로 패턴(120')을 형성한다. 도3e를 참조하면, 회로 패턴(120')으로 감광성 필름이 마스크 되지 않은 열린 구간에 전해 동도금을 실시하여 미세 회로(30, 30')을 형성한다. 도3f는 본 발명의 양호한 실시예에 따라 동박 적층 자재(500)에 미세 회로 패턴(30, 30')을 형성한 후 감광성 필름을 박리한 상태를 나타낸 도면이다.

도3g는 미세 회로 패턴(30, 30')이 형성된 동박 적층 자재(500)와 통전 비아 홀이 형성된 절연층(10)을 정렬한 후에 열과 압력에 의해 적층 라미네이트(laminate)하는 과정을 나타내고 있다. 이때에, 절연층(10)은 B 스테이지에서 C스테이지로 변환되며 완전히 경화된다. 본 발명의 경우 패드의 크기와 비아 홀(20')의 크기가 1:1로 같거나 약간 비정렬 되더라도 문제가 되지 않는다. 이어서, 도3h를 참조하면, 캐리어 역할을 한 지지재(5'), 예를 들어 두꺼운 동박에 기계적 충격을 주어 박리 제거한다.

본 발명의 양호한 실시예로서, 적층 핫 프레스 라미네이션하기 전에 상기 동박 적층판의 동박 표면을 산처리 또는 산화 과정을 통해 표면에 거칠기 조도를 부가할 수 있다.

도3i를 참조하면, 표면의 얇은 동박(5)을 소프트 에칭, 플래시 에칭등 저속 에칭법에 의해 제거한다. 도3i를 살펴보면, 종래 기술과 달리 절연층(10) 내부에 동박 회로(30)가 음각 형성되어 있다. 이어서, 도3j를 참조하면, 솔더 레지스트(40)를 도포하고 금도금을 진행할 부위(135)만을 노광 현상한다. 마지막으로, 도3k에서와 같이 전해 또는 무전해 금도금을 진행하면 동박 패드(30')의 상층 표면에만 금도금 층(30")이 형성된다.

전술한 내용은 후술할 발명의 특허 청구 범위를 보다 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개설하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.

또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용되어질 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 진화, 치환 및 변경이 가능하다.

본 발명에 따른 패키지 기판 제조 방법은 BGA 또는 CSP 패키지 기판 기술에 적용함으로써 패드 간격을 미세화하여 고밀도 실장을 가능하게 할 수 있으며, 기판 표면의 평탄화로 인하여 실장 수율을 증대시킬 수 있다.

도1은 당업계에서 사용되고 있는 패키지 기판의 단면을 나타낸 도면.

도2는 본 발명의 양호한 실시예에 따라 제조된 패키지 기판의 단면을 나타낸 도면.

도3a 내지 도3k는 본 발명의 양호한 실시예에 따라 패키지 기판을 제조하는 방법을 나타낸 도면.

<도면의 주요 부분에 대한 부호의 설명>

30 : 동박 회로

30' : 동박 패드

30" : 금도금 층

Claims (7)

1. 반도체 칩을 실장하는 패키지 기판을 제조하는 방법에 있어서,

   (a) B 스테이지 상태의 절연층에 회로도에 따라 비아 홀을 형성하고 층간 접속을 위해 도전성 물질을 상기 비아 홀에 충진하는 단계;

   (b) 미세 패턴을 형성하는 기재 역할을 하는 얇은 동박과 상기 얇은 동박을 지지하는 캐리어로 구성되고 상기 얇은 동박은 접착층을 사이에 두고 상기 캐리어에 접착되어 있는 동박 적층판에 감광성 필름을 코팅하고 회로도에 따라 노광, 현상 과정을 진행하여 상기 감광성 필름을 선택적으로 개구하여 상기 얇은 동박층을 회로도에 따라 선택적으로 노출하고 전해 동도금을 실시하여 동박 회로를 형성하는 단계;

   (c) 상기 단계 (b)에서 동박 회로가 형성된 동박 적층판으로부터 감광성 필름을 박리하고, 상기 단계 (a)에서 비아 홀이 형성된 절연층을 사이에 두고 상기 감광성 필름이 박리된 동박 적층판을 회로도에 따라 양측에 서로 정렬하여 핫 프레스 라미네이트 함으로써 C 스테이지로 경화된 절연층을 사이에 두고 양 표면에 동박 회로를 상기 절연층 내부로 음각 형성하는 단계;

   (d) 상기 단계 (c) 결과 표면에 접착되어 있는 캐리어를 박리 제거하고 표면의 얇은 동박을 식각 제거하는 단계; 및

   (e) 솔더 레지스트를 도포하고 회로도에 따라 선택적으로 상기 솔더 레지스트를 제거함으로써, 상기 솔더 레지스트에 의해 마스킹되지 않고 노출된 동박 회로 표면에 도금을 수행하는 단계

   를 포함하는 패키지 기판 제조 방법.
2. 제1항에 있어서, 상기 단계 (b)의 동박 적층판을 구성하는 캐리어는 두께 18 마이크로미터(㎛) 이상의 동박이고, 상기 얇은 동박은 6 마이크로미터(㎛) 이하의 동박인 것을 특징으로 하는 패키지 기판 제조 방법.
3. 제1항에 있어서, 상기 단계 (a)의 비아 홀 충진 물질은 금 또는 은을 포함한 도전성 페이스트인 것을 특징으로 하는 패키지 기판 제조 방법.
4. 제1항에 있어서, 상기 단계 (c)의 핫 프레스 라미네이션 단계는 정렬하여 핫 프레스 라미네이션하기 전에 상기 동박 적층판의 표면을 산처리 또는 산화 과정을 통해 표면 거칠기 조도를 부가하는 단계를 더 포함하는 것을 특징으로 하는 패키지 기판 제조 방법.
5. 제1항에 있어서, 상기 단계 (d)의 캐리어 박리는 기계적 충격을 주어 박리하고 상기 얇은 동박의 박리는 소프트 에칭을 포함한 저속 에칭 방법으로 식각 제거하는 것을 특징으로 하는 패키지 기판 제조 방법.
6. 제1항에 있어서, 상기 단계 (e)의 도금은 전해 또는 무전해 방식의 금도금을 포함하는 패키지 기판 제조 방법.
7. 제1항 내지 제6항 중 어느 한 항에 따라 제조된 패키지 기판.

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