KR20080098793A - 비휘발성 메모리 소자 및 그의 제조 방법 - Google Patents

비휘발성 메모리 소자 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 소자 및 그의 제조 방법에 관한 것으로, 반도체 기판상에 다수의 선택 라인 및 다수의 워드 라인을 형성하는 단계와, 상기 선택 라인과 상기 워드 라인이 형성되지 않아 노출된 반도체 기판에 접합 영역을 형성하는 단계와, 상기 선택 라인 및 상기 워드 라인 상에 절연막을 형성하는 단계와, 상기 절연막을 선택적으로 식각하여 상기 선택 라인 및 상기 선택 라인과 인접한 상기 워드 라인 사이의 상기 접합 영역이 노출되는 단계 및 상기 노출된 접합 영역에 전하 차단 영역을 형성하는 단계를 포함하기 때문에, 선택 라인 및 선택 라인에 인접한 워드 라인 사이의 간격을 넓게 형성하지 않으면서도 선택 라인에 인접한 워드 라인이 프로그램 디스터번스되는 것을 방지할 수 있다.
프로그램 디스터번스, 워드 라인, 선택 라인

Description

비휘발성 메모리 소자 및 그의 제조 방법{NON-VOLATILE MEMORY DEVICE AND METHOD OF FABRICATING THE SAME}
도 1a 내지 도 1c는 본 발명에 따른 비휘발성 메모리 소자 및 그의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 게이트 절연막
106 : 플로팅 게이트용 도전막 108 : 유전체막
110 : 콘트롤 게이트용 도전막 112 : 도전층
114a, 114b : 접합 영역 116, 120 : 절연막
116a : 절연막 스페이서 118 : 질화막
122 : 반사 방지막 124 : 마스크 패턴
126 : 금속 배선
본 발명은 비휘발성 메모리 소자 및 그의 제조 방법에 관한 것으로, 특히 선택 라인과 워드 라인간의 프로그램 디스터번스(program disturbance)를 방지할 수 있는 플래시 메모리 소자에 관한 것이다.
일반적으로 NAND형 플래시 메모리 소자는 다수의 셀 블럭을 포함하여 구성되는데, 하나의 셀 블럭은 다수의 셀이 직렬 연결된 셀 스트링이 다수 구성된다. 셀 스트링은 다수의 비트 라인, 다수의 워드 라인, 셀 스트링과 비트 라인 사이에 접속된 드레인 선택 트랜지스터, 셀 스트링과 공통 소오스 라인 사이에 접속된 소오스 선택 트랜지스터를 포함하여 구성된다. 한편, 하나의 워드 라인을 공유하는 다수의 메모리 셀은 하나의 페이지를 구성하고, 모든 셀 들은 P웰을 공유한다. 여기서, 직렬 연결되어 하나의 스트링을 구성하는 셀의 개수는 16, 32 또는 64개 등으로 구성된다.
그런데, 다수의 메모리 셀은 하나의 워드 라인을 공유하기 때문에, 워드 라인을 공유하는 다른 메모리 셀을 프로그램할 때 소거되어야 하는 메모리 셀이 원치 않게 프로그램되는 프로그램 디스터번스가 발생될 수 있다. 특히, 프로그램 디스터번스는 스트링을 구성하는 셀 중에서 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터에 인접한 두 셀[이하에서는 에지셀(edge cell)이라고 한다]에서 드레인 선택 트랜지스터 및 소스 선택 트랜지스터 사이의 전압차이가 클 때 주로 발생된다. 이때 드레인 선택 트랜지스터 및 소스 선택 트랜지스터의 접합 영역에서 GIDL(Gate Induced Drain leakage)가 발생하여 핫 일렉트론(hot electron)이 생성되고, 핫 일렉트론이 드레인 선택 트랜지스터와 소스 선택 트랜지스터의 접합 영역을 통과하여 상기 에지셀의 전하 저장층으로 주입되어 상기 에지셀이 원치 않게 프로그램된다. 이와 같은 프로그램 디스터번스는 문턱 전압을 변동시켜 프로그램 속도 또는 소거 속도를 저하시키게 된다.
본 발명은 선택 라인의 접합 영역에 접합 영역과 서로 다른 타입의 불순물을 주입하여 전하 차단 영역을 형성함으로써, 프로그램 디스터번스가 발생되는 것을 방지할 수 있다.
본 발명에 따른 비휘발성 메모리 소자의 제조 방법은, 반도체 기판상에 다수의 선택 라인 및 다수의 워드 라인을 형성하는 단계와, 상기 선택 라인과 상기 워드 라인이 형성되지 않아 노출된 반도체 기판에 접합 영역을 형성하는 단계와, 상기 선택 라인 및 상기 워드 라인 상에 절연막을 형성하는 단계와, 상기 절연막을 선택적으로 식각하여 상기 선택 라인 및 상기 선택 라인과 인접한 상기 워드 라인 사이의 상기 접합 영역이 노출되는 단계 및 상기 노출된 접합 영역에 전하 차단 영역을 형성하는 단계를 포함할 수 있다.
상기 절연막을 식각하여 상기 선택 라인 사이의 상기 접합 영역이 노출되는 단계를 더욱 포함할 수 있다. 상기 선택 라인 사이의 상기 접합 영역에 전하 차단 영역이 형성되는 단계를 더욱 포함할 수 있다. 상기 전하 차단 영역은 상기 접합 영역과 다른 타입의 불순물로 형성될 수 있다. 상기 전하 차단 영역은 P형 불순물을 이용하여 형성될 수 있다. 상기 전자 차단 영역은 B 또는 BF2 를 불순물로 이용하여 형성될 수 있다. 상기 전하 차단 영역은 10kV 이상 50kV 이하의 이온주입 에 너지와 1E12 이상 5E13 이하의 이온 주입량으로 이온 주입하여 형성될 수 있다.
본 발명의 다른 측면에 따른 비휘발성 메모리 소자는, 다수의 선택 라인, 다수의 워드 라인이 형성된 반도체 기판과, 상기 선택 라인과 상기 워드 라인 사이의 노출된 상기 반도체 기판에 형성된 접합 영역과, 상기 선택 라인의 측벽 및 상기 선택 라인과 인접한 상기 워드 라인의 측벽에 형성된 스페이서 및 상기 스페이서 사이에서 노출된 상기 접합 영역에 형성된 전하 차단 영역을 포함하는 것을 특징으로 한다.
상기 접합 영역과 상기 전하 차단 영역은 다른 타입의 불순물로 형성될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 1a를 참조하면, 먼저 반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)이 형성된다. 그리고, 반도체 기판(102)에 웰 영역을 형성하기 위해 웰(well) 이온 주입 공정과 문턱 전합을 조절하기 위한 문턱 전압 이온 주입 공정을 실시한다. 이때, 스크린 산화막은 웰 이온 주입 공정시 반도체 기판(102)의 계면(surface)이 손상되는 것을 방지한다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성되며, 특히 웰 영역은 트리플(triple) 구조로 형성될 수 있다.
그리고, 상기 스크린 산화막을 제거한 뒤, 워드 라인 영역과 선택 라인 영역을 포함하는 반도체 기판(102) 상에는 다수의 소스 선택 라인(Source Select Line; SSL), 다수의 워드 라인(WL0 및 WL1) 및 다수의 드레인 선택 라인(Drain Select Line; DSL)이 소정의 간격으로 평행하게 형성된다. 소스 선택 라인과 드레인 선택 라인 사이에는 보통 16, 32 또는 64개의 워드 라인이 형성되지만, 도면에서는 워드 라인을 2개씩만 도시하였으며, 드레인 선택 라인을 생략하고 소오스 선택 라인만 도시하였다. 이하, 소스 선택 라인과 드레인 선택 라인을 함께 지칭할 때 '선택 라인'이라고 하기로 한다.
이때, 다수의 워드 라인(WL0 및 WL1) 사이의 간격은 일정하게 형성되며, 선택 라인과 선택라인에 인접하여 형성된 워드 라인(WL0) 사이의 간격은 워드 라인(WL0 및 WL1) 사이의 간격보다는 크게 형성된다.
한편, 워드 라인이나 선택 라인은 게이트 절연막(104), 플로팅 게이트용 도전막(106), 유전체막(108), 콘트롤 게이트용 도전막(110), 도전층(112)을 포함하는 적층막 구조의 게이트(gate)로 형성된다. 바람직하게는, 플로팅 게이트용 도전막(106) 및 콘트롤 게이트용 도전막(110)은 폴리 실리콘(poly silicon)을 사용하여 형성할 수 있으며, 유전체막(108)은 산화막, 질화막 및 산화막이 적층된 ONO(Oxide/Nitride/Oxide) 구조로 형성할 수 있다. 또한, 도전층(112)은 반도체 제조 공정에서 통상적으로 사용되는 도전 물질인 금속 등을 사용하여 형성할 수 있다.
또한, 선택 라인의 플로팅 게이트용 도전막(106) 및 콘트롤 게이트용 도전막(110)은 소정의 공정을 통해 전기적으로 연결되지만, 도면상에 도시하지 않았다. 이를 구체적으로 설명하면, 워드 라인과 선택 라인 형성 시 선택 라인 영역에서 유전체막을 제거하여 선택 라인의 플로팅 게이트용 도전막(106) 및 콘트롤 게이트용 도전막(110)을 전기적으로 연결시킬 수 있다. 다른 방법으로, 후속 공정에서 선택 라인의 플로팅 게이트용 도전막(106) 및 콘트롤 게이트용 도전막(110)이 연결되도록 선택 라인에 플러그를 형성할 수도 있다.
그리고, 게이트 라인을 형성하기 위한 식각 공정 시 발생 된 식각 손상을 감소시키기 위하여 재산화 공정을 실시한다. 또한, 후속 이온 주입 공정의 데미지를 방지하기 위한 버퍼막(도시하지 않음)을 형성한다. 버퍼막은 산화막 또는 질화막 또는 산화막/질화막의 적층 구조로 형성하는 것이 바람직하다. 그 후, 노출된 반도체 기판(102)에 이온 주입 공정을 실시하여 접합 영역(114a, 114b)을 형성한다. 이러한 이온 주입 공정은 하부에 형성된 웰(도시하지 않음)에 따라 N형 불순물 또는 P형 불순물을 이용하여 실시할 수 있다.
소스 선택 라인(SSL) 사이에 형성되는 접합 영역(114b)은 공통 소스가 되고, 드레인 선택 라인 사이에 형성되는 접합 영역(도시하지 않음)은 후속 공정에서 비트 라인과 연결되는 드레인이 된다. 또한, 접합 영역(114a, 114b)은 LDD(Lightly Doped Drain) 구조로 형성될 수 있는데, 이를 위하여 인(P)을 이용한 제1 블랭킷(blanket) 이온 주입을 실시한 후, 비소(As)를 이용한 제2 블랭킷 이온 주입을 실시할 수 있다.
도 1b를 참조하면, 워드 라인과 선택 라인을 포함한 반도체 기판(102) 전체 구조 상부에 절연막(116)을 형성한다. 절연막(116)은 산화막 뿐만 아니라 유전상수값이 낮은 물질로 형성할 수 있으며 워드 라인과 선택 라인이 매립되도록 형성하는 것이 바람직하다. 이어서, 절연막(116)에 대해 이방성 전면 식각 공정을 실시하여 비교적 간격이 넓게 형성된 선택 라인들 사이의 영역 및 선택 라인과 워드 라인(WL0) 사이의 영역에 형성된 절연막(116)의 일부를 제거한다. 이로써, 선택 라인과 워드 라인(WL0)의 측벽에 절연막 스페이서(116a)가 형성되고, 선택 라인과 워드 라인(WL0) 사이에 형성된 접합 영역(114a)과 선택 라인들 사이에 형성된 접합 영역(114b)이 노출된다. 한편, 각각의 워드 라인들 사이는 상대적으로 간격이 좁기 때문에 절연막(116)이 잔류한다.
도 1c를 참조하면, 노출된 반도체 기판(102)에 대해 이온 주입 공정을 실시하여, 선택 라인과 워드 라인(WL0) 사이 및 선택 라인들 사이에 전하 차단 영역(118a, 118b)을 형성한다. 이러한 이온 주입 공정은 전술한 공정에서 형성된 접합 영역(114a, 114b)을 형성하는 불순물 타입과 반대 타입의 불순물을 주입하여 실 시한다. 예를 들어, 접합 영역(114a, 114b)을 형성하는 불순물 타입이 N형인 경우, P형 불순물인 B 또는 BF2 등을 10kV 이상 50kV 이하의 이온주입 에너지와 1E12 이상 5E13 이하의 이온 주입량으로 이온주입하여 전하 차단 영역(118a, 118b)을 형성한다. 또한, 접합 영역(114a, 114b)을 형성하는 불순물 타입이 P형인 경우, N형 불순물을 이온주입하여 전하 차단 영역(118a, 118b)을 형성할 수 있다.
전하 차단 영역(118a)은 선택 라인과 이와 인접하여 형성된 워드 라인(WL0) 사이의 접합 영역(114a)에서 전자의 이동성을 감소시킬 수 있기 때문에, 선택 라인에서 생성되는 핫 일렉트론이 인접하여 형성된 워드 라인(WL0)까지 이동하는 것을 방지할 수 있다. 따라서 선택 라인과 인접하여 형성된 워드 라인(WL0)이 프로그램 디스터번스 되는 문제점을 해결할 수 있다.
한편, 선택 라인 영역에 형성되는 접합 영역(114b)에서는 전하 차단 영역( 118b)으로 인하여 콘택 플러그의 저항이 증가할 수는 있으나, 전하 차단 영역(118b)을 형성할 때 이온 주입량을 조절하여 콘택 플러그의 저항이 증가되는 양을 최소화할 수 있다. 또는, 도면에는 도시하지 않았지만 선택 라인 영역에 형성된 접합 영역(114b)을 차단하는 마스크를 형성한 뒤 이온 주입 공정을 실시하여 선택 라인 영역에 형성된 접합 영역(114b)에는 전하 차단 영역(118b)을 형성하지 않을 수 있다.
상기한 바와 같은 워드 라인에 발생되는 프로그램 디스터번스를 방지하기 위해서는 선택라인과 선택라인에 인접한 워드 라인간의 간격을 충분히 확보할 수도 있다. 도 2는 선택라인과 선택라인에 인접한 워드 라인(WL0) 사이의 간격에 따라 프로그램 디스터번스로 인한 워드 라인(WL0)의 문턱 전압의 변동을 나타낸 그래프이다. 도 2를 참조하면, 선택라인과 선택라인에 인접한 워드 라인(WL0) 사이의 간격이 커질수록 워드 라인(WL0)의 문턱 전압의 변동은 감소되는 것을 알 수 있다. 하지만, 선택 라인과 선택 라인에 인접한 워드 라인(WL0) 사이의 간격을 충분히 확보하면 동시에 칩 사이즈가 커지게 되며, 이에 따라 반도체 소자의 크기가 불필요하게 증대될 수 있다.
하지만, 본 발명과 같이 선택 라인과 선택 라인에 인접한 워드 라인(WL0) 사이에 전하 차단 영역(118a, 118b)을 형성하면 선택 라인과 선택 라인에 인접한 워드 라인(WL0) 사이의 간격을 충분히 확보하지 않더라도 워드 라인(WL0)에서 프로그램 디스터번스가 발생되는 것을 효과적으로 방지할 수 있다.
본 발병의 비휘발성 메모리 소자의 제조 방법에 따르면, 선택 라인 및 선택 라인에 인접한 워드 라인 사이에 전하 차단 영역을 형성하여 전하가 이동하는 것을 방지함으로써, 선택 라인 부근에서 발생된 핫 일렉트론이 인접한 워드 라인으로 이동하는 것을 방지할 수 있다. 따라서, 선택 라인 및 선택 라인에 인접한 워드 라인 사이의 간격을 넓게 형성하지 않으면서도 선택 라인에 인접한 워드 라인이 프로그램 디스터번스되는 것을 방지할 수 있다. 따라서 보다 소형화되고 고신뢰성을 가지는 비휘발성 메모리 소자의 제조가 가능하다.

Claims (9)

  1. 반도체 기판상에 다수의 선택 라인 및 다수의 워드 라인을 형성하는 단계;
    상기 선택 라인과 상기 워드 라인 사이의 노출된 반도체 기판에 접합 영역을 형성하는 단계;
    상기 선택 라인 및 상기 워드 라인 상에 절연막을 형성하는 단계;
    상기 절연막을 선택적으로 식각하여 상기 선택 라인 및 상기 선택 라인과 인접한 상기 워드 라인 사이의 상기 접합 영역이 노출되는 단계; 및
    상기 노출된 접합 영역에 전하 차단 영역을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 절연막을 선택적으로 식각하여 상기 선택 라인 및 상기 선택 라인과 인접한 상기 워드 라인 사이의 상기 접합 영역이 노출될 때, 상기 선택 라인 사이의 상기 접합 영역이 노출되는 비휘발성 메모리 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 선택 라인 사이의 상기 접합 영역에 전하 차단 영역이 형성되는 단계를 더욱 포함하는 비휘발성 메모리 소자의 제조 방법.
  4. 제1항 또는 제3항에 있어서,
    상기 전하 차단 영역은 상기 접합 영역과 다른 타입의 불순물로 형성되는 비휘발성 메모리 소자의 제조 방법.
  5. 제1항 또는 제3항에 있어서,
    상기 전하 차단 영역은 P형 불순물을 이용하여 형성되는 비휘발성 메모리 소자의 제조 방법.
  6. 제1항 또는 제3항에 있어서,
    상기 전자 차단 영역은 B 또는 BF2 를 불순물로 이용하여 형성되는 비휘발성 메모리 소자의 제조 방법.
  7. 제4항에 있어서,
    상기 전하 차단 영역은 10kV 이상 50kV 이하의 이온주입 에너지와 1E12 이상 5E13 이하의 이온 주입량으로 이온 주입하여 형성되는 비휘발성 메모리 소자의 제조 방법.
  8. 다수의 선택 라인, 다수의 워드 라인이 형성된 반도체 기판;
    상기 선택 라인과 상기 워드 라인 사이의 노출된 상기 반도체 기판에 형성된 접합 영역;
    상기 선택 라인의 측벽 및 상기 선택 라인과 인접한 상기 워드 라인의 측벽에 형성된 스페이서; 및
    상기 스페이서 사이에서 노출된 상기 접합 영역에 형성된 전하 차단 영역을 포함하는 비휘발성 메모리 소자.
  9. 제8항에 있어서,
    상기 접합 영역과 상기 전하 차단 영역은 다른 타입의 불순물로 형성되는 비휘발성 메모리 소자.
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