KR20080098334A - 관통-홀 비어 적층 반도체 장치 및 제조 방법 - Google Patents

관통-홀 비어 적층 반도체 장치 및 제조 방법 Download PDF

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Abstract

먼저 쏘우 스트리트 안내부로 지정된 웨이퍼를 제공하는 단계에 의해 반도체 장치가 제조된다. 상기 웨이퍼는 다이싱 테이프로 테이프된다. 상기 웨이퍼는 쏘우 스트리트를 따라 다수 다이 각각 사이에 다수 갭을 갖는 다수 다이로 싱귤레이트된다. 다이싱 테이프는 다수 갭을 소정 거리로 팽창시키기 위해 신장된다. 유기 재료가 다수 갭 각각 내로 용착된다. 유기 재료 상부면은 다수 다이 중 제 1 다이 상부면과 실질적으로 동일한 평면이다. 다수 바이아 홀이 유기 재료에 형성된다. 다수 바이아 홀 각각은 다수 다이 상의 다수 본드 패드 위치에 각각 패턴닝된다. 전도성 재료가 다수 바이아 홀 각각에 용착된다.
웨이퍼, 본드 패드, 필름, 프래임, 컷터, 금속 트레이스, 비아

Description

관통-홀 비어 적층 반도체 장치 및 제조 방법{device and method for through-hole via stackable semiconductor device}
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 관통 홀 바이아 적층 반도체 장치에 관한 것이다.
추세적으로, 반도체 제조자들은 반도체 장치용 3차원(3D) 상호접속부 및 패킹을 점진적으로 채용하고 있다. 3차원 상호 접속부는 소형, 짧은 상호 접속 길이 와 각 패키지 안에서 상이한 기능을 갖는 장치들의 집적과 같은 장점을 갖는다.
3차원 상호 접속부를 구현하는 다양한 방법 중의 하나는 소위 "관통-홀 바이아(through -hole via)" 기술 사용을 포함한다. 관통-홀 바이아의 위치는 반도체 칩, "다이" 또는 다이 외부(즉, 소위 "쏘우 스트리트(saw street)" 안내부를 따르는) 중의 하나에 위치될 수 있다.
그러나, 현재의 관통-홀 바이아 기술은 여러가지 제한이 존재한다. 반도체 칩 내에 위치되는 바이아는 칩내에서 추가 회로를 갖는 것에 대한 자유도를 제한한다. 고려할 수 있는 것으로서, 관통-홀 바이아의 각각 위치는 그 위치에 회로 배열을 방해한다. 그 결과, 칩의 기능과 칩을 사용하는 장치가 제한된다.
반도체 칩 외부(즉, 쏘우 스트리트 안내부를 따르는)에 위치된 바이아는 관통-홀의 생성물을 수용하기 위해서 보다 넓은 쏘우 스트리트를 필요로 한다. 그 결과, 수율(즉, 웨이퍼당 칩)이 감소된다.
상기와 같은 문제를 해결하기 위한 것으로, 본 발명의 목적은 전술한 제한을 수반하는 부분이 없는 관통-홀 적층 바이아 반도체 장치(through-hole via stackable semiconductor device)를 제공하는 것에 관한 것이다.
따라서, 일 실시예에서, 본 발명은 상부, 하부 및 주연면을 갖는 제 1 다이와; 상기 상부면 상에 형성된 본드 패드와; 상기 제 1다이에 연결되고 상기 주연면 주위에 위치한 유기 재료와; 상기 유기 재료에 형성된 바이아 홀과; 상기 바이아 홀을 상기 본드 패드에 연결하는 금속 트레이스와; 상기 바이아 홀에 용착된 전도성 재료를 포함하는 반도체 장치에 관한 것이다.
다른 실시예에서, 본 발명은, 쏘우 스트리트 안내부로 지정된 웨이퍼를 제공하는 단계와; 상기 웨이퍼를 다이싱 테이프로 테이핑하는 단계와; 상기 웨이퍼를 쏘우 스트리트 안내부를 따라 다수 다이 각각 사이에 다수의 갭을 갖는 다수의 다이에 싱귤레이팅하는 단계와; 소정 거리로 다수 갭을 팽창시키기 위해 다이싱 테이프를 신장시키는 단계와; 상기 상부면이 다수 다이의 제 1 다이 상부면과 같은 평면인 유기 재료를 다수 갭의 각각 내로 용착시키는 단계와; 유기 재료에 다수 홀을 형성하는 단계와; 다수 바이아 홀 각각을 다수 다이 상의 다수 본드 패드 위치 각각에 패턴닝하는 단계와; 다수 바이아 홀 각각에 전도성 재료를 용착시키는 단계와; 다이싱 테이프로부터 다수 다이 각각을 싱귤레이팅하는 단계를 포함하는 반도 체 장치 제조 방법에 관한 것이다.
또 다른 실시예에서, 본 발명은, 쏘우 스트리트 안내부로 지정된 웨이퍼를 제공하는 단계와; 상기 웨이퍼를 제 1다이싱 테이프로 테이핑하는 단계와; 상기 웨이퍼를 쏘우 스트리트 안내부를 따라 다수 다이 각각 사이에 다수의 제 1갭을 갖는 다수의 다이로 싱귤레이팅하는 단계와; 상기 다이싱 테이프로부터 다수 다이를 픽킹하는 단계와; 다수 다이 각각 사이에 소정 폭의 다수 제 2갭을 얻기 위해서 제 1 웨이퍼 지지 시스템 상에 다수 다이를 위치시키는 단계와; 상기 상부면이 다수 다이 중의 제 1 다이 상부면과 동일한 평면인 유기 재료를 재코팅된 웨이퍼를 형성하기 위해 다수 갭의 각각 내로 용착시키는 단계와; 재코팅된 웨이퍼를 제 2 웨이퍼 지지 시스템상으로 운반하는 단계와; 유기 재료에 다수 바이아 홀을 형성시키는 단계와; 다수 바이아 홀 각각을 다수 다이 상의 다수 본드 패드 위치 각각에 패턴닝하는 단계와; 다수 바이아 홀 각각에 전도성 재료를 용착시키는 단계와; 재코팅된 웨이퍼를 제 2다이싱 테이프 상으로 운반하는 단계와; 제 2다이싱 테이프로부터 다수 다이 각각을 싱귤레이팅하는 단계를 포함하는 반도체 장치 제조 방법에 관한 것이다.
다른 실시예에서, 본 발명은, 상부면, 하부면 및 주연면을 갖는 제 1다이를 제공하는 단계와; 상부면 상에 형성된 본드 패드를 제공하는 단계와; 제 1다이에 연결되고 주연면 주위에 위치된 유기 재료를 제공하는 단계와; 유기 재료에 형성된 바이아 홀을 제공하는 단계와; 상기 유기 재료에 형성되는 바이아 홀을 제공하는 단계와; 바이아 홀에 전도성 재료를 용착하는 단계를 포함하는 반도체 장치 제조 방법에 관한 것이다.
본 발명의 하나 이상의 실시예가 기술되었지만, 당업자는 다음의 첨부된 청구범위에 기술된 바와 같이 본 발명의 범위를 이탈하지 않는 한 그 실시예들의 변형과 변화가 가능함을 이해할 수 있을 것이다.
본 발명이 동일한 번호가 동일 또는 유사 요소를 나타내는 도면을 참조하는 다음의 설명을 통해서 하나 또는 그 이상의 실시예로 기술된다. 본 발명의 목적을 달성하기 위한 최적의 방안에 의해 본 발명이 설명되면서, 후술하는 명세서와 도면에 의해 뒷받침되면서 첨부된 특허청구범위와 특허청구범위의 균등물에 의해 정의되는 발명의 범위와 정신의 안에서 내포 가능한 대안물, 변형물과 균등물을 포함하는 것으로 의도되는 본 발명의 구성요소들의 기능에 의해 본 발명은 해석될 것이다.
도 1은 웨이퍼 레벨 칩 스케일 패키지(wafer level chip scale package)의 종래 제조 방법의 예(100)를 나타내는 도면이다. 다수의 칩(102)이 웨이퍼로부터 절단된다. 각 칩(102)은 칩(102)의 활성 면에 위치한 돌출 본딩 패드(bonding pad)(104)를 갖는다.
다수의 칩(102)은 신축성 필름(106)의 상부면 상에 위치된다. 신축성 필름(106)은 프래임(108)에 의해 고정된다. 프래임(108)은 고정부(fixture)(110)에 의해 고정되고 신축성 필름(106)은 워크 플랫폼(work platform)(112) 상에 위치되 고 일정 거리가지 신장된다.
플랫폼(112)은 고정부(110)에 대응하여 상승 이동할 수 있다. 상기 웨이퍼는 컷터(cutter)에 의해 도시된 바와 같은 다수의 칩(102)으로 절단되고, 상기 칩들은 반도체 패키지 내로 캡슐화(encapsulte)된 후에 컷터(118)에 의해 쏘우(saw)된다. 축(114)은 고정부(110)에 대응하여 플랫폼(112)을 들어올리기 위해 상승한다.
본 발명은, 일부 실시예에서, 특수한 용용 및 실시를 위해서 함께 적층되는 관통-홀 비어 반도체 장치에 대한 종래 제조 방법의 예(100)를 개선하고 있다.
도 2a 및 도 2b는 각각 관통-홀 비어 적층 반도체 장치(through-hole via stackable semiconductor device)(200)에 따른 제 1실시예를 나타내는 측면도 및 평면도이다. 장치(200)는 구체화된 다이(die)(202)를 구비한다. 장치(200)는 반도체 다이(202)의 활성 면상에 용착(deposited)된 다수의 본드 패드(bond pad)(204)를 포함한다. 본드 패드(204)는 도금 공정 또는 다른 공정에 의해 다이(202)의 전극 단자 상에 용착 될 수 있다. 본드 패드(204)의 재료는 알루미늄(Al)과 같은 전도성(conductive) 금속으로 제조될 수 있다. 본드 패드(204)는 솔더링(soldering) 공정에 의해서 기판에 조인될 수 있다.
일련의 금속 트레이스(metal trace)(206)가 본드 패드(204)를 비어(via)(208)에 전기적으로 접속시킨다. 도 2b에 도시된 바와 같이, 비어(208)는, 다이(202)의 활성 상면(212)과 써라운딩(surroundig) 재료(210)에서 관통-홀 비어 구성과 일치하는 써라운딩 재료(210)와 상기 다이의 하부면으로 수직 연장된다.
본 발명의 목적으로서, 써라운딩 재료(210)는 도시된 바와 같이 다이(202)의 주위면(214) 주위에 용착되는 "유기 재료(organic material)"로서 참조 된다. 유기 재료(210)는 아래에 더 기술되는 바와 같이, 종래 기술에 대한 개선이고 그것으로부터 기초한다. 상기 유기 재료는 벤조싸이클로뷰텐(benzocyclobutene)(BCB), 폴리이미드(polyimide)(PI) 재료 또는 유사한 재료와 같은 재료를 포함한다. 도시된 바와 같이, 비어스(vias)(208)는 유기 재료(210)에서 형성되고, 로우(row)에 따라 조직화된다. 본 실시예(200)에서, 비어스(208)는 유기 재료(210)의 각 사이드(즉, 사이드(216, 218))에 다이(202)의 주변을 완전히 감싸도록 형성된다. 다수의 본드 패드(204)는 다수 바이어스(208) 각각에 전기적으로 접속된다.
도시된 바와 같이, 관통 홀 비어스(208)는, 예를 들면, 멀티플(multiple) 로우를 따라서 다양한 구조로 형성될 수 있다. 또한, 하프-컷(half-cut) 비어스(예시적인 도면으로서 도시됨) 또는 완전한 언컷(uncut) 비어스(208)가 개개의 구현에 맞추기 위해 다양한 실시예에 형성될 수 있다. 반도체 장치(200)는 다양한 구조에서 추가 다이(202) 상에 적층되거나 연결될 수 있다.
도 3a 및 도 3b는 각각 도 2a 및 도 2b에 도시된 관통-홀 비어 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 1단계를 나타내는 측면도 및 평면도이다. 웨이퍼(300)가 제공된다. 일련의 본드 패드(204)가 도시된 바와 같이 상기 웨이퍼의 활성면 상에 형성된다. 상기 웨이퍼는 쏘우 스트리드 안내부(saw street guide)(302)를 구비한다.
도 4a 및 도 4b는 각각 도 2a 및 도 2b에 도시된 관통-홀 비어 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 2단계를 나타내는 측면도 및 평면도이다. 웨이퍼(300)는 컷팅 쏘스(cutting source)(402)에 의해 제 1단계 동안 표시된 피스(piece)(400)로 싱귤레이트(singulated)된다. 컷팅 쏘스(402)는 쏘우 또는 레이저 컷팅 공구를 포함할 수 있다.
싱귤레이션(singulation) 전에, 웨이퍼(300)는 다이싱 테이프(dicing tape)(404) 상에 놓이는데, 상기 다이싱 테이프는 싱귤레이션 공정 동안에 다양한 세그먼트(segments)(400)를 정위치에 유지시킨다. 싱귤레이션 공정 후에 일련의 갭(406)이 도시된 바와 같은 각각의 세그먼트 사이에 형성된다.
도 5a 및 도 5b는 각각 도 2a 및 도 2b에 도시된 관통-홀 비어 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 3 단계를 나타내는 측면도 및 평면도이다. 도시된 각각의 세그먼트에서, 웨이퍼(300)는 팽창 공정을 격는다. 다이싱 테이프(404)는 다양한 기술(예, 팽창 테이블)에 의해 신장 되어, 소정 거리(504)를 갖는 일련의 갭(502)을 형성한다. 도시된 애로우(arrows)(506)는 웨이퍼 팽창 공정에 의해 거치는 다양한 팽창 방향을 나타낸다.
다음 단계로서, 도 6a 및 도 6b는 각각 도 2a 및 도 2b에 도시된 관통-홀 비어 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 4 단계를 나타내는 측면도 및 평면도이다. 도 5a 및 도 5b에 도시된 바와 같은 다양한 갭(gap)(502)은 전술된 유기 재료(602)로 충진(fill)된다. 충진된 세그먼트(600)의 상부면에 일치하는 플래인(604)은 유기 재료(602)의 상부면과 일치하는 플래인(606)과 같은 평면이다.
유기 재료(602) 도포(application)는 스핀 코팅, 니들 분배 또는 유사한 응용과 같은 방법에 의해 수행될 수 있다.
도 7a 및 도 7b는 각각 도 2a 및 도 2b에 도시된 바와 같은 관통-홀 비어 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 5 단계를 나타내는 측면도 및 평면도이다. 세그먼트(700)는 도시된 유기 재료(602)에 다수의 비어 홀(via hole)(702)을 형성하기 위한 공정을 거친다. 상기 비어 홀은, 레이저 비어 그릴링(laser via drilling) 공정 또는 에칭(ething) 공정을 포함하는, 다양항 공정에서 형성될 수 있다. 도시된 바와 같이, 각각의 비어 홀은 비어 홀이 관련되는 각각의 펌프 패드(204)와 일치하도록 유기 재료(602)에서 모양이 형성된다.
다음으로, 도 8a 및 도 8b는 각각 도 2a 및 도 2b에 도시된 관통-홀 비어 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 6 단계를 나타내는측면도 및 평면도이다. 도 8a 및 도 8b는 본드 패드(204)에서 비어 홀(702)까지 일련의 금속 트레이스(metal trace)(206)를 연결시키는 금속 패터닝(metal patterning) 공정을 도시하고 있다. 또한, 금속 트레이스(206)는 도시된 바와 같이 비어 홀(702)의 각각에 상기 본드 패드들을 전기적으로 연결한다.
도 9a 및 도 9b는 각각 도 2a 및 도 2b에 도시된 관통-홀 비어 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 7 단계를 나타내는 도면이다. 비어 홀 금속 용착 공정은, 일련의 금속 비어(902)를 형성하면서, 전도성 재료를 각 비어 홀(702)에 용착하기 위해 어셈블리(assembly)(900)에서 수행된다. 전도성 재료는 알루미늄(Al), 구리(Cu), 텅스텐(W), 또는 다른 전도성 재료 또는 그들의 어떤 조합(alloy)과 같은 재료일 수 있다. 다시, 금속 비어스(902)가 유기 재료(602)에 형성된다. 도금 또는 플러깅(plugging) 공정과 같은, 금속 비어스 형성을 위한 다양 한 방법과 기술이 사용될 수 있다.
도 10a 및 도 10b는 각각 도 2a 및 도 2b에 도시된 관통-홀 비어 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 8 단계를 나타내는 도면이다. 웨이퍼 어셈블리(300, 900)는 갭(904)을 형성하기 위해 컷팅 소스(402)에 의하는 제 2단계 동안 싱귤레이트된다. 당업자가 이해할 수 있는 바와 같이, 도 10a 및 도 10b에 도시된 다양한 다이(202)와, 전술한 예시 형상들은 개개의 웨이퍼(300)에서 산출되는 전체 칩의 작은 부분을 나타낸다. 제 2 싱귤레이션 단계 종료에 이어서, 대부분의 다이(202)는 도 2a 및 도 2b에 도시된 실시예와 같이 되는데, 도 2a 및 도 2b에서는 유기 재료(210)가 다이(202)의 주연면을 완전히 감싸고, 관통-홀 비어스(902)가 전술한 바와 같이 다이 각 측면을 따라서 로우로 배열된다.
제 1실시예에서, 도 10a 및 도 10b에 도시된 싱귤레이션 단계 후에, 개개의 다이(202)는 다이싱 테이프(404)로부터 각각의 다이(202)를 제거하기 위한 다이 픽 앤 플래이스(die pick and place) 공정에 의해 제거된다.
도 11a 및 도 11b는 각각 다수의 완성형(complete) 관통-홀 비어를 포함하는 관통-홀 비아 적층 반도체 장치(906)에 따른 제 2실시예를 나타내는 평면도 및 측면도이다. 여기서 다시, 다이(202), 본드 패드(204), 다이(202)의 활성면(212) 상에 형성된 금속 트레이싱을 포함하는 전술한 도면에 도시된 요소들이 도시된다. 본 실시예(906)에서, 각각의 관통 홀 비어스(908)은 전술한 실시예에 도시된 하프-컷 대신에 "완성형(complete)"이다. 도시된 완성형 관통-홀 비어스(908)은 도 3a 및 도 3b에 도시된 쏘우 스트리트 안내부(302)의 개개의 형상에 의해 형성될 수 있다. 보다 넓은 쏘우 스트리트 안내부(302)는 유기 재료(602)를 도시된 바와 같이 컷트하고, 완성형 비어스 홀(908)을 유지시킨다.
도 12a 및 도 12b는 각각 도 2a 및 도 2b에 도시된 관통-홀 비어 적층 반도체 장치 제조 방법에 따른 제 2실시예의 제 3 단계를 나타내는 평면도 및 측면도이다.기술된 상기 제 2제조 방법은 전술한 제 1실시예의 제 1 두 단계(즉, 웨이퍼를 제공하고 다이싱 테이프(404) 상에 각각 세그먼트로 싱귤레이션하는 단계)를 포함한다. 또한, 다양한 요소(즉, 본드 패드 (204))가 구현된다.
다음 단계로서, 웨이퍼(300) 세그먼트(550)가 제 1 다이싱 테이프(404)로부터 픽킹(picking)되고 도시된 소위 "웨이퍼 지지 시스템" 상에 위치된다. 상기 웨이퍼 지지 시스템은 제 2 다이싱 테이프(405)를 필연적으로 포함한다. 그러나, 상기 웨이퍼 지지 시스템은 또한, 유리, 세라믹, 라미네이트(laminate) 또는 실리콘(Si) 기판과 같은 일시적 웨이퍼 지지 시스템일 수 있다. 일 실시예에서, 절삭된(sawn) 다이(202)는 다이싱 테이프(404)로부터 피크(picked)되고 픽 앤 플래이스 장치를 이용하여 웨이퍼 지지 시스템(405) 상에 위치된다. 픽 앤 플래이스 공정은 각각의 세그먼트(550) 사이에 소정 폭 또는 거리(412)를 갖는 갭(406)을 형성한다.
도 13a 및 도 13b는 각각 도 2a 및 도 2b에 도시된 관통-홀 비어 적층 반도체 장치 제조 방법에 따른 제 2실시예 제 4 단계를 나타내는 평면도 및 측면도이다. 유기 재료(602)가 다시 전술한 유사 스핀 코팅, 니들 분배 또는 다른 방법으로 세그먼트(650)에 도포(applied)된다. 세그먼트(650)의 플래인(plane)(642)은 유기 재료(602)의 플래인(642)와 실질적으로 같은 평면이다.
다음으로, 도 14a 및 도 14b은 도 2a 및 도 2b에 도시된 관통-홀 비어 적c층 반도체 장치 제조 방법에 따른 제 2실시예의 제 5 단계를 나타내는 평면도 및 측면도이다. 리코트된(recoated) 웨이퍼(300)가 제 2 웨이퍼 지지 시스템(408) 상에 운송된다. 상기 제 2 웨이퍼 지지 시스템은 다시 유리, 실리콘(Si) 기판 재료, 세라믹 및 라미네이트 재료를 포함할 수 있다.
도 15a 및 도 15b는 각각 도 2a 및 도 2b에 도시된 관통-홀 비어 적층 반도체 장치 제조 방법에 따른 제 2실시예의 제 6 단계를 나타내는 평면도 및 측면도이다. 도 7a 및 도 7b에 도시된 것과 유사한 단계(750)에서, 다수 비어 홀(702)이 본드 패드(204)와 부합하기 위해 유기 재료(602)에 형성된다.
도 16a 및 도 16b는 각각 도 2a 및 도 2b에 도시된 관통-홀 비어 적층 반도체 장치 제조 방법에 따른 제 2실시예의 제 7 단계(850)를 나타내는 평면도 및 측면도이다. 상기 단계(850)는 다시 본드 패드(204) 위치를 비어(702) 위치에 전기적으로 연결시키는 금속 트레이스(206)의 금속 패터닝의 도 8A 및 도 8B에 도시된 것과 유사하다.
도 17a 및 도 17b는 각각 도 2a 및 도 2b에 도시된 관통-홀 비어 적층 반도체 장치 제조 방법에 따른 제 2실시예의 제 8 단계(950)를 나타내는 평면도 및 측면도이다. 비어스(702)는 도시된 바와 같이 비어 홀(702)를 충진하고 금속 비어스(902)를 형성하기 위해 플러그(plugged)되거나, 도금되거나, 만약 그렇지 않으면 전동성 재료로 용착된다.
금속 비어(902) 형성 공정 후에, 비어 홀 웨이퍼(960)가 도시된 제 9 단계를 나타내는 도 18a 및 도 18b에 도시된 추가 다이싱 테이프(410) 상으로 운송된다.
도 19a 및 도 19b는 각각 도 2a 및 도 2b에 도시된 관통-홀 비어 적층 반도체 장치 제조 방법에 따른 제 2실시예의 제 10 단계를 나타내는 평면도 및 측면도이다. 컷 팅 쏘스(402)는 다시 비어 홀 웨이퍼(960)을 도시된 세그먼트(970)에 싱귤레이트하기 위해 사용되고, 그 결과 갭(904)이 형성된다. 마지막 단계로서, 제 2 싱귤레이션 공정 후에, 다이 픽 앤 플래이스 장치가 사용되어 다이싱 테이프(410)으로부터 각 장치(200)을 제거할 수 있다.
도 20은 다이 대 다이 적층 구성을 이용하는 관통-홀 비어 적층 반도체 장치(910)의 제조 방법에 따른 제 3실시예의 제 8 단계를 나타내는 측면도이다. 일련의 장치(200)가 도시된 바와 같이 적재되어 특수한 응용을 이룰 수 있다. 금속 비어스(902)의 각각은 직접 비어 금속 본딩 공정을 이용해서 연결(912)될 수 있다. 당업자는 원하는 구현을 실현하기 위해서 도시된 바와같이 적재될 수 있는 장치(200)의 숫자를 가상할 수 있다.
도 21은 솔더 페이스트(916)를 포함하는 다이 대 다이 적층 구성을 이용하는 관통-홀 비어 적층 반도체 장치(910)의 제조 방법에 따른 제 4실시예를 나타내는 측면도이다. 솔더 페이스트(solder paste)(916)는 작은 솔더 입자와 유제(flux)의 혼합물을 포함한다. 다양한 재료의 다양한 솔더 페이스트가 포함될 수 있다. 솔더 페이스트(916)는 재유동(reflow)) 솔더링 방법을 이용해서 도포되어 적재된 장치(914) 각각 사이에서 강한 금속적 본드(metallurical bond)를 이룰 수 있다.
관통-홀 비어 적재성 반도체 장치에 따른 제 5실시예가 도 22에 도시되었다. 본 실시예는 평면도에 도시된 바와 같이 금속 트래이싱(206)과 적절하게 연결된 본드 패드(204)의 멀티플 로우와, 비어 홀(902)의 멀티플 로우를 포함한다. 각 비어 홀(902)은 도시된 바와 같이, 유기 재료(602)에 용착된다. 본드 패드(204)의 멀티플 로우와 비어 홀(902)의 멀티플 로우를 갖는 다수의 다이(202) 구성의 구현될 수 있다. 본 실시예(918)에 추가하여, 다른 실시예가 실현될 수 있는데, 그것은 도시된 하프-컷 외측(outer) 비어스(902)를 다이(202)의 활성면 상에 위치되지 않지만, 추가 다이(202) 또는 특별한 구현이 요구되는 다른 곳과 같은, 추가적인 표면에 위치되는 본드 패드(204)에 연결한다.
관통-홀 비어 적재성 반도체 장치(920)에 따른 제 6실시예가 도 23에 도시되었다. 상기 장치(920)는 본드 패드(204), 트레이스(206), 및 다이(202)의 대향 측에 위치된 일련의 하프-컷 비어스(902)를 도시하고 있다. 여기서 다시, 다이(902)는 도시된 다이(202) 각 주연면에 위치한 유기 재료(602)에 형성된다. 도시된 실시예(902)의 변형에서, 한 구성은 완전 비어스(902)를 포함할 수 있다.
관통-홀 비어 적재성 반도체 장치(922)에 따른 제 7실시예가 도 24에 도시되었다. 상기 장치(922)는 도시된 다이(202)의 대향측 상에 위치한 소위 일련의 "더미" 비어 홀(924)을 포함한다. 비어스(902)는 도시된 좌우 핸드(hand) 사이드 상에 위치된다. 더비 비어 홀(924)는 특수한 적용을 위해서 장치(924)를 통해서 전기적 접속을 제공한다. 더미 비어 홀(924)은 와이어(wire) 본딩 공정을 사용해서 다른 장치(922) 또는 패키지를 연결하는데 사용될 수 있다. 또한, 홀(924)은 입력/출력(I/O) 신호용 그라운드 또는 회로로서 작용할 수 있다.
더미 홀(924)은 다양한 구현에서 비어스(902)와 같은 구성일 수 있다. 예를 들면, 멀티플 로우 또는 완전 또는 하프-컷 홀(924)이 구현될 수 있다. 도 25는 장치(926)의 그러한 실시예를 도시하고 있는데, 다이(202)의 좌측 상에 하프-컷 비어스(924)의 로우와, 다이(202)의 우측상에 관통-홀 비어스(902)의 로우를 포함하고, 다시 유기 재료(602)에 위치된다.
도 26은 상부 다이(203)를 와이어 본딩 공정으로 연결하기 위한 도 24 및 도 25에 도시된 더미 비어 홀(902)을 이용하는 두개의 적층 다이(202, 203)를 도시하는, 관통-홀 비어 적층 반도체 장치(928)에 따른 제 9실시예를 도시하고 있다. 일련의 본드 패드(205)가 다이(203)의 활성면 상에 위치된다. 와이어 본드(207)는 본드 패드(204)를 비어스(902)에 연결시킨다. 유전체, 절연체 또는 본딩 재료가 다이(202, 203) 사이에 위치되어 장치/패키지(928)에 대한 구조적 지지를 제공한다.
일련의 관통-홀 비어스(208, 902)을 포함하는 장치(200)와 같은 반도체 장치는 다양한 적용에서 다양한 기능성과 신축성을 제공할 수 있다. 유기 재료(210)의 사용은 비어스(208)를 다이(202) 외측에 위치되게 하고, 다이(202) 내에 추가 회로를 가능하게 하여 장치(200)의 기능성을 향상시킬 수 있다. 또한, 웨이퍼(300) 재료 대신에 유기 재료(210)를 사용함으로써, 웨이퍼당 각 수율이 증가된다. 유기 재료는 어떤 수의 응용에서 다양한 비어스(208)을 수용하는데 필요한 두께 정도로 구성될 수 있다.
본 발명의 하나 이상의 실시예가 기술되었지만, 당업자는 다음의 첨부된 청구범위에 기술된 바와 같이 본 발명의 범위를 이탈하지 않는 한 그 실시예들의 변형과 변화가 가능함을 이해할 수 있을 것이다.
도 1은 웨이퍼 레벨 칩 스케일 패키지(wafer level chip scale package)의 종래 제조 방법의 예(100)를 나타내는 도면이다.
도 2a 및 도 2b는 각각 관통-홀 비어 적층 반도체 장치(through-hole via stackable semiconductor device)(200)에 따른 제 1실시예를 나타내는 측면도 및 평면도이다.
도 3a 및 도 3b는 각각 도 2a 및 도 2b에 도시된 관통-홀 비어 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 1단계를 나타내는 측면도 및 평면도이다. 웨이퍼(300)가 제공된다.
도 4a 및 도 4b는 각각 도 2a 및 도 2b에 도시된 관통-홀 비어 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 2단계를 나타내는 측면도 및 평면도이다.
도 5a 및 도 5b는 각각 도 2a 및 도 2b에 도시된 관통-홀 비어 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 3 단계를 나타내는 측면도 및 평면도이다.
도 6a 및 도 6b는 각각 도 2a 및 도 2b에 도시된 관통-홀 비어 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 4 단계를 나타내는 측면도 및 평면도이다.
도 7a 및 도 7b는 각각 도 2a 및 도 2b에 도시된 바와 같은 관통-홀 비어 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 5 단계를 나타내는 측면도 및 평면도이다.
도 8a 및 도 8b는 각각 도 2a 및 도 2b에 도시된 관통-홀 비어 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 6 단계를 나타내는측면도 및 평면도이다.
도 9a 및 도 9b는 각각 도 2a 및 도 2b에 도시된 관통-홀 비어 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 7 단계를 나타내는 도면이다.
도 10a 및 도 10b는 각각 도 2a 및 도 2b에 도시된 관통-홀 비어 적층 반도체 장치 제조 방법에 따른 제 1실시예의 제 8 단계를 나타내는 도면이다.
도 11a 및 도 11b는 각각 다수의 완성형(complete) 관통-홀 비어를 포함하는 관통-홀 비어 적층 반도체 장치(906)에 따른 제 2실시예를 나타내는 평면도 및 측면도이다.
도 12a 및 도 12b는 각각 도 2a 및 도 2b에 도시된 관통-홀 비어 적층 반도체 장치 제조 방법에 따른 제 2실시예의 제 3 단계를 나타내는 평면도 및 측면도이다.
도 13a 및 도 13b는 각각 도 2a 및 도 2b에 도시된 관통-홀 비어 적층 반도체 장치 제조 방법에 따른 제 2실시예 제 4 단계를 나타내는 평면도 및 측면도이다.
도 14a 및 도 14b은 도 2a 및 도 2b에 도시된 관통-홀 비어 적c층 반도체 장치 제조 방법에 따른 제 2실시예의 제 5 단계를 나타내는 평면도 및 측면도이다.
도 15a 및 도 15b는 각각 도 2a 및 도 2b에 도시된 관통-홀 비어 적층 반도체 장치 제조 방법에 따른 제 2실시예의 제 6 단계를 나타내는 평면도 및 측면도이다.
도 16a 및 도 16b는 각각 도 2a 및 도 2b에 도시된 관통-홀 비어 적층 반도체 장치 제조 방법에 따른 제 2실시예의 제 7 단계(850)를 나타내는 평면도 및 측 면도이다.
도 17a 및 도 17b는 각각 도 2a 및 도 2b에 도시된 관통-홀 비어 적층 반도체 장치 제조 방법에 따른 제 2실시예의 제 8 단계(950)를 나타내는 평면도 및 측면도이다.
도 18a 및 도 18b는 각각 도 2a 및 도 2b에 도시된 관통-홀 비어 적층 반도체 장치 제조 방법에 따른 제 2실시예의 제 9 단계를 나타내는 평면도 및 측면도이다.
도 19a 및 도 19b는 각각 도 2a 및 도 2b에 도시된 관통-홀 비어 적층 반도체 장치 제조 방법에 따른 제 2실시예의 제 10 단계를 나타내는 평면도 및 측면도이다.
도 20은 다이 대 다이 적층 구성을 이용하는 관통-홀 비어 적층 반도체 장치(910)의 제조 방법에 따른 제 3실시예의 제 8 단계를 나타내는 측면도이다.
도 21은 솔더 페이스트(916)를 포함하는 다이 대 다이 적층 구성을 이용하는 관통-홀 비어 적층 반도체 장치(910)의 제조 방법에 따른 제 4실시예를 나타내는 측면도이다.
도 22는 본드 패드의 멀티플 열과 비아 홀의 멀티플 열을 갖는 관통-홀 비어 적층 반도체 장치의 제조 방법에 따른 제 5실시예를 나타내는 평면도이다.
도 23은 다이 반대측 상의 본드 패드 로우에 접속된 하프-컷 바이아 홀의 로우를 포함하는 관통-홀 바이아 적재성 반도체 장치의 제 6의 예시적 제조 방법을 도시하는 평면도이다.
도 24는 반대측 상의 더미 바이아 홀을 포함하는 관통-홀 바이아 적재성 반도체 장치의 제 7의 예시적 제조 방법을 도시하는 평면도이다.
도 25는 싱글측 상의 더미 바이아 홀을 포함하는 관통-홀 바이아 적재성 반도체 장치의 제 8의 예시적 제조 방법을 도시하는 평면도이다.
도 26은 상부 다이를 와이어 본딩 공정으로 연결하기 위한 도 24 및 도 25에 도시된 더미 바이아 홀을 포함하는 두 적재 다이를 도시하는, 관통-홀 바이아 적재성 반도체 장치의 제 9의 예시적 제조 방법을 도시하는 평면도이다.
<도면의 주요 부호에 대한 간단한 설명>
102 : 칩 104 : 본딩 패드
106 : 필름 108 : 프래임
118 : 컷터 200 : 장치
206 : 금속 트레이스 208 : 바이아

Claims (36)

  1. 반도체 장치로서,
    상면, 저면 및 주연면을 갖는 제 1 다이와;
    상기 상면 상에 형성된 본드 패드와;
    상기 제 1 다이에 연결되고 상기 주연면에 위치한 유기 재료와;
    상기 유기 재료에 형성된 비어 홀과;
    상기 비어 홀을 상기 본드 패드에 연결하는 금속 트레이스와;
    상기 비어 홀에 용착된 전도성 재료를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 전도성 재료는 도금 또는 플러깅 공정을 사용하여 용착되는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 유기 재료는 벤조사이클로부텐(BCB), 폴리이미드(PI), 또는 아크릴 수지 재료를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제 1 다이는 쏘우 스트리드 안내부를 따라 다수 다이에서 싱글레이트되는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 유기 재료는 스핀 코팅 또는 니들 분배 공정을 사용하여 도포되는 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 비어 홀은 레이저 비어 드릴링 공정 또는 에칭 공정을 사용하여 상기 유기 재료에 형성되는 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제 1다이 상에 적재된 제 2다이를 더 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제 2 다이는 직접 비어 금속 본딩 공정 또는 쏠더 페이스트를 사용하여 상기 제 1 다이 상에 적재되는 것을 특징으로 하는 반도체 장치.
  9. 제 1항에 있어서,
    상기 제 1 다이 상부면 상에 형성되고, 본드 패드 열을 따라 정향된 다수의 추가 본드 패드와,
    상기 유기 재료에 형성되고 비어 홀 열을 따라 정향된 다수의 추가 비어 홀을 더 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 1항에 있어서,
    추가 반도체 장치를 연결, 그라운드로 작용 ,또는 입력/출력(I/O) 신호 전달을 위해 더미 비어 홀을 더 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 10항에 있어서,
    상기 더미 홀이 상기 주연면의 제 1 사이드 상에 정향되거나, 상기 주연면의 제 1 사이드와 대향 사이드에 정향되는 것을 특징으로 하는 반도체 장치.
  12. 제 4항에 있어서,
    상기 비어 홀은 상기 쏘우 스트리트 안내부의 방향에 따라서 하프-컷 또는 완성형인 것을 특징으로 하는 반도체 장치.
  13. 반도체 장치 제조 방법에 있어서,
    쏘우 스트리트 안내부로 지정되 웨이퍼를 제공하는 단계와;
    상기 웨이퍼를 다이싱 테이프로 테이핑하는 단계와;
    상기 웨이퍼를 상기 쏘우 스트리트 안내부를 따라 다수의 다이들 각각 사이에 다수의 갭들을 갖는 상기 다수의 다이들에서 싱귤레이트하는 단계와;
    소정 거리까지 상기 다수 갭들을 팽창시키기 위해 상기 다이싱 테이프를 신장하는 단계와;
    유기 재료의 상부면이 상기 다수 다이들의 제 1 다이 상부면과 실질적으로 같은 평면이고, 상기 유기 재료를 상기 다수 갭들의 각각 내로 용착하는 단계와;
    상기 유기 재료에 다수 홀들을 형성하는 단계와;
    상기 다수 비어 홀들 각각을 상기 다수 다이들 상의 다수 본드 패드 위치 각각에 패턴닝하는 단계와;
    상기 다수 비어 홀들 각각에 전도성 재료를 용착시키는 단계와;
    상기 다이싱 테이프로부터 상기 다수 다이들 각각을 싱귤레이팅하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  14. 제 13항에 있어서,
    상기 유기 재료는 벤조사이클로부텐(BCB), 폴리이미드(PI), 또는 아크릴 수지 재료를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  15. 제 13항에 있어서,
    상기 유기 재료는 스핀 코팅 또는 니들 분배 공정을 사용하여 도포되는 것을 특징으로 하는 반도체 장치 제조 방법.
  16. 제 13항에 있어서,
    상기 다수의 비어 홀들은 레이저 비어 드릴링 공정 또는 에칭 공정을 사용하여 상기 유기 재료에 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  17. 제 13항에 있어서,
    소정 거리까지 상기 다수 갭들을 팽창하기 위해 상기 다이싱 테이프를 신장하는 단계는 팽창 테이블을 이용하여 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  18. 제 13항에 있어서,
    상기 다이싱 테이프로부터 상기 다수 다이들 각각을 픽킹하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  19. 반도체 장치 제조 방법으로서,
    쏘우 스트리트 안내부로 지정된 웨이퍼를 제공하는 단계와;
    상기 웨이퍼를 제 1다이싱 테이프로 테이핑하는 단계와;
    상기 웨이퍼를 상기 쏘우 스트리트 안내부를 따라 다수 다이들 각각 사이에 다수의 제 1갭들을 갖는 상기 다수의 다이들에서 싱귤레이팅하는 단계와;
    상기 제 1 다이싱 테이프로부터 상기 다수 다이들을 픽킹하는 단계와;
    상기 다수 다이들 각각 사이에 소정 폭의 다수 제 2갭들을 얻기 위해서 제 1 웨이퍼 지지 시스템 상에 상기 다수 다이들을 위치시키는 단계와;
    유기 재료의 상부면이 상기 다수 다이들 중의 제 1 다이 상부면과 실질적으로 동일한 평면이고, 상기 유기 재료를 상기 다수 갭의 각각 내로 리코트된 웨이퍼를 형성하기 위해 용착시키는 단계와;
    상기 리코트된 웨이퍼를 제 2 웨이퍼 지지 시스템 상으로 운반하는 단계와;
    상기 유기 재료에 다수 비어 홀들을 형성시키는 단계와;
    상기 다수 비어 홀들 각각을 상기 다수 다이 상의 다수 본드 패드 위치 각각에 패턴닝하는 단계와;
    상기 다수 비어 홀들 각각에 전도성 재료를 용착시키는 단계와;
    상기 리코트된 웨이퍼를 제 2 다이싱 테이프 상으로 운반하는 단계와;
    상기 제 2 다이싱 테이프로부터 상기 다수 다이들 각각을 싱귤레이팅하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  20. 제 19항에 있어서,
    상기 제 1 웨이퍼 지지 시스템은 제 3 다이싱 테이프를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  21. 제 19항에 있어서,
    상기 제 1 또는 제 2 웨이퍼 지지 시스템은 유리, 실리콘 또는 세라믹 기판 을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  22. 제 19항에 있어서,
    상기 유기 재료는 벤조사이클로부텐(BCB), 폴리이미드(PI), 또는 아크릴 수지 재료를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  23. 제 19항에 있어서,
    상기 유기 재료는 스핀 코팅 또는 니들 분배 공정을 사용하여 도포되는 것을 특징으로 하는 반도체 장치 제조 방법.
  24. 제 19항에 있어서,
    상기 다수의 비어 홀들은 레이저 비어 드릴링 공정 또는 에칭 공정을 사용하여 상기 유기 재료에 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  25. 제 19항에 있어서,
    상기 제 2다이싱 테이프로부터 상기 다수 다이들 각각을 픽킹하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  26. 반도체 장치 제조 방법으로서,
    상부면, 하부면 및 주연면을 갖는 제 1다이를 제공하는 단계와;
    상기 상부면 상에 형성된 본드 패드를 제공하는 단계와;
    상기 제 1 다이에 연결되고 상기 주연면 주위에 위치된 유기 재료를 제공하는 단계와;
    상기 유기 재료에 형성된 비어 홀을 제공하는 단계와;
    상기 비어 홀을 상기 본드 패드에 연결하기 위해 금속 트레이스를 제공하는 단계와;
    상기 비어 홀에 용착된 전도성 재료를 제공하는 단계를; 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  27. 제 26항에 있어서,
    상기 유기 재료는 벤조사이클로부텐(BCB), 폴리이미드(PI), 또는 아크릴 수지 재료를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  28. 제 26항에 있어서,
    상기 제 1 다이가 쏘우 스트리트 안내부를 따라 다수 다이로부터 싱귤레이트되는 것을 특징으로 하는 반도체 장치 제조 방법.
  29. 제 26항에 있어서,
    상기 유기 재료는 스핀 코팅 또는 니들 분배 공정을 사용하여 도포되는 것을 특징으로 하는 반도체 장치 제조 방법.
  30. 제 26항에 있어서,
    상기 비어 홀이 레이저 비어 드릴링 공정 또는 에칭 공정을 사용하여 상기 유기 재료에 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  31. 제 26항에 있어서,
    상기 제 1 다이 상에 적재된 제 2 다이를 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  32. 제 31항에 있어서,
    상기 제 2 다이가 직접 비어 금속 본딩 공정 또는 쏠더 페이스트를 사용하여 상기 제 1 다이 상에 적재되는 것을 특징으로 하는 반도체 장치 제조 방법.
  33. 제 26항에 있어서,
    상기 제 1 다이 상면 상에 형성되고 본드 패드 열을 따라 정향된, 추가 다수 본드 패드들을 제공하는 단계와,
    상기 유기 재료에 형성되고 비어 홀 열을 따라 정향된, 다수의 추가 비어 홀들을 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  34. 제 26항에 있어서,
    추가 반도체 장치를 연결, 그라운드로 작용, 또는 입력/출력(I/O) 신호 운송을 위해 더미 비어 홀을 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  35. 제 34항에 있어서,
    상기 더미 홀이 상기 주연면의 제 1 측면 상에 정향되거나, 또는 상기 주연면의 제 1 측면과 대향 측면 상에 정향되는 것을 특징으로 하는 반도체 장치 제조 방법.
  36. 제 28항에 있어서,
    상기 비어 홀이 상기 쏘우 스트리트 안내부의 방향에 따라, 하프 컷 또는 완성형인것을 특징으로 하는 반도체 장치 제조 방법.
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