KR20080095874A

KR20080095874A - 오프셋을 이용한 시그마-델타 변조

Info

Publication number: KR20080095874A
Application number: KR1020087019692A
Authority: KR
Inventors: 에드워드 아서 켈
Original assignee: 퀄컴 인코포레이티드
Priority date: 2006-07-19
Filing date: 2007-01-10
Publication date: 2008-10-29
Also published as: EP2041875B1; EP2041875A1; ATE522980T1; US20070139239A1; WO2007082237A1; US7456766B2; CN101379709B; CN101379709A; KR100993155B1

Abstract

대역 외 양자화 잡음을 감소시키기 위해 오프셋을 이용해 ΣΔ 변조를 수행하는 기술을 설명한다. 오프셋을 이용해 ΣΔ 변조를 구현하는 예시적 오버샘플링 DAC 에서, 보간 필터는 데이터 샘플들에 대해 업샘플링 및 보간 필터링을 수행하여 입력 샘플들을 생성한다. 합산기는 입력 샘플들에 오프셋을 가산하여 중간 샘플들을 생성한다. 그 오프셋은 ΣΔ 변조기로부터의 양자화 잡음의 특성을 변경하며, 원하는 양자화 잡음 특성을 획득하고, 가능한 많은 동적 범위를 유지하고, 오프셋을 제거를 단순화하도록 선택될 수도 있다. ΣΔ 변조기는 중간 샘플들에 대해 업샘플링 및 잡음 성형을 수행하여 출력 샘플들을 제공한다. 오프셋 제거 유닛은 디지털 도메인 또는 아날로그 도메인에서 출력 샘플들로부터 오프셋의 적어도 일부를 제거한다. DAC 는 아날로그로 출력 샘플들을 변환한다.

ΣΔ 변조, 오프셋, 잡음 성형, 업샘플링, 오버샘플링, 보간 필터

Description

오프셋을 이용한 시그마-델타 변조{SIGMA-DELTA MODULATION WITH OFFSET}

본 특허 출원은 2006년 01월 11일자 출원되고, 발명의 명칭이 "Offset Sigma-Delta Modulation Scheme" 인 미국 가출원 제 60/750,344 호에 대해 우선권의 이익을 주장하며, 그 양수인에게 양도되고, 참조로서 본 명세서에 명백하게 통합된다.

배경

I. 분야

본 개시물은 전자기기에 관한 것으로, 특히 시그마-델타 (ΣΔ) 변조에 관한 것이다.

II . 배경

ΣΔ 변조기는 오디오 디지털-아날로그 변환기 (DAC), 오버샘플링 아날로그-디지털 변환기 (ADC), 계측 DAC 등과 같은 다양한 애플리케이션에 광범위하게 사용된다. ΣΔ 변조기는 낮은 입력 샘플 속도에서 많은 비트 수 (예를 들어, 16 비트) 의 분해능을 갖는 디지털 입력을 수신하고, 동일한 분해능을 가지나 높은 출력 샘플 속도에서 하나 또는 적은 비트 수를 이용해 디지털 출력을 생성한다. ΣΔ 변조기는 하나 또는 적은 비트 수의 분해능을 갖는 양자화기 (quantizer) 를 이용하여 디지털 출력을 생성할 수 있고, 이로써 양호한 선형성 (linearity) 을 달 성할 수 있다. 또한, ΣΔ 변조기는 원하는 신호 밴드로부터 높은 주파수로 향해 대부분의 잡음을 밀어 올리도록 양자화 잡음을 스팩트럼하게 쉐이핑할 수 있다. 고 주파수에서 대역 외 잡음은 단순 아날로그 필터로 쉽게 필터링될 수 있다.

그러나, ΣΔ 변조기로부터 고 주파수 대역 외 잡음은 아날로그 필터링에도 소정 문제를 야기할 수도 있다. 예를 들어, 대역 외 잡음은 필터링 전에 다른 신호들과 혼합되어 원하는 신호 밴드로 되접어 꺾임으로써 밴드 내의 바닥잡음 (noise floor) 을 상승시킬 수도 있다. 그 높은 바닥잡음은 ΣΔ 변조기로 하여금 신호 대 잡음 비율 (SNR) 및/또는 다른 사양들에 실패하게 할 수도 있다. 또한, 대역 외 잡음은 아날로그 집적 회로 (IC) 다이 상에 위치된 디지털 회로에 의해 처리될 수도 있다. 양자화 잡음은 민감한 동작 기간 동안 디지털 회로의 활성 속도로 직접 변형되고 인접하게 위치된 아날로그 회로 블록들을 손상시킬 수도 있어 이들 아날로그 회로 블록들의 바닥잡음을 상승시킬 수도 있다. ΣΔ 변조기로부터의 대역 외 잡음에 의한 이들 부작용은 바람직하지 않고 심지어 유해할 수도 있다.

따라서, ΣΔ 변조기로부터의 대역 외 잡음을 감소시키는 기술에 대한 필요성이 있다.

요약

본 명세서에서는 대역 외 양자화 잡음을 감소시키기 위해 오프셋을 이용한 ΣΔ 변조를 수행하는 기술을 서술한다. 오프셋을 이용한 ΣΔ 변조를 구현하는 오버샘플링 DAC 의 일 실시형태에서, 보간 필터는 데이터 샘플들에 대해 업샘플 링 (upsampling) 및 보간 필터링을 수행하여 입력 샘플들을 생성한다. 합산기는 그 입력 샘플들에 오프셋을 가산하여 중간 샘플들을 생성한다. 그 오프셋은 후술하는 바와 같이 ΣΔ 변조기로부터 양자화 잡음의 특성을 변경하며, 원하는 양자화 잡음 특성을 획득하고, 사실상 가능한 동적 범위를 유지하며, 그 오프셋의 제거를 단순화시키도록 선택될 수도 있다. ΣΔ 변조기는 그 중간 샘플들에 대해 업샘플링 및 잡음 성형 (noise shaping) 을 수행하여 출력 샘플들을 제공한다. 오프셋 제거 유닛은 (예를 들어, 각 출력 샘플의 모든 비트를 반전시켜) 디지털 도메인의 출력 샘플들로부터 오프셋의 적어도 일부 및/또는 (아날로그 회로에 오프셋을 가산하여) 아날로그 도메인의 출력 샘플들로부터 오프셋의 적어도 일부를 제거한다. DAC 는 다수의 DAC 소자들을 이용하여 출력 샘플들을 아날로그로 변환한다. 동적 소자 매칭 (DEM) 유닛은 출력 샘플들에 기초하여 DAC 소자들 중 상이한 소자들을 선택한다. 저역 통과 필터는 DAC 로부터 아날로그 신호를 필터링하여 대역 외 잡음을 제거한다. 증폭기는 필터링된 신호를 증폭 및/또는 버퍼링하여 출력 신호를 생성한다.

이하에서는 본 발명의 다양한 양태들 및 실시형태들을 기술한다.

도면의 간단한 설명

본 발명의 특징 및 본질은 전체에 걸쳐 동일한 참조 부호를 동일한 것으로 식별하는 도면을 참조하여 개시되는 상세한 설명으로부터 더욱 명확히 된다.

도 1 은 오프셋을 이용한 ΣΔ 변조를 구현하는 오버샘플링 (oversampling) DAC 를 도시한다.

도 2 는 오프셋을 이용한 ΣΔ 변조를 구현하는 다른 오버샘플링 DAC 를 도시한다.

도 3 은 2차 4 비트 ΣΔ 변조기의 블록도를 나타낸다.

도 4a 및 도 4b 는 오프셋을 이용하거나 이용하지 않은 양자화 잡음을 나타낸다.

도 5 는 DAC 및 저역 통과 필터의 블록도를 도시한다.

도 6 은 DEM 유닛의 동작을 도시한다.

도 7 은 오버샘플링 및 잡음 성형을 수행하는 프로세스를 나타낸다.

상세한 설명

"예시적 (exemplary)" 란 용어는 "실시예, 실례, 또는 설명으로서 역할하는 것" 을 의미하도록 본 명세서에서 사용된다. "예시적" 로서 본 명세서에 기술되는 어떤 실시형태 또는 설계는 다른 실시형태들 또는 설계들에 대해 선호되거나 유리한 것으로서 구성될 필요는 없다.

도 1 은 오프셋을 이용한 ΣΔ 변조를 구현하는 오버샘플링 DAC (100) 의 일 실시형태의 블록도를 도시한다. DAC (100) 는 오디오 오버샘플링 DAC 및 다른 애플리케이션에 대해 사용될 수도 있다.

도 1 에 도시되는 실시형태의 경우, 디지털 프로세서 (110) 는 f _in 인 샘플 속도에서 원하는 비트 수 (N) 를 갖는 데이터 샘플들 X_DAT 를 생성한다. 메모리 (112) 는 프로세서 (110) 를 위한 데이터 및 프로그램 코드들을 저장한다. 합산기 (120) 는 프로세서 (110) 로부터의 각 데이터 샘플에 오프셋을 가산하여 중간 샘플들 X_INT 를 제공한다. 오프셋은 이하에서 도시되는 바와 같이 선택될 수도 있는 정적 값이다. 레지스터 (도 1 에 도시되지 않지만, ΣΔ 변조기 (130) 의 일부일 수도 있음) 는 중간 샘플들에 조합된 업샘플링 및 제로 오더 홀드 보간 동작을 수행한다. ΣΔ 변조기 (130) 는 업샘플링된 샘플들에 대해 잡음 성형을 수행하여 f _out 인 샘플 속도에서 하나 또는 소수의 비트 수 (M) 를 갖는 출력 샘플들 Xout 을 제공한다. 통상, 출력 샘플 속도는 입력 샘플 속도보다 매우 높다. 예를 들어, N 은 16 과 동일 할 수도 있고, M 은 1, 2 또는 4 와 동일 할 수도 있고, 오버샘플링 비율 (OSR) 은 32 또는 256 과 같을 수 있다. 특히,

이며, 여기서 f _BW 는 처리되는 신호의 대역폭이고, f _s 샘플링 속도이다. OSR 이 디지털 프로세서 (110) 에 대해 1 이기 때문에, 팩터 K 에 의해 샘플링 속도의 증가는 OSR 에 K 에 대해 상응하는 증가가 된다. 또한, N, M, 및 OSR 에 대해 다른 값들도 가능하다. 이하에서는 ΣΔ 변조기 (130) 에 대한 예시적 설계를 기술한다. ΣΔ 변조기 (130) 는 ΣΔ 변조기의 설계에 의해 결정되는 특정 잡음 전달 함수를 갖는다. 이하에서 기술되는 바와 같이, 합산기 (120) 를 통해 데이터 샘플들에 가산된 오프셋은 고 주파수들에서 감쇄되는 양자화 잡음이 된다.

오프셋 제거 유닛 (140) 은 출력 샘플들 내의 오프셋의 전부 또는 일부를 제 거하여 수정된 샘플들 X_COR 를 제공한다. 오프셋 제거는 (도 1 에 도시된 바와 같이) 디지털 도메인에서 또는 (도 1 에 도시되지 않은) 아날로그 도메인에서 수행될 수 있다. M-비트 DAC (150) 는 수정된 디지털 샘플들을 아날로그로 변환하여 아날로그 신호를 제공한다. 저역 통과 필터 (160) 는 아날로그 신호를 필터링하여 대역 외 잡음을 제거하고 필터링된 신호를 제공한다. 또한, 저역 통과 필터 (160) 는 포스트 필터, 재구성 필터 등으로 불릴 수도 있다. 증폭기 (170, Amp) 는 필터링된 신호를 증폭 및/또는 버퍼링하여 예를 들어, 스피커나 몇몇 다른 출력 회로에 출력 신호를 제공한다.

도 2 는 오프셋을 이용한 ΣΔ 변조를 구현하는 오버샘플링 DAC (200) 의 다른 실시형태의 블록도를 도시한다. 또한, DAC (200) 는 오디오 오버샘플링 DAC 및 다른 애플리케이션에 대해 사용될 수도 있다.

도 2 에 도시된 실시형태의 경우, 디지털 프로세서 (210) 는 f _s 인 샘플 속도에서 N 비트의 분해능을 갖는 데이터 샘플들 X_DAT 를 생성한다. 메모리 (212) 는 프로세서 (210) 를 위한 데이터 및 프로그램 코드들을 저장한다. 보간 필터 (214) 는 8 배만큼 데이터 샘플들을 업샘플링하고, 보간 필터링을 수행하며, 8f _s 인 샘플 속도에서 N 비트의 분해능을 갖는 입력 샘플들 X_IN 을 제공한다. 합산기 (220) 는 필터 (214) 로부터의 각 입력 샘플에 오프셋을 가산하여 중간 샘플들 X_INT 를 제공한다.

유닛 (226) 은 업샘플링 및 잡음 성형을 수행한다. 유닛 (226) 내에서는, 제로 오더 홀드 (ZOH) 유닛 (228) 이 ΣΔ 변조기 (230) 에 사용되는 32 사이클의 클록으로 각 중간 샘플을 유지시킴으로써 32 배만큼 업샘플링을 수행한다. ΣΔ 변조기 (230) 는 ZOH 유닛 (228) 에서 M 비트 수로 샘플들을 양자화하고, 잡음 성형을 수행하며, 256f _s 인 샘플 속도에서 M 비트 수를 갖는 출력 샘플들 X_OUT 을 제공한다. 오프셋 제거 유닛 (240) 은 출력 샘플들 내의 오프셋의 전부 또는 일부를 제거하여 수정된 샘플들 X_COR 를 제공한다. 동적 소자 매칭 (DEM) 유닛 (242) 은 수정된 샘플들을 수신하고 이들 DAC 소자들 중 미스매치의 유해한 효과를 개선하도록 DAC (250) 내에 상이한 소자들을 동적으로 선택한다. DAC (250) 는 아날로그로 수정된 샘플들을 변환하여 아날로그 신호를 제공한다. 저역 통과 필터 (260) 는 그 아날로그 신호를 필터링하여 대역 외 잡음을 제거함으로써 필터링된 신호를 제공한다. 증폭기 (270) 는 그 필터링된 신호를 증폭 및/또는 버퍼링하여 출력 신호를 제공한다.

또한, 도 2 는 오버샘플링 DAC (200) 를 구현하는 일 실시형태를 나타낸다. 본 실시형태의 경우, 오프셋 제거 유닛 (240) 을 통한 디지털 프로세서 (210) 는 디지털 IC 다이 (202) 상에 구현되고, 증폭기 (270) 를 통한 DEM 유닛 (242) 은 아날로그 IC 다이 (204) 상에 구현된다. 본 실시형태의 경우, DEM 유닛 (242) 는 디지털 회로이지만, 디지털 IC 다이 (202) 와 아날로그 IC 다이 (204) 간에 전달하는 신호 라인들의 수를 감소시키도록 아날로그 IC 다이 상에 구현된다. M- 비트 ΣΔ 변조기는 M 개의 신호 라인들만을 통해서 DEM 유닛 (242) 과 인터페이스 할 수 있다. DEM 유닛 (242) 는 온도계 코드 변환을 수행하고, 여기서 온도계 코드 변환은 2^M 개의 레벨을 포함하도록 데이터를 변경한다. 이들 2^M 개의 레벨들은 아날로그 하드웨어와 직접적으로 인터페이스 한다.

DEM 유닛 (242) 은 상대적으로 큰 양의 디지털 잡음을 기판 및/또는 아날로그 IC 다이의 전원에 도입시킬 수도 있다. 이 디지털 잡음은 인접한 아날로그 회로들의 성능을 열화시킬 수도 있다. 이 디지털 잡음은 ΣΔ 변조기로부터의 양자화 잡음의 특성에 의존될 수도 있다. 가산된 오프셋을 이용해 양자화 잡음 특성을 변경함으로써, DEM 유닛 (242) 에서의 디지털 잡음을 완화시킬 수도 있고, 인접한 아날로그 회로들에 대해 성능을 개선시킬 수도 있다.

도 1 의 ΣΔ 변조기 (130) 및 도 2 의 ΣΔ 변조기 (230) 는 다양한 설계들로 구현될 수도 있다. 또한, ΣΔ 변조기들 (130 및 230) 은 임의의 비트 수를 갖는 샘플들을 수신하고 임의의 비트 수를 갖는 출력 샘플들을 제공할 수도 있다. 이하에서는 예시적 ΣΔ 변조기 설계를 기술한다.

도 3 에서는 2 차 M 비트 ΣΔ 변조기 (300) 의 일 실시형태의 블록도를 도시하고, 여기서 2 차 M 비트 ΣΔ 변조기 (300) 는 각각 도 1 및 도 2 의 ΣΔ 변조기들 (130 및 230) 의 각각을 위해 사용될 수도 있다. 도 3 에 도시된 실시형태의 경우, ΣΔ 변조기 (300) 는 입력 이득 소자 (308), 2 개의 스테이지의 잡음 성형, 및 M-비트 양자화기 (330) 를 포함한다. 이득 소자 (308) 는 중간 샘 플들 X_INT 를 수신하고 A₁ 인 이득을 갖고 그 중간 샘플들 X_INT 를 스케일링 한다. 중간 샘플들은 N 비트의 분해능을 가지며, 여기서 N 은 16 또는 어떤 다른 값일 수도 있다.

제 1 잡음 성형 스테이지의 경우, 합산기 (310) 는 이득 소자 (308) 의 출력에서 이득 소자 (318) 의 출력을 차감하여 필터 섹션 (312) 에 그 차를 제공한다. 필터 섹션 (312) 은 합산기 (314) 와 지연 소자 (316) 를 포함한다. 합산기 (314) 는 지연 소자 (316) 의 출력으로 합산기 (310) 의 출력을 가산한다. 지연 소자 (316) 는 합산기 (314) 의 출력을 수신하고 일 클록 주기의 지연을 제공한다. 제 2 잡음 성형 스테이지의 경우, 합산기 (320) 는 지연 소자 (316)의 출력에서 이득 소자 (328) 의 출력을 차감하여 필터 섹션 (322) 에 그 차를 제공한다. 필터 섹션 (322) 내에서, 합산기 (324) 는 지연 소자 (326) 의 출력으로 합산기 (320) 의 출력을 가산한다. 지연 소자 (326) 는 합산기 (324) 의 출력을 수신하고 일 클록 주기의 지연을 제공한다.

ΣΔ 변조기 (300) 내의 소자들은 N 비트의 분해능보다 크게 설계될 수도 있다. 양자화기 (330) 는 지연 소자 (326) 의 출력을 양자화시키고 M-비트 출력 샘플들 X_OUT 을 제공한다. 양자화기 (330) 는 멀티-비트 양자화기에 대해 1 일 수도 있으나 1-비트 변조기에 대해 불명확할 수도 있는 A_Q 인 이득을 갖는다. 이득 소자 (318) 는 A₂ 인 이득으로 출력 샘플들을 스케일링하고, 이득 소자 (328) 는 A₃ 인 이득으로 출력 샘플들을 스케일링한다.

필터 섹션들 (312 및 322) 의 각각에 대해 변환 함수 G(z) 는 다음과 같이 표현될 수도 있다:

식 (1)

여기서,

지연 소자들 (316 및 326) 의 각각에 의해 일 클록 주기의 지연을 나타낸다.

ΣΔ 변조기 (300) 의 경우, 원하는 신호에 대한 전체 변환 함수 H(z) 는 다음과 같이 표현될 수도 있다:

. 식 (2)

z-평면 상에서, 신호 변환 함수 H(z) 는 0+j0 에서 2 개의 제로 값들을 갖고,

에서 2 개의 복소 극점들을 가지며, 여기서, a 및 b 는 이득들 A₂, A₃ 및 A_Q 에 의해 결정된다. 신호 변환 함수 H(z) 는 저역 통과 형상을 갖는다.

ΣΔ 변조기 (300) 의 경우, 양자화 잡음에 대한 전체 변환 함수 N(z) 는 다음과 같이 표현될 수도 있다.

식 (3)

z-평면 상에서, 잡음 변환 함수 N(z) 는 1+j0 에서 2 개의 제로 값들을 갖고,

에서 2 개의 복소 극점들을 갖는다. 잡음 변환 함수 N(z) 는 고역 통과 형상을 갖는다.

도 3 은 ΣΔ 변조기의 예시적 설계를 도시한다. 본 명세서에 서술되는 기술은 임의의 출력 비트 수, 임의의 차수, 임의의 섹션 및 스테이지 수 등을 갖는 다양한 ΣΔ 변조기들로 이용될 수도 있다. 명확함을 위해, 이하의 설명의 일부는 도 3 의 ΣΔ 변조기 (300) 에 대한 것이다.

ΣΔ 변조기는 공지된 다양한 양자화 방식들 중 임의의 하나를 구현할 수도 있다. 제 1 방식에서, 16-비트 도메인의 "0" 내지 "4095" 인 범위는 4-비트 도메인의 "0" 에 매핑되고, 16-비트 도메인의 "-1" 내지 "-4096" 인 범위는 4-비트 도메인의 "-1" 에 매핑된다. 이 방식은 예를 들어, 비트들을 드롭핑함으로써 디지털 도메인의 단순한 양자화를 고려한다. 제 2 방식에서, 16-비트 도메인의 "2047" 내지 "-2048" 인 범위는 4-비트 도메인의 "0" 에 매핑된다. 상이한 양자화 방식들은 상이한 잡음 특성을 가질 수도 있다. 제 2 필터 섹션 (322) 의 출력은 양자화 잡음이 실제 문제가 되는 경우인 작은 입력 신호에 대해 "0" 주위를 선회 (hover) 할 수도 있다. 제 1 방식에서, 양자화기 출력은 임계치 -1 이 매우 가깝기 때문에 레귤라 베이스로 "-1" 로 전이할 수도 있다. 제 2 방식에서, 양자화기 출력은 임계치 (2047 및 -2048) 에 멀리 떨어져 있기 때문에 매우 적은 빈도로 "-1" 및 "1" 에 트립 (trip) 할 수도 있고, 따라서 그 활성도는 낮아진다. 본 명세서에 서술되는 기술은 모든 양자화 방식들에 대해 사용될 수도 있으며, 특히 제 1 방식이 유용하다.

입력 샘플들에 오프셋을 가산하는 것은 ΣΔ 변조기에서 양자화 잡음의 특성에 영향을 준다. 특히, 고 주파수에서 대역 외 잡음은 적절한 오프셋을 적용함으로써 감소될 수도 있다. 이하에서는 이 대역 외 잡음의 감소를 설명한다.

도 4a 는 어느 오프셋도 없이 도 3의 ΣΔ 변조기 (300) 에서의 양자화 잡음에 대한 플롯 (410) (원래 방식으로 불림) 및 16-비트 입력 샘플들에 적용된 -4929 인 오프셋을 이용해 동일한 ΣΔ 변조기에서의 양자화 잡음에 대한 플롯 (420) (오프셋 방식으로 불림) 을 도시한다. 본 실시예의 경우, N=16 이고, M=4 이고, 입력 샘플 속도는

KHz 이며, 출력 샘플 속도는

MHz 이다. 양자화 잡음은 주파수에 대한 로그 x-축을 가지고 그래프 상에 플롯된다. 도 4a 는 작은 입력 신호에 대해 신호-대-잡음 비율이 높게 요구되기 때문에 중요한 경우인 작은 입력 신호에 대한 양자화 잡음 특성을 도시한다. 양자화 잡음 특성은 큰 입력 신호에 대해 상이하게 될 수도 있다.

어느 오프셋도 없이, 2차 ΣΔ 변조기에 대해 예상되는 바와 같이 잡음 진폭은 10 주파수 당 40 데시벨 (dB) 인 속도로 증가한다. 잡음 진폭은 플롯 (410) 에 의해 표시되는 바와 같이, 약 2 MHz 에서 평탄화 된다. -4929 인 오프셋의 경우, 잡음 진폭은 10 주파수 당 40 dB 인 속도로 증가하나, 고 주파수에서 낮게 내려간다. 도 4a 및 그 아래의 도 4b 에 도시된 바와 같이, 양자의 방식들에서, ΣΔ 변조기에서 양자화 잡음의 벌크는 약 1 MHz 에서 6 MHz 바로 위까지의 높은 주파수에서 나타나고, 2 개의 주파수들 중 후자는 출력 샘플 속도의 절반을 나 타낸다. 그러나, 오프셋을 이용한 잡음 진폭은 플롯들 (410 및 420) 에 의해 표시되는 바와 같이, 고 주파수들에서 어느 오프셋도 갖지 않는 잡음 진폭보다 낮다.

도 4b 는 고 주파수들에서 양자화 잡음의 플롯들을 더 상세히 도시한다. 어느 오프셋도 갖지 않는 ΣΔ 변조기 (300) 에서의 양자화 잡음은 플롯 (412) 에 의해 도시되며, -4929 인 오프셋을 갖는 동일한 ΣΔ 변조기에서의 양자화 잡음은 플롯 (422) 에 의해 도시된다. 플롯들 (412 및 422) 은 오프셋을 가산함으로써 고 주파수에서 10 dB 만큼까지 대역 외 잡음을 감소시키는 것을 나타낸다. 오프셋 방식에 대한 이 잡음 감소의 양은 원래 방식에 대한 신호 분산보다 9 배 이상 작은 신호 분산을 갖는 것으로 변화된다.

도 4a 및 도 4b 는 16-비트 입력 샘플들에 적용된 -4929 인 특정 오프셋을 이용한 특정 4-비트 ΣΔ 변조기에 대해 대역 외 잡음의 감소를 도시한다. 특유한 오프셋은 몇몇 장점들을 제공한다. 첫 번째로, 16-비트 입력 샘플들에 적용된 -4929 인 오프셋은 ΣΔ 변조기에서 4-비트 출력 샘플들의 약 -1 인 오프셋이 된다. 출력 오프셋이 4-비트 출력의 하나의 최하위 비트 (LSB) 에 가깝기 때문에, 이하에서 도시되는 바와 같이 이 오프셋의 대부분은 디지털적으로 쉽게 제거될 수 있다. 두 번째로, -4929 인 16-비트 오프셋은 ΣΔ 변조기에 의해 입력 신호의 클립핑을 회피한다. ΣΔ 변조기는 +7 내지 -8 인 4-비트 범위를 갖는다. 오프셋이 없는 경우, ΣΔ 변조기의 출력은 +7 내지 -7 인 범위 내에 있다. -4929 인 오프셋의 경우, ΣΔ 변조기의 출력은 유효한 +6 내지 -8 인 범위 내에 있다. 그러나, +4929 인 오프셋을 사용하면, ΣΔ 변조기의 출력은 +8 내지 -6 인 범위 내에 있고, 여기서 이 범위에서는 +8 이 이용가능하지 않기 때문에 유효하지 않다. 따라서, 매우 큰 신호의 경우, ΣΔ 변조기는 +4929 인 오프셋으로 클립핑되고, 입력 신호는 상단으로부터 감소된 동적 범위를 갖는다.

도 4a 및 도 4b 는 입력 샘플들에 적용된 특정 오프셋을 갖는 경우와 갖지 않는 경우의 예시적 ΣΔ 변조기에 대한 양자화 잡음을 도시한다. 일반적으로, 오프셋은 ΣΔ 변조기 내의 피드백이 내부 상태의 크기를 빠르게 감쇄케 하는 신호 통계를 생성함으로써, 출력 신호의 분산을 감소시킬 수도 있다. 상이한 잡음 특성은 상이한 ΣΔ 변조기들 및/또는 상이한 오프셋들을 가지고 획득할 수도 있다. 주어진 ΣΔ 변조기에 대해서는, 대역 외 양자화 잡음을 낮추도록 다양한 오프셋들을 사용할 수도 있다. ΣΔ 변조기에 대해 적절한 오프셋을 선택함으로써 원하는 잡음 특성들을 획득할 수도 있다. 이 적절한 오프셋은 컴퓨터 시뮬레이션, 경험적 측정, 랩 테스팅 등에 기초하여 결정될 수도 있다.

합산기 (220) 를 통해 도입된 오프셋을 제거하는 것이 바람직하다. 첫 번째로, 2 개의 전원 레일들 간에 신호가 더 이상 집중되지 않기 때문에 오프셋은 시스템의 효과적인 동적 범위를 낮출 수도 있다. 따라서, 레일들 중 하나에 맞추기 전에 마진은 감소된다. 두 번째로, 출력 신호는 예를 들어, 전력 증폭기에서 오디오 시스템의 스피커에 커플링된 직류 (DC) 이다. 디지털 도메인에 도입되고 제거되지 않은 임의의 DC 오프셋은 전력 증폭기 출력에서 공칭 중간 전압 (nominal center voltage) 으로부터 DC 오프셋을 야기한다. DC 오프셋이 현저 하다면, 스피커 코일을 통해 현저한 DC 전력이 흐르고 스탠바이 전력을 더욱 소비할 뿐만 아니라 스피커에 손상을 주는 것도 가능할 수도 있다.

일 실시형태에서, ΣΔ 변조기 전에 가산된 오프셋은 ΣΔ 변조기 이후에 예를 들어, 도 1 의 오프셋 제거 유닛 (140) 또는 도 2 의 오프셋 제거 유닛 (240) 에 의해 디지털적으로 제거된다. 오프셋은 ΣΔ 변조기에 의해 생성되는 출력 샘플들에서 그 오프셋을 차감함으로써 제거될 수도 있다. 만약 2 의 보수 형태로 출력 샘플들을 표시하고, 출력 샘플들에서 오프셋이 약 -1 이면, 출력 샘플들에서 M 비트들의 각각을 단순히 반전시킴으로써 그 오프셋을 제거할 수도 있다. 표 1 은 이진수 및 십진수 형태들로 4-비트 ΣΔ 변조기의 출력 및 이진수 및 십진수 형태로 반전된 출력을 나타낸다.

표 1

ΣΔ 변조기 출력 (이진수)	ΣΔ 변조기 출력 (십진수)	반전된 ΣΔ 변조기 출력 (이진수)	반전된 ΣΔ 변조기 출력 (십진수)
0111	+7	1000	-8
0110	+6	1001	-7
0101	+5	1010	-6
0100	+4	1011	-5
0011	+3	1100	-4
0010	+2	1101	-3
0001	+1	1110	-2
0000	0	1111	-1
1111	-1	0000	0
1110	-2	0001	+1
1101	-3	0010	+2
1100	-4	0011	+3
1011	-5	0100	+4
1010	-6	0101	+5
1001	-7	0110	+6
1000	-8	0111	+7

표 1 에서, ΣΔ 변조기의 출력, X_OUT, 및 반전된 출력, X_COR 은 다음과 같이 표현될 수도 있다:

식 (4)

표 1 및 식 (4) 에 도시된 바와 같이, 4-비트 ΣΔ 변조기로부터의 출력 샘플들에서 4 개의 비트들 각각을 반전하는 것은 (1) 그 출력 샘플들에 +1 인 오프셋을 가산하고, (2) 그 결과 샘플들을 반전하는 효과가 있다. 수정된 샘플들 X_COR 은, 비트 반전 후에, 도 2 의 디지털 프로세서 (210) 로부터의 데이터 샘플들 X_DAT 와 보간 필터 (214) 로부터의 입력 샘플들 X_IN 모두에 대해 반전된다. 오디오 애플리케이션의 경우, 신호 반전은 출력 사운드에 영향을 미치지 않고, 신호 반전을 수정할 필요가 없다. 통상, 신호를 반전할 필요가 있는 경우라도, 회로 오버헤드 없이 신호를 반전시키도록 스와핑될 수도 있는 아날로그 회로 내에 경로 차이들이 있다. 신호 극성이 중요한 애플리케이션의 경우, 데이터 샘플들 X_DAT 나 입력 샘플들 X_IN 중 어느 하나는 비트 반전에 기인한 신호 반전을 설명하도록 반전될 수도 있다.

다른 실시형태에서, ΣΔ 변조기 전에 가산된 오프셋은 예를 들어, 도 2 의 DAC (250) 를 가지고 ΣΔ 변조기 후의 아날로그 도메인에서 제거된다. 이하에서는 아날로그 도메인에서 오프셋을 제거하는 구체적 실시형태를 설명한다.

도 5 는 도 2 의 DAC (250) 의 일 실시형태의 개략적인 도면을 도시한다. 본 실시형태의 경우, 4-비트 스위치-커패시터 DAC 로서 DAC (250) 를 구현한다. DAC (250) 는 4 개의 비트들을 가지고 가능한 16 개의 레벨에 대한 16 개의 DAC 소자들 (510a 내지 510p) 을 포함한다. 각 DAC 소자 (510) 는 커패시터 (512) 및 스위치들 (514, 516 및 518) 을 포함한다. 커패시터 (512) 는 노드 A 에 연결된 일단과 스위치들 (514, 516 및 518) 의 일단에 연결된 타단을 갖는다. 스위치 (514) 의 타단은 고 기준 전압 V_REF _{_} _HI 에 연결된다. 스위치 (516) 의 타단은 저 기준 전압 V_REF _{_} _LO 에 연결된다. 스위치 (518) 의 타단은 중간 또는 입력 공통 모드 전압 V_ICM 에 연결된다.

16 개의 DAC 소자들 (510a 내지 510p) 은 각 DAC 소자마다 하나의 제어 신호로 DEM 유닛 (242) 로부터 16 개의 제어 신호들을 수신한다. 각 제어 신호는 연관된 DAC 소자 (510) 내의 스위치들 (514 및 516) 을 제어한다. 클록 위상

동안, DAC 소자 (510i) 에 대한 제어 신호 i (여기서,

) 는 V_REF _{_} _HI 에 커패시터 (512) 를 연결하는 스위치 (514) 나 V_REF _{_} _LO 에 커패시터 (512) 를 연결하는 스위치 (516) 중 어느 하나를 턴 온 한다. 따라서, 커패시터 (512) 는 제어 신호 i 에 대한 논리값에 의존하여 V_REF _{_} _HI 나 V_REF _{_} _LO 중 어느 하나에 연결된다. 클록 위상

동안, 모든 16 개의 DAC 소자들 (510a 내지 510p) 에 대한 스위치들 (518) 은 턴 온 되고, 모든 DAC 소자들에 대한 커패시터들 (512) 은 V_ICM 에 연결된다. 클록 위상들 (

및

) 은 각각 DAC (250) 에 사용되는 클록의 논리 하이 및 논리 로우에 대응할 수도 있다.

입력 샘플들에 오프셋이 부가되지 않는다면, 출력 샘플들은 오프셋을 갖지 않을 것이다. 이 경우, 8 개의 DAC 소자들의 평균은 V_REF _{_} _HI 에 연결될 수도 있고, 8 개의 DAC 소자들의 평균은 V_REF _{_} _LO 에 연결될 수도 있다. 만약

이면, 저역 통과 필터 (260) 에 제공되는 순 평균 입력은 다음과 같이 표현될 수도 있다:

식 (5)

여기서, C_unit 는 DAC 소자들 (510a 내지 510p) 각각 내의 커패시터 (512) 의 정전용량이다.

그러나, 만약 16-비트 입력 샘플들에 -4929 인 오프셋을 가산하면, 4-비트 출력 샘플들은 약 -1 인 오프셋을 갖을 수도 있다. 이 경우, 7 개의 DAC 소자들의 평균은 V_REF _{_} _HI 에 연결될 수도 있고, 9 개의 DAC 소자들의 평균은 V_REF _{_} _LO 에 연결될 수도 있다. 만약

식 (6)

도 5 를 참조하면, 2 개의 DAC 소자들 (520a 및 520b) 은 식 (6) 에 도시된 오프셋을 보상하는데 사용될 수도 있다. 각 DAC 소자 (520) 는 DAC 소자 (510) 내의 커패시터 (512) 와 스위치들 (514 및 518) 각각과 동일한 방식으로 동작하는 커패시터 (522) 와 스위치들 (524 및 528) 을 포함한다. DAC 소자들 (520a 및 520b) 에 대한 커패시터들 (522) 는 항상 V_REF _{_} _HI 에 연결되고, 저역 통과 필터 (260) 에 제공되는 약 0 인 순 평균 입력이 된다.

만약 16-비트 입력 샘플들에 -4929 인 16-비트 오프셋을 가산하고, ΣΔ 변조기 (230) 가 1.0 인 이득을 갖는 것으로 가정하여 4-비트 출력 샘플들에서 (4096 인 16-비트 오프셋에 대응하는) -1 인 4-비트 오프셋을 제거하면, DAC 로부터의 아날로그 신호에 (0.20 인 잔여 4-비트 오프셋에 대응하는) -833 인 잔여 16-비트 오프셋이 남아있다. ΣΔ 변조기 (230) 가 1.0 과 다른 이득을 갖는 경우, 잔여 오프셋은 상이할 수도 있다. 어떤 경우도, 이 잔여 오프셋은 저역 통과 필터 (260) 에서 제거되거나 아날로그 신호에 남겨질 수도 있다.

또한, 도 5 는 도 2 의 저역 통과 필터 (260) 의 일 실시형태를 도시한다. 본 실시형태의 경우, 2 개의 쿼드 섹션들 (530a 및 530b) 을 갖는 스위치-커패시터 바이-쿼드 필터로 저역 통과 필터 (260) 를 구현한다. 각 쿼드 섹션 (530) 내에, 커패시터 (534) 는 증폭기 (532) 의 출력에 연결된 일단과 스위치들 (536 및 538) 의 일단에 연결된 타단을 갖는다. 스위치 (536) 의 타단은 증폭기 (532) 의 반전 입력에 연결된다. 스위치 (538) 의 타단은 쿼드 섹션의 입력에 연결된다. 커패시터 (540) 는 증폭기 (532) 의 반전 입력과 쿼드 섹션의 입력 간에 연결된다. 스위치 (542) 는 쿼드 섹션의 입력과 회로 접지 간에 연결된다.

스위치 (550) 는 증폭기 (532a) 의 출력에 연결된 일단, 및 스위치 (552) 의 일단과 커패시터 (554) 의 일단에 연결된 타단을 갖는다. 스위치 (552) 의 타 단은 회로 접지에 연결된다. 커패시터 (554) 의 타단은 쿼드 섹션 (530b) 의 입력에 연결된다. 커패시터 (560) 는 쿼드 섹션 (530b) 의 입력에 연결된 일단, 및 스위치들 (562 및 564) 과 반전 버퍼 (570) 의 입력에 연결된 타단을 갖는다. 차동 회로 설계에서 차동 신호의 배선들을 단순히 크로스-커플링함으로써 반전 버퍼 (570) 를 구현할 수도 있다. 스위치 (562) 의 타단은 회로 접지에 연결되고, 스위치 (564) 의 타단은 쿼드 섹션 (530b) 의 출력에 연결된다. 커패시터 (572) 는 쿼드 섹션 (530a) 의 입력과 반전 버퍼 (570) 의 출력 간에 연결된다. 스위치들 (538a, 536b, 542b, 550 및 562) 은 클록 위상

동안 턴 온 된다. 스위치들 (536a, 538b, 542a, 552 및 564) 은 클록 위상

동안 턴 온 된다.

도 5 는 DAC (250) 및 저역 통과 필터 (260) 에 대한 예시적 설계를 도시한다. 일반적으로, 다양한 설계들로 DAC (250) 및 저역 통과 필터 (260) 를 구현할 수도 있다. 예를 들어, 수동 필터들 및/또는 능동 필터들로 저역 통과 필터 (260) 를 구현할 수도 있다.

DEM 유닛 (242) 은 DAC 의 구성 요소 미스매치의 부작용을 완화시키도록 미리 결정된 또는 의사-랜덤 방식으로 DAC (250) 의 상이한 DAC 소자를 선택한다. 도 5 에 도시된 DAC 실시형태의 경우, 구성 요소 미스매치들은 DAC 소자들 (510a 내지 510p) 의 커패시터들 (512) 에 대한 상이한 정전용량에 기인할 수도 있다. 상이한 DAC 소자들을 선택함으로써, DAC 소자들의 미스매치들에 의한 에러들은 어 떻게 구성 요소들이 미스매치되는지를 선험적으로 알 필요성 없이 형성되고 대역 밖으로 밀어낼 수도 있다.

도 6 은 도 2 의 DEM 유닛 (242) 의 일 실시형태를 도시한다. 본 실시형태의 경우, DEM 유닛 (242) 는 데이터 가중 평균화 (DWA) 방식을 구현한다. 제로-평균 표현에서 8 인 평균을 갖는 표현으로 오프셋 제거 유닛 (240) 으로부터의 수정된 샘플들 X_COR 을 변환한다. 변환된 샘플들 X_DEM 은 1 내지 16 인 범위를 갖는다. 각 변환된 샘플은 그 변환된 샘플들에 의해 표시되는 DAC 소자들의 수로 가능하다. 최후에 선택된 것에 인접하는 DAC 소자에서 시작하여 순환 방식으로 DAC 소자들을 선택한다. 도 6 에 도시된 실시예의 경우, DEM 유닛 (242) 은 -5, -3, +1, 0, -2, … 인 수정된 샘플 시퀀스를 수신하고, 3, 5, 9, 8, 6, … 인 변환된 샘플 시퀀스를 생성한다. DEM 유닛 (242) 은 3 인 제 1 변환된 샘플에 대해 DAC 소자 1 내지 DAC 소자 3, 그 후 5 인 제 2 변환된 샘플에 대해 DAC 소자 4 내지 DAC 소자 8, 그 후 9 인 제 3 변환된 샘플에 대해 DAC 소자 9 내지 DAC 소자 16 및 DAC 소자 1, 그 후 8 인 제 4 변환된 샘플에 대해 DAC 소자 2 내지 DAC 소자 9, 그 후 6 인 제 5 변환된 샘플에 대해 DAC 소자 10 내지 DAC 소자 15 등을 선택한다.

도 6 은 DEM 유닛 (242) 의 특정 실시형태를 도시한다. 또한, DEM 유닛 (242) 은 공지된 다른 동적 소자 매칭 알고리즘들을 구현할 수도 있다.

도 7 은 오버샘플링 및 잡음 성형을 수행하는 프로세스 (700) 의 일 실시형 태를 도시한다. 데이터 샘플들에 대해 업샘플링 및 보간 필터링을 수행하여 입력 샘플들을 생성한다 (블록 712). 그 입력 샘플들에 오프셋을 더하여 중간 샘플들을 생성한다 (블록 714). 그 중간 샘플들에 대해 업샘플링 및 잡음 성형을 수행하여 출력 샘플들을 생성한다 (블록 716). 그 출력 샘플들로부터 오프셋의 적어도 일부를 제거한다 (블록 718). 그 오프셋은 (예를 들어, 각 출력 샘플의 비트들 전부를 반전함으로써) 디지털 도메인에서 제거되거나 (예를 들어, DAC 의 오프셋을 가산함으로써) 아날로그 도메인에서 제거될 수도 있다. 통상 잡음 또는 손실을 부가하지 않거나 다른 부작용을 야기하지 않기 때문에 디지털 도메인에서의 오프셋 제거는 자주 선호된다.

다수의 DAC 소자들을 이용하여 아날로그로 출력 샘플들을 변환한다 (블록 720). 출력 샘플들에 기초하여, 예를 들어 DWA 방식 또는 몇몇 다른 DEM 방식을 이용하여 상이한 DAC 소자들을 선택한다 (블록 722). DAC 로부터의 아날로그 신호를 필터링하여 대역 외 잡음을 제거한다 (블록 724). 필터링된 신호를 증폭 및/또는 버퍼링하여 출력 신호를 생성할 수도 있다 (블록 726).

본 명세서에서 기술된 오프셋을 이용한 ΣΔ 변조기술 및 오버샘플링 DAC 들은 무선 통신 디바이스 (예를 들어, 셀룰라 폰, 단말기 등), 가전 디바이스 (예를 들어, 스테레오 플레이어, 텔레비전, CD 플레이어 등), 컴퓨터 및 다른 디바이스와 같은 다양한 전자 디바이스에 대해 사용될 수도 있다.

오버샘플링 DAC 는 하나 이상의 ASICs (Application Specific Integrated Circuits), DSPs (Digital Signal Processors), PLDs (Programmable Logic Devices), FPGAs (Field Programmable Gate Arrays), 프로세서들, 제어기들, 마이크로-제어기들, 마이크로 프로세서들, 및/또는 다른 전자 유닛들에 구현될 수도 있다. 오버샘플링 DAC 는 하나 또는 다수의 IC 다이들 및 하나 또는 다수의 IC들에 구현될 수도 있다. 예를 들어, 도 2 의 디지털 IC 다이 (202) 에 도시된 모든 회로들은 하나의 IC 다이에 구현될 수도 있고, 아날로그 IC 다이 (204) 에 도시된 모든 회로들은 다른 IC 다이에 구현될 수도 있다. 다른 실시예에서, 업샘플링 DAC (100 또는 200) 에 대한 회로의 전부 또는 대부분은 하나의 IC 다이에 구현될 수도 있다. 또한, 오버샘플링 DAC 는 CMOS, NMOS, BJT 등과 같은 다양한 IC 프로세스 기술들로 제조될 수도 있다.

오버샘플링 DAC 의 어느 일부들은 소프트웨어 및/또는 펌웨어 내에 구현될 수도 있다. 예를 들어, 소스트웨어/펌웨어를 이용해 오프셋을 가산할 수도 있다. 소프트웨어/펌웨어는 메모리 (예를 들어, 도 1 의 메모리 (112) 또는 도 2 의 메모리 (212)) 내에 저장되고 프로세서 (예를 들어, 프로세서 (110 또는 210)) 에 의해 실행될 수도 있다. 그 프로세서 내에 또는 그 프로세서 외부에 그 메모리를 구현할 수도 있다.

개시된 실시형태들의 이전 설명은 당업자로 하여금 본 발명을 실시하거나 사용할 수 있도록 제공된다. 이들 실시형태들에 대한 다양한 변경들은 당업자에게 쉽게 이해되고, 본 명세서에서 정의된 일반 원리는 발명의 사상 또는 범위를 벗어남 없이 다른 실시형태들에 적용될 수도 있다. 따라서, 본 발명은 본 명세서에서 도시된 실시형태들에 제한되도록 의도하지 않으나 본 명세서에서 기술된 원리 들과 신규한 특징들과 양립하는 최광의의 범위로 일치되는 것으로 의도된다.

Claims

입력 샘플들에 오프셋을 가산하여 중간 샘플들을 생성하도록 구성된 합산기; 및

상기 중간 샘플들에 대해 잡음 성형 (noise shaping) 을 수행하여 출력 샘플들을 제공하도록 구성된 시그마-델타 변조기를 포함하는, 장치.
제 1 항에 있어서,

상기 출력 샘플들로부터 상기 오프셋의 적어도 일부를 제거하도록 구성된 오프셋 제거 유닛을 더 포함하는, 장치.
제 1 항에 있어서,

상기 출력 샘플들에서 상기 오프셋의 적어도 일부를 디지털 방식으로 제거하도록 구성된 오프셋 제거 유닛을 더 포함하는, 장치.
제 1 항에 있어서,

각 출력 샘플은 다수의 비트들을 포함하는, 장치.
제 4 항에 있어서,

상기 각 출력 샘플의 다수의 비트들의 각각을 반전시켜 상기 오프셋의 적어 도 일부를 제거하도록 구성된 오프셋 제거 유닛을 더 포함하는, 장치.
제 1 항에 있어서,

데이터 샘플들에 대해 업샘플링 (upsampling) 및 보간 필터링을 수행하고 상기 입력 샘플들을 제공하도록 구성된 보간 필터를 더 포함하는, 장치.
제 1 항에 있어서,

복수의 디지털-아날로그 변환기 (DAC) 소자들을 포함하고, 상기 출력 샘플들을 아날로그로 변환하도록 구성된 DAC; 및

상기 출력 샘플들에 기초하여 상기 복수의 DAC 소자들 중 상이한 소자들을 선택하도록 구성된 동적 소자 매칭 (DEM) 유닛을 더 포함하는, 장치.
제 7 항에 있어서,

상기 DAC 는 스위치-커패시터 DAC 이고, 상기 복수의 DAC 소자들은 복수의 스위칭 가능한 커패시터들을 포함하는, 장치.
제 7 항에 있어서,

상기 DEM 유닛은 데이터 가중 평균화 (DWA) 방식에 기초하여 상기 복수의 DAC 소자들을 선택하도록 구성되는, 장치.
제 7 항에 있어서,

상기 DAC 로부터의 아날로그 출력을 필터링하도록 구성된 저역 통과 필터를 더 포함하는, 장치.
제 10 항에 있어서,

상기 저역 통과 필터는 스위치-커패시터 필터인, 장치.
제 1 항에 있어서,

상기 입력 샘플들에 가산된 상기 오프셋은 대략 -1 인 오프셋을 갖는 상기 출력 샘플들을 생성하는, 장치.
제 1 항에 있어서,

상기 입력 샘플들은 16 비트의 분해능 (resolution) 을 갖고, 상기 오프셋은 -4929 인, 장치.
제 1 항에 있어서,

상기 합산기 및 상기 시그마-델타 변조기는 오버샘플링 DAC 의 일부인, 장치.
제 1 항에 있어서,

상기 입력 샘플들은 오디오 신호를 위한 것인, 장치.
입력 샘플들에 오프셋을 가산하여 중간 샘플들을 생성하도록 구성된 합산기; 및

상기 중간 샘플들에 대해 잡음 성형 (noise shaping) 을 수행하고 출력 샘플들을 제공하도록 구성된 시그마-델타 변조기를 포함하는, 집적회로.
제 16 항에 있어서,

상기 출력 샘플들에서 상기 오프셋의 적어도 일부를 제거하도록 구성된 오프셋 제거 유닛을 더 포함하는, 집적회로.
제 16 항에 있어서,

데이터 샘플들에 대해 업샘플링 및 보간 필터링을 수행하고 상기 입력 샘플들을 제공하도록 구성된 보간 필터를 더 포함하는, 집적회로.
입력 샘플들에 오프셋을 가산하여 중간 샘플들을 생성하는 단계; 및

상기 중간 샘플들에 대해 잡음 성형 (noise shaping) 을 수행하여 출력 샘플들을 생성하는 단계를 포함하는, 방법.
제 19 항에 있어서,

상기 출력 샘플들에서 상기 오프셋의 적어도 일부를 제거하는 단계를 더 포함하는, 방법.
제 19 항에 있어서,

데이터 샘플들에 대해 업샘플링 및 보간 필터링을 수행하여 상기 입력 샘플들을 생성하는 단계를 더 포함하는, 방법.
제 19 항에 있어서,

복수의 디지털-아날로그 변환기 (DAC) 소자들을 이용하여 상기 출력 샘플들을 아날로그로 변환하는 단계; 및

상기 출력 샘플들에 기초하여 상기 복수의 DAC 소자들 중 상이한 소자들을 선택하는 단계를 더 포함하는, 방법.
입력 샘플들에 오프셋을 가산하여 중간 샘플들을 생성하는 수단; 및

상기 중간 샘플들에 대해 잡음 성형 (noise shaping) 을 수행하여 출력 샘플들을 생성하는 수단을 포함하는, 장치.
제 23 항에 있어서,

상기 출력 샘플들에서 상기 오프셋의 적어도 일부를 제거하는 수단을 더 포함하는, 장치.
제 23 항에 있어서,

데이터 샘플들에 대해 업샘플링 및 보간 필터링을 수행하여 상기 입력 샘플들을 생성하는 수단을 더 포함하는, 장치.
제 23 항에 있어서,

복수의 디지털-아날로그 변환기 (DAC) 소자들을 이용하여 상기 출력 샘플들을 아날로그로 변환하는 수단; 및

상기 출력 샘플들에 기초하여 상기 복수의 DAC 소자들 중 상이한 소자들을 선택하는 수단을 더 포함하는, 장치.