JP6970586B2 - Δς変調器 - Google Patents

Description

本明細書中に開示されている発明は、ΔΣ変調器に関する。

近年、様々なアプリケーションでΔΣ変調器が用いられている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１２−２３４５３号公報

しかしながら、従来のΔΣ変調器では、その出力ダイナミックレンジについて、更なる改善の余地があった。

本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、出力ダイナミックレンジの広いΔΣ変調器を提供することを目的とする。

そこで、本明細書中に開示されているΔΣ変調器は、アナログ入力信号の入力端とデジタル出力信号の出力端との間に接続されたＮ段（ただしＮ≧１）の積分器と、Ｎ段目の積分器から出力される積分信号を量子化して前記デジタル出力信号を生成する量子化器と、を有し、初段の積分器は、前記アナログ入力信号の取り得る最大値と実際値との差分演算を行う入力回路と、前記デジタル出力信号をＤ／Ａ変換するＤＡＣ［digital-to-analog converter］と、前記ＤＡＣの出力値を負側にオフセットさせるオフセット回路と、前記入力回路の出力値と前記ＤＡＣのオフセット済み出力値との加算値を積分する積分回路とを含む構成（第１の構成）とされている。

なお、上記第１の構成から成るΔΣ変調器において、前記入力回路は、第１キャパシタと、第２キャパシタと、第１端が正入力端に接続されて第２端が前記第１キャパシタの第１端に接続された第１スイッチと、第１端が負入力端に接続されて第２端が前記第２キャパシタの第１端に接続された第２スイッチと、第１端が前記正入力端に接続されて第２端が前記第２キャパシタの第１端に接続された第３スイッチと、第１端が前記負入力端に接続されて第２端が前記第１キャパシタの第１端に接続された第４スイッチと、第１端が前記第１キャパシタの第２端に接続されて第２端が接地端に接続された第５スイッチと、第１端が前記第２キャパシタの第２端に接続されて第２端が接地端に接続された第６スイッチと、第１端が前記第１キャパシタの第２端に接続されて第２端が正出力端に接続された第７スイッチと、第１端が前記第２キャパシタの第２端に接続されて第２端が負出力端に接続された第８スイッチと、を含む構成（第２の構成）にするとよい。

また、上記第２の構成から成るΔΣ変調器は、前記正入力端には、前記アナログ入力信号の取り得る最大値が入力されており、前記負入力端には、前記アナログ入力信号が入力されている構成（第３の構成）にするとよい。

また、上記第２または第３の構成から成るΔΣ変調器において、前記ＤＡＣは、第３キャパシタと、第４キャパシタと、第１端が第１正入力端に接続されて第２端が前記第３キャパシタの第１端に接続された第９スイッチと、第１端が第１負入力端に接続されて第２端が前記第４キャパシタの第１端に接続された第１０スイッチと、第１端が前記第１正入力端に接続されて第２端が前記第４キャパシタの第１端に接続された第１１スイッチと、第１端が前記第１負入力端に接続されて第２端が前記第３キャパシタの第１端に接続された第１２スイッチと、第１端が前記第３キャパシタの第２端に接続されて第２端が接地端に接続された第１３スイッチと、第１端が前記第４キャパシタの第２端に接続されて第２端が接地端に接続された第１４スイッチと、第１端が前記第３キャパシタの第２端に接続されて第２端が前記正出力端に接続された第１５スイッチと、第１端が前記第４キャパシタの第２端に接続されて第２端が前記負出力端に接続された第１６スイッチと、第１端が前記第３キャパシタの第２端に接続されて第２端が前記負出力端に接続された第１７スイッチと、第１端が前記第４キャパシタの第２端に接続されて第２端が前記正出力端に接続された第１８スイッチと、を含む構成（第４の構成）にするとよい。

また、上記第４の構成から成るΔΣ変調器は、前記第１正入力端には、前記アナログ入力信号の取り得る最大値が入力されており、前記第１負入力端には、前記アナログ入力信号の取り得る最小値が入力されている構成（第５の構成）にするとよい。

また、上記第４又は第５の構成から成るΔΣ変調器において、前記オフセット回路は、第５キャパシタと、第６キャパシタと、第１端が第２正入力端に接続されて第２端が前記第５キャパシタの第１端に接続された第１９スイッチと、第１端が第２負入力端に接続されて第２端が前記第６キャパシタの第１端に接続された第２０スイッチと、第１端が前記第２正入力端に接続されて第２端が前記第６キャパシタの第１端に接続された第２１スイッチと、第１端が前記第２負入力端に接続されて第２端が前記第５キャパシタの第１端に接続された第２２スイッチと、第１端が前記第５キャパシタの第２端に接続されて第２端が接地端に接続された第２３スイッチと、第１端が前記第６キャパシタの第２端に接続されて第２端が接地端に接続された第２４スイッチと、第１端が前記第５キャパシタの第２端に接続されて第２端が前記正出力端に接続された第２５スイッチと、第１端が前記第６キャパシタの第２端に接続されて第２端が前記負出力端に接続された第２６スイッチと、を含む構成（第６の構成）にするとよい。

また、上記第６の構成から成るΔΣ変調器は、前記第２正入力端には、前記アナログ入力信号の取り得る最小値が入力されており、前記第２負入力端には、前記アナログ入力信号の取り得る最大値が入力されている構成（第７の構成）にするとよい。

また、上記第６または第７の構成から成るΔΣ変調器において、前記ＤＡＣは、前記第１１スイッチと前記第１２スイッチに代えて、第１端が前記第３キャパシタの第１端に接続されて第２端が前記第４キャパシタの第１端に接続された第２７スイッチを含み、前記オフセット回路は、前記第２１スイッチと前記第２２スイッチに代えて、第１端が前記第５キャパシタの第１端に接続されて第２端が前記第６キャパシタの第１端に接続された第２８スイッチを含む構成（第８の構成）にするとよい。

また、上記第２〜第８いずれかの構成から成るΔΣ変調器において、前記積分回路は、非反転入力端が前記正出力端に接続されて反転入力端が前記負出力端に接続されたアンプと、前記アンプの非反転入力端と反転出力端との間に接続された第１帰還キャパシタと、前記アンプの反転入力端と非反転出力端との間に接続された第２帰還キャパシタと、を含む構成（第９の構成）にするとよい。

また、本明細書中に開示されているセンサ装置は、測定対象の測定結果としてアナログ入力信号を生成するセンサと、上記第１〜第９いずれかの構成から成り前記アナログ入力信号をデジタル出力信号に変換するΔΣ変換器と、前記デジタル出力信号にフィルタリング処理を施すデジタルフィルタと、前記フィルタリング処理を施されたデジタル出力信号の入力を受け付けるマイコンと、を有する構成（第１０の構成）とされている。

本明細書中に開示されている発明によれば、出力ダイナミックレンジの広いΔΣ変調器を提供することが可能となる。

ΔΣ変調器の比較例を示す図 ４相クロック駆動の一例を示すタイミングチャート 比較例の入出力相関図 ΔΣ変調器の第１実施形態を示す図 第１実施形態の入出力相関図 ΔΣ変調器の第２実施形態を示す図 センサ装置への適用例を示す図

＜ΔΣ変調器（比較例）＞
ΔΣ変調器の新規な実施形態を説明するに先立ち、まず、これと対比される比較例について簡単に説明する。図１は、ΔΣ変調器の比較例を示す回路図である。本比較例のΔΣ変調器１は、Ｎ段（ただしＮ≧１）の積分器１０と、比較器２０と、を有し、１サンプリング毎に、アナログ入力信号ＶｉｎをΔΣ変調したデジタル出力信号ＤＳＭを出力する。

Ｎ段の積分器１０は、アナログ入力信号Ｖｉｎの入力端とデジタル出力信号ＤＳＭの出力端との間に縦列接続されている。

比較器２０は、Ｎ段目（最後段）の積分器１０から出力される積分信号を量子化して１ビットのデジタル出力信号ＤＳＭを生成する量子化器として機能する。その動作について具体的に述べると、比較器２０は、積分器１０の正出力信号ＶＯＰと負出力信号ＶＯＭとを比較し、ＶＯＰ−ＶＯＭ＞０であるときにＤＳＭ＝Ｈとする一方、ＶＯＰ−ＶＯＭ≦０であるときにＤＳＭ＝Ｌとする。すなわち、デジタル出力信号ＤＳＭは、１サンプリング毎に論理レベルが変化し得る１ビット信号となる。

＜積分器＞
引き続き、図１を参照しながら、積分器１０の構成について説明する。積分器１０は、入力回路１００と、ＤＡＣ２００と、積分回路４００と、を含む。本図では、Ｎ段の積分器１０のうち、１段目（初段）の構成のみを明示しているが、２段目〜Ｎ段目の構成についても、基本的にはこれと同様なので、重複した説明は割愛する。

入力回路１００は、アナログ入力信号Ｖｉｎの取り得る最大値Ｖｉｎｍａｘと実際値Ｖｉｎとの差分演算を行う差動入力型の回路ブロックであり、キャパシタＣ１及びＣ２（いずれも容量値Ｃｉｎ）と、スイッチＳＷ１〜ＳＷ８と、を含む。

スイッチＳＷ１の第１端は、正入力端ＶＩＰに接続されている。正入力端ＶＩＰには、アナログ入力信号Ｖｉｎの取り得る最大値Ｖｉｎｍａｘが入力されている。スイッチＳＷ１の第２端は、キャパシタＣ１の第１端に接続されている。スイッチＳＷ２の第１端は、負入力端ＶＩＭに接続されている。負入力端ＶＩＭには、アナログ入力信号Ｖｉｎが入力されている。スイッチＳＷ２の第２端は、キャパシタＣ２の第１端に接続されている。

なお、スイッチＳＷ１及びＳＷ２は、いずれもクロック信号ＣＬＫ１Ｄに応じてオン／オフされる。より具体的に述べると、スイッチＳＷ１及びＳＷ２は、ＣＬＫ１Ｄ＝Ｈであるときにオンして、ＣＬＫ１Ｄ＝Ｌであるときにオフする。

スイッチＳＷ３の第１端は、正入力端ＶＩＰに接続されている。スイッチＳＷ３の第２端は、キャパシタＣ２の第１端に接続されている。スイッチＳＷ４の第１端は、負入力端ＶＩＭに接続されている。スイッチＳＷ４の第２端は、キャパシタＣ１の第１端に接続されている。

なお、スイッチＳＷ３及びＳＷ４は、いずれもクロック信号ＣＬＫ２Ｄに応じてオン／オフされる。より具体的に述べると、スイッチＳＷ３及びＳＷ４は、ＣＬＫ２Ｄ＝Ｈであるときにオンして、ＣＬＫ２Ｄ＝Ｌであるときにオフする。

スイッチＳＷ５の第１端は、キャパシタＣ１の第２端に接続されている。スイッチＳＷ５の第２端は、接地端に接続されている。スイッチＳＷ６の第１端は、キャパシタＣ２の第２端に接続されている。スイッチＳＷ６の第２端は、接地端に接続されている。

なお、スイッチＳＷ５及びＳＷ６は、いずれもクロック信号ＣＬＫ１に応じてオン／オフされる。より具体的に述べると、スイッチＳＷ５及びＳＷ６は、ＣＬＫ１＝Ｈであるときにオンして、ＣＬＫ１＝Ｌであるときにオフする。

スイッチＳＷ７の第１端は、キャパシタＣ１の第２端に接続されている。スイッチＳＷ７の第２端は、正出力端に接続されている。スイッチＳＷ８の第１端は、キャパシタＣ２の第２端に接続されている。スイッチＳＷ８の第２端は、負出力端に接続されている。

なお、スイッチＳＷ７及びＳＷ８は、いずれもクロック信号ＣＬＫ２に応じてオン／オフされる。より具体的に述べると、スイッチＳＷ７及びＳＷ８は、ＣＬＫ２＝Ｈであるときにオンして、ＣＬＫ２＝Ｌであるときにオフする。

ＤＡＣ２００は、デジタル出力信号ＤＳＭをＤ／Ａ変換する回路ブロックであり、キャパシタＣ３及びＣ４（いずれも容量値Ｃｄａ）と、スイッチＳＷ９〜ＳＷ１８とを含む。

スイッチＳＷ９の第１端は、正入力端ＶＲＰ１に接続されている。正入力端ＶＲＰ１には、アナログ入力信号Ｖｉｎの取り得る最大値Ｖｉｎｍａｘが入力されている。スイッチＳＷ９の第２端は、キャパシタＣ３の第１端に接続されている。スイッチＳＷ１０の第１端は、負入力端ＶＲＭ１に接続されている。負入力端ＶＲＭ１には、アナログ入力信号Ｖｉｎの取り得る最小値（ここではＧＮＤ）が入力されている。スイッチＳＷ１０の第２端は、キャパシタＣ４の第１端に接続されている。

なお、スイッチＳＷ９及びＳＷ１０は、いずれもクロック信号ＣＬＫ１Ｄに応じてオン／オフされる。より具体的に述べると、スイッチＳＷ９及びＳＷ１０は、ＣＬＫ１Ｄ＝Ｈであるときにオンして、ＣＬＫ１Ｄ＝Ｌであるときにオフする。

スイッチＳＷ１１の第１端は、正入力端ＶＲＰ１に接続されている。スイッチＳＷ１１の第２端は、キャパシタＣ４の第１端に接続されている。スイッチＳＷ１２の第１端は、負入力端ＶＲＭ１に接続されている。スイッチＳＷ１２の第２端は、キャパシタＣ３の第１端に接続されている。

なお、スイッチＳＷ１１及びＳＷ１２は、いずれもクロック信号ＣＬＫ２Ｄに応じてオン／オフされる。より具体的に述べると、スイッチＳＷ１１及びＳＷ１２は、ＣＬＫ２Ｄ＝Ｈであるときにオンして、ＣＬＫ２Ｄ＝Ｌであるときにオフする。

スイッチＳＷ１３の第１端は、キャパシタＣ３の第２端に接続されている。スイッチＳＷ１３の第２端は、接地端に接続されている。スイッチＳＷ１４の第１端は、キャパシタＣ４の第２端に接続されている。スイッチＳＷ１４の第２端は接地端に接続されている。

なお、スイッチＳＷ１３及びＳＷ１４は、いずれもクロック信号ＣＬＫ１に応じてオン／オフされる。より具体的に述べると、スイッチＳＷ１３及びＳＷ１４は、ＣＬＫ１＝Ｈであるときにオンして、ＣＬＫ１＝Ｌであるときにオフする。

スイッチＳＷ１５の第１端は、キャパシタＣ３の第２端に接続されている。スイッチＳＷ１５の第２端は、入力回路１００の正出力端（＝スイッチＳＷ７の第２端）に接続されている。スイッチＳＷ１６の第１端は、キャパシタＣ４の第２端に接続されている。スイッチＳＷ１６の第２端は、入力回路１００の負出力端（＝スイッチＳＷ８の第２端）に接続されている。

なお、スイッチＳＷ１５及びＳＷ１６は、いずれもデジタル出力信号ＤＳＭとクロック信号ＣＬＫ２に応じてオン／オフされる。より具体的に述べると、スイッチＳＷ１５及びＳＷ１６は、ＤＳＭ＝ＬかつＣＬＫ２＝Ｈであるときにオンし、ＤＳＭ＝ＨまたはＣＬＫ２＝Ｌであるときにオフする。

スイッチＳＷ１７の第１端は、キャパシタＣ３の第２端に接続されている。スイッチＳＷ１７の第２端は、入力回路１００の負出力端（＝スイッチＳＷ８の第２端）に接続されている。スイッチＳＷ１８の第１端は、キャパシタＣ４の第２端に接続されている。スイッチＳＷ１８の第２端は、入力回路１００の正出力端（＝スイッチＳＷ７の第２端）に接続されている。

なお、スイッチＳＷ１７及びＳＷ１８は、いずれもデジタル出力信号ＤＳＭとクロック信号ＣＬＫ２に応じてオン／オフされる。より具体的に述べると、スイッチＳＷ１７及びＳＷ１８は、ＤＳＭ＝ＨかつＣＬＫ２＝Ｈであるときにオンし、ＤＳＭ＝ＬまたはＣＬＫ２＝Ｌであるときにオフする。

積分回路４００は、入力回路１００の差動出力値とＤＡＣ２００の差動出力値との加算値を積分する差動入出力型の回路ブロックであり、アンプＡ４０と、帰還キャパシタＣ４１及びＣ４２（いずれも容量値Ｃｆｂ）と、を含む。

アンプＡ４０の非反転入力端（＋）は、入力回路１００の正出力端（＝スイッチＳＷ７の第２端）に接続されている。アンプＡ４０の反転入力端（−）は、入力回路１００の負出力端（＝スイッチＳＷ８の第２端）に接続されている。

帰還キャパシタＣ４１は、アンプＡ４０の非反転入力端（＋）と反転出力端（−）との間に接続されている。帰還キャパシタＣ４２は、アンプＡ４０の反転入力端（−）と非反転出力端（＋）との間に接続されている。

上記構成から成る積分器１０は、アンプＡ４０の非反転出力端（＋）から正出力信号ＶＯＰを出力して、アンプＡ４０の反転出力端（−）から負出力信号ＶＯＭを出力する。

＜４相クロック駆動＞
図２は積分器１０における４相クロック駆動の一例を示すタイミングチャートであり、上から順に、クロック信号ＣＬＫ２、クロック信号ＣＬＫ１、クロック信号ＣＬＫ２Ｄ、及び、クロック信号ＣＬＫ１Ｄが描写されている。クロック信号ＣＬＫ１及びＣＬＫ２、並びに、クロック信号ＣＬＫ１Ｄ及びＣＬＫ２Ｄは、いずれもハイレベル（例えば電源電圧）とローレベル（例えば接地電圧）との間でパルス駆動される。

なお、本図の例において、クロック信号ＣＬＫ２は、時刻ｔ１でローレベルに立ち下がり、時刻ｔ７でハイレベルに立ち上がり、時刻ｔ９で再びローレベルに立ち下がる。クロック信号ＣＬＫ１は、時刻ｔ３でハイレベルに立ち上がり、時刻ｔ５でローレベルに立ち下がる。クロック信号ＣＬＫ２Ｄは、クロック信号ＣＬＫ２の遅延信号であり、時刻ｔ２でローレベルに立ち下がり、時刻ｔ８でハイレベルに立ち上がる。クロック信号ＣＬＫ１Ｄは、クロック信号ＣＬＫ１の遅延信号であり、時刻ｔ４でハイレベルに立ち上がり、時刻ｔ６でローレベルに立ち下がる。

期間Ｔ１（＝時刻ｔ１〜ｔ２）では、クロック信号ＣＬＫ１及びＣＬＫ２とクロック信号ＣＬＫ１Ｄがローレベルとなり、クロック信号ＣＬＫ２Ｄがハイレベルとなる。従ってスイッチＳＷ３及びＳＷ４とスイッチＳＷ１１及びＳＷ１２がオンし、それ以外のスイッチ（ＳＷ１及びＳＷ２、ＳＷ５〜ＳＷ１０、並びに、ＳＷ１３〜ＳＷ１８）がオフする。

期間Ｔ２（＝時刻ｔ２〜ｔ３）では、クロック信号ＣＬＫ１及びＣＬＫ２とクロック信号ＣＬＫ１Ｄ及びＣＬＫ２Ｄが全てローレベルとなる。従って、スイッチＳＷ１〜ＳＷ１８が全てオフする。

期間Ｔ３（＝時刻ｔ３〜ｔ４）では、クロック信号ＣＬＫ２とクロック信号ＣＬＫ１Ｄ及びＣＬＫ２Ｄがローレベルとなり、クロック信号ＣＬＫ１がハイレベルとなる。従ってスイッチＳＷ５及びＳＷ６とスイッチＳＷ１３及びＳＷ１４がオンし、それ以外のスイッチ（ＳＷ１〜ＳＷ４、ＳＷ７〜ＳＷ１２、並びに、ＳＷ１５〜ＳＷ１８）がオフする。

期間Ｔ４（＝時刻ｔ４〜ｔ５）では、クロック信号ＣＬＫ２及びＣＬＫ２Ｄがローレベルとなり、クロック信号ＣＬＫ１及びＣＬＫ１Ｄがハイレベルとなる。従って、スイッチＳＷ１及びＳＷ２、スイッチＳＷ５及びＳＷ６、スイッチＳＷ９及びＳＷ１０、並びに、スイッチＳＷ１３及びＳＷ１４がオンし、それ以外のスイッチ（ＳＷ３及びＳＷ４、ＳＷ７及びＳＷ８、ＳＷ１１及びＳＷ１２、並びに、ＳＷ１５〜ＳＷ１８）がオフする。

期間Ｔ５（＝時刻ｔ５〜ｔ６）では、クロック信号ＣＬＫ１及びＣＬＫ２とクロック信号ＣＬＫ２Ｄがローレベルとなり、クロック信号ＣＬＫ１Ｄがハイレベルとなる。従ってスイッチＳＷ１及びＳＷ２とスイッチＳＷ９及びＳＷ１０がオンし、それ以外のスイッチ（ＳＷ３〜ＳＷ８、及び、ＳＷ１１〜ＳＷ１８）がオフする。

期間Ｔ６（＝時刻ｔ６〜ｔ７）では、クロック信号ＣＬＫ１及びＣＬＫ２とクロック信号ＣＬＫ１Ｄ及びＣＬＫ２Ｄが全てローレベルとなる。従って、スイッチＳＷ１〜ＳＷ１８が全てオフする。

期間Ｔ７（＝時刻ｔ７〜ｔ８）では、クロック信号ＣＬＫ１とクロック信号ＣＬＫ１Ｄ及びＣＬＫ２Ｄがローレベルとなり、クロック信号ＣＬＫ２がハイレベルとなる。従ってスイッチＳＷ７及びＳＷ８がオンする。また、ＤＳＭ＝Ｌであるときには、スイッチＳＷ１５及びＳＷ１６がオンし、スイッチＳＷ１７及びＳＷ１８がオフする。一方、ＤＳＭ＝Ｈであるときには、スイッチＳＷ１７及びＳＷ１８がオンし、スイッチＳＷ１５及びＳＷ１６がオフする。上記以外のスイッチ（ＳＷ１〜ＳＷ６、及び、ＳＷ９〜ＳＷ１４）は、いずれもオフする。

期間Ｔ８（＝時刻ｔ８〜ｔ９）では、クロック信号ＣＬＫ１及びＣＬＫ１Ｄがローレベルとなり、クロック信号ＣＬＫ２及びＣＬＫ２Ｄがハイレベルとなる。従って、スイッチＳＷ３及びＳＷ４、スイッチＳＷ７及びＳＷ８、並びに、スイッチＳＷ１１及びＳＷ１２がオンする。また、ＤＳＭ＝Ｌであるときには、スイッチＳＷ１５及びＳＷ１６がオンして、スイッチＳＷ１７及びＳＷ１８がオフする。一方、ＤＳＭ＝Ｈであるときには、スイッチＳＷ１７及びＳＷ１８がオンして、スイッチＳＷ１５及びＳＷ１６がオフする。上記以外のスイッチ（ＳＷ１及びＳＷ２、ＳＷ５及びＳＷ６、ＳＷ９及びＳＷ１０、並びに、ＳＷ１３及びＳＷ１４）は、いずれもオフする。

上記したように、ΔΣ変調器１では、位相の異なる４相のクロック信号（ＣＬＫ１、ＣＬＫ２、ＣＬＫ１Ｄ、及び、ＣＬＫ２Ｄ）に同期して、期間Ｔ１〜Ｔ８が繰り返されることにより、アナログ入力信号ＶｉｎのΔΣ変調処理が行われる。

＜入出力特性（比較例）＞
次に、本比較例におけるΔΣ変調器１の入出力特性、すなわち、アナログ入力信号Ｖｉｎとデジタル出力信号ＤＳＭのＨデューティ（＝全サンプリング期間に占めるハイレベル期間の割合）との相関関係について考察する。なお、以下では、説明を簡単とすべく、積分器１０が１段のみ（Ｎ＝１）である場合について考察する。

まず、ＤＳＭ＝Ｌである場合、ｎサンプリング目の正出力信号ＶＯＰ_ｎ及び負出力信号ＶＯＭ_ｎは、それぞれ、次の（１ａ）式及び（１ｂ）式で算出することができる。

また、ＤＳＭ＝Ｈである場合、ｎサンプリング目の正出力信号ＶＯＰ_ｎ及び負出力信号ＶＯＭ_ｎは、それぞれ、次の（２ａ）式及び（２ｂ）式で算出することができる。

以下では、上記の基本式に基づき、Ｖｉｎ＝０、Ｖｉｎ＝Ｖｉｎｍａｘ／２、及び、Ｖｉｎ＝Ｖｉｎｍａｘ、それぞれの場合におけるデジタル出力信号ＤＳＭのＨデューティを算出する。なお、下記演算の前提条件としては、Ｃｉｎ／Ｃｆｂ＝Ｃｄａ／Ｃｆｂ＝Ｃとし、ＶＯＰ_０＝０とし、出力デジタル信号ＤＳＭの初期値をＬとする。

まず、Ｖｉｎ＝０である場合について説明する。この場合、１サンプリング目（ＤＳＭ＝Ｌ）の正出力信号ＶＯＰ_１及び負出力信号ＶＯＭ_１は、それぞれ、次の（３ａ）式及び（３ｂ）式で示したように、ＶＯＰ_１＝２Ｖｉｎｍａｘ・Ｃ、ＶＯＭ_１＝−２Ｖｉｎｍａｘ・Ｃとなる。従って、次の（３ｃ）式及び（３ｄ）式で示したように、ＶＯＰ_１−ＶＯＭ_１＞０となるので、ＤＳＭ＝Ｈとなる。

２サンプリング目（ＤＳＭ＝Ｈ）の正出力信号ＶＯＰ_２及び負出力信号ＶＯＭ_２は、それぞれ、次の（４ａ）式及び（４ｂ）式で示すように、ＶＯＰ_２＝２Ｖｉｎｍａｘ・Ｃ、ＶＯＭ_２＝−２Ｖｉｎｍａｘ・Ｃとなる。従って、次の（４ｃ）式及び（４ｄ）式で示したように、ＶＯＰ_２−ＶＯＭ_２＞０となるので、ＤＳＭ＝Ｈとなる。

上記の演算結果から、デジタル出力信号ＤＳＭは、３サンプリング目以降においても、常にＤＳＭ＝Ｈとなることが分かる。従って、Ｖｉｎ＝０である場合、デジタル出力信号ＤＳＭのＨデューティは１００％となる。

次に、Ｖｉｎ＝Ｖｉｎｍａｘ／２である場合について説明する。この場合、１サンプリング目（ＤＳＭ＝Ｌ）の正出力信号ＶＯＰ_１及び負出力信号ＶＯＭ_１は、それぞれ、次の（５ａ）式及び（５ｂ）式で示したように、ＶＯＰ_１＝（３／２）Ｖｉｎｍａｘ・Ｃ、ＶＯＭ_１＝−（３／２）Ｖｉｎｍａｘ・Ｃとなる。従って、次の（５ｃ）式及び（５ｄ）式で示したように、ＶＯＰ_１−ＶＯＭ_１＞０となるので、ＤＳＭ＝Ｈとなる。

２サンプリング目（ＤＳＭ＝Ｈ）の正出力信号ＶＯＰ_２及び負出力信号ＶＯＭ_２は、それぞれ、次の（６ａ）式及び（６ｂ）式で示したように、ＶＯＰ_２＝Ｖｉｎｍａｘ・Ｃ、ＶＯＭ_２＝−Ｖｉｎｍａｘ・Ｃとなる。従って、次の（６ｃ）式及び（６ｄ）式で示したように、ＶＯＰ_２−ＶＯＭ_２＞０となるので、ＤＳＭ＝Ｈとなる。

３サンプリング目（ＤＳＭ＝Ｈ）の正出力信号ＶＯＰ_３及び負出力信号ＶＯＭ_３は、それぞれ、次の（７ａ）式及び（７ｂ）式で示したように、ＶＯＰ_３＝（１／２）Ｖｉｎｍａｘ・Ｃ、ＶＯＭ_３＝−（１／２）Ｖｉｎｍａｘ・Ｃとなる。従って、次の（７ｃ）式及び（７ｄ）式で示したように、ＶＯＰ_３−ＶＯＭ_３＞０となるので、ＤＳＭ＝Ｈとなる。

４サンプリング目（ＤＳＭ＝Ｈ）の正出力信号ＶＯＰ_４及び負出力信号ＶＯＭ_４は、それぞれ、次の（８ａ）式及び（８ｂ）式で示したように、ＶＯＰ_４＝０、ＶＯＭ_４＝０となる。従って、次の（８ｃ）式及び（８ｄ）式で示したように、ＶＯＰ_４−ＶＯＭ_４＝０となるので、ＤＳＭ＝Ｌとなる。

なお、５サンプリング目以降においても、１サンプリング目〜４サンプリング目と同様の演算が繰り返されることになる。

上記の演算結果から、デジタル出力信号ＤＳＭは、計４回のサンプリング期間のうち、３回のサンプリング期間でＤＳＭ＝Ｈとなり、１回のサンプリング期間でＤＳＭ＝Ｌとなる。従って、Ｖｉｎ＝Ｖｉｎｍａｘ／２である場合には、デジタル出力信号ＤＳＭのＨデューティが７５％となる。

次に、Ｖｉｎ＝Ｖｉｎｍａｘである場合について説明する。この場合、１サンプリング目（ＤＳＭ＝Ｌ）の正出力信号ＶＯＰ_１及び負出力信号ＶＯＭ_１は、それぞれ、（９ａ）式及び（９ｂ）式で示したように、ＶＯＰ_１＝Ｖｉｎｍａｘ・Ｃ、ＶＯＭ_１＝−Ｖｉｎｍａｘ・Ｃとなる。従って、次の（９ｃ）式及び（９ｄ）式で示したように、ＶＯＰ_１−ＶＯＭ_１＞０となるので、ＤＳＭ＝Ｈとなる。

２サンプリング目（ＤＳＭ＝Ｈ）の正出力信号ＶＯＰ_２及び負出力信号ＶＯＭ_２は、それぞれ、次の（１０ａ）式及び（１０ｂ）式で示したように、ＶＯＰ_２＝０、ＶＯＭ_２＝０となる。従って、次の（１０ｃ）式及び（１０ｄ）式で示したように、ＶＯＰ_２−ＶＯＭ_２＝０となるので、ＤＳＭ＝Ｌとなる。

なお、３サンプリング目以降においても、１サンプリング目〜２サンプリング目と同様の演算が繰り返されることになる。

上記の演算結果から、デジタル出力信号ＤＳＭは、計２回のサンプリング期間のうち、１回のサンプリング期間でＤＳＭ＝Ｈとなり、１回のサンプリング期間でＤＳＭ＝Ｌとなる。従って、Ｖｉｎ＝Ｖｉｎｍａｘである場合には、デジタル出力信号ＤＳＭのＨデューティが５０％となる。

図３は、本比較例におけるΔΣ変調器１の入出力相関図であり、上記の演算結果をグラフ化したものに相当する。なお、本図の横軸は、アナログ入力信号Ｖｉｎを示しており、本図の縦軸は、デジタル出力信号ＤＳＭのＨデューティを示している。

本図で示すように、本比較例のΔΣ変調器１では、アナログ入力信号Ｖｉｎをその最小値（０）から最大値（Ｖｉｎｍａｘ）までフルレンジで変化させても、デジタル出力信号ＤＳＭのＨデューティが１００％〜５０％のハーフレンジしか変化しない。すなわち、本比較例のΔΣ変調器１では、シングル入力時（＝差動入力端の一方をアナログ入力信号Ｖｉｎの取り得る最大値Ｖｉｎｍａｘに固定したとき）に、出力ダイナミックレンジが半分になってしまう。以下では、このような課題を解決することのできる新規な実施形態について詳述する。

＜ΔΣ変調器（第１実施形態）＞
図４は、ΔΣ変調器の第１実施形態を示す図である。本実施形態のΔΣ変調器１は、先出の比較例（図１）をベースとしつつ、初段の積分器１０にオフセット回路３００が追加されており、積分回路４００では、入力回路１００の出力値とＤＡＣ２００のオフセット済み出力値との加算値が積分される点に特徴を有する。そこで、比較例と同様の構成要素については、図１と同一の符号を付すことにより重複した説明を割愛し、以下では本実施形態の特徴部分について重点的な説明を行う。

オフセット回路３００は、ＤＡＣ２００の出力値を負側にオフセットさせる回路ブロックであり、キャパシタＣ５及びＣ６（いずれも容量値Ｃｓｆｔ／２）と、スイッチＳＷ１９〜ＳＷ２６と、を含む。

スイッチＳＷ１９の第１端は、正入力端ＶＲＰ２に接続されている。正入力端ＶＲＰ２には、アナログ入力信号Ｖｉｎの取り得る最小値（ここではＧＮＤ）が入力されている。スイッチＳＷ１９の第２端は、キャパシタＣ５の第１端に接続されている。スイッチＳＷ２０の第１端は、負入力端ＶＲＭ２に接続されている。負入力端ＶＲＭ２には、アナログ入力信号Ｖｉｎの取り得る最大値Ｖｉｎｍａｘが入力されている。スイッチＳＷ２０の第２端は、キャパシタＣ６の第１端に接続されている。

なお、スイッチＳＷ１９及びＳＷ２０は、いずれもクロック信号ＣＬＫ１Ｄに応じてオン／オフされる。より具体的に述べると、スイッチＳＷ１９及びＳＷ２０は、ＣＬＫ１Ｄ＝Ｈであるときにオンして、ＣＬＫ１Ｄ＝Ｌであるときにオフする。

スイッチＳＷ２１の第１端は、正入力端ＶＲＰ２に接続されている。スイッチＳＷ２１の第２端は、キャパシタＣ６の第１端に接続されている。スイッチＳＷ２２の第１端は、負入力端ＶＲＭ２に接続されている。スイッチＳＷ２２の第２端は、キャパシタＣ５の第１端に接続されている。

なお、スイッチＳＷ２１及びＳＷ２２は、いずれもクロック信号ＣＬＫ２Ｄに応じてオン／オフされる。より具体的に述べると、スイッチＳＷ２１及びＳＷ２２は、ＣＬＫ２Ｄ＝Ｈであるときにオンして、ＣＬＫ２Ｄ＝Ｌであるときにオフする。

スイッチＳＷ２３の第１端は、キャパシタＣ５の第２端に接続されている。スイッチＳＷ２３の第２端は、接地端に接続されている。スイッチＳＷ２４の第１端は、キャパシタＣ６の第２端に接続されている。スイッチＳＷ２４の第２端は接地端に接続されている。

なお、スイッチＳＷ２３及びＳＷ２４は、いずれもクロック信号ＣＬＫ１に応じてオン／オフされる。より具体的に述べると、スイッチＳＷ２３及びＳＷ２４は、ＣＬＫ１＝Ｈであるときにオンして、ＣＬＫ１＝Ｌであるときにオフする。

スイッチＳＷ２５の第１端は、キャパシタＣ５の第２端に接続されている。スイッチＳＷ２５の第２端は、入力回路１００の正出力端（＝スイッチＳＷ７の第２端）に接続されている。スイッチＳＷ２６の第１端は、キャパシタＣ６の第２端に接続されている。スイッチＳＷ２６の第２端は、入力回路１００の負出力端（＝スイッチＳＷ８の第２端）に接続されている。

なお、スイッチＳＷ２５及びＳＷ２６は、いずれもクロック信号ＣＬＫ２に応じてオン／オフされる。より具体的に述べると、スイッチＳＷ２５及びＳＷ２６は、ＣＬＫ２＝Ｈであるときにオンして、ＣＬＫ２＝Ｌであるときにオフする。

また、積分回路３００の導入に伴い、ＤＡＣ２００にも若干の変更が加えられている。より具体的に述べると、ＤＡＣ２００では、キャパシタＣ３及びＣ４それぞれの容量値が「Ｃｄａ」から「Ｃｄａ／２」に変更されている。

＜入出力特性（第１実施形態）＞
次に、第１実施形態におけるΔΣ変調器１の入出力特性、すなわち、アナログ入力信号Ｖｉｎとデジタル出力信号ＤＳＭのＨデューティとの相関関係について考察する。なお、以下では、説明を簡単とすべく、積分器１０が１段のみ（Ｎ＝１）である場合について考察する。

まず、ＤＳＭ＝Ｌである場合、ｎサンプリング目の正出力信号ＶＯＰ_ｎ及び負出力信号ＶＯＭ_ｎは、それぞれ、次の（１１ａ）式及び（１１ｂ）式で算出することができる。

また、ＤＳＭ＝Ｈである場合、ｎサンプリング目の正出力信号ＶＯＰ_ｎ及び負出力信号ＶＯＭ_ｎは、それぞれ、次の（１２ａ）式及び（１２ｂ）式で算出することができる。

以下では、上記の基本式に基づき、Ｖｉｎ＝０、Ｖｉｎ＝Ｖｉｎｍａｘ／２、及び、Ｖｉｎ＝Ｖｉｎｍａｘ、それぞれの場合におけるデジタル出力信号ＤＳＭのＨデューティを算出する。なお、下記演算の前提条件として、Ｃｉｎ／Ｃｆｂ＝Ｃｄａ／Ｃｆｂ＝Ｃｓｆｔ／Ｃｆｂ＝Ｃとし、ＶＯＰ_０＝０とし、出力デジタル信号ＤＳＭの初期値をＬとする。

まず、Ｖｉｎ＝０である場合について説明する。この場合、１サンプリング目（ＤＳＭ＝Ｌ）の正出力信号ＶＯＰ_１及び負出力信号ＶＯＭ_１は、それぞれ、次の（１３ａ）式及び（１３ｂ）式で示したように、ＶＯＰ_１＝Ｖｉｎｍａｘ・Ｃ、ＶＯＭ_１＝−Ｖｉｎｍａｘ・Ｃとなる。従って、次の（１３ｃ）式及び（１３ｄ）式で示したように、ＶＯＰ_１−ＶＯＭ_１＞０となるので、ＤＳＭ＝Ｈとなる。

２サンプリング目（ＤＳＭ＝Ｈ）の正出力信号ＶＯＰ_２及び負出力信号ＶＯＭ_２は、それぞれ、（１４ａ）式及び（１４ｂ）式で示すように、ＶＯＰ_２＝Ｖｉｎｍａｘ・Ｃ、ＶＯＭ_２＝−Ｖｉｎｍａｘ・Ｃとなる。従って、（１４ｃ）式及び（１４ｄ）式で示したように、ＶＯＰ_２−ＶＯＭ_２＞０となるので、ＤＳＭ＝Ｈとなる。

上記の演算結果から、デジタル出力信号ＤＳＭは、３サンプリング目以降においても、常にＤＳＭ＝Ｈとなることが分かる。従って、Ｖｉｎ＝０である場合、デジタル出力信号ＤＳＭのＨデューティは１００％となる。

次に、Ｖｉｎ＝Ｖｉｎｍａｘ／２である場合について説明する。この場合、１サンプリング目（ＤＳＭ＝Ｌ）の正出力信号ＶＯＰ_１及び負出力信号ＶＯＭ_１は、それぞれ、（１５ａ）式及び（１５ｂ）式で示したように、ＶＯＰ_１＝（１／２）Ｖｉｎｍａｘ・Ｃ、ＶＯＭ_１＝−（１／２）Ｖｉｎｍａｘ・Ｃとなる。従って、（１５ｃ）式及び（１５ｄ）式で示したように、ＶＯＰ_１−ＶＯＭ_１＞０となるので、ＤＳＭ＝Ｈとなる。

２サンプリング目（ＤＳＭ＝Ｈ）の正出力信号ＶＯＰ_２及び負出力信号ＶＯＭ_２は、それぞれ、次の（１６ａ）式及び（１６ｂ）式で示したように、ＶＯＰ_２＝０、ＶＯＭ_２＝０となる。従って、次の（１６ｃ）式及び（１６ｄ）式で示したように、ＶＯＰ_２−ＶＯＭ_２＝０となるので、ＤＳＭ＝Ｌとなる。

なお、３サンプリング目以降においても、１サンプリング目〜２サンプリング目と同様の演算が繰り返されることになる。

上記の演算結果から、デジタル出力信号ＤＳＭは、計２回のサンプリング期間のうち、１回のサンプリング期間でＤＳＭ＝Ｈとなり、１回のサンプリング期間でＤＳＭ＝Ｌとなる。従って、Ｖｉｎ＝Ｖｉｎｍａｘ／２である場合には、デジタル出力信号ＤＳＭのＨデューティが５０％となる。

次に、Ｖｉｎ＝Ｖｉｎｍａｘである場合について説明する。この場合、１サンプリング目（ＤＳＭ＝Ｌ）の正出力信号ＶＯＰ_１と負出力信号ＶＯＭ_１は、それぞれ、（１７ａ）式及び（１７ｂ）式で示したように、ＶＯＰ_１＝０、ＶＯＭ_１＝０となる。従って、（１７ｃ）式及び（１７ｄ）式で示したように、ＶＯＰ_１−ＶＯＭ_１＝０となるので、ＤＳＭ＝Ｌとなる。

上記の演算結果から、デジタル出力信号ＤＳＭは、２サンプリング目以降においても、常にＤＳＭ＝Ｌとなることが分かる。従って、Ｖｉｎ＝Ｖｉｎｍａｘである場合、デジタル出力信号ＤＳＭのＨデューティは０％となる。

図５は、第１実施形態におけるΔΣ変調器１の入出力相関図であり、上記の演算結果をグラフ化したものに相当する。なお、本図の横軸は、アナログ入力信号Ｖｉｎを示しており、本図の縦軸は、デジタル出力信号ＤＳＭのＨデューティを示している。

本図で示すように、第１実施形態のΔΣ変調器１では、アナログ入力信号Ｖｉｎをその最小値（０）から最大値（Ｖｉｎｍａｘ）までフルレンジで変化させたとき、デジタル出力信号ＤＳＭのＨデューティも１００％〜０％までフルレンジで変化する。すなわち、第１実施形態のΔΣ変調器１であれば、シングル入力時（＝差動入力端の一方をアナログ入力信号Ｖｉｎの取り得る最大値Ｖｉｎｍａｘに固定したとき）であっても、出力ダイナミックレンジをフル活用することが可能となる。

特に、第１実施形態のΔΣ変調器１であれば、図４からも明らかなように、入力回路１００と同一構成のオフセット回路３００を追加すれば足りるので、積分器１０（延いてはΔΣ変調器１）の回路設計が容易となる。

＜ΔΣ変調器（第２実施形態）＞
図６は、ΔΣ変調器の第２実施形態を示す図である。本実施形態のΔΣ変調器１は、先出の第１実施形態（図４）をベースとしつつ、ＤＡＣ２００及びオフセット回路３００それぞれに若干の変更が加えられている。そこで、第１実施形態と同様の構成要素については、図４と同一の符号を付すことにより重複した説明を割愛し、以下では本実施形態の特徴部分について重点的な説明を行う。

ＤＡＣ２００は、先のスイッチＳＷ１１及びＳＷ１２（図４）に代えて、スイッチＳＷ２７を含む。スイッチＳＷ２７の第１端は、キャパシタＣ３の第１端に接続されている。スイッチＳＷ２７の第２端は、キャパシタＣ４の第１端に接続されている。

なお、スイッチＳＷ２７は、クロック信号ＣＬＫ２Ｄに応じてオン／オフされる。より具体的に述べると、スイッチＳＷ２７は、ＣＬＫ２Ｄ＝Ｈであるときにオンして、ＣＬＫ２Ｄ＝Ｌであるときにオフする。

また、上記の回路変更に伴い、ＤＡＣ２００では、キャパシタＣ３及びＣ４それぞれの容量値が「Ｃｄａ／２」から「Ｃｄａ」に変更されている。

オフセット回路３００は、先のスイッチＳＷ２１及びＳＷ２２（図４）に代えて、スイッチＳＷ２８を含む。スイッチＳＷ２８の第１端は、キャパシタＣ５の第１端に接続されている。スイッチＳＷ２８の第２端は、キャパシタＣ６の第１端に接続されている。

なお、スイッチＳＷ２８は、クロック信号ＣＬＫ２Ｄに応じてオン／オフされる。より具体的に述べると、スイッチＳＷ２８は、ＣＬＫ２Ｄ＝Ｈであるときにオンして、ＣＬＫ２Ｄ＝Ｌであるときにオフする。

また、上記の回路変更に伴い、オフセット回路２００では、キャパシタＣ５及びＣ６それぞれの容量値が「Ｃｓｆｔ／２」から「Ｃｓｆｔ」に変更されている。

このように、本実施形態のΔΣ変調器１では、第１実施形態（図４）に若干の変更が加えられているが、その入出力特性については、先の説明と何ら変わるところはない。従って、第１実施形態と同様、シングル入力時でも出力ダイナミックレンジをフル活用することが可能となる。また、本実施形態のΔ変調器１であれば、先の第１実施形態と比べて、キャパシタＣ３〜Ｃ６それぞれの容量値が大きいので、ノイズ耐性も高められる。

なお、第１実施形態でも、例えば、ＤＡＣ２００及びオフセット回路４００それぞれの入力値をＶｉｎｍａｘ／２とすることにより、キャパシタＣ３〜Ｃ６それぞれの容量値を「Ｃｄａ」及び「Ｃｓｆｔ」に設定して、ノイズ耐性を高めることができる。ただし、その場合には、Ｖｉｎｍａｘ／２を生成する電源が別途必要となる点に留意すべきである。

＜センサ装置＞
図７は、センサ装置への適用例を示す図である。本構成例のセンサ装置Ｘは、温度センサＸ１と、ΔΣ変調器Ｘ２と、デジタルフィルタＸ３と、マイコンＸ４と、を有する。

温度センサＸ１は、測定対象（例えばＩＣ基板）の温度測定を行い、その測定結果としてアナログ入力信号Ｓ１（＝先出のアナログ入力信号Ｖｉｎに相当）を生成する。

ΔΣ変調器Ｘ２は、アナログ入力信号Ｓ１をデジタル出力信号Ｓ２（＝先出のデジタル出力信号ＤＳＭに相当）に変換する。なお、ΔΣ変調器Ｘ２としては、これまでに説明してきた第１実施形態（図４）または第２実施形態（図６）のΔΣ変調器１を好適に用いることが可能である。

デジタルフィルタＸ３は、デジタル出力信号Ｓ２に所定のフィルタリング処理を施し、フィルタ済みデジタル出力信号Ｓ３を生成する。

マイコンＸ４は、フィルタ済みデジタル出力信号Ｓ３の入力を受け付けて、種々のデジタル演算処理を行う。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、ΔΣ変調器の出力ダイナミックレンジを拡張するために利用することが可能である。

１ ΔΣ変調器
１０ 積分器
２０ 比較器（量子化器）
１００ 入力回路
２００ ＤＡＣ
３００ オフセット回路
４００ 積分回路
ＳＷ１１〜ＳＷ２８ スイッチ
Ｃ１〜Ｃ６ キャパシタ
Ａ４０ アンプ
Ｃ４１、Ｃ４２ 帰還キャパシタ
Ｘ センサ装置
Ｘ１ 温度センサ
Ｘ２ ΔΣ変調器
Ｘ３ デジタルフィルタ
Ｘ４ マイコン

Claims (10)

1. アナログ入力信号の入力端とデジタル出力信号の出力端との間に接続されたＮ段（ただしＮ≧１）の積分器と、
   Ｎ段目の積分器から出力される積分信号を量子化して前記デジタル出力信号を生成する量子化器と、
   を有し、
   初段の積分器は、
   前記アナログ入力信号の取り得る最大値と実際値との差分演算を行う入力回路と、
   前記デジタル出力信号をＤ／Ａ変換するＤＡＣ［digital-to-analog converter］と、
   前記ＤＡＣの出力値を負側にオフセットさせるオフセット回路と、
   前記入力回路の出力値と前記ＤＡＣのオフセット済み出力値との加算値を積分する積分回路と、
   を含むことを特徴とするΔΣ変調器。
2. 前記入力回路は、
   第１キャパシタと、
   第２キャパシタと、
   第１端が正入力端に接続されて第２端が前記第１キャパシタの第１端に接続された第１スイッチと、
   第１端が負入力端に接続されて第２端が前記第２キャパシタの第１端に接続された第２スイッチと、
   第１端が前記正入力端に接続されて第２端が前記第２キャパシタの第１端に接続された第３スイッチと、
   第１端が前記負入力端に接続されて第２端が前記第１キャパシタの第１端に接続された第４スイッチと、
   第１端が前記第１キャパシタの第２端に接続されて第２端が接地端に接続された第５スイッチと、
   第１端が前記第２キャパシタの第２端に接続されて第２端が接地端に接続された第６スイッチと、
   第１端が前記第１キャパシタの第２端に接続されて第２端が正出力端に接続された第７スイッチと、
   第１端が前記第２キャパシタの第２端に接続されて第２端が負出力端に接続された第８スイッチと、
   を含むことを特徴とする請求項１に記載のΔΣ変調器。
3. 前記正入力端には、前記アナログ入力信号の取り得る最大値が入力されており、前記負入力端には、前記アナログ入力信号が入力されていることを特徴とする請求項２に記載のΔΣ変調器。
4. 前記ＤＡＣは、
   第３キャパシタと、
   第４キャパシタと、
   第１端が第１正入力端に接続されて第２端が前記第３キャパシタの第１端に接続された第９スイッチと、
   第１端が第１負入力端に接続されて第２端が前記第４キャパシタの第１端に接続された第１０スイッチと、
   第１端が前記第１正入力端に接続されて第２端が前記第４キャパシタの第１端に接続された第１１スイッチと、
   第１端が前記第１負入力端に接続されて第２端が前記第３キャパシタの第１端に接続された第１２スイッチと、
   第１端が前記第３キャパシタの第２端に接続されて第２端が接地端に接続された第１３スイッチと、
   第１端が前記第４キャパシタの第２端に接続されて第２端が接地端に接続された第１４スイッチと、
   第１端が前記第３キャパシタの第２端に接続されて第２端が前記正出力端に接続された第１５スイッチと、
   第１端が前記第４キャパシタの第２端に接続されて第２端が前記負出力端に接続された第１６スイッチと、
   第１端が前記第３キャパシタの第２端に接続されて第２端が前記負出力端に接続された第１７スイッチと、
   第１端が前記第４キャパシタの第２端に接続されて第２端が前記正出力端に接続された第１８スイッチと、
   を含むことを特徴とする請求項２または請求項３に記載のΔΣ変調器。
5. 前記第１正入力端には、前記アナログ入力信号の取り得る最大値が入力されており、前記第１負入力端には、前記アナログ入力信号の取り得る最小値が入力されていることを特徴とする請求項４に記載のΔΣ変調器。
6. 前記オフセット回路は、
   第５キャパシタと、
   第６キャパシタと、
   第１端が第２正入力端に接続されて第２端が前記第５キャパシタの第１端に接続された第１９スイッチと、
   第１端が第２負入力端に接続されて第２端が前記第６キャパシタの第１端に接続された第２０スイッチと、
   第１端が前記第２正入力端に接続されて第２端が前記第６キャパシタの第１端に接続された第２１スイッチと、
   第１端が前記第２負入力端に接続されて第２端が前記第５キャパシタの第１端に接続された第２２スイッチと、
   第１端が前記第５キャパシタの第２端に接続されて第２端が接地端に接続された第２３スイッチと、
   第１端が前記第６キャパシタの第２端に接続されて第２端が接地端に接続された第２４スイッチと、
   第１端が前記第５キャパシタの第２端に接続されて第２端が前記正出力端に接続された第２５スイッチと、
   第１端が前記第６キャパシタの第２端に接続されて第２端が前記負出力端に接続された第２６スイッチと、
   を含むことを特徴とする請求項４または請求項５に記載のΔΣ変調器。
7. 前記第２正入力端には、前記アナログ入力信号の取り得る最小値が入力されており、前記第２負入力端には、前記アナログ入力信号の取り得る最大値が入力されていることを特徴とする請求項６に記載のΔΣ変調器。
8. 前記ＤＡＣは、前記第１１スイッチと前記第１２スイッチに代えて、第１端が前記第３キャパシタの第１端に接続されて第２端が前記第４キャパシタの第１端に接続された第２７スイッチを含み、
   前記オフセット回路は、前記第２１スイッチと前記第２２スイッチに代えて、第１端が前記第５キャパシタの第１端に接続されて第２端が前記第６キャパシタの第１端に接続された第２８スイッチを含むことを特徴とする請求項６又は請求項７に記載のΔΣ変調器。
9. 前記積分回路は、
   非反転入力端が前記正出力端に接続されて反転入力端が前記負出力端に接続されたアンプと、
   前記アンプの非反転入力端と反転出力端との間に接続された第１帰還キャパシタと、
   前記アンプの反転入力端と非反転出力端との間に接続された第２帰還キャパシタと、
   を含むことを特徴とする請求項２〜請求項８のいずれか一項に記載のΔΣ変調器。
10. 測定対象の測定結果としてアナログ入力信号を生成するセンサと、
    前記アナログ入力信号をデジタル出力信号に変換する請求項１〜請求項９のいずれか一項に記載のΔΣ変換器と、
    前記デジタル出力信号にフィルタリング処理を施すデジタルフィルタと、
    前記フィルタリング処理を施されたデジタル出力信号の入力を受け付けるマイコンと、
    を有することを特徴とするセンサ装置。

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