JP2022056965A - 積分器及びアナログ・デジタル変換器 - Google Patents

Abstract

【課題】センサー信号が短いパルスであっても、高いＳＮＲで動作する積分器及びアナログ・デジタル変換器を提供する。【解決手段】演算増幅器２と、入力信号の電荷を蓄積する複数の容量Ｃｓ１，Ｃｓ２，Ｃｓ３，Ｃｓ４を備える第１容量部Ｃｓと、演算増幅器２の出力と反転入力端子との間に接続された第２容量部Ｃｆとを有する積分器１により、第１容量部Ｃｓの各容量Ｃｓ１，Ｃｓ２，Ｃｓ３，Ｃｓ４に順次入力信号の電荷が蓄積される第１の期間と、第１容量部Ｃｓの各容量Ｃｓ１，Ｃｓ２，Ｃｓ３，Ｃｓ４が並列に接続され、それぞれの蓄積電荷が第２の容量部Ｃｆに転送される第２の期間とを交互に実行する。【選択図】図１

Description

本発明は、積分器及びこの積分器を備えるΔΣ型アナログ・デジタル変換器（Analog to Digital Converter；ＡＤＣ）に関する。

積分器は、センサーなどの微弱信号の増幅及び微弱信号のアナログ・デジタル変換を行うΔΣ型ＡＤＣに用いられている。図１０は従来の典型的なスイッチトキャパシタ型積分器の構成を示す回路図である。図１０に示す積分器１００におけるスイッチＳ_０は、容量Ｃ_ｆの電荷をリセットするスイッチであり、積分中は開かれ、必要に応じて閉じられて容量Ｃ_ｆの電荷がリセットされ、積分器の出力電圧Ｖ_ｏｕｔが０（ゼロ）になる。

また、積分器１００は、第１の期間及び第２の期間によってスイッチを切替えて動作する。先ず、第１の期間では、スイッチＳ_ｔｇ，Ｓ_ｔｉを開き、スイッチＳ_ｓｓ，Ｓ_ｓｇを閉じる。これにより、容量Ｃ_ｓにはセンサーなどからの信号電圧Ｖ_ｓが印加される。次に、スイッチＳ_ｓｓ，Ｓ_ｓｇを開き、スイッチＳ_ｔｇ，Ｓ_ｔｉを閉じる。これにより、容量Ｃ_ｓの蓄積電荷は、演算増幅器の負帰還作用によって容量Ｃ_ｆに転送され、蓄積される。このときの出力電圧Ｖ_ｏｕｔの変化量（ΔＶ_ｏｕｔ）は、下記数式１で表される。

ここで、積分回数をＭとすると、積分された電圧Ｖ_ｏｕｔは下記数式２で表される。

このように、積分器を用いることで、微弱なセンサーの信号電圧を増幅して大きな信号電圧を得ることが可能となる。

Y. Honkura and S. Honkura、"The development of micro-coil-on-ASIC type GSR sensor driven by GHz pulse current"、Journal of Magnetism and Magnetic Materials、No.513、２０２０年、p.167240、ELSEVIER

しかしながら、前述した従来の積分器には、以下に示す問題点がある。センサーには、時間の短いパルスで動作するものがある（例えば、非特許文献１参照）。このようなセンサーの信号源抵抗をＲ_ｓとし、ステップ波の応答の時定数をτとすると、容量Ｃ_ｓにサンプリングされる電圧Ｖ_ｓｓは下記数式３で表される。

上記数式３において、パルス幅ｔが時定数τに比べて十分長い場合、サンプリング電圧Ｖ_ｓｓは電圧Ｖ_ｓとほぼ等しくなるが、パルス幅ｔが時定数τに比べて短い場合は、サンプリング電圧Ｖ_ｓｓは電圧Ｖ_ｓよりも低くなる。このため、パルス幅ｔが短い場合は、容量Ｃ_ｓを小さくすることで時定数τを低くし、サンプリング電圧Ｖ_ｓｓを増大させる必要がある。

一方、積分回路は、演算増幅器を用いているため、ノイズが発生する。この積分器における入力換算ノイズ電圧Ｖ_ｎｉは下記数式４で表される。なお、下記数式４において、Ｆは回路形式で決まるノイズファクター、Ｇは積分器の利得（＝Ｃ_ｓ／Ｃ_ｆ）、ｋはボルツマン定数、Ｔは絶対温度、Ｃ_０は積分器の出力容量である。

上記数式４から、容量Ｃ_ｓを小さくすると、入力換算ノイズ電圧Ｖ_ｎｉが増加することがわかる。つまり、短いパルス電圧を発生させるセンサーでは、容量Ｃ_ｓを増加させると、信号電圧Ｖ_ｓｓが減少してＳＮＲ（Signal to Noise Ratio；信号対雑音比）が劣化し、容量Ｃ_ｓを減少させると、ノイズ電圧Ｖ_ｎｉが増加してＳＮＲが劣化するため、いずれの場合も十分なＳＮＲが得られない。このため、パルス幅が短い従来のセンサーには、センサー自体及び読出し回路を高感度化することができないという課題がある。

そこで、本発明は、センサー信号が短いパルスであっても、高いＳＮＲで動作する積分器及びアナログ・デジタル変換器を提供することを目的とする。

本発明者は、前述した課題を解決するため、スイッチトキャパシタ型積分器について検討を行い、センサー信号をサンプリングする第１の容量を複数の容量に分割し、容量値が低い容量で順次サンプリングすることで応答時定数を短くし、応答特性を改善して十分高い信号電圧Ｖ_ｓｓを得、更に、第２の容量に電荷を転送するときは、複数の容量を並列に接続することにより十分に大きな容量値を実現でき、結果として積分器の低ノイズ化が図れることを見出し、本発明に至った。
即ち、本発明に係る積分器は、演算増幅器と、入力信号の電荷を蓄積する複数の容量を備える第１容量部と、前記演算増幅器の出力と反転入力端子との間に接続された第２容量部とを有し、前記第１容量部の各容量に順次入力信号の電荷が蓄積される第１の期間と、前記第１容量部の各容量が並列に接続され、それぞれの蓄積電荷が前記第２の容量部に転送される第２の期間とが交互に実行されるものである。
本発明の積分器では、前記第１容量部をそれぞれ複数の容量を備える第１群及び第２群で構成してもよく、その場合、前記第１の期間では、前記第１群に属する各容量に順次前記入力信号の電荷が蓄積されると共に、前記第２群に属する容量が並列に接続されて、それぞれの蓄積電荷が前記第２容量部に転送され、前記第２の期間では、前記第２群に属する各容量に順次前記入力信号の電荷が蓄積されると共に、前記第１群に属する各容量が並列に接続されて、それぞれの蓄積電荷が前記第２容量部に転送される。

本発明に係るΔΣ型アナログ・デジタル変換器は、前述した積分器と、前記積分器からの出力を比較判定する比較器と、前記比較器の出力値をアナログ信号に変換するデジタル・アナログ変換器とを有する。
このデジタル・アナログ変換器は、前記比較器の出力に応じて、前記第１容量部の各容量における前記演算増幅器の反転入力端子に接続されていない端子の電圧が制御されてもよい。

本発明によれば、センサー信号が短いパルスであっても十分な信号強度でサンプリング可能であり、積分器のノイズを低減することができるため、センサー信号読出しにおけるＳＮＲを高めることが可能となる。

本発明の第１の実施形態の積分器の構成を示す回路図である。 図１に示す積分器１の各スイッチの動作を示すタイミングチャートである。 本発明の第１の実施形態の積分器１におけるサンプリング回路の時定数と、得られる電圧の関係を表す応答波形図である。 本発明の第１の実施形態の変形例の積分器の構成を示す回路図である。 図４に示す積分器１０の各スイッチの動作を示すタイミングチャートである。 本発明の第２の実施形態のΔΣ型ＡＤＣの構成を示す回路図である。 図６に示すΔΣ型ＡＤＣにおける積分動作に関係する主要部分のみを示す回路図である。 図４に示す積分器を用いたΔΣ型ＡＤＣの構成を示す回路図である。 本発明の第２の実施形態の変形例のΔΣ型ＡＤＣの構成を示す回路図である。 従来の積分器の構成を示す回路図である。

以下、本発明を実施するための形態について、添付の図面を参照して詳細に説明する。なお、本発明は、以下に説明する実施形態に限定されるものではない。

（第１の実施形態）
先ず、本発明の第１の実施形態に係る積分器について説明する。図１は本実施形態の積分器の構成を示す回路図である。図１に示すように、本実施形態の積分器１には、演算増幅器２と、入力信号をサンプリングする第１容量部Ｃ_ｓと、演算増幅器２の出力と反転入力端子との間に接続された第２容量部Ｃ_ｆとが設けられている。この積分器１では、第１容量部Ｃ_ｓが、容量Ｃ_ｓ１，Ｃ_ｓ２，Ｃ_ｓ３，Ｃ_ｓ４の４つの容量で構成されている。

図２は図１に示す積分器１の各スイッチの動作を示すタイミングチャートである。この場合、リセットスイッチＳ_０は開放されているとする。そして、図２に示すように、第１の期間（１ｓｔ ｐｅｒｉｏｄ）では、スイッチＳ_ｓｇが閉じられ、スイッチＳ_ｔｉが開放される。この期間に、それぞれ容量Ｃ_ｓ１，Ｃ_ｓ２，Ｃ_ｓ３，Ｃ_ｓ４に接続するスイッチＳ_ｓｓ１，Ｓ_ｓｓ２，Ｓ_ｓｓ３，Ｓ_ｓｓ４は、スイッチＳ_ｓｓ１、スイッチＳ_ｓｓ２、スイッチＳ_ｓｓ３及びスイッチＳ_ｓｓ４の順に順次閉じられ、信号Ｖ_ｓをサンプリングする。

第２の期間（２ｎｄ Ｐｅｒｉｏｄ）では、スイッチＳ_ｔｇ，Ｓ_ｔｉが閉じられ、スイッチＳ_ｓｇ及びスイッチＳ_ｓｓ１，Ｓ_ｓｓ２，Ｓ_ｓｓ３，Ｓ_ｓｓ４は開放される。この期間に、第１容量部Ｃ_ｓを構成する容量Ｃ_ｓ１，Ｃ_ｓ２，Ｃ_ｓ３，Ｃ_ｓ４に蓄積された電荷が、容量Ｃ_ｆに転送され、積分動作が実行される。

ここで、図１に示す容量Ｃ_ｓ１，Ｃ_ｓ２，Ｃ_ｓ３，Ｃ_ｓ４の容量値を従来回路の容量Ｃ_ｓの１／４とし、従来の容量値を用いた場合の時定数をτとすると、１／４の容量を用いたときの時定数τが１／４になるから、電圧Ｖ_ｓのステップ波に対して、時間ｔでサンプリングされた電圧Ｖ_ｓｓは、それぞれの時定数に対して下記数式５で表される。

また、時定数の違いによる出力電圧Ｖ_ｓｓの比率は、下記数式６で表される。

図３は図１に示す積分器１のサンプリング回路の時定数と得られる電圧の関係を表す応答波形図であり、横軸は時定数τで規格化した時間（ｔ／τ）である。例えばパルス幅が時定数程度の場合、従来の構成では電圧が６４％、電力が４１％の大きさになる。パルス幅が時定数の半分（１／２）程度の場合は、電圧が４５％、電力が２０％の大きさとなり、パルス幅が時定数の１／４程度の場合は、電圧が３５％、電力が１２％の大きさに減少する。従って、パルス幅が短いセンサー信号に対しては、分割により容量を低減することが高いサンプリング信号電圧を得るために極めて効果的であることが分かる。

次に、サンプリング時のノイズを見積る。容量Ｃ／４でサンプリングしたときのノイズ電圧の２乗平均は、下記数式７で表される。

また、ノイズによる電荷変動電荷の２乗平均は、下記数式８で表される。

上記数式７及び数式８から、４つの容量を並列接続したときのノイズは下記数式９で表され、分割前のノイズと同一となる。

上記数式４に示した積分器のノイズも、容量値が従来とは変わらないので、変わらない。しかしながら、本実施形態の積分器１では、容量を分割し、それぞれの容量が順次センサー信号をサンプリングする構成にしたため、時定数は１／４になり、図３に示すように、短いパルスの場合はより高い信号Ｖ_ｓｓを得ることができる。これにより、ＳＮＲが向上し、高感度なセンサー読出し回路を実現できる。具体的には、時定数がパルス幅の１／４になれば、ＳＮＲは９ｄＢ向上することができる。

（第１の実施形態の変形例）
次に、本発明の第１の実施形態の変形例に係る積分器について説明する。図４は本変形例の積分器の構成を示す回路図であり、図５はそのスイッチの動作を示すタイミングチャートである。図１に示す回路構成で、図２に示すスイッチ動作制御を行った場合、信号のサンプリング及び積分器への電荷の伝送が半周期にわたって行われないため、効率的ではない。

そこで、図４に示すように、本変形例の積分器１０では、第１容量に対して、第１群１１及び第２群１２の２つの群を設け、交互に動作させる。これにより、時間的に無駄のない信号のサンプリング及び積分器への電荷の伝送を行うことができる。そして、図５に示すように、本変形例の積分器１０は、第１の期間（１ｓｔ Ｐｅｒｉｏｄ）では、第１群１１のスイッチＳ_ｓｇが閉じられると共に、スイッチＳ_ｓｓ１，Ｓ_ｓｓ２，Ｓ_ｓｓ３，Ｓ_ｓｓ４が順次閉じられて、信号をサンプリングする。この期間、第２群１２のスイッチＳ_ｔｇとＳ_ｔｉは閉じられ、スイッチＳ_ｓｇは開放される。これにより、第１容量部Ｃ_ｓの各容量Ｃ_ｓ１，Ｃ_ｓ２，Ｃ_ｓ３，Ｃ_ｓ４に蓄積された電荷が容量Ｃ_ｆに転送され、積分動作が実行される。

次に、第２の期間（２ｎｄ Ｐｅｒｉｏｄ）では、第２群１２のスイッチＳ_ｓｇが閉じられると共に、スイッチＳ_ｓｓ１，Ｓ_ｓｓ２，Ｓ_ｓｓ３，Ｓ_ｓｓ４が順次閉じられて、信号をサンプリングする。この期間、第１群１１のスイッチＳ_ｔｇとＳ_ｔｉは閉じられ、スイッチＳ_ｓｇは開放される。これにより、第１容量部Ｃ_ｓの各容量Ｃ_ｓ１，Ｃ_ｓ２，Ｃ_ｓ３，Ｃ_ｓ４に蓄積された電荷が容量Ｃ_ｆに転送され、積分動作が実行される。

本変形例の積分器１０では、第１容量部に第１群及び第２群の２つの群を設け、交互に動作させるため、時間的に無駄のない信号のサンプリング及び積分器への電荷の伝送を行うことができる。これにより、２倍の動作速度を実現できる。

（第２の実施形態）
次に、本発明の第２の実施形態に係る積分器について説明する。前述した第１の実施形態では、積分器を用いてセンサーからの微弱信号を増幅し、十分な強度の信号を得る構成について説明したが、この積分器をΔΣ型ＡＤＣに用いることで、高いＳＮＲでセンサーからの微弱信号をデジタル信号に変換することができる。

図６は本実施形態のΔΣ型ＡＤＣの構成を示す回路図であり、図７はその積分動作に関係する主要部分のみを示す回路図である。図６に示す回路は入力電圧Ｖ_ｓから参照電圧Ｖ_ｒｅｆを引いた電圧を積分することを、図７を用いて説明する。図７に示す回路では、簡単のため帰還容量Ｃ_ｆには電荷がなく、出力電圧Ｖ_ｏｕｔも０（ゼロ）、容量Ｃ_ｓには入力信号Ｖ_ｓのサンプリングにより電荷Ｑ_ｓが蓄積されているものとする。そして、演算増幅器２０の反転入力端の電荷は－Ｑ_ｓで、演算増幅器２０の利得は十分高く、仮想接地が成り立っているものとする。

この場合、演算増幅器２０の反転入力端における電荷保存則より、下記数式１０が成立する。

また、上記数式１０から、下記数式１１が求められる。

上記数式１１で示されるように、出力電圧Ｖ_ｏｕｔは入力信号Ｖ_ｓから参照電圧Ｖ_ｒｅｆを引いた電圧に容量比Ｃ_ｓ／Ｃ_ｆで決まる係数をかけることで求められ、本実施形態のＡＤＣではこの電圧を積分する。また、図６に示すように、本実施形態のＡＤＣにおいて参照電圧Ｖ_ｒｅｆは比較器の出力に応じて正の参照電圧Ｖ_ＲＰ又は負の参照電圧Ｖ_ＲＮが選択され、デジタル・アナログ変換器として動作し、更に、全体で負帰還がかかっているためΔΣ型ＡＤＣとして動作する。

なお、図６に示すＡＤＣにおいて、演算増幅器２０と比較器３０との間に挿入された積分器１は、２次以上の高次のΔΣ型ＡＤＣを構成するために必要である。通常、２次のΔΣ型ＡＤＣを構成するためには１段の積分器が用いられ、３次のΔΣ型ＡＤＣを構成するためには２段の積分器が用いられる。

本発明のΔΣ型ＡＤＣの積分器は、図６に示す構成に限定されるものではなく、図４に示す積分器を用いることもできる。図８は図４に示す積分器を用いたΔΣ型ＡＤＣの構成を示す回路図である。前述したように、第１容量部に対して第１群と第２群の２つの群を設け、交互に動作させることにより、時間的に無駄のない信号のサンプリング及び積分器への電荷の伝送を行うことができる。即ち、図８に示す回路構成とすることにより、倍速で動作するΔΣ型ＡＤＣを実現することができる。

一方、図６に示すようなセンサーの信号をサンプリングする第１容量部を複数の容量に分割したΔΣ型ＡＤＣは、参照電圧Ｖ_ｒｅｆについてＶ_ｒｅｆｐとＶ_ｒｅｆｎの正負の２値だけでなく、より細かな電圧にすることができる。図９は本実施形態の変形例のΔΣ型ＡＤＣの構成を示す回路図である。例えば、図９に示す変形例のΔΣＡＤＣでは、参照電圧としてＶ_ｒｅｆｐとＶ_ｒｅｆｎの他に、接地電位を選択できるようになっている。このような構成にした場合、容量の分割数をｎとしたとき、下記数式１２で表される参照電圧を得ることができる。下記数式１２において、ｉはｎ以下の整数である。

上述した構成によれば、例えば４分割の場合、９個の参照電圧が実現できる。これにより、量子化電圧を小さくすることができるため、量子化ノイズが小さく、ＳＮＲが高いΔΣ型ＡＤＣを実現できる。

１、１０、１００ 積分器
２、２０、１０１ ＯＰアンプ（演算増幅器）
１１、２１ 第１群
１２、２２ 第２群
３０ コンパレーター（比較器）

Claims (4)

1. 演算増幅器と、
   入力信号の電荷を蓄積する複数の容量を備える第１容量部と、
   前記演算増幅器の出力と反転入力端子との間に接続された第２容量部と、
   を有し、
   前記第１容量部の各容量に順次入力信号の電荷が蓄積される第１の期間と、
   前記第１容量部の各容量が並列に接続され、それぞれの蓄積電荷が前記第２の容量部に転送される第２の期間と、
   が交互に実行される積分器。
2. 前記第１容量部は、それぞれ複数の容量を備える第１群及び第２群で構成されており、
   前記第１の期間では、前記第１群に属する各容量に順次前記入力信号の電荷が蓄積されると共に、前記第２群に属する容量が並列に接続されて、それぞれの蓄積電荷が前記第２容量部に転送され、
   前記第２の期間では、前記第２群に属する各容量に順次前記入力信号の電荷が蓄積されると共に、前記第１群に属する各容量が並列に接続されて、それぞれの蓄積電荷が前記第２容量部に転送される請求項１に記載の積分器。
3. 請求項１又は請求項２に記載の積分器と、
   前記積分器からの出力を比較判定する比較器と、
   前記比較器の出力値をアナログ信号に変換するデジタル・アナログ変換器と
   を有するΔΣ型アナログ・デジタル変換器。
4. 前記比較器の出力に応じて、前記第１容量部の各容量における前記演算増幅器の反転入力端子に接続されていない端子の電圧が制御される請求項３に記載のΔΣ型アナログ・デジタル変換器。

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