KR20080090991A - Semiconductor device - Google Patents
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Abstract
Description
본 출원은 2007년 4월 6일자로 출원된 일본 특허 출원 번호 제2007-100777호와 2007년 11월 19일자로 출원된 일본 특허 출원 번호 제2007-299110호에 기초한 것으로, 그 내용은 본원에 참조로서 인용된다.This application is based on Japanese Patent Application No. 2007-100777 filed April 6, 2007 and Japanese Patent Application No. 2007-299110, filed November 19, 2007, the contents of which are incorporated herein by reference. It is cited as.
본 발명은, 가전용이나 민생 기기용, 산업용에 이용되는 반도체 장치에 관한 것이다. TECHNICAL FIELD The present invention relates to a semiconductor device used for home appliances, consumer equipment, and industrial use.
휴대 전자 기기를 중심으로 한 고기능화의 요구가 해마다 증가하고 있고, 이에 수반하여 고속, 대용량의 반도체 디바이스가 필요로 되고 있다. 한편, 기기의 소형화도 큰 니즈로 되고 있고, 이들을 양립시킨 반도체 패키지의 개발이 행해지고 있다. 이를 실현하는 키 테크놀로지로서, 반도체 소자를 돌기 범프에 의해 접속하는 플립 칩 실장이 주목을 받고 있고, 이미 다양한 패키지에 사용되고 있다. 플립 칩 실장은 패드 위에 범프를 형성한 칩을 기판의 전극 위에 페이스 다운에 의해 접속하는 실장 방식이다.The demand for high functionalization centering on portable electronic devices is increasing year by year, and with this, a high speed and a large capacity semiconductor device are needed. On the other hand, the miniaturization of devices is also a great need, and the development of the semiconductor package which made them compatible is performed. As a key technology for realizing this, flip chip mounting for connecting semiconductor elements by protrusion bumps has attracted attention, and has already been used in various packages. Flip chip mounting is a mounting method which connects a chip in which bumps are formed on a pad by face down on an electrode of a substrate.
플립 칩 실장 방식은, 종래의 와이어 본딩 접속 방식에 비해, 접속 길이가 짧아짐으로써 신호 전파의 지연을 억제할 수 있어 고속 전송이 가능한 것, 칩 사이 즈가 패키지 사이즈로 되므로 소형화가 가능한 것 등의 이점을 들 수 있다. 주된 플립 칩 실장 방식으로서, 칩과 기판 사이를 땜납 범프에 의해 접속하는 땜납 범프 접속 방식, 칩측에 금 스터드 범프를 형성한 후 스터드 범프와 기판측 배선을 땜납으로 접속하는 Au 범프/땜납 접속 방식, 칩측에 금 스터드 범프를 형성한 후 스터드 범프와 기판측 배선을 초음파 접속에 의해 접속하는 초음파 접속 방식(도 7을 참조), 칩측에 스터드 범프를 형성한 후 스터드 범프와 기판측 배선을 은 페이스트나 ACF(Anisotropic Conductive Film) 등의 수지재를 주로 한 재료로 접속하는 접촉 접속 방식 등이 주류로 되어 있다.Compared with the conventional wire bonding connection method, the flip chip mounting method has advantages such as shorter connection length, which can suppress delay of signal propagation and enable high-speed transmission, and miniaturization because the chip size is package size. Can be mentioned. The main flip chip mounting method is a solder bump connection method for connecting a chip and a substrate by solder bumps, an Au bump / solder connection method for connecting a stud bump and a board side wiring with solder after forming a gold stud bump on the chip side, After the gold stud bump is formed on the chip side, the ultrasonic connection method for connecting the stud bump and the board side wiring by ultrasonic connection (see FIG. 7), and the stud bump and the board side wiring are formed using silver paste or The contact connection system which connects resin materials, such as an anisotropic conductive film (ACF), mainly with the material mainly becomes the mainstream.
한편, 범프 피치의 미세화가 진행되고 있으며, 칩 적층 패키지의 칩간 접속에서는 20 마이크로미터 피치의 접속이 발표되어 있다. 현재는 칩 적층 패키지에 한정되지만, 금후 칩/기판간의 접속에 관해서도 한층 더한 미세화가 행해질 것으로 예상된다. 특허 문헌 1에서는, 칩 적층에 이용하는 전극 범프의 제조 방법 및 접속 방법이 기재되어 있고, 범프 선단부를 범프 기부보다 응력 변화를 크게 형성한 구조로 함으로써 접속 시에 범프 선단부를 좌굴 변형시켜 접속 시 스트레스를 저감하고 있다. On the other hand, refinement of bump pitch is progressing, and connection of a 20 micrometer pitch is announced by the chip-to-chip connection of a chip | tip laminated package. It is currently limited to chip stack packages, but further miniaturization is expected in the future regarding chip / substrate connections.
[특허 문헌 1] 일본 특허 공개 제2005-243714호 공보[Patent Document 1] Japanese Unexamined Patent Application Publication No. 2005-243714
[특허 문헌 2] 일본 특허 공개 제2002-134541호 공보[Patent Document 2] Japanese Unexamined Patent Publication No. 2002-134541
선팽창 계수차가 있는 2개 이상의 부재를 상기한 종래의 접속 방식에서 50 마이크로미터 피치 이하의 미세 접속을 행하는 경우에는 각각 이하와 같은 과제를 들 수 있다. In the case of finely connecting two or more members having a coefficient of linear expansion coefficient to 50 micrometers pitch or less in the above-described conventional connection method, the following problems can be given, respectively.
(1) 땜납 범프 접속 방식(1) solder bump connection method
접속 시에는 땜납 용융 온도 이상으로 가열시킬 필요가 있어, 현재 주류로 되어 있는 납 프리 땜납의 경우에는 땜납은 약 240℃ 정도로 가열된다. 그 때문에 접속 후 실온으로 되면, 접속 부재간의 선팽창 계수차에 의해 땜납 접속부에 변형과 왜곡이 발생하여 범프간 쇼트나, 고왜곡에 의한 접속부 파단이 발생한다. 또한, 50 마이크로미터 피치 이하를 실현하는 경우, 땜납 범프는 30 마이크로미터 이하가 바람직하지만, 현재의 프로세스에서는 미세 범프의 제작은 매우 곤란하다. 또한, 접속 후의 부재간 높이가 20 마이크로미터 정도로 되므로, 언더 필이 부재 사이에 충전되는 것이 곤란해진다.At the time of connection, it is necessary to heat above the solder melting temperature. In the case of lead-free solder which is currently mainstream, the solder is heated to about 240 ° C. Therefore, when the temperature reaches room temperature after connection, deformation and distortion occur in the solder joint due to the difference in coefficient of linear expansion between the connection members, resulting in short between bumps and breakage of the joint due to high distortion. In the case of realizing a pitch of 50 micrometers or less, the solder bump is preferably 30 micrometers or less, but in the present process, the production of fine bumps is very difficult. Moreover, since the height between members after connection becomes about 20 micrometers, it becomes difficult to fill the underfill between members.
(2) Au 범프/땜납 접속 방식 (2) Au bump / solder connection method
땜납 범프 접속 방식과 마찬가지로 땜납을 용융시킬 필요가 있기 때문에, 접속 후 실온으로 되면, 접속 부재간의 선팽창 계수차에 의해 땜납 접속부에 변형과 왜곡이 발생하여 범프간 쇼트나, 고왜곡에 의한 접속부 파단이 발생할 가능성이 있다. 특히 땜납 범프 접속보다도 땜납량이 적기 때문에, 파단 발생율이 높아질 것으로 예상된다. 또한, 금 범프/칩 패드에의 응력 집중도 염려된다. 또한, 30 마이크로미터 이하의 금 스터드 범프를 높이 변동을 억제하여 균일하게 형성하는 것이 곤란하다.Since the solder needs to be melted in the same way as the solder bump connection method, when it is brought to room temperature after connection, deformation and distortion occur in the solder joint due to the difference in the coefficient of linear expansion between the connecting members, resulting in short between bumps and breakage of the joint due to high distortion. There is a possibility. In particular, since the amount of solder is smaller than that of the solder bump connection, the breakage occurrence rate is expected to be high. In addition, stress concentration on the gold bumps / chip pads is also concerned. In addition, it is difficult to uniformly form a gold stud bump of 30 micrometers or less by suppressing the height variation.
(3) 초음파 접속 방식(3) Ultrasonic Connection
초음파 접속 방식의 경우에는 접속 온도가 150℃ 이하로 낮으므로, 상기에서 기재한 바와 같은 온도 변화에 기인하는 쇼트나 접속부 파단은 일어나기 어렵다. 단 접속 시에 하중을 부하할 필요가 있기 때문에, 금 스터드 범프에서는 하중 부하 시에 변형이 생겨, 인접 범프간 쇼트가 염려된다.In the case of the ultrasonic connection system, since the connection temperature is as low as 150 ° C. or less, short and breakage of the connection portion due to the temperature change as described above are unlikely to occur. However, since it is necessary to load a load at the time of connection, in a gold stud bump, a deformation | transformation arises at the time of a load load, and the short between adjacent bumps is concerned.
(4) 접촉 접속 방식(4) contact connection method
접촉 접속 방식에서는 접속 온도는 150℃ 정도로 억제되지만, 접속 형태가 접촉이므로 접속 저항이 높아져 고속 전송이 곤란해진다. 또한, 미세 접속용의 은 페이스트나 ACF로 하는 경우에는 수 마이크로미터 직경의 도전 입자품을 선정할 필요가 있어 코스트가 높아진다.In the contact connection method, the connection temperature is suppressed to about 150 ° C, but since the connection mode is a contact, the connection resistance becomes high and high-speed transmission becomes difficult. In addition, in the case of using a silver paste or ACF for fine connection, it is necessary to select a conductive particle product having a diameter of several micrometers and the cost is high.
이상으로부터, 미세 접속에 관해서는 종래의 기술을 그대로 적응하는 경우에는 과제가 많아, 새로운 기술 개발이 필요로 되고 있다.As mentioned above, when adapting a prior art as it is regarding a micro connection, there are many subjects and the development of new technology is needed.
특허 문헌 1에서는, 범프의 선단을 변형시켜 접속 시 하중을 흡수할 수 있지만, 접촉 접속이기 때문에 선팽창 계수가 서로 다른 부재간의 접속에서는 접촉 저항이 높아져, 부적합하다. 또한, 150℃∼400℃에서의 가열이 필요하기 때문에 선팽창 계수차에 기인하는 접속부 변형이나 왜곡이 커지게 되어, 이재간(異材間)의 접속에는 문제가 있다.In
따라서, 본 발명의 목적은 50 마이크로미터 피치 이하의 미세 피치 전극을 갖는 반도체 소자를 기판 위의 패드 혹은 배선을 접속하는 구조에서, 접속 시의 가열 또는 하중 부하 시에 발생하는 범프간 쇼트나, 고왜곡에 의한 접속부 파단을 방지하거나, 혹은 접촉 저항을 저감하여, 고신뢰성이며 고속 전송에 대응 가능한 반 도체 장치를 제공하는 데에 있다.Accordingly, an object of the present invention is to provide a semiconductor device having a fine pitch electrode with a pitch of 50 micrometers or less, in which a pad or a wiring on a substrate is connected to each other. It is an object of the present invention to provide a semiconductor device capable of preventing connection breakage due to distortion or reducing contact resistance to cope with high reliability and high speed transmission.
본 발명의 주된 것은, 50 마이크로미터 피치 이하의 미세 피치 전극을 갖는 반도체 소자를 기판 위의 패드 혹은 배선을 접속하는 구조에 관하여, 기판과 반도체 소자는 종탄성 계수(영율)가 65㎬ 이상 600㎬ 이하인 범프와, 주석, 알루미늄, 인듐, 납 중 어느 하나를 주성분으로 하는 완충층을 개재하여 접속되어 있고, 범프와 기판 위의 패드 혹은 배선의 대향한 면의 적어도 한쪽에 돌기를 형성한 것을 특징으로 하는 반도체 장치이다.The main aspect of the present invention relates to a structure in which a pad or wiring on a substrate is connected to a semiconductor element having a fine pitch electrode of 50 micrometers pitch or less, and the substrate and the semiconductor element have a Young's modulus (Young's modulus) of 65 GPa or more and 600 GPa. It is connected via the bump below and the buffer layer which has tin, aluminum, indium, or lead as a main component, and the processus | protrusion formed in at least one of the opposing surfaces of the pad or wiring on a bump and a board | substrate, It is characterized by the above-mentioned. It is a semiconductor device.
상기의 돌기를 형성함으로써, 범프와 패드 또는 배선 사이의 접속 시에 생기는 횡방향에의 응력을 완화하고, 완충층을 구성하는 재료의 이동을 방지 또는 완화할 수 있다. 또한, 초음파에 의해 접속함으로써 저온 접속이 가능하게 된다. By forming the above projections, the stress in the transverse direction generated at the time of connection between the bump and the pad or the wiring can be alleviated, and the movement of the material constituting the buffer layer can be prevented or alleviated. In addition, low-temperature connection is enabled by connecting by ultrasonic waves.
본 발명의 특징은 범프와 배선 사이에 응력 완충층을 확보하기 쉬운 것, 접속부의 간격(접속 높이 h1)이 높은 것, 응력 완충층을 갖고 있는 것, 경질 범프를 갖고 있는 것, 초음파 접속 등의 저온 접속이 가능한 것이다. The characteristics of the present invention are that it is easy to secure a stress buffer layer between the bumps and the wiring, the spacing (connection height h1) of the connection part is high, the stress buffer layer has, the hard bumps, low temperature connection such as ultrasonic connection This would be possible.
이에 의해, 선팽창 계수차가 있는 기재를 접속한 경우라도 온도 변화에 기인하는 접속부 응력 집중을 저감할 수 있다. 또한, 접속 온도와 실온의 온도차가 작기 때문에 제조 직후의 접속부에의 초기 스트레스를 저감할 수 있다. 또한, 접속부 간격이 넓으므로 언더 필을 주입하기 쉽다. 덧붙여, 요철이 있는 경질 범프를 이용하기 때문에 접속 시 하중에 의한 범프 변형이 적어져 범프간 쇼트를 방지할 수 있다.Thereby, even when the base material with a linear expansion coefficient difference is connected, the stress concentration of the connection part resulting from temperature change can be reduced. Moreover, since the temperature difference between connection temperature and room temperature is small, the initial stage stress to the connection part immediately after manufacture can be reduced. Moreover, since the space | interval of a connection part is wide, it is easy to inject underfill. In addition, since bumps are used as bumps, bump deformation due to load during connection is reduced, and short between bumps can be prevented.
이하, 본 발명의 실시 형태를 도면에 기초하여 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, embodiment of this invention is described based on drawing.
<실시예 1><Example 1>
도 1은 본 발명의 제1 실시예의 접속부 단면 모식도이다. 참조 부호 1은 반도체 소자, 2는 칩측 패드, 11은 범프, 12는 완충층, 20은 기판, 21은 배선, 22는 배선상 도금, 24는 언더 필이다.1 is a schematic cross-sectional view of a connecting portion of a first embodiment of the present invention.
범프(11)는 종탄성 계수가 65㎬ 이상 600㎬ 이하로서 금속을 주성분으로 하고 있고, 예를 들면 니켈, 구리, 알루미늄, 금, 티탄 중 적어도 어느 하나를 주성분으로 하고 있다. 또한, 범프 전체의 종탄성 계수가 65㎬ 이상이면 복합체이어도 되고, 예를 들면 구리와 니켈의 적층 구조 등이어도 된다. 여기서, 범프(11) 전체의 종탄성 계수를 65㎬ 이상으로 한 것은, 선팽창 계수가 서로 다른 재료를 접속하는 구조에서 접속부 신뢰성에 영향을 미치는 요인은, 접속부의 전단 왜곡 ε이며, 전단 왜곡 ε은 중심으로부터의 거리 L, 접속 높이 d, 양 부재의 선팽창 계수차 Δα, 온도 변화량 ΔT로 하면, ε=ΔαㆍΔTㆍL/d이며, 접속 높이 d가 높은 쪽이 왜곡이 작아지는, 즉 신뢰성이 높아진다. 이 때문에, 본 실시예의 접속 구조에서는, 주석 단체나 땜납(영율 17∼30㎫ 정도)을 이용하면 높이를 확보할 수 없지만, 종탄성 계수가 65㎬ 이상인 금속 범프(예를 들면, 알루미늄 68㎬)를 이용함으로써 높이를 확보할 수 있어, 접속의 신뢰성을 향상시킬 수 있기 때문이다. 범프(11)의 선단에는 요철을 형성한다.The
완충층(12)은 주석, 인듐, 납, 알루미늄 중 어느 하나를 주성분으로 하고 있으며, 선정된 범프(11) 재료보다도 종탄성 계수가 낮은 재료이면 된다.The
완충층(12)은 범프(11)나 배선(21) 위에 형성되어 있어도, 독립하여(칩측 범프, 기판측 배선 중 어느 것에도 미리 형성되어 있지 않고, 범프와 배선에 의해 사이에 끼워 넣어져 있는 구조) 2∼3㎛의 두께로 형성되어 있어도 된다. 이 완충층(12)은 주석, 인듐, 납, 알루미늄 중 어느 하나를 주성분으로 하고 있으며, 선정된 범프(11) 재료보다도 종탄성 계수가 낮은 재료이면 된다.Even if the
기판(20)은 수지 기판, 세라믹 기판, 실리콘 기판 등이면 된다. 배선(21), 배선상 도금(22)은 각 기판에서 일반적으로 사용되고 있는 구성이며, 예를 들면 수지 기판의 경우이면 배선(21)은 구리, 배선상 도금(22)은 니켈, 금 도금 등을 들 수 있다. 제1 실시예에서는 기판(20)을 프린트 기판으로서 설명한다. 범프(11)에는 접속 대상재측에 요철이 형성되어 있다. 도 1의 제1 실시예에서는 산형의 요철을 도시하고 있지만, 범프(11)에 형성되는 요철은 배선상 도금(22)과 접속하였을 때에 범프(11)와 배선상 도금(22) 사이에 적어도 1개소 이상에 완충층(12)이 확보되는 높이이면 형상은 상관없다. 또한, 범프(11)에 형성한 요철은 배선상 도금(22)에 형성하여도 되고, 범프(11), 배선상 도금(22)의 쌍방에 형성하여도 된다.The
도 2에 제1 실시예의 반도체 소자(1)측의 범프 형성 프로세스 일례를 도시한다. 도 2 및 도 3에서는 칩측 패드(2)를 알루미늄을 주성분으로 하는 금속, 범프(11)를 니켈을 주성분으로 하는 금속, 완충층(12)을 주석을 주성분으로 하는 금속, 배선을 구리를 주성분으로 하는 금속, 배선상 도금(22)을 니켈을 주성분으로 하는 금속 위에 금 도금을 예로 하여 설명한다.2 shows an example of a bump formation process on the
반도체 소자(1)에는 도 2의 (a)와 같이 칩측 패드(2)와 배선(도시하지 않음)이 형성되어 있다. 칩측 패드(2) 위에 니켈을 도금하기 위한 전처리로서, 표면을 에칭한 후에 아연 치환의 징케이트 처리를 행한다. 그 후 도 2의 (b)와 같이 레지스트(3)를 도포하고, 노광 및 현상함으로써 범프(11)의 형성 예정 개소에 개구부를 형성한다(도 2의 (c)). 레지스트(3)로서는 네가티브형 레지스트, 포지티브형 레지스트 중 어느 것을 이용하여도 상관없다. 또한 레지스트(3)의 두께는 원하는 범프 높이 이상으로 한다. 상기한 바와 같이 형성한 개구부에 무전해 도금에 의해 니켈 범프를 형성한다(도 2의 (d)). 형성한 니켈 범프의 선단에 1∼15㎛의 요철을 형성한다. 요철의 형성 방법예를 이하에 기재한다.The chip-
범프 선단 요철 형성 제1 방법은 형으로 누름으로써 요철을 형성하는 방법이다. 범프(11)보다도 경도가 높은 재료로 형성 혹은 표면 코딩된 지그의 표면에, 범프(11) 위에 형성하고자 하는 원하는 높이의 요철(1∼15㎛)을 형성한다. 요철 형성에는 기계 연마나 에칭, 레이저 가공, 플라즈마 가공, 절삭 등과 같은 방법을 이용하여도 되지만, 지그재의 가공에 적합한 방법을 선택하는 편이 바람직하다. 이 지그에 도 2의 (d)를 대향시켜 상방으로부터 하중을 가함으로써 범프(11) 위에 요철을 형성한다. 돌기 형성 시에는 레지스트를 제거하여도 되지만, 레지스트에 의해 범프(11) 이외의 배선 등에의 손상을 방지할 수 있다. 범프(11) 위에 요철을 형성후, 니켈 표면에 금을 증착하거나 스퍼터, 도금 등에 의해 0.01㎛∼5㎛ 형성한다. 금은 필요한 경우만 형성하면 된다. 마지막으로 도 2의 (f)에 도시한 바와 같이, 레지스트(3)를 제거함으로써 범프(11)를 형성한 반도체 소자(1)가 얻어진다. 본 실시예에서는 무전해 도금에 의한 형성 프로세스를 설명하였지만, 전해 도금을 이용하여도 된다. 또한 범프 전사법이나 MEMS(Micro Electro Mechanical Systems)에서 이용되는 박막 형성 프로세스를 이용한 범프 형성법 등 형성 방법은 한정되지 않는다.Bump tip uneven | corrugated formation The 1st method is a method of forming uneven | corrugated by pressing in a mold | die. On the surface of the jig formed or surface coded from a material having a hardness higher than that of the
범프 선단 요철 형성 제2 방법은 드라이 에칭을 이용한 방법이다. 드라이 에칭의 방법은 반응성 가스 에칭, 반응성 이온 에칭, 반응성 이온빔 에칭, 반응성 레이저빔 에칭 등 과학적인 반응을 이용하는 방법이라도, 이온 밀링과 같이 이온의 충돌에 의해 과학적 반응과 물리적 반응을 동시에 일으켜 에칭하는 방법 중 어느 것을 이용하여도 된다. 도 2의 (d)의 상태로부터 상기 중 어느 하나의 방법으로 범프(11) 위에 1∼15㎛의 요철을 형성한다. 볼록부의 형상은 원, 사각, 다각, 구, 타원 등 범프(11) 표면에 적어도 1개소 이상 형성하면 어떤 형상이라도 된다. 돌기 형성 시에는 레지스트를 제거하여도 되지만, 레지스트에 의해 범프(11) 이외의 배선 등에의 손상을 방지할 수 있다. 범프(11) 위에 드라이 에칭에 의해 요철을 형성한 후, 니켈 표면에 금을 증착하거나 스퍼터, 도금 등에 의해 0.01㎛∼5㎛ 형성한다. 금은 필요한 경우만 형성하면 된다. 마지막으로 도 2의 (f)에 도시한 바와 같이, 레지스트(3)를 제거함으로써 범프(11)를 형성한 반도체 소자(1)가 얻어진다. 본 실시예에서는 무전해 도금에 의한 형성 프로세스를 설명하였지만, 전해 도금을 이용하여도 된다. The bump-tip uneven | corrugated formation 2nd method is the method using dry etching. The dry etching method is a method of using a scientific reaction such as reactive gas etching, reactive ion etching, reactive ion beam etching, reactive laser beam etching, or the like, in which a scientific reaction and a physical reaction are simultaneously etched by collision of ions such as ion milling. You may use either. From the state of FIG. 2 (d), unevenness of 1 to 15 μm is formed on the
범프 선단 요철 형성 제3 방법은 웨트 에칭을 이용한 방법이다. 웨트 에칭 의 방법은 금속 등을 부식ㆍ용해하는 약품을 가공 대상물에 침투, 분무함으로써 임의의 형상으로 가공하는 프로세스로, 한번에 대량의 가공이 저코스트로 실현 가능하다. 도 2의 (d)의 상태로부터 웨트 에칭법으로 범프(11) 위에 1∼15㎛의 요철을 형성한다. 볼록부의 형상은 원, 사각, 다각, 구, 타원 등 범프(11) 표면에 적어도 1개소 이상 형성하면 어떤 형상이라도 된다. 돌기 형성 시에는 레지스트를 제거하여도 되지만, 레지스트에 의해 범프(11) 이외의 배선 등에의 손상을 방지할 수 있다. 범프(11) 위에 드라이 에칭에 의해 요철을 형성한 후, 니켈 표면에 금을 증착하거나 스퍼터, 도금 등에 의해 0.01㎛∼5㎛ 형성한다. 금은 필요한 경우만 형성하면 된다. 마지막으로 도 2의 (f)에 도시한 바와 같이, 레지스트(3)를 제거함으로써 범프(11)를 형성한 반도체 소자(1)가 얻어진다. 본 실시예에서는 무전해 도금에 의한 형성 프로세스를 설명하였지만, 전해 도금을 이용하여도 된다. 여기서는 도금 프로세스에 의한 범프 형성 방법을 기재하였지만, 범프 전사법이나 MEMS 프로세스를 이용한 범프 형성법 등 형성 방법은 한정되지 않는다.The bump-tip uneven | corrugated formation 3rd method is the method using wet etching. The wet etching method is a process in which chemicals that corrode and dissolve metals or the like are processed into an arbitrary shape by infiltrating and spraying an object to be processed, and a large amount of processing can be realized at a low cost at a time. From the state of FIG. 2 (d), unevenness | corrugation of 1-15 micrometers is formed on
범프 선단 요철 형성 제4 방법은 레이저 가공을 이용한 방법이다. 레이저의 종류는 YAG 레이저, 루비 레이저 등의 고체 레이저, 탄산 가스 레이저, 아르곤 이온 레이저, 헬륨 네온 레이저 등의 가스 레이저, 액체 레이저, 반도체 레이저, 자유 전자 레이저 등 대상 재료에 따라 선택할 수 있다. 레이저를 이용한 요철 형성은 미세 가공이 가능하므로, 복잡한 형상으로도 가공할 수 있는 것이 메리트이다. 도 2의 (d)의 상태로부터 레이저로 범프(11) 위에 1∼15㎛의 요철을 형성한다. 볼록부의 형상은 원, 사각, 다각, 구, 타원 등 범프(11) 표면에 적어도 1개소 이상 형성하면 어떤 형상이라도 된다. 돌기 형성 시에는 레지스트를 제거하여도 되지만, 레지스트에 의해 범프(11) 이외의 배선 등에의 손상을 방지할 수 있다. 범프(11) 위에 레이저에 의해 요철을 형성한 후, 니켈 표면에 금을 증착하거나 스퍼터, 도금 등에 의해 0.01㎛∼5㎛ 형성한다. 금은 필요한 경우만 형성하면 된다. 마지막으로 도 2의 (f)에 도시한 바와 같이, 레지스트(3)를 제거함으로써 범프(11)를 형성한 반도체 소자(1)가 얻어진다. 본 실시예에서는 무전해 도금에 의한 형성 프로세스를 설명하였지만, 전해 도금을 이용하여도 된다. The bump-tip uneven | corrugated formation 4th method is the method using laser processing. The kind of laser can be selected according to target materials, such as a solid-state laser, such as a YAG laser, a ruby laser, a gas laser, such as a carbon dioxide laser, an argon ion laser, a helium neon laser, a liquid laser, a semiconductor laser, and a free electron laser. Since uneven formation using a laser can be finely processed, it can be processed into a complicated shape. From the state of FIG. 2D, unevenness | corrugation of 1-15 micrometers is formed on the
여기서는 도금 프로세스에 의한 범프 형성 방법을 기재하였지만, 범프 전사법이나 MEMS 프로세스를 이용한 범프 형성법 등 형성 방법은 한정되지 않는다. 범프 선단 요철 형성 제5 방법은 스퍼터링을 이용한 방법이다. 스퍼터링은 진공 중에서 이온화한 아르곤을 가공면에 충돌시킴으로써 표면 가공이나 성막하는 기술이다. (d)의 상태의 샘플을 진공 챔버에 세트하고 이온화한 아르곤으로 범프(11) 상면을 가공함으로써 1∼15㎛의 요철을 형성하는 방법과, 스퍼터 성막 장치로 임의의 돌기를 범프 위에 형성하는 방법을 들 수 있다. 볼록부의 형상은 원, 사각, 다각, 구, 타원 등 범프(11) 표면에 적어도 1개소 이상 형성하면 어떤 형상이라도 된다. 돌기 형성 시에는 레지스트를 제거하여도 되지만, 레지스트에 의해 범프(11) 이외의 배선 등에의 손상을 방지할 수 있다. 범프(11) 위에 레이저로 요철을 형성한 후, 니켈 표면에 금을 증착하거나 스퍼터, 도금 등에 의해 0.01㎛∼5㎛ 형성한다. 금은 필요한 경우만 형성하면 된다. 마지막으로 도 2의 (f)에 도시한 바와 같이, 레지스트(3)를 제거함으로써 범프(11)를 형성한 반도체 소자(1)가 얻어진다. 본 실시예에서는 무전해 도금에 의한 형성 프로세스를 설명하였지만, 전해 도금을 이용하여도 된다. Although the bump formation method by a plating process was described here, formation methods, such as the bump transfer method and the bump formation method using a MEMS process, are not limited. The fifth method of forming bump bump unevenness is a method using sputtering. Sputtering is a technique of surface processing and film-forming by colliding argon ionized in vacuum with a process surface. A method of forming an unevenness of 1 to 15 占 퐉 by forming a sample in the state of (d) in a vacuum chamber and processing the upper surface of the
여기서는 도금 프로세스에 의한 범프 형성 방법을 기재하였지만, 범프 전사법이나 MEMS 프로세스를 이용한 범프 형성법 등 형성 방법은 한정되지 않는다. 범프 선단 요철 형성 제6 방법은 연마를 이용한 방법이다. 도 2의 (d)의 상태의 샘플을 연마지로 연마함으로써, 범프(11) 위에 1∼15㎛의 요철을 형성한다. 여기서는 요철이 상기 기재 범위에 들어가는 입도의 연마지를 사용한다. 연마지에 의한 가공은 매우 용이한 것이 특장이다. 돌기 형성 시에는 레지스트를 제거하여도 되지만, 레지스트에 의해 범프(11) 이외의 배선 등에의 손상을 방지하거나 연마 시의 응력에 의한 범프(11) 박리 등을 방지할 수 있다. 범프(11) 위에 연마로 요철을 형성한 후, 니켈 표면에 금을 증착하거나 스퍼터, 도금 등에 의해 0.01㎛∼5㎛ 형성한다. 금은 필요한 경우만 형성하면 된다. 마지막으로 도 2의 (f)에 도시한 바와 같이, 레지스트(3)를 제거함으로써 범프(11)를 형성한 반도체 소자(1)가 얻어진다. 본 실시예에서는 무전해 도금에 의한 형성 프로세스를 설명하였지만, 전해 도금을 이용하여도 된다. Although the bump formation method by a plating process was described here, formation methods, such as the bump transfer method and the bump formation method using a MEMS process, are not limited. Bump tip uneven | corrugated formation 6th method is the method using grinding | polishing. By grinding the sample in the state of FIG. 2 (d) with abrasive paper, unevenness of 1 to 15 μm is formed on the
여기서는 도금 프로세스에 의한 범프 형성 방법을 기재하였지만, 범프 전사법이나 MEMS 프로세스를 이용한 범프 형성법 등 형성 방법은 한정되지 않는다. 상기 요철 형성 방법에서는 반도체 소자(1)측에 요철을 형성하는 방법을 기재하였지만, 기판(20)측 배선상 도금(22)에 요철을 형성하여도 마찬가지인 효과가 얻어진다. 도 3에 제1 실시예의 기판(20)측의 완충층(12) 형성 프로세스 일례를 도시한 다. 도 3의 (a)에서는 프린트 기판(20) 위에 구리 배선(21) 및 니켈 도금이 형성되어 있다. 그 후 레지스트(23) 도포 후에 완충층(12)을 형성하는 개소에 노광 및 현상에 의해 개구부를 형성한다(도 3의 (c)). 레지스트(23)로서는 네가티브형 레지스트, 포지티브형 레지스트 중 어느 것을 이용하여도 상관없다. 마지막으로 개구부에 주석 도금을 전기 도금 혹은 무전해 도금법으로 형성함으로써 완충층(12)을 갖는 프린트 기판을 형성할 수 있다. 필요에 따라서 레지스트를 제거하여도 상관없다. 본 실시예에서 형성하는 주석 도금 두께는 반도체 소자(1)측에 형성하는 칩측 패드(2), 범프(11)와 주석 도금 두께와 배선(21)과 배선상 도금(22) 두께의 총합 h1이 칩측 패드 직경 h2보다도 길어지도록 형성한다. 여기서, h2는 반도체 소자 위에 형성된 패드 외주의 내측에서, 그 패드 위를 덮도록 형성된 막에 뚫려진 개구부의 치수를 나타낸다. 또한, 이 개구부의 형상은 원형의 경우나 직사각형의 경우가 있고, 전자의 경우에는, h2는 그 직경을 가리키고, 후자의 경우에는, 짧은 변의 길이를 가리키는 것으로 한다. 또한 주석 도금은 딥에 의해 형성하여도 된다.Although the bump formation method by a plating process was described here, formation methods, such as the bump transfer method and the bump formation method using a MEMS process, are not limited. In the above-mentioned concave-convex forming method, a method of forming the concave-convex on the
도 4에 제1 실시예의 패키지 형성 프로세스 일례를 도시한다. 우선 도 4의 (a)와 같이 기판측의 완충층(12)과 칩측 범프(11)의 위치 정렬을 행한다. 접속 전에 기판측 완충층(12)을 크리닝함으로써 접속성을 향상시킬 수 있다. 위치 정렬 후, 가열, 가압을 행하면서 초음파 접속한다. 가열 온도는 접속부 온도가 실온 이상, 150℃ 이하로 되도록 설정한다. 초음파 인가 시의 접속부 확대를 도 5에 도시한다. 초음파 접속 프로세스에서는, 우선 하중을 가함으로써 피접촉체끼리의 거리 를 가깝게 하고, 그 후 하중을 인가한 상태로 초음파를 발진하여, 피접촉체 표면의 산화막이나 오염막을 제거함으로써 신생면을 노출시켜 양자를 고상 확산시킴으로써 접속을 확보한다. 범프(11)에 돌기를 형성함으로써, 초기 하중을 부하하여도 범프(11)와 배선상 도금(22) 사이에 완충층(12)을 개재시킬 수 있다. 그 때문에 돌기가 없는 경우보다도 높은 하중을 부하할 수 있어, 피접촉체끼리의 거리를 더 가깝게 하는 것이 가능하게 된다. 또한, 범프(11)와 완충층(12) 및 완충층(12)과 배선상 도금(22)에서도 초음파 인가에 의해 완충층(12) 위의 산화막이 제거되어 신생면이 노출됨으로써 고상 확산 접속이 행해져 전기적 접속이 기대된다. 마지막으로 언더 필(24)을 반도체 소자(1)와 기판(20) 사이에 개재시킴으로써, 접속부의 보강 및 접속부 오염의 방지가 행해져 패키지가 완성된다.4 shows an example of a package forming process of the first embodiment. First, as shown in Fig. 4A, the
본 실시예의 특장은 범프와 배선 사이에 응력 완충층을 확보하기 쉬운 것, 접속부의 간격(접속 높이 h1)이 높은 것, 응력 완충층을 갖고 있는 것, 경질 범프를 갖고 있는 것, 초음파 접속 등의 저온 접속이 가능한 것이다. 응력 완충층을 확보하기 쉬움으로써 초기 하중을 높게 할 수 있고, 또한 피접촉체끼리의 거리를 가깝게 하기 쉬움으로써 초음파 인가 시에 산화막이나 오염막을 제거하기 쉽다. 또한, 접속부 간격이 큼으로써, 선팽창 계수차가 있는 기재를 접속한 경우라도 온도 변화에 기인하는 접속부 응력 집중을 저감할 수 있고, 또한 언더 필을 주입하기 쉽다고 하는 이점이 있다. 응력 완충층을 갖고 있음으로써, 통상의 초음파 접속 방식에 비해 제조 및 사용 환경 하에서 발생하는 스트레스를 접속부에서 완화할 수 있다. 경질 범프를 갖고 있음으로써, 접속 시 하중에 의한 범프 변형이 적어져 범 프간 쇼트를 방지할 수 있다. 초음파 접속 등의 저온 접속이기 때문에, 접속 온도와 실온의 온도차가 작기 때문에 제조 직후의 접속부에의 초기 스트레스를 저감할 수 있다.Features of this embodiment are easy to ensure a stress buffer layer between the bump and the wiring, a high gap (connection height h1) of the connection portion, having a stress buffer layer, having a hard bump, low temperature connection such as ultrasonic connection This would be possible. It is easy to ensure a stress buffer layer, so that the initial load can be increased, and the distance between the contacted bodies can be made close, so that the oxide film and the contaminated film are easily removed at the time of ultrasonic application. Moreover, when a connection part space is large, even when the base material with a linear expansion coefficient difference is connected, there exists an advantage that the stress concentration of a connection part resulting from a temperature change can be reduced, and an underfill is easy to be injected. By having a stress buffer layer, the stress generate | occur | produced in a manufacturing and use environment can be alleviated by a connection part compared with a normal ultrasonic connection system. By having hard bumps, bump deformation due to the load at the time of connection is reduced, and short between bumps can be prevented. Since it is low temperature connection, such as an ultrasonic connection, since the temperature difference of connection temperature and room temperature is small, the initial stress to the connection part immediately after manufacture can be reduced.
이상과 같이, 본 실시예에 따르면, 다양한 효과가 있으며, 신뢰성이 높은 접속 구조를 갖는 반도체 장치를 실현할 수 있다. 제1 실시예에서는 반도체 소자(1)측에 니켈 범프와 금 도금을 형성하고, 기판측에 주석 완충층을 형성한 예로 설명하였지만, 니켈 범프를 기판측에 형성하여도 되고, 주석을 반도체 소자(1)측에 형성하여도 상관없다. 또한, 완충층(12)으로서 알루미늄을 주성분으로 하는 합금을 이용하여도 된다.As described above, according to the present embodiment, a semiconductor device having various effects and having a highly reliable connection structure can be realized. In the first embodiment, an example in which nickel bumps and gold plating are formed on the
<실시예 2><Example 2>
도 6은 제2 실시예의 단면 모식도이다. 참조 부호 1은 반도체 소자, 2는 칩측 패드, 11은 범프, 12는 완충층, 20은 기판, 21은 배선, 22는 배선상 도금, 24는 언더 필이다.6 is a schematic sectional view of the second embodiment.
범프(11)는 종탄성 계수가 65㎬ 이상 600㎬ 이하로서 금속을 주성분으로 하고 있고, 예를 들면 니켈, 구리, 알루미늄, 금, 티탄 중 적어도 어느 하나를 주성분으로 하고 있다. 또한, 범프 전체의 종탄성 계수가 65㎬ 이상이면 복합체이어도 되고, 예를 들면 구리와 니켈의 적층 구조 등이어도 된다.The
완충층(12)은 주석, 인듐, 납, 알루미늄 중 어느 하나를 주성분으로 하고 있으며, 선정된 범프(11) 재료보다도 종탄성 계수가 낮은 재료이면 된다. 기판(20)은 수지 기판, 세라믹 기판, 실리콘 기판 등이면 된다.The
배선(21), 배선상 도금(22)은 각 기판에서 일반적으로 사용되고 있는 구성이며, 예를 들면 수지 기판의 경우이면 배선(21)은 구리, 배선상 도금(22)은 니켈, 금 도금 등을 들 수 있다. 제2 실시예에서는 기판(20)을 프린트 기판으로 하고, 기판 배선측에 요철을 형성하고 있는 구조이다.The
배선상 도금(22)에 요철을 형성하는 제1 방법은 형으로 누르는 방법이다. 배선상 도금(22)보다도 경도가 높은 재료로 형성 혹은 표면 코팅된 지그의 표면에, 배선상 도금(22) 위에 형성하고자 하는 원하는 높이의 요철(1∼15㎛)을 형성한다. 요철 형성에는 기계 연마나 에칭, 레이저 가공, 플라즈마 가공, 절삭 등 어떠한 방법을 이용하여도 되지만, 지그재의 가공에 적합한 방법을 선택하는 편이 바람직하다. 이 지그에 도 3의 (a)의 기판을 대향시켜 상방으로부터 하중을 가함으로써 배선상 도금(22) 위에 요철을 형성한다. 레지스트를 형성하면 배선상 도금(22) 이외의 배선 등에의 손상을 방지할 수 있다. 배선상 도금(22) 위에 요철을 형성한 후, 니켈 표면에 주석을 형성한다. 이 주석은 범프(11)측에 형성하여도 된다. The first method of forming the unevenness in the
배선상 도금(22)에 요철을 형성하는 제2 방법은 드라이 에칭을 이용한 방법이다. 드라이 에칭의 방법은 반응성 가스 에칭, 반응성 이온 에칭, 반응성 이온빔에칭, 반응성 레이저빔 에칭 등 과학적인 반응을 이용하는 방법이라도, 이온 밀링과 같이 이온의 충돌에 의해 과학적 반응과 물리적 반응을 동시에 일으켜 에칭하는 방법 중 어느 것을 이용하여도 된다. 도 3의 (a)의 상태로부터 상기한 어느 하나의 방법으로 배선상 도금(22) 위에 1∼15㎛의 요철을 형성한다. 볼록부의 형상은 원, 사각, 다각, 구, 타원 등 배선상 도금(22) 표면에 적어도 1개소 이상 형성하면 어떤 형상이라도 된다. 돌기 형성 시에는 레지스트를 제거하여도 되지만, 레지스트에 의해 배선상 도금(22) 이외의 배선 등에의 손상을 방지할 수 있다. 배선상 도금(22) 위에 요철을 형성한 후, 니켈 표면에 주석을 형성한다. 이 주석은 범프(11)측에 형성하여도 된다. The second method of forming irregularities in the
배선상 도금(22)에 요철을 형성하는 제3 방법은 웨트 에칭을 이용한 방법이다. 웨트 에칭의 방법은 금속 등을 부식ㆍ용해하는 약품을 가공 대상물에 침투, 분무함으로써 임의의 형상으로 가공하는 프로세스로서, 한번에 대량의 가공이 저코스트로 실현 가능하다. 도 3의 (a)의 상태로부터 웨트 에칭법으로 배선상 도금(22) 위에 1∼15㎛의 요철을 형성한다. 볼록부의 형상은 원, 사각, 다각, 구, 타원 등 배선상 도금(22) 표면에 적어도 1개소 이상 형성하면 어떤 형상이라도 된다. 돌기 형성 시에는 레지스트를 제거하여도 되지만, 레지스트에 의해 배선상 도금(22) 이외의 배선 등에의 손상을 방지할 수 있다. 배선상 도금(22) 위에 요철을 형성한 후, 니켈 표면에 주석을 형성한다. 이 주석은 범프(11)측에 형성하여도 된다. The third method of forming the unevenness in the
배선상 도금(22)에 요철을 형성하는 제4 방법은 레이저 가공을 이용한 방법이다. 레이저의 종류는 YAG 레이저, 루비 레이저 등의 고체 레이저, 탄산 가스 레이저, 아르곤 이온 레이저, 헬륨 네온 레이저 등의 가스 레이저, 액체 레이저, 반도체 레이저, 자유 전자 레이저 등 대상 재료에 따라 선택할 수 있다. 레이저를 이용한 요철 형성은 미세 가공이 가능하므로, 복잡한 형상으로도 가공할 수 있는 것이 메리트이다. 도 3의 (a)의 상태로부터 레이저로 범프(11) 위에 1∼15㎛의 요 철을 형성한다. 볼록부의 형상은 원, 사각, 다각, 구, 타원 등 배선상 도금(22) 표면에 적어도 1개소 이상 형성하면 어떤 형상이라도 된다. 돌기 형성 시에는 레지스트를 제거하여도 되지만, 레지스트에 의해 범프(11) 이외의 배선 등에의 손상을 방지할 수 있다. 배선상 도금(22) 위에 요철을 형성한 후, 니켈 표면에 주석을 형성한다. 이 주석 범프(11)측에 형성하여도 된다.The fourth method of forming the unevenness in the
배선상 도금(22)에 요철을 형성하는 제5 방법은 스퍼터링을 이용한 방법이다. 스퍼터링은 진공 중에서 이온화한 아르곤을 가공면에 충돌시킴으로써 표면 가공이나 성막하는 기술이다. 도 3의 (a)의 상태의 샘플을 진공 챔버에 세트하고 이온화한 아르곤으로 배선상 도금(22) 상면을 가공함으로써 1∼15㎛의 요철을 형성하는 방법과, 스퍼터 성막 장치로 임의의 돌기를 범프 위에 형성하는 방법을 들 수 있다. 볼록부의 형상은 원, 사각, 다각, 구, 타원 등 배선상 도금(22) 표면에 적어도 1개소 이상 형성하면 어떤 형상이라도 된다. 돌기 형성 시에는 레지스트를 제거하여도 되지만, 레지스트에 의해 배선상 도금(22) 이외의 배선 등에의 손상을 방지할 수 있다. 배선상 도금(22) 위에 요철을 형성한 후, 니켈 표면에 주석을 형성한다. 이 주석은 범프(11)측에 형성하여도 된다. A fifth method of forming irregularities in the
배선상 도금(22)에 요철을 형성하는 제6 방법은 연마를 이용한 방법이다. 도 3의 (a)의 상태의 샘플을 연마지로 연마함으로써, 배선상 도금(22) 위에 1∼15㎛의 요철을 형성한다. 여기서는 요철이 상기 기재 범위에 들어가는 입도의 연마지를 사용한다. 연마지에 의한 가공은 매우 용이한 것이 특장이다. 돌기 형성 시에는 레지스트를 제거하여도 되지만, 레지스트에 의해 배선상 도금(22) 이외의 배 선 등에의 손상을 방지하거나 연마 시의 응력에 의한 배선상 도금(22) 박리 등을 방지할 수 있다. The sixth method of forming the unevenness in the
배선상 도금(22) 위에 요철을 형성한 후, 니켈 표면에 주석을 형성한다. 이 주석은 범프(11)측에 형성하여도 된다. 제1 및 제2 실시예에서는, 각각 범프(11)측 및 배선상 도금(22)측에 요철을 형성한 예이지만, 범프(11) 및 배선상 도금(22) 양방에 요철을 형성하여도 된다. After the irregularities are formed on the
또한 제2 실시예의 형성 프로세스는 제1 실시예와 마찬가지인 프로세스이어도 상관없다. 제2 실시예에서는, 제1 실시예의 특장 외에, 반도체 소자(1)측에 요철을 형성하지 않기 때문에 반도체 프로세스를 간략화할 수 있는 것, 미리 배선상 도금(22)측에 요철이 있기 때문에, 완충층(12)을 포착하기 쉬운 것을 들 수 있다.In addition, the formation process of 2nd Example may be a process similar to 1st Example. In the second embodiment, in addition to the features of the first embodiment, since the unevenness is not formed on the
또한, 완충층(12)의 두께를 5㎛ 이상으로 한 경우, 상술한 실시예 1, 2와 마찬가지의 프로세스로 제조할 수 있지만, 완충층(12)이 두꺼워짐으로써 응력 완충 기능이 향상되는 것, 사용 환경 시에서 접속 계면의 화합물은 성장을 계속하지만, 초기 완충층 두께가 두껍기 때문에 장기간 응력 완충층이 유지된다. 이 결과, 보다 신뢰성이 높은 접속 구조로 되어, 보다 고신뢰성의 반도체를 실현할 수 있다.In addition, when the thickness of the
본 발명에 따른 여러 실시예들을 도시하고 기술하였지만, 그에 한정되지 않고 당업자에게 공지된 여러 변화 및 변경이 가능하기 때문에 본원에 도시되고 기술된 상세들에 제한되는 것을 원치 않고 첨부된 청구범위에 포함되는 모든 그러한 변화 및 변경을 포함하도록 의도된다.While various embodiments in accordance with the present invention have been illustrated and described, it is not intended to be limited to the details shown and described herein but are not limited thereto and are intended to be included in the appended claims without departing from the scope of the present invention. It is intended to include all such changes and modifications.
도 1은 본 발명의 제1 실시예의 미세 접속부의 확대 단면도.1 is an enlarged cross-sectional view of a fine connecting portion of a first embodiment of the present invention;
도 2는 본 발명의 반도체 소자 위에의 범프 형성 프로세스 일례의 단면도.2 is a cross-sectional view of one example of a bump forming process on a semiconductor device of the present invention.
도 3은 본 발명의 기판 위에의 완충층 형성 프로세스 일례의 단면도.3 is a cross-sectional view of an example of a buffer layer forming process on a substrate of the present invention.
도 4는 본 발명의 조립 프로세스 일례의 단면도.4 is a cross-sectional view of one example of an assembly process of the present invention.
도 5는 본 발명의 초음파 인가 과정에서의 미세 접속부의 확대 단면도.5 is an enlarged cross-sectional view of the micro connection part in the ultrasonic application process of the present invention.
도 6은 본 발명의 제2 실시예의 미세 접속부의 확대 단면도.6 is an enlarged cross-sectional view of a fine connection part of a second embodiment of the present invention;
도 7은 금 스터드 범프를 이용한 종래 접속부의 확대 단면도.7 is an enlarged cross-sectional view of a conventional joint using gold stud bumps.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
1 : 반도체 소자1: semiconductor device
2 : 칩측 패드2: chip side pad
3 : 레지스트3: resist
11 : 범프11: bump
12 : 완충층12: buffer layer
20 : 기판20: substrate
21 : 배선21: wiring
22 : 배선상 도금22: plating on wiring
24 : 언더 필24: underfill
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